JPH07106508A - マルチチップモジュールおよびその製造方法 - Google Patents

マルチチップモジュールおよびその製造方法

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JPH07106508A
JPH07106508A JP5245304A JP24530493A JPH07106508A JP H07106508 A JPH07106508 A JP H07106508A JP 5245304 A JP5245304 A JP 5245304A JP 24530493 A JP24530493 A JP 24530493A JP H07106508 A JPH07106508 A JP H07106508A
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Abstract

(57)【要約】 （修正有） 【目的】 安定した機能を常に保持・発揮することが可
能な MCM、および低コストで歩留まりよく信頼性の高い
MCMを製造し得る方法を提供する。 【構成】 セラミック系多層配線基板１と、前記セラミ
ック系多層配線基板１の所定領域面にマウント・ボンデ
ィングされたチップ型の電子部品２と、前記電子部品２
の実装領域を囲繞してセラミック系多層配線基板１面に
配置されたシールリング層５と、前記シールリング層５
に開口端縁部6aが封着され実装部品２を封装する封止体
６と、前記封止体６の封着部ではセラミック系多層配線
基板１を内層配線され、封着部の外周領域でセラミック
系多層配線基板１面に導出・接続された入出力端子ピン
取り付け用パッド４とを具備して成り、前記入出力端子
ピン取り付け用パッド４が列状に配置され、かつ各パッ
ド４に対する内層配線の導出部が交互に位置ずれさせた
ことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、セラミックなどをベー
ス基板とする多層配線基板面上に、多数個の半導体集積
回路素子（チップ）を裸の状態で、他の抵抗・コンデン
サなどのチップ部品とともに搭載・実装し、これらチッ
プ部品全体を金属製キャップなどで気密封止（封装）し
た構成のマルチチップモジュールおよびその製造方法の
改良に関する。
【０００２】
【従来の技術】周知のように、マルチチップモジュール
（Multi-Chipi Module；以下 MCMと略記）は、回路構成
のコンパクト化、あるいは回路機能の多機能化など多く
の利点を有するので、実用上多くの関心がもたれてい
る。図５は、従来のマルチチップモジュールの構成例の
要部を断面的に示したもので、１はセラミック系多層配
線基板で、ベース基板を成すセラミック層間絶縁層とす
る第１の信号配線層1a、およびポリイミド樹脂などを層
間絶縁層とする第２の信号配線層1bで構成されている。
ここで、第２の信号配線層1bは、チップ部品２のマウン
ト・ボンディング領域として機能する。
【０００３】そして、このセラミック系多層配線基板１
は、前記第１の信号配線層1aに積層一体化された第２の
信号配線層1bとで断面凸状（段付き）を成しており、さ
らにマウント・ボンディングするチップ部品２によって
は、そのマウント・ボンディング領域に、前記第２の信
号配線層1bを貫通し、第１の信号配線層1aに熱的に接続
するサーマルビア３が配設されている。また、前記第２
の信号配線層1bの所定領域面にマウント・ボンディング
されたチップ型の電子部品２と電気的に接続される MCM
としての入出力端子ピン４は、第２の信号配線層1bおよ
び第１の信号配線層1aを介して、第１の信号配線層1a面
の、いわゆるヴィホール導出部に電気的に接続されてい
る。さらに、前記チップ状の電子部品２がマウント・ボ
ンディングされた領域（実装領域）、換言すると第２の
信号配線層1bを囲繞して、第１の信号配線層1a面に配置
されたシールリング層５に、封止体６の開口端縁部6aが
封着され、前記実装部品２を気密に封装する構成を成し
ている。なお、この種の MCMにおいては、一般的にセラ
ミック系多層配線基板１（つまり第１の信号配線層1a）
の裏面側には、前記第２の信号配線層1b面にマウント・
ボンディングされたチップ型の電子部品２の動作などに
伴い発生する熱を放熱するための、放熱フィン７が装着
されている。
【０００４】一方、前記のように構成されている MCM
は、一般的に、次のような製造方法ないし製造工程によ
って製造されている。図６は従来の MCMの製造工程を示
すフローチャートであり、先ずセラミック系多層配線基
板１を形成し、このセラミック系多層配線基板１面の所
定領域に、 MCMの入出力端子ピン４を、 800℃を超える
融点をもつAgろうなどの硬ろうにてろう付けする。しか
る後、所要の半導体集積回路素子（チップ）および他の
チップ部品など、いわゆるチップ型の電子部品２のマウ
ント・ボンディングを行う。このチップ型の電子部品２
をマウント・ボンディングした状態で電気的機能検査を
行い、良品と判定された場合は、たとえば金属製キャッ
プなどの封止体６の開口端縁部6aを、たとえばSn／Pb；
63／37の共晶半田などにて、前記セラミック系多層配線
基板１面のシールリングパターン５面に接着し気密封止
することによって、所要の MCMを製造している。
【０００５】なお、近年、高速半導体集積回路素子の出
現に伴い、前記セラミック系多層配線基板１の電気信号
伝搬特性などを改善すべく、電気抵抗の低いCuを導体と
し、かつ比誘電率の低いポリイミド樹脂を絶縁体とする
第２の信号配線層（薄膜多層配線層）1bを、たとえばAl
2 O 3 あるいは AlNなどのセラミックベース基板面上に
形設・配置する構成の場合も、Cu／ポリイミド樹脂薄膜
多層配線層1bを、ベース基板上に形成後、先ず、ポリイ
ミド樹脂の耐熱温度以下の融点をもつろう材にて、マウ
ント・ボンディングするチップ状電子部品２と電気的に
接続される、 MCMの入出力端子ピン４をろう付け・装着
して、所要の QFP（クワッドフラットパッケージ）ある
いは PGA（ピングリッドアレイ）などを構成した後、半
導体集積回路素子（チップ）２などをマウント・ボンデ
ィングしてから、電気的機能検査を実施し、良品につい
て封止体６による封止を行っている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
MCMの構造や、 MCMの製造方法の場合には、次のような
欠点ないし不都合な問題がある。
【０００７】先ず、第１に半導体集積回路素子（チッ
プ）のマウント・ボンディング工程において、もしくは
電気的機能検査を実施する際、予め（先に）セラミック
系多層配線基板１面に形成・装着されている MCMの入出
力端子ピン４が変形する可能性が非常に高いことが挙げ
られる。そして、この入出力端子ピン４が変形し易いこ
とは、入出力端子ピン４の破損や脱離（機械的・電気的
な離脱）の招来・発生となって、 MCMの製造歩留りの低
下をもたらすことになる。特に、高密度実装（高機能化
もしくは高集積化）に伴う入出力端子ピン４の多ピン化
に対応した狭ピッチ QFPの場合は、入出力リードピン４
が細くなるため、極端に MCMの歩留低下を招来する。
【０００８】第２に、上記入出力端子ピン４の変形問題
に対応して、たとえばマウント・ボンディング工程にお
いて、もしくは電気的機能検査を実施する際、 MCMの入
出力端子ピン４の変形を回避・防止するキャリアの開発
によって、対処することも可能である。しかし、前記キ
ャリアの使用は、コストアップの原因となるばかりでな
く、マウント・ボンディング工程や電気的機能検査工程
に供するとき、キャリアへの装着・着脱および各工程で
の治工具へのセッティングに細心の注意を払う必要があ
り、工数の大幅な増加となることが挙げられる。
【０００９】第３に、同一外形サイズのセラミック系多
層配線基板１を使用し、同一外形サイズの MCMを構成す
る場合も、マウント・ボンディング、電気的機能検査、
封止などの全ての工程に対応し、また構成する MCMのタ
イプ（たとえば QFP， PGAなど）入出力端子構造に対応
して、治工具およびキャリアをそれぞれ開発・準備する
必要性があるので、治工具やキャリアの品種数は膨大と
なり、かつその開発費も膨大となってしまうという問題
が挙げられる。このことは、結果的に、 MCMの間接材料
開発費および間接材料費の膨大化となり、さらには、 M
CMのコストアップとなって製品競争力も低下することを
意味する。
【００１０】本発明は上記事情に対処してなされたもの
で、安定した機能を常に保持・発揮することが可能な M
CM、および低コストで歩留まりよく信頼性の高い MCMを
製造し得る方法の提供を目的とする。
【００１１】
【課題を解決するための手段】本発明に係るマルチチッ
プモジュール（ MCM）は、セラミック系多層配線基板
と、前記セラミック系多層配線基板の所定領域面にマウ
ント・ボンディングされたチップ型の電子部品と、前記
電子部品の実装領域を囲繞してセラミック系多層配線基
板面に配置されたシールリング層と、前記シールリング
層に開口端縁部が封着され実装部品を封装する封止体
と、前記封止体の封着部ではセラミック系多層配線基板
内を内層配線され、封着部の外周領域でセラミック系多
層配線基板面に導出・接続された入出力端子ピン取り付
け用パッドとを具備して成り、前記入出力端子ピン取り
付け用パッドが列状に配置され、かつ各パッドに対する
内層配線の導出部が交互に位置ずれさせたことを特徴と
し、さらに本発明に係るマルチチップモジュール（ MC
M）の製造方法は、実装用セラミック系多層配線基板を
形成する第１の工程と、前記形成した実装用セラミック
系多層配線基板面に所要のチップ型の電子部品をマウン
ト・ボンディングする第２の工程と、前記電子部品をマ
ウント・ボンディングした周辺部面の入出力端子取り付
け用パッドに融点 400℃以下のろう材で入出力端子ピン
をろう付けする第３の工程とを具備して成ることを特徴
とする。
【００１２】前記本発明に係る MCMの構造ないし製造方
法について、さらに補足すると、チップ型の電子部品を
実装用セラミック系多層配線基板面にマウント・ボンデ
ィングした後に、後続する所要の工程を経、最終的な工
程において入出力端子もしくは入出力端子ピンを、形成
もしくは装着・配置することを骨子としている。そし
て、 MCMの入出力端子構造を、たとえば QFP， PGA， L
GA，フレキ I/Oなどいろいろの形態に、最終的な工程に
て対応可能とし、これによって MCMの工程歩留りを向上
させるとともに、その間接材料コストなども最小限化す
るものである。
【００１３】
【作用】本発明に係る MCMによれば、入出力端子ピン取
り付け用パッドが列状に配置され、かつ各パッドに対す
る内層配線の導出部を交互に位置ずれさせたことによ
り、また、このときのパッド形状を適宜選択することに
よって、各種 MCMの入出力端子構造に対応可能で、さら
に入出力端子ピンが容易にかつ精度よく装着され、入出
力端子ピンの電気的な接続に起因する信頼性の低減など
全面的に解消される。 また、製造方法の場合は、最終
的な工程として入出力端子ピンのろう付け・装着を行う
ため、先行する工程での入出力端子ピンに起因するトラ
ブル、もしくは入出力端子ピンの損傷などを全面的に回
避ないし解消される。つまり、機能的にも信頼性の高い
MCMを歩留まりよく得ることが可能となる。
【００１４】
【実施例】以下図１〜図４を参照して本発明の実施例を
説明する。
【００１５】本発明に係る MCMは、セラミック系多層配
線基板と、前記セラミック系多層配線基板の所定領域面
にマウント・ボンディングされたチップ型の電子部品
と、前記電子部品の実装領域を囲繞してセラミック系多
層配線基板面に配置されたシールリング層と、前記シー
ルリング層に開口端縁部が封着され実装部品を封装する
封止体と、前記封止体の封着部ではセラミック系多層配
線基板を内層配線され、封着部の外周領域でセラミック
系多層配線基板面に導出・接続された入出力端子ピン取
り付け用パッドとを具備した構成を採って、この基本的
な構成自体は、従来の MCMの場合と同様である。すなわ
ち、基本的には、前記図５に図示したように、ベース基
板を成すセラミック層間絶縁層とする第１の信号配線層
1a、およびポリイミド樹脂などを層間絶縁層とする第２
の信号配線層1bでセラミック系多層配線基板１を構成し
ている。ここで、第２の信号配線層1bが、チップ部品２
のマウント・ボンディング領域として機能することも同
様である。
【００１６】そして、前記セラミック系多層配線基板１
は、第１の信号配線層1aに積層一体化された第２の信号
配線層1bとで断面凸状（段付き）を成しており、さらに
マウント・ボンディングするチップ部品２によっては、
そのマウント・ボンディング領域に、前記第２の信号配
線層1bを貫通し、第１の信号配線層1aに熱的に接続する
サーマルビア３が配設されている。また、前記第２の信
号配線層1bの所定領域面にマウント・ボンディングされ
たチップ型の電子部品２と電気的に接続されるMCMとし
ての入出力端子ピン４は、第２の信号配線層1bおよび第
１の信号配線層1aを介して、第１の信号配線層1a面の、
いわゆるヴィホール導出部に配置されている入出力端子
ピン取り付け用パッド4aを介して電気的に接続されてお
り、本発明は、この入出力端子ピン取り付け用パッド4a
の配列ないし配設の点で特徴付けられる。つまり、図１
もしくは図２に平面的に要部構成を示すごとく、前記入
出力端子ピン取り付け用パッド4aを列状に配置し、かつ
各入出力端子ピン取り付け用パッド4aに対する第１の信
号配線層1aを介して導出それた内層配線の導出部4bを、
交互に位置ずれさせて、配列ないし配設したことを特徴
としている。なお、前記交互に位置ずれさせた内層配線
の導出部4bを被覆し、形成する入出力端子ピン取り付け
用パッド4aを、 QFP型， PGA型などの MCMの入出力端子
構造に対応して適宜設定しておくことにより、少なくと
もセラミック系多層配線基板１を構成する第１の信号配
線層1a（通常は一部信号配線を含むが、主としては電源
層などを具備している）を標準化し得る。
【００１７】さらに、前記チップ状の電子部品２がマウ
ント・ボンディングされた領域（実装領域）、換言する
と第２の信号配線層1bを囲繞して、第１の信号配線層1a
面に配置されたシールリング層５に、封止体６の開口端
縁部6aが封着され、前記実装部品２を気密に封装する構
成を成している。なお、この種の MCMにおいては、一般
的にセラミック系多層配線基板１（つまり第１の信号配
線層1a）の裏面側には、前記第２の信号配線層1b面にマ
ウント・ボンディングされたチップ型の電子部品２の動
作などに伴い発生する熱を放熱するための、放熱フィン
７が装着されている。
【００１８】次に本発明に係る MCMの製造方法を説明す
る。
【００１９】図３および図４は本発明に係る MCMの製造
方法のフローチャートであり、先ずセラミック系多層配
線基板１を形成する。すなわち、セラミック類を絶縁体
層として用い、ベース基板（第１の信号配線層）1aを常
套の手段によって形成する。勿論、このときには、次の
工程で積層的に形成される第２の信号配線層1bに、電気
的に接続する所要の配線層を内層する構成とし、さらに
周辺部には、取り出された導出部4bに電気的に接続させ
て、入出力端子ピン取り付け用パッド4aを、前記信号配
線層1bの形成に先立って形成する。なお、この入出力端
子ピン取り付け用パッド4aに、電気的に接続される導出
部4bの位置は、入出力端子ピン取り付け用パッド4a交互
に位置をずらした形とし、さらに前記入出力端子ピン取
り付け用パッド4aの形状も、構成する MCMが QFP型か P
GA型などによって適宜選択・設定する。一般的に、 QFP
型の場合は長方形（図１）が、また PGA型の場合は方形
（図２）が好ましい。
【００２０】その後、前記ベース基板1a面に、たとえば
ポリイミド樹脂を絶縁体層とし、銅配線層とを交互に積
層配置して成る第２の信号配線層1bを、同じく常套の手
段にしたがって形成する。なお、前記第２の信号配線層
1bの形成に先立って、前記入出力端子ピン取り付け用パ
ッド4aの形成と同時にもしくは形成後、前記第２の信号
配線層1bを囲繞して、ベース基板1a面にシールリング層
５を形成・配置する。このようにして形成したセラミッ
ク系多層配線基板１面の所定領域に、換言すると第２の
信号配線層1b面の所定領域に、所要の半導体集積回路素
子（チップ）および他のチップ部品など、いわゆるチッ
プ型の電子部品２のマウント・ボンディングを行う。こ
の状態で、要すれば MCM構造としての電気的な機能検
査、その他の製造ないし加工工程、たとえば第１の信号
配線層1a面に配置されたシールリング層５に、封止体６
の開口端縁部6aを、たとえばSn／Pb；63／37の共晶半田
などでろう付け封着する。
【００２１】そして、最終的な製造工程として、前記封
止体６の開口端縁部6aをシールリング層５に封着し、第
２の信号配線層1b面およびマウント・ボンディングした
チップ型の電子部品２を気密に封止した後、前記第１の
信号配線層1a面の周辺部に形成・配置されている入出力
端子ピン取り付け用パッド4aに、融点 400℃以下の軟ろ
うを用いて、それぞれ所要の入出力端子ピンをろう付け
などにより固定配設する。ここで、入出力端子ピン取り
付け用パッド4aに対して、融点 400℃以下の軟ろうを用
いて入出力端子ピンをろう付けなどするのは、融点が 4
00℃を超える軟ろうを用いると、 MCMを構成する電子部
品および第２の信号配線層1bの絶縁体層を成すポリイミ
ド樹脂などに悪影響がおよび易いからである。
【００２２】なお、前記図３に図示したフローチャート
による製造方法では、封止体６の開口端縁部6aをシール
リング層５に封着・封止する工程と、入出力端子ピンを
入出力端子ピン取り付け用パッド4aにろう付けする工程
とを分けて行ったが、図４のフローチャートに示すごと
く、これら半田付けないしろう付け工程（作業）を同時
に行うこともでき、この場合はその分工程を短縮化し得
ることになる。
【００２３】
【発明の効果】上記したように、本発明に係る MCMの構
成によれば、入出力端子ピン取り付け用パッドの構成・
配置、および接続部の導出に考慮を払ったことにより、
入出力端子ピンの信頼性の高い接続ないし取り付けが可
能となって、機能的な信頼性の向上が図られる。特に、
前記構成において、交互に位置ずれさせた内層配線の導
出部を被覆し、形成する入出力端子ピン取り付け用パッ
ドを、 QFP型， PGA型などの MCMの入出力端子構造に対
応して適宜設定しておくことにより、少なくともセラミ
ック系多層配線基板１を構成する第１の信号配線層を標
準化し得るという実用上大きな利点がある。
【００２４】また、製造方法の場合においては、入出力
端子ピンの取り付けが最終工程で行われるため、従来の
製造工程で往々遭遇した搬送時における入出力端子ピン
の変形、この変形に伴う搬送障害なども全面的に解消さ
れる。つまり、特別なキャリアなどを要せずに、製造工
程を進め得るので、良好な歩留まりを得ながら、量産面
およびコスト面でも多くの利点をもたらすものといえ
る。
【図面の簡単な説明】
【図１】本発明に係る MCMの要部構成例を示す平面図。
【図２】本発明に係る MCMの他の要部構成例を示す平面
図。
【図３】本発明に係る MCMの製造方法の工程例を示すフ
ローチャート図。
【図４】本発明に係る MCMの他の製造方法の工程例を示
すフローチャート図。
【図５】MCMの要部構成を示す断面図。
【図６】従来の MCMの製造方法の工程を示すフローチャ
ート図。
【符号の説明】
１…セラミック系多層配線基板 1a…第１の信号配線
層 1b…第２の信号配線層 ２…チップ状電子部品
３…サーマルビア ４…入出力端子ピン 4a…入出力端子ピン取付け用パッド 4b…導出部
５…シールドリング層 ６…封止体 6a…封止体開
口端縁部 ７…放熱フィン

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 セラミック系多層配線基板と、前記セラ
    ミック系多層配線基板の所定領域面にマウント・ボンデ
    ィングされたチップ型の電子部品と、前記電子部品の実
    装領域を囲繞してセラミック系多層配線基板面に配置さ
    れたシールリング層と、前記シールリング層に開口端縁
    部が封着され実装部品を封装する封止体と、前記封止体
    の封着部ではセラミック系多層配線基板内を内層配線さ
    れ、封着部の外周領域でセラミック系多層配線基板面に
    導出・接続された入出力端子取り付け用パッドとを具備
    して成り、 前記入出力端子取り付け用パッドが列状に配置され、か
    つ各パッドに対する内層配線の導出部が交互に位置ずれ
    させたことを特徴とするマルチチップモジュール。
  2. 【請求項２】 交互に位置ずれさせた内層配線の導出部
    を被覆し形成する入出力端子取り付け用パッドを、構成
    するマルチチップモジュールの入出力端子構造に対応し
    て設定して成ることをと特徴とする請求項１記載のマル
    チチップモジュール。
  3. 【請求項３】 実装用セラミック系多層配線基板を形成
    する第１の工程と、前記形成した実装用セラミック系多
    層配線基板面に所要のチップ型の電子部品をマウント・
    ボンディングする第２の工程と、前記電子部品をマウン
    ト・ボンディングした周辺部面の入出力端子取り付け用
    パッドに融点 400℃以下のろう材で入出力端子をろう付
    けする第３の工程とを具備して成ることを特徴とするマ
    ルチチップモジュールの製造方法。
  4. 【請求項４】 実装用セラミック系多層配線基板を形成
    する第１の工程と、前記形成した実装用セラミック系多
    層配線基板面に所要のチップ型の電子部品をマウント・
    ボンディングする第２の工程と、前記電子部品をマウン
    ト・ボンディングした周辺部面の入出力端子取り付け用
    パッドに融点 400℃以下のろう材で入出力端子をろう付
    けすると同時に、電子部品の実マウント・ボンディング
    領域を囲繞して配置されたシールリング層に融点 400℃
    以下のろう材で封止体の開口端縁部を封着する第３の工
    程とを具備して成ることを特徴とするマルチチップモジ
    ュールの製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0575955A (ja) * 1991-09-10 1993-03-26 Sony Corp テレビセツト
JP2974159B2 (ja) * 1995-06-06 1999-11-08 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 薄膜再分配域を備えた多層モジュール

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58169950A (ja) * 1982-03-31 1983-10-06 Toshiba Corp マルチチップモジュール
JPS5980957A (ja) * 1982-10-29 1984-05-10 Matsushita Electronics Corp 半導体装置
JPH0297042A (ja) * 1988-10-03 1990-04-09 Ibiden Co Ltd 電子部品搭載用基板
JPH05243481A (ja) * 1991-12-16 1993-09-21 General Electric Co <Ge> パッケージ型電子システム及び気密パッケージ型電子システム

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2049170B2 (ja) * 1969-06-10 1973-02-02 Minnesota Mining & Mfg
JPS59151443A (ja) * 1983-02-17 1984-08-29 Fujitsu Ltd 半導体装置
JPH0634452B2 (ja) * 1985-08-05 1994-05-02 株式会社日立製作所 セラミツクス回路基板
JPH0714105B2 (ja) * 1986-05-19 1995-02-15 日本電装株式会社 混成集積回路基板及びその製造方法
SE9100597D0 (sv) * 1991-03-01 1991-03-01 Carlstedt Elektronik Ab Kapsel foer vlsi-wafer
JP2960276B2 (ja) * 1992-07-30 1999-10-06 株式会社東芝 多層配線基板、この基板を用いた半導体装置及び多層配線基板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58169950A (ja) * 1982-03-31 1983-10-06 Toshiba Corp マルチチップモジュール
JPS5980957A (ja) * 1982-10-29 1984-05-10 Matsushita Electronics Corp 半導体装置
JPH0297042A (ja) * 1988-10-03 1990-04-09 Ibiden Co Ltd 電子部品搭載用基板
JPH05243481A (ja) * 1991-12-16 1993-09-21 General Electric Co <Ge> パッケージ型電子システム及び気密パッケージ型電子システム

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