JPH0613436A - キャリアのない集積回路パッケージ - Google Patents
キャリアのない集積回路パッケージInfo
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Abstract
ボンディングされ得る集積回路パッケージおよびその製
造方法を提供する。 【構成】集積回路ダイ10は対向する活性面20および
不活性面を有し、かつ側面26を有する。電気的絶縁層
22の材料が不活性および側面上に形成される。金属マ
スク24は活性面および被覆された側面を覆うように形
成される。金属マスクは側面上および活性面上に延びる
スロット28,30,32,34を含む。スロットのア
レイは活性面の入出力コンタクトパッド12,14,1
6,18のアレイに対応する。金属はスロット内にスパ
ッタリングされ、その後マスク24が取除かれ、コンタ
クトパッドから活性面および側面に沿ってL形導電性ト
レースを設ける。このアセンブリは、不活性面上の基板
および基板上のコンタクトパッド12−18にボンディ
ングされたL形トレース上に置かれることができる。こ
のアセンブリはダイレベルでの検査を許容する。
Description
ンブリに関するものであり、より特定的には集積回路チ
ップのリードのないパッケージングに関するものであ
る。
要素の製造者から大きな関心を寄せられている。パッケ
ージング設計者は与えられた大きさの集積回路ダイの回
路密度が高くなるにつれてより厳しい試練に直面する。
特定のダイの回路密度は典型的にはダイの動作に関する
入出力信号の数において重要な役割を果たす。入出力総
数の増加はパッケージング設計者によって考慮されねば
ならない多くの要因に影響を与える。
電気結合およびパッケージから外部回路への電気結合の
いずれに関しても、相応ずる高い相互接続密度を必要と
する。高密度の相互接続スキームは電気的に短絡しやす
い。
度の相互接続スキームを有する集積回路ダイは典型的に
は相対的に低い製造歩留まりに関連する。したがって、
ダイレベルでの検査を容易にするパッケージング設計が
望ましい。
回路ダイはより大きいパッケージを必要とすることが多
く、それによってパッケージはより低密度の集積回路ダ
イに使用されるパッケージよりも、より多くの熱を放散
することができる。電子産業界における今までの目標は
小型化の目標である。したがって、パッケージング設計
者は印刷回路板上の不動産が最小であるパッケージを提
供することを試みる。
パッケージされた集積回路ダイの費用に著しく影響を与
えるとはいえ、パッケージングは全体のコストを支配す
るべきではない。
ン・ラインパッケージ(DIP)、リードのないチップ
キャリア、リードのついたチップキャリア、およびピン
・グリッドである。ダイのコンタクトパッドへの相互接
続スキームはパッドへのワイヤボンディング小型ワイヤ
またはパッドで形成されるはんだバンプへのフリップ・
チップはんだボンディングによるものであってもよい。
いずれの場合も、相互接続スキームはパッケージングの
完成に先立って検査装置へ接続することは困難である。
パッケージそのものは典型的にはセラミックまたはプラ
スチック材料である。この型の装置はガット(Gatt
o)らによる米国特許第4423468号、ホンダ(H
onda)による第4493145号、ミタ(Mit
a)らによる第4697204号、およびアカサキ(A
kasaki)らによる第4682207号に説明され
る。
ングとして参照され、ハロウェル(Hallowel
l)らによる米国特許第4899207号に説明され
る。この技術は特定の集積回路ダイの入出力パッドに対
応するパターンに配列される内部リードを有する複数の
導電性フィンガを使用する。この内部リードは入出力パ
ッドにボンディングされるが、放射状に外方に延びた外
部リードは印刷回路板などにボンディングされる。テー
プ自動化ボンディングの1つの利点は、集積回路ダイが
外部リードの印刷回路板への取付けに先だって容易に検
査されることができるということである。
容易にし、かつ小型化および高い歩留まりを促進する集
積回路ダイのための相互接続およびパッケージングアプ
ローチを提供することである。さらなる目的は、効率的
なコストでこのようなアプローチを提供することであ
る。
ングに先だち集積回路ダイのためのキャリアを設ける必
要性を除去するパッケージングアプローチによって満た
される。集積回路ダイはダイの他の回路との通信のため
の入出力コンタクトパッドのアレイを有する活性面を含
む。この発明において、ダイはそのダイが上に取付けら
れるべき基板に最も近い活性面を有するその正常な配向
に関して反転される。
形成され、それによってその電気的絶縁材料は活性面に
対向する不活性面を覆い、かつダイの側面を覆うが、活
性面は露出されたままにする。そして、マスクはまだ露
出されている活性面および側面を覆うように形成され
る。このマスクはダイの入出力コンタクトパッドから活
性面の端縁へ突出し、側面を覆う電気的絶縁材料の下に
突き抜けるスロットを含む。金属はマスクのスロット内
での形成のためにスパッタリングされる。形成された金
属は第1の端を入出力コンタクトパッドに有し、かつ活
性面に対向するパッケージされたダイと実質的に同一延
長上にある第2の端を有するトレースを形成する。マス
クは取除かれ、側面および活性面に沿ってL形の導電性
トレースを残す。L形トレースは他の技術の使用によっ
て形成されてもよい。たとえば、このトレースはフォト
リソグラフィーの使用によって、または当該技術におい
て既知のスパッタリングまたはエッチング技術によって
絶縁材料上に形成されてもよい。
の第2の端に対応するコンタクトパッドを有する基板上
に置かれる。基板コンタクトパッドは、基板および集積
回路ダイにボンディングされる他の回路間の電気的通信
のために、導電性トレースの第2の端にはんだ付けされ
る。この基板は印刷回路板または任意に密封され、かつ
印刷回路板に取付けられる多チップキャリアであっても
よい。
ージが集積回路ダイレベルでの検査を許容することであ
る。多チップモジュールにおいて、複数のダイが取付け
られ、かつ機能的関係に相互接続される。多チップモジ
ュールはパッケージング密度および動作速度を増加させ
るが、より多数のダイになるため、多チップモジュール
は単一チップパッケージよりも欠点を含む可能性が高く
なる。この発明は個々のダイ上のトレースを露出するた
め、ダイは多チップモジュール内の相互接続に先立ち容
易に検査されることができる。
跡(footprint)」を有すること、すなわちダ
イがボンディングされるべき基板上のコンタクトパッド
が狭い範囲内に配列されてもよく、それゆえ広範囲の基
板の不動産を他の装置に残すことができるということで
ある。別の利点は製造コストに関連するものである。先
行技術の典型はチップキャリアにダイを相互接続し、そ
のチップキャリアを母板に相互接続する2段階アセンブ
リシステムである。この発明は第1のステップの必要性
を取除き、それによって労力および材料コストを節約す
る。
2を参照すると、集積回路ダイ10は複数の入出力コン
タクトパッド12、14、16および18を含み、ダイ
10の回路と外部回路との間の電気的通信を許容するよ
うに示される。典型的には、このダイは多数のコンタク
トパッド12−18を含む。実際には、何百のコンタク
トパッドがあってもよい。しかし、コンタクトパッドの
数はこの発明には重要でなく、明瞭にするために、限ら
れた数だけ示される。
0は反転され、それによってコンタクトパッド12−1
8を有する活性面20は下方に面する。酸化物のような
絶縁材料22はダイの不活性面および側面上に形成され
る。この絶縁層22は、ダイが接続される基板からダイ
をより良く絶縁するように作用する。さらに、後により
十分に説明されるであろうように、絶縁層は入出力コン
タクトパッド12−18から延びる導電性トレースを支
持する。
と整列されて示される。マスクはダイ上に摺動可能に取
付けるように寸法決めされ、ダイの活性面20および側
面26を収容する。マスク24の構成において、金属
の、好ましくはモリブデンの平たい片が角を切取られ、
それによってその材料の外端縁がその後下方に折り畳ま
れ、図1に示されるマスクの形を形成することができ
る。端縁の折り畳みに先立ち、複数のスロット28、3
0、32および34がレーザテクノロジーを使用して平
たい材料に切込まれる。これらのスロットは入出力コン
タクトパッド12−18のパターンに対応するパターン
を規定するように形成される。スロットの内端縁はコン
タクトパッドに延びる。この材料の端縁は次に下方に折
り畳まれ、図1に示されるように上部36および4つの
側面38を有するマスク24を形成する。集積回路ダイ
10の不活性面および側面のコーティングの後、かつマ
スク24の形成の後、マスクはダイ上に置かれる。
内部端がダイの入出力コンタクトパッド12−18と整
列する。マスクおよびダイはスパッタリングチャンバ内
に置かれ、金属の局在化されたトレースを形成する。好
ましい実施例において、これらのトレースはチタン、プ
ラチナおよび金の3金属組成を有する。金属マスク24
はダイから取除かれ、図4に最もよく見られるように、
絶縁層によってその不活性面および側面を覆われたダイ
のアセンブリと導電性トレース40、42、44および
46とを設ける。
出力コンタクトパッド12−18から延び、かつダイの
活性面20および側面26に接するL形部材である。導
電性トレースは好ましくは側面の底端と同一延長上にあ
るが、このことは重要ではない。重要なのは、導電性ト
レースが基板52上の基板コンタクトパッド48および
50に容易にはんだ付けできるということである。導電
性トレースの基板コンタクトパッド48および50への
ボンディングは当該技術において既知のいかなる手段に
よってでもよい。たとえば、表面装着技術(surfa
ce mount technology)が使用され
てもよい。基板52上に予め形成されたはんだが高温に
熱せられて再溶解し、その後はんだの凝固によって導電
性トレース40−46の基板コンタクトパッド48−5
0への適当なボンディングが与えられる。
図示されていないが、トレースによって基板52上の他
の回路に接続される。したがって、L形導電性トレース
40−46は集積回路ダイ10と外部回路との間の電気
的通信を許容する。基板52は印刷回路板または多チッ
プモジュール内に含まれる基板であってもよく、この基
板は他の集積回路ダイも含み、ダイを密封するシールも
任意に含む。
6の形成においてマスク24を使用して示され、かつ説
明されているが、他の技術がこの導電性トレースを形成
するために使用されてもよい。たとえば、フォトリソグ
ラフィーが使用されてもよい。金属が絶縁層22上にス
パッタリングされ、L形導電性トレースを作るようにエ
ッチングされてもよい。
ース40−46の形成後、集積回路ダイ10が徹底的に
検査されかつ焼付けられることができるということであ
る。導電性トレースはダイの剥き出しの入出力コンタク
トパッド12−18よりもアクセスしやすい接続を与え
る。したがって、エラストマータイプのコネクタが検査
に使用されてもよい。このようなコネクタが検査の目的
のためにダイ10の側面26に対して押しつけられても
よい。ダイレベルでの検査は、適当な動作を行なう集積
回路ダイのみが多チップモジュールへボンディングする
ことを確実にする。他の利点はダイを基板に直接ボンデ
ィングすることによって生じる労力および材料の節約を
含む。
ッケージングのステップのためにダイ上に位置決めされ
るマスクの斜視図である。
面、部分的断面図である。
の、図1のマスクおよびダイの斜視図である。
である。
Claims (10)
- 【請求項1】 対向する活性面および不活性面を有し、
かつ複数の側面を有する集積回路ダイを含み、前記活性
面はその上にコンタクトパッドのアレイを有し、 前記不活性面上および前記側面上に電気的絶縁層の材料
をさらに含み、前記活性面は露出されたままであり、 前記活性面上のコンタクトパッドの前記アレイに接続さ
れる第1の部分を有し、かつ前記第1の部分から実質的
に垂直に前記不活性面に延び、前記側面上の前記絶縁層
に取付けられる第2の部分を有する複数の露出されたL
形導電性トレースをさらに含み、前記第2の部分は前記
側面上の前記絶縁層と概して同一延長上にある端部を有
する、キャリアのない集積回路パッケージ。 - 【請求項2】 前記ダイの前記コンタクトパッドは入出
力パッドである、請求項1に記載のパッケージ。 - 【請求項3】 前記導電性トレースは金属製であり、金
を含む、請求項1に記載のパッケージ。 - 【請求項4】 対向する第1および第2の主要面を有
し、かつ複数の側面を有する集積回路ダイを設けるステ
ップを含み、前記第1の主要面はその上に導電性コンタ
クトパッドのアレイを有し、 前記ダイの前記第2の主要面および前記側面上に電気的
絶縁層の材料を形成するステップと、 前記第1の主要面および側面の頂上に金属材料のトレー
スを形成し、それによって各金属製トレースは前記第1
の主要面上の前記コンタクトパッドの1つから延び、前
記第2の主要面上に形成される前記絶縁層と実質的に同
一平面で終端するため前記側面上に形成される前記絶縁
層上に横たわり、それによって前記トレースが前記第2
の主要面の前記絶縁層と接続される基板にボンディング
されることを許容するステップとを含む、基板に直接ボ
ンディングするためのキャリアのない電子装置を作る方
法。 - 【請求項5】 トレースを形成する前記ステップは局在
化されるトレースを設けるスパッタリングプロセスによ
って行なわれる、請求項4に記載の方法。 - 【請求項6】 前記トレースは、前記トレースの所望の
パターンに対応するスロットを有するマスクの使用によ
って局在化される、請求項5に記載の方法。 - 【請求項7】 前記第1の主要面上および前記側面上に
形成される前記絶縁層上にマスクを置くステップをさら
に含み、前記マスクは前記コンタクトパッドから前記第
1の主要面の端縁に延び、さらに前記ダイの前記側面に
平行に延びるスロットを有する、請求項4に記載の方
法。 - 【請求項8】 前記スロットに金属をスパッタリングし
て、前記トレースを形成するステップをさらに含む、請
求項7に記載の方法。 - 【請求項9】 トレースを形成する前記ステップは金の
形成を含む、請求項4に記載の方法。 - 【請求項10】 前記マスクはモリブデンからなる、請
求項7に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/596,690 US5079835A (en) | 1990-10-12 | 1990-10-12 | Method of forming a carrierless surface mounted integrated circuit die |
US596690 | 1990-10-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0613436A true JPH0613436A (ja) | 1994-01-21 |
JP3113005B2 JP3113005B2 (ja) | 2000-11-27 |
Family
ID=24388292
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03263929A Expired - Lifetime JP3113005B2 (ja) | 1990-10-12 | 1991-10-11 | キャリアのない集積回路パッケージ |
Country Status (7)
Country | Link |
---|---|
US (1) | US5079835A (ja) |
JP (1) | JP3113005B2 (ja) |
KR (1) | KR100204950B1 (ja) |
DE (1) | DE4133598C2 (ja) |
FR (1) | FR2667983B1 (ja) |
GB (1) | GB2248721B (ja) |
TW (1) | TW243533B (ja) |
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- 1991-09-14 TW TW080107289A patent/TW243533B/zh not_active IP Right Cessation
- 1991-10-07 GB GB9121255A patent/GB2248721B/en not_active Expired - Fee Related
- 1991-10-10 DE DE4133598A patent/DE4133598C2/de not_active Expired - Fee Related
- 1991-10-10 KR KR1019910017718A patent/KR100204950B1/ko not_active IP Right Cessation
- 1991-10-11 FR FR9112559A patent/FR2667983B1/fr not_active Expired - Fee Related
- 1991-10-11 JP JP03263929A patent/JP3113005B2/ja not_active Expired - Lifetime
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KR920008899A (ko) | 1992-05-28 |
JP3113005B2 (ja) | 2000-11-27 |
GB2248721B (en) | 1994-07-06 |
DE4133598C2 (de) | 2000-06-21 |
GB2248721A (en) | 1992-04-15 |
DE4133598A1 (de) | 1992-04-16 |
US5079835A (en) | 1992-01-14 |
FR2667983A1 (fr) | 1992-04-17 |
TW243533B (ja) | 1995-03-21 |
FR2667983B1 (fr) | 1994-01-28 |
KR100204950B1 (ko) | 1999-06-15 |
GB9121255D0 (en) | 1991-11-20 |
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Legal Events
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 12 |