KR100204950B1 - 집적회로다이 - Google Patents
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Abstract
집적 회로 다이가 캐리어의 필요없이 기판에 결합되도록 하는 집적회로 패키지 및 패키지 제조 방법. 이 집적회로 다이는 대향한 활성면 및 비활성면과, 측면들을 갖는다. 물질의 전기 절연층이 비활성면 및 측면상에 증착된다. 금속 마스크는 활성면과 피복된 측면을 덮도록 형성된다. 금속 마스크는 측면에서 활성면으로 연장하는 슬롯을 포함한다. 이 슬롯의 어레이는 활성면상의 입/출력 접촉 패드의 어레이와 대응한다. 금속이 슬롯으로 스퍼터링된 후에 활성면 및 측면을 따라 접촉 패드로부터 L자형 도전성 트레이스를 제공하도록 마스크가 제거된다. 그리고 나서 조립체가 기판상의 접촉 패드에 결합된 비활성면 및 L자형 트레이스상의 기판상에 설치될 수 있다. 이 조립체는 다이 레벨에서 테스팅 될 수 있다.
Description
제1도는 본 발명에 따른 집적 회로 다이의 패키징 단계를 수행하는 전의 집적 회로 다이 및 상기 다이위에 위치한 마스크의 투시도.
제2도는 제1도의 다이를 라인 2-2를 따라 절단한 부분 측단면도.
제3도는 마스크의 개구로 금속을 스퍼터링한 후의 제1도의 마스크 및 다이의 투시도.
제4도는 기판에 결합된 제3도의 다이의 투시도.
* 도면의 주요부분에 대한 부호의 설명
10 : 집적 회로 다이 12, 14, 16, 18 : 입/출력 접촉 패드
20 : 활성면 24 : 마스크
26 : 측면 40, 42, 44, 46 : 트레이스
52 : 기판
본 발명은 전자 부품의 조립체에 관한 것으로, 특히, 집적 회로 다이의 패키징에 관한 것이다.
집적 회로 다이의 패키징은 전자 부품의 제조자에게 많은 주의를 요구하고 있다. 패키징 설계자는 정해진 크기의 집적 회로 다이의 회로 밀도가 증가함에 따라 매우 중대한 어려움에 직면하게 된다. 특정 다이의 회로 밀도는 통상적으로 그 다이의 동작과 관련된 입/출력 신호의 수에 있어서 중요한 역할을 한다. 입/출력 단자의 수의 증가는 패키징 설계자에 의해 고려되어야 하는 많은 요소들에 영향을 준다.
첫째, 입/출력 단자의 수가 많아지면 그에 대응하여 패키지 내의 전기적 결합과 관련하여, 그리고 그 패키지로부터 외부 회로로의 전기적 결합과 관련하여 높은 상호 접속 밀도를 요구한다. 조밀한 상호 접속 배치는 전기적으로 단락을 유발할 가능성이 높다.
두 번째 요소는 첫 번째 요소 다음에 일어난다. 조밀한 상호 접속 배치를 갖는 집적 회로 다이는 통상적으로 비교적 낮은 수율(yield)과 연관된다. 따라서, 다이 레벨에서의 테스팅을 용이하게 하는 패키징 설계가 바람직하다.
세 번째 요소는 열 소산과 관련된다. 조밀한 집적 회로 다이는 종종 조밀하지 않은 집적 회로 다이를 위해서 사용되는 패키지 보다더 많은 열을 소산시킬 수 있는 대형 패키지를 요구한다. 전자 산업에서의 현재의 목표 가운데 하나는 부품의 소형화이다. 따라서, 패키징 설계자는 인쇄 회로 기판상에서 최소의 실제 영역을 필요로 하는 패키지를 제공하려고 시도하고 있다.
다른 중요한 요소는 비용이다. 비록 패키징이 패키지된 집적 회로 다이의 비용에 상당한 영향을 주기는 하지만 패키징이 전체 비용을 좌우하지는 않는다.
통상의 패키지에는 듀얼 인 라인(dual-in-line) 패키지(DIP), 단자 없는 (leadless) 칩 캐리어, 단자 있는(leaded) 칩 캐리어 및 핀-그리드가 있다. 다이의 접촉 패드에 대한 상호 접속 배치는 패드에 소형 와이어를 선 접속시킴에 의해 또는 패드에 형성된 땜납 범프에 플립 칩 땜납 접속시킴에 의해 이루어질 수 있다. 이 두가지 경우에 있어서, 상호 접속 배치는 패키징의 완성 전에 테스팅 디바이스로 접속하는 것이 곤란하다. 패키지 자체는 통상적으로 세라믹 또는 플라스틱 재료로 되어 있다. 이러한 디바이스는 미국 특허 제4,423, 468호(가토 등), 제4,493,145호(혼다), 제4,697,204호(미타 등) 및 제4,682,207호(아카사키 등)에 기술되어 있다.
다른 하나의 상호 접속 기술은 테이프 자동화 접합이라 불리우는 것이며, 미국 특허 제4,899,207호(Hallowell 등)에 기술되어 있다. 이 기술은 특정한 집적 회로 다이의 입/출력 패드에 대응하는 패턴으로 배치된 내부 리드를 갖는 복수의 도전성 핑거를 이용한다. 내부 리드는 입/출력 패드에 접합되어 있으며, 외향 방사형의 외부 리드는 인쇄 회로 기판 등에 접합되어 있다. 테이프 자동화 접합의 한가지 장점은 외부 리드를 인쇄 회로 기판에 부착하기 전에 집적 회로 다이를 용이하게 테스트할 수 있다는 점이다.
본 발명의 목적은 다이 레벨에서의 테스팅을 용이하게 하고 소형화 및 높은 수율을 촉진시키는 집적 회로 다이용 상호 접속 및 패키징 방법을 제공하는 것이다. 본 발명의 다른 목적은 저렴한 비용의 상호 접속 및 패키징 방법을 제공하는 것이다.
상기 목적들은 기판에 다이를 접합하기 전에 집적 회로 다이용 캐리어(carrier)를 제공할 필요가 없는 패키징 방법에 의해 달성될 수 있다. 집적 회로다이는 이 다이가 다른 회로와 통신을 할 수 있게 하는 입/출력 접촉 패드의 어레이를 갖는 활성면을 포함한다. 본 발명에 있어서, 상기 다이는 이 다이가 장착될 기판에 인접하게 활성면이 배치되는 정상 방위에 대해 뒤집어진다.
전기 절연재층은 전기 절연재층이 활성면을 노출 상태로 유지하고 상기 활성면에 대향하는 비활성면 및 다이의 측면을 피복하도록 상기 뒤집혀진 다이상에 형성된다. 그 다음에 마스크가 상기 노출된 활성면과 측면을 피복하도록 형성된다. 상기 마스크는 다이의 입/출력 접촉 패드로부터 활성면의 에지부로 돌출하여 측면을 피복하고 있는 전기 절연 물질까지 연장하는 슬롯을 포함한다. 그 다음에 금속이 마스크의 슬롯 내에 용착되기 위해 스퍼터링된다. 용착된 금속은 입/출력 접촉 패드에서 제1단부를 가지며 활성면에 대향한 패키지된 다이의 접촉하는 제2단부를 갖는 트레이스를 형성한다. 그리고 나서 측면 및 활성면을 따라 형성된 L자형의 도전성 트레이스를 남기고 마스크가 제거된다. L자형 트레이스는 다른 기술을 이용하여 용착될 수도 있다. 예를 들면, 트레이스는 본 기술 분야에서 주지된 사진 석판술을 이용하거나 스퍼터링 및 에칭 기법을 이용하여 절연재상에 형성될 수 있다.
뒤집힌 다이는 도전성 트레이스의 제2 단부에 대응하는 접촉 패드를 갖는 기판상에 배치된다. 기판 접촉 패드는 그 기판에 접합된 다른 회로와 집적 회로 다이 사이의 전기적 통신을 위해 도전성 트레이스의 제2단부에 납땜된다. 기판은 인쇄 회로 기판 또는 이 인쇄 회로 기판에 선택적으로 밀봉되게 장착된 다중 칩(multichip) 캐리어일 수 있다.
본 발명의 장점은 캐리어 없는 패키지가 집적 회로 다이 레벨에서의 테스팅을 가능하게 한다는 점이다. 다중 칩 모듈에는 복수의 다이가 기능적 관계로 설치되어 상호 접속된다. 다중 칩 모듈은 패키징 밀도 및 동작속도를 증가시키지만 다이의 수가 많기 때문에 단일 칩 패키지 보다 더 많은 결함을 지닐 수 있다. 본 발명은 개개의 다이상에서 트레이스를 노출시키기 때문에, 그 다이는 다중 칩 모듈내에서 상호 접속되기 전에 용이하게 테스트될 수 있다.
본 발명의 다른 장점은 패키지가 작은 족적상(footprint)을 갖는다는 점이다. 즉 다이가 결합되는 기판상의 접촉 패드는 작은 영역내에 배열될 수 있고 따라서 다른 디바이스를 위한 기판의 실제 영역을 크게 할 수 있다. 다른 장점으로는 제조 비용에 관한 것이다. 종래 기술에서는 칩 캐리어에 다이를 상호 접속한 후 모체 기판에 칩 캐리어를 상호 접속하는 두 단계 조립 시스템이 사용되고 있었다. 본 발명은 첫째 단계의 필요성을 제거함으로써 노동력 및 재료 비용을 절약한다.
제1도 및 제2도를 참조하면, 집적 회로 다이(10)는 그 다이(10)의 회로와 외부 회로간의 전기 통신을 가능하게 하는 복수의 입/출력 접촉 패드(12, 14, 16, 18)를 포함한다. 통상적으로, 다이는 더 많은 수의 접촉 패드(12, 14, 16, 18)를 포함한다. 사실, 수백개의 접촉 패드가 있을 수 있다. 그러나, 접촉 패드의 수는 본 발명에서 중요한 요소가 아니므로 그 표시를 명료히 하기 위해 한정된 수로 도시하였다.
제1단계에서, 접촉 패드(12, 14, 16, 18)를 갖는 활성면(20)이 하향으로 되도록 집적 회로 다이(10)가 뒤집어 진다. 그 다음에 산화물과 같은 절연재(22)가 다이의 비활성면 및 측면상에 증착된다. 절연층(22)은 다이가 접속되는 기판으로부터 다이를 양호하게 격리시키는 작용을 한다. 그리고, 뒤에서 더욱 상세히 설명되는 바와 같이, 절연층은 입/출력 접촉 패드(12, 14, 16, 18)로부터 연장하는 도전성 트레이스를 지지한다.
제1도에 도시된 바와 같이, 마스크(24)는 집적 회로 다이(10)에 정렬되어 배치된다. 마스크는 다이상에 미끄러짐 가능하게 끼워져서 다이의 활성면(20) 및 측면 (26)을 덮을 정도의 크기를 갖는다. 마스크(24)를 구성함에 있어서, 평평한 금속편(양호하게는 몰리브덴)이 그 코너부에서 절단되고, 그 다음에 금속편의 외측 에지부가 제1도에 도시된 마스크의 형상을 형성하도록 하향으로 접혀질 수 있다. 상기 에지부를 접기 전에, 복수의 슬롯(28, 30, 32, 34)이 레이저 기술을 이용하여 상기 평평한 금속편 내에 형성된다. 이 슬롯들은 입/출력 접촉 패드(12, 14, 16, 18)의 패턴에 대응하는 패턴을 이루도록 형성된다. 슬롯의 내측 단부는 접촉 패드까지 연장한다. 그 다음에 상기 금속편의 에지부는 제1도에 도시된 바와 같이, 하나의 상부(36)와 네 개의 측부(38)를 갖는 마스크(24)를 형성하도록 하향으로 접혀진다. 집적 회로 다이(10)의 비활성면과 측면을 피복하고 마스크(24)를 형성한 후에, 마스크가 다이 위에 장착된다.
제3도를 참조하면, 슬롯(28-34)의 내측 단부는 다이의 입/출력 접촉 패드(12, 14, 16, 18)와 정렬되어 있다. 마스크와 다이는 국부적인 금속 트레이스를 형성하기 위해 스퍼터링 챔버내에 배치된다. 양호한 실시예에서, 상기 트레이스는 티타늄, 백금 및 금의 3-금속 화합물을 갖는다. 그 다음에 금속 마스크(24)는 다이로부터 제거되고, 그에 따라 제4도에 도시된 바와 같이, 절연층에 의해 비활성면 및 측면이 피복된 다이와 도전성 트레이스(40, 42, 44, 46)의 조립체가 제공된다.
도전성 트레이스(40, 42, 44, 46)는 다이(10)의 입/출력 접촉 패드(12, 14, 16, 18)로부터 연장하여 다이의 활성면(20) 및 측면(26)과 접촉하는 L자형 부재이다. 도전성 트레이스는 측면의 하단 에지부와 접촉되는 것이 바람직하지만 절대적인 것은 아니다. 중요한 것은 도전성 트레이스가 기판(52) 상의 기판 접촉 패드(48, 50)에 쉽게 용접될 수 있게 하는 것이다. 기판 접촉 패드(48, 50)에 도전성 트레이스를 접합시키는 것은 본 기술 분야에서 주지된 임의의 수단에 의해 이루어질 수 있다. 예를 들면, 표면 장착 기술이 이용될 수 있다. 기판(52) 상에 미리 용착된 땜납은 땜납을 재용해시키기 위해 고온으로 가열되고, 그 다음에 땜납이 응고되면서 기판 접촉 패드(48,50)에 도전성 트레이스(40,42,44,46)의 적당한 접합을 제공한다.
기판 접촉 패드(48,50)는 트레이스에 의해 기판(52) 상의 다른 회로에 연결된다(도시 생략). 따라서, L자형 도전성 트레이스(40,42,44,46)는 집적 회로 다이(10)와 외부 회로 사이의 전기 통신을 가능하게 한다. 기판(52)은 인쇄 회로 기판 또는 다중 칩 모듈내에 내장된 기판일 수 있으며, 이 기판은 또한 다른 집적 회로 다이를 포함하고, 다이를 밀봉하는 시일을 선택적으로 포함할 수 있다.
지금까지 본 발명은 L자형 도전성 트레이스(40, 42, 44, 46)의 증착시에 마스크(24)를 이용하는 것으로 기술되었지만, 도전성 트레이스를 형성하는 다른 기술이 이용될 수도 있다. 예를 들면, 사진 석판술(photolithography)이 이용될 수 있다. 또한 금속을 절연층(22)상에 스퍼터링하고 그 후 L자형 도전성 트레이스를 생성하도록 에칭할 수도 있다.
본 발명의 한가지 장점은 L자형 도전성 트레이스(40,42,44,46)의 증착후에 집적 회로 다이(10)가 완전하게 테스트되고 번인(burn in)될 수 있다는 것이다. 도전성 트레이스는 다이의 입/출력 접촉 패드(12,14,16,18)를 노출(bare)시킨 것 보다 더욱 접근 가능한 접촉부를 제공한다. 따라서, 탄성체 형태의 접속기가 테스트용으로 사용될 수 있다. 이러한 접속기는 테스팅을 위해 다이(10)의 측면(26)에 압착될 수 있다. 다이 레벨에서의 테스팅은 적절히 동작하는 집적 회로 다이만이 다중 칩 모듈에 접합되도록 한다. 다른 장점은 기판에 다이를 직접 접합시킴으로써 노동력과 재료를 절약한다는 것이다.
Claims (10)
- 서로 대향하는 활성면(20) 및 비활성면과 복수의 측면(38)을 가지며, 상기 활성면상에 접촉 패드(12, 14, 16, 18)의 어레이를 갖는 직접 회로 다이(10)와, 상기 활성면(20)을 노출 상태로 유지하고 상기 비활성면 및 측면(38)을 피복하는 전기 절연재 층(22)과, 상기 활성면상의 상기 접촉 패드 어레이에 접속된 제1부분과, 상기 비활성면에 수직하게 상기 제1부분으로부터 연장하여 상기 측면상의 상기 절연재 층에 부착된 제2부분을 가지며, 상기 제2부분은 상기 측면상의 상기 절연재층과 인접한 단부를 갖는 복수의 노출된 L자형 도전성 트레이스(40, 42, 44, 46)를 구비하는 것을 특징으로 하는 캐리어 없는 집적 회로 패키지.
- 제1항에 있어서, 상기 다이의 상기 접촉 패드는 입/출력 패드인 것을 특징으로 하는 캐리어 없는 집적 회로 패키지.
- 제1항에 있어서, 상기 도전성 트레이스는 금속성이며 금을 포함하는 것을 특징으로 하는 캐리어 없는 집적 회로 패키지.
- 기판에 직접 결합되는 캐리어 없는 전자 소자를 제조하는 방법에 있어서, 서로 대향하는 활성면 및 비활성면과 복수의 측면을 가지며, 상기 활성면상에 도전성 접촉 패드의 어레이를 갖는 집적 회로 다이(10)를 제공하는 단계와, 상기 다이의 비활성면 및 상기 측면상에 전기 절연재 층(22)을 형성하는 단계와, 상기 활성면상의 상기 접촉 패드중 하나의 패드로부터 연장하고 상기 비활성면상에 형성된 상기 절연재층과 대략 동일 평면상에서 종단되게끔 상기 측면상에 형성된 상기 절연재층상에 배치되며 상기 비활성면상의 상기 절연재층에 접촉하는 기판에 결합되도록 금속재 트레이스(40, 42, 44, 46)를 상기 활성면과 측면의 위에 형성하는 단계를 포함하는 것을 특징으로 하는 전자 소자 제조 방법.
- 제4항에 있어서, 상기 트레이스 형성 단계는 국부 트레이스를 제공하도록 스퍼터링 처리에 의해 수행되는 것을 특징으로 하는 전자 소자 제조 방법.
- 제5항에 있어서, 상기 트레이스는 그 트레이스의 소정 패턴에 대응하는 슬롯을 갖는 마스크를 사용하여 국부화되는 것을 특징으로 하는 전자 소자 제어 방법.
- 제4항에 있어서, 상기 측면상에 형성된 절연재층 및 상기 활성면상에 마스크를 배치하는 단계를 추가로 포함하고, 상기 마스크는 상기 접촉 패드로부터 상기 활성면의 에지부로 상기 다이의 측면에 평행하게 연장하는 슬롯을 갖는 것을 특징으로 하는 전자 소자 제조 방법.
- 제7항에 있어서, 상기 트레이스를 형성하기 위해 상기 슬롯으로 금속을 스퍼터링 하는 단계를 추가로 포함하는 것을 특징으로 하는 전자 소자 제조 방법.
- 제4항에 있어서, 상기 트레이스 형성 단계는 금을 증착하는 단계를 포함하는 것을 특징으로 하는 전자 소자 제조 방법.
- 제7항에 있어서, 상기 마스크는 몰리브덴으로 제조된 것을 특징으로 하는 전자 소자 제조 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/596,690 US5079835A (en) | 1990-10-12 | 1990-10-12 | Method of forming a carrierless surface mounted integrated circuit die |
US596,690 | 1990-10-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR920008899A KR920008899A (ko) | 1992-05-28 |
KR100204950B1 true KR100204950B1 (ko) | 1999-06-15 |
Family
ID=24388292
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019910017718A KR100204950B1 (ko) | 1990-10-12 | 1991-10-10 | 집적회로다이 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5079835A (ko) |
JP (1) | JP3113005B2 (ko) |
KR (1) | KR100204950B1 (ko) |
DE (1) | DE4133598C2 (ko) |
FR (1) | FR2667983B1 (ko) |
GB (1) | GB2248721B (ko) |
TW (1) | TW243533B (ko) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5574629A (en) * | 1989-06-09 | 1996-11-12 | Sullivan; Kenneth W. | Solderless printed wiring devices |
DE4438449A1 (de) * | 1994-10-28 | 1996-07-04 | Sibet Gmbh Sican Forschungs Un | Verfahren zur direkten Kontaktierung elektronischer Bauelemente mit einem Träger und direkt kontaktierbare Bauelemente hierzu |
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US7842599B2 (en) * | 1997-05-27 | 2010-11-30 | Wstp, Llc | Bumping electronic components using transfer substrates |
US7007833B2 (en) * | 1997-05-27 | 2006-03-07 | Mackay John | Forming solder balls on substrates |
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US7654432B2 (en) | 1997-05-27 | 2010-02-02 | Wstp, Llc | Forming solder balls on substrates |
US7819301B2 (en) * | 1997-05-27 | 2010-10-26 | Wstp, Llc | Bumping electronic components using transfer substrates |
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JP4881351B2 (ja) * | 2008-07-30 | 2012-02-22 | アオイ電子株式会社 | 半導体装置およびその製造方法 |
JP5261553B2 (ja) * | 2011-09-15 | 2013-08-14 | アオイ電子株式会社 | 半導体装置およびその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US3483308A (en) * | 1968-10-24 | 1969-12-09 | Texas Instruments Inc | Modular packages for semiconductor devices |
GB1250248A (ko) * | 1969-06-12 | 1971-10-20 | ||
JPS5571558U (ko) * | 1978-11-08 | 1980-05-16 | ||
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1990
- 1990-10-12 US US07/596,690 patent/US5079835A/en not_active Expired - Lifetime
-
1991
- 1991-09-14 TW TW080107289A patent/TW243533B/zh not_active IP Right Cessation
- 1991-10-07 GB GB9121255A patent/GB2248721B/en not_active Expired - Fee Related
- 1991-10-10 KR KR1019910017718A patent/KR100204950B1/ko not_active IP Right Cessation
- 1991-10-10 DE DE4133598A patent/DE4133598C2/de not_active Expired - Fee Related
- 1991-10-11 FR FR9112559A patent/FR2667983B1/fr not_active Expired - Fee Related
- 1991-10-11 JP JP03263929A patent/JP3113005B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
GB9121255D0 (en) | 1991-11-20 |
FR2667983A1 (fr) | 1992-04-17 |
JP3113005B2 (ja) | 2000-11-27 |
KR920008899A (ko) | 1992-05-28 |
US5079835A (en) | 1992-01-14 |
FR2667983B1 (fr) | 1994-01-28 |
DE4133598A1 (de) | 1992-04-16 |
DE4133598C2 (de) | 2000-06-21 |
JPH0613436A (ja) | 1994-01-21 |
GB2248721A (en) | 1992-04-15 |
GB2248721B (en) | 1994-07-06 |
TW243533B (ko) | 1995-03-21 |
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Legal Events
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---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
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FPAY | Annual fee payment |
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