JPH0714105B2 - 混成集積回路基板及びその製造方法 - Google Patents

混成集積回路基板及びその製造方法

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JPH0714105B2
JPH0714105B2 JP7285687A JP7285687A JPH0714105B2 JP H0714105 B2 JPH0714105 B2 JP H0714105B2 JP 7285687 A JP7285687 A JP 7285687A JP 7285687 A JP7285687 A JP 7285687A JP H0714105 B2 JPH0714105 B2 JP H0714105B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は混成集積回路基板、例えばアルミナ・グリーン
シート等を焼結した基板上に厚膜抵抗体等を形成するの
に好適な混成集積回路基板に関する。
〔従来の技術〕
従来、その表面にタングステン（Ｗ）、モリブデン（M
o）等の多孔質な高融点導体材料を印刷し、約1600゜Cの
還元雰囲気中で焼成したアルミナ基板等において、導体
材料が印刷された基板上に厚膜導体層からなるターミナ
ル導体したり、ターミナル導体上に厚膜抵抗体を形成す
ることがある。この厚膜抵抗体を形成する場合には、例
えば、前記導体材料上にAg,Ag−Pt,Ag−Pd等の銀（Ag）
系導体層をターミナル導体として形成し、その後、ター
ミナル導体に厚膜抵抗体を電気的に接続し、ターミナル
導体及び厚膜抵抗体を約850゜Cの空気中で焼成する。
〔発明が解決しようとする問題点〕
しかしながら、上記従来技術によると、以下の問題があ
る。
ターミナル導体及び厚膜抵抗体の焼成は約850゜Cの空気
中で行なっているため、導体材料の酸化防止対策が必要
である。一般的には、導体材料の表面にAuを厚く形成す
る事によって酸化を防いでいるが、Auを用いることによ
ってコストアップになるという問題がある。
また、多孔質な導体材料とターミナル導体との接合部に
おける接合強度が不充分であり、導体材料とターミナル
導体とが剥離が起きやすいという問題がある。
そこで本発明は上記の問題点に鑑みて、何らAuのような
高価な金属を用いる事なく、導体材料の酸化防止が可能
であり、しかも導体材料とターミナル導体との接合部に
おいて接合強度の改善をもたらすことができる混成集積
回路基板およびその製造方法を提供する事を目的とす
る。
〔問題点を解決するための手段〕
上記目的を達成するために、第１発明は、 焼結する事により形成される基板と、 前記基板に印刷され前記基板の焼結温度より高温の融点
を有し、多孔質な導体材料と、 その膜厚が２μｍ乃至４μｍの範囲であり、前記基板の
表面に露出した前記導体材料の少なくとも一部を覆うよ
うに形成された銅によるめっき層と、 前記めっき層と接続され、前記めっき層が形成された導
体材料の表面の少なくとも一部及び側面の少なくとも一
部を覆う領域と、前記基板の表面と接触する領域とを有
するガラス質を含んだ厚膜導体層を焼成することにより
形成されるターミナル導体と、 を備えたことを特徴とする混成集積回路基板を要旨とす
る。
第２発明は、 基板の焼結温度より高温の融点を有する多孔質の導体材
料を前記基板に印刷する工程と、 前記導体材料が形成された基板を焼成する工程と、 その膜厚が２μｍ乃至４μｍの範囲であり、前記基板の
表面に露出した前記導体材料の少なくとも一部を覆うよ
うに銅によるめっき層を形成する工程と、 前記めっき層と接続され、前記めっき層が形成された導
体材料の表面の少なくとも一部及び側面の少なくとも一
部を覆う領域と、前記基板の表面と接触する領域とを有
するガラス質を含んだ厚膜導体層を酸素を含まない雰囲
気中において焼成することによりターミナル導体を形成
する工程と、 を備えたことを特徴とする混成集積回路基板の製造方法
を要旨とする。
〔作用及び発明の効果〕
本願の第1,2発明によれば、厚膜導体からなるターミナ
ル導体を焼成により形成した際に、めっき層を形成して
いる銅が析出し、導体材料とめっき層とが接合面にてか
らみ合う。すなわち、銅めっき層の銅粒子の大きさは比
較的小さいので、多孔質な導体材料中の奥深い所まで入
り込んでおり、このような状態でターミナル導体を焼成
すると、銅めっき層中の銅イオンは比較的還元力が強い
ために簡単に析出し、導体材料との接合面にてからみ合
って接合するのである。これにより、導体材料とターミ
ナル導体とが銅めっき層によって強固に接合されるた
め、接合強度が改善される。なお、本願発明者の実験に
より、銅めっき層の厚膜が２μｍ乃至４μｍの範囲であ
ると、接合強度が大幅に改善されることが判明した。
また、ターミナル導体を焼成により形成する際に、導体
材料が酸化してしまう恐れがあるが、第１発明によれ
ば、導体材料の少なくとも一部を銅によるめっき層にて
覆っているので、導体材料の酸化を防止することができ
る。また、第２発明によれば、導体材料の少なくとも一
部を銅によるめっき層にて覆い、酸素を含まない雰囲気
中でターミナル導体を焼成により形成しているので、導
体材料の酸化を防止することができる。
さらに、本願の第1,2発明によれば、ターミナル導体
が、めっき層が形成された導体材料の表面の少なくとも
一部及び側面の少なくとも一部を覆う領域と、基板の表
面と接触する領域とを有し、かつ内部にガラス質を含ん
でいるので、銅めっき層もろとも導体材料を基板の方へ
押さえつけるようにして貼りつけることが可能となり、
基板に対してターミナル導体−銅めっき層−導体材料の
接合を強固にすることができる。
〔実施例〕
以下本発明を図に示す実施例を用いて説明する。
第１図（ａ），（ｂ）は本発明の一実施例を示す断面図
である。図において、１はアルミナセラミックスを90〜
96％含有するセラミックスグリーンシート１であり、そ
のセラミックスグリーンシート１上に高融点金属材料で
あるMo（融点は2622℃）,W（融点は3382℃）等から成る
導体材料２を印刷形成し、公知のレイヤー積層法、印刷
法等により積層して多層基板３を形成する。例えばレイ
ヤー積層法を採用した場合には、あらかじめ必要な層数
のセラミックスグリーンシート１上に導体材料２を印刷
しておき、ビアフィル圧入等を施して、それらをラミネ
ートした後約1600℃の還元雰囲気中で焼成して１枚の多
層基板３を形成する。なお、第１図（ａ）では多層基板
３を模式的に示しているが、具体的には、第１図（ａ）
中Ｃ部に対する断面図である第１図（ｂ）に示すよう
に、多層基板３の最上層3bのスルーホール部3aにも導体
材料２が形成され、さらにその導体材料２は最上層3bの
表面まで露出している。
そして多層基板３の最上層に露出させた部分の導体材料
２の表面前面を覆うようにしてCuによるめっき層（以下
「Cuめっき層」という）４を形成する。尚、このCuめっ
き層４を形成する方法としては、例えば化学銅めっき等
の無電解めっきが適用可能である。
さらに、このCuめっき層４の表面を覆い、且つ後述する
厚膜抵抗体６の形成位置まで延在させてターミナル導体
としてのCuによる厚膜導体層（以下「Cu厚膜導体層」と
いう）５を形成する。そうした上で所定の位置に厚膜抵
抗体６隙けし、この厚膜抵抗体６及びCu厚膜導体層５を
窒素雰囲気中にて焼成する。ここで、Cuめっき層４と導
体材料２との接触を確実なものとする為にはシンタリン
グする必要があるが、本実施例においては厚膜抵抗体６
及びCu厚膜導体層５の焼成時において、Cuめっき層４も
同時に加熱されるので、シンタリングしたのと同様の効
果が得られる。
そこで上記構成によると、Cu厚膜導体層５及び厚膜抵抗
体６の焼結を窒素雰囲気中で行なっているので、導体材
料２の酸化を抑制でき、又、導体材料２と厚膜抵抗体６
との電気接続を行なうために用いた接合中間層としての
Cuめっき層４を形成した部分における接触抵抗は、第３
図の熱サイクルと接触抵抗との関係図中三角（△）プロ
ットによる線に示すように、後述する理由から比較的小
さくなっている。又、その部分における接合強度は、第
４図の接合強度の経時変化を表す特性図中三角（△）プ
ロットによる線に示すように、後述する理由から接合強
度は強くなっており、同時に経時安定性も向上してい
る。尚、第３図における値は−40℃で20分、150℃で20
分を１サイクルとして得られたものであり、第３図、第
４図中丸（○）プロットによる線はCuめっき層４を形成
しない場合、すなわち導体材料２上に直接Cu厚膜導体層
５を形成した場合において得られた値である。
次に、導体材料２とCu厚膜導体層５との間にCuめっき層
４を介在させた事により、その部分（接合部）における
接触抵抗、接合強度が改善される理由を第５図及び第６
図の接合部の断面をモデル化した図を用いて説明する。
Cuめっき層４を形成しない場合を第５図に示す。導体層
材料２は通常多孔質であるが、Cu厚膜導体層５のCu粒子
5bの大きさは0.1〜５μｍ程度であり、導体材料２中へ
入り込む事が出来ない。しかも、Cu厚膜導体層５の成分
中には多層基板３との接着力を生むためにBi,B,Si等の
ガラス質5aが入っており、このガラス質5aがCu厚膜導体
層５の焼成の際に導体材料２とCu厚膜導体層５との界面
にまで到達しており、導体材料２とCu厚膜導体層５との
接合の妨げとなっている。
第６図に示すCuめっき層４を形成した場合、すなわち本
発明の構成においては、Cuめっき中のCuイオンは比較的
還元力が強いために析出し易く、又、めっき時にはその
大きさが0.1〜0.2μｍ程度といった比較的小さなCu粒子
4aであるので多孔質な導体材料２中の奥深い所まで入り
込み、Cu厚膜導体層５の焼成後には導体材料２とCuめっ
き層４が接合面にてからみあって接合する事になり、し
たがって接合強度が強くなり、又、Cuめっき層４と導体
材料２との間に何らガラス質による層が形成される事も
ないので接触抵抗が低下するものと考えられる。尚、本
発明者が破壊試験を行なった結果によると、接合の剥が
れは主にCuめっき層４と導体材料２との間で起こり、Cu
めっき層４とCu厚膜導体層５との間に形成されるガラス
質5aは接合強度を低下させる主な原因ではなく、その主
な原因は第５図に示す空間2aにあると考えられる。
次に、本発明をフリップチップ等を形成する場合におい
て採用した他の実施例として第２図に示す断面図を用い
て説明する。図において、第１図に示す実施例と同一構
成要素には同一符号を付してその説明は省略する。本実
施例においては、Cuめっき層４を覆うように半田７を形
成しており、その半田７とバンプ8a、電極9aとを接着す
る事により、それぞれフリップチップ８、例えばコンデ
ンサ９等のディスクリート素子を接続している。そこで
本実施例においても第１図に示す実施例と同様に導体材
料２との接合部における接触抵抗、接合強度の改善を行
なう事ができる他、以下に示す効果がある。
半田を融解した際には約250℃になり、導体材料２
が多少酸化する事が考えられるが、導体材料２をCuめっ
き層４で覆っているのでそれを防止する事ができる。
Cuめっき層４を形成する際に、Cuはそのイオン化傾
向が比較的小さい為に析出し易く、従来Niめっき層を形
成するのに行なっていた触媒による導体材料２表面の活
性化を行わなくて済み、製造工程をその分簡単にする事
ができる。又、Niは一度酸化されるとその酸化物の除去
が困難（強酸が必要）であるがCuの酸化物は容易に除去
できるという効果もある。
従来、多層基板の最上層直下における導体材料がス
ルーホール部には形成されておらず、スルーホール部に
はNiめっき、Auめっき等の導体により埋めて、最上層表
面の厚膜導体との電気的接続を行なっていたのに対し、
本実施例は導体材料２が多層基板３の表面にまで露出し
て形成されている事から、スルーホール部の表面と多層
基板の表面との間に段差が生じるといった不具合を本質
的に取り除く事ができ、又、多層基板３の表面に露出し
た導体材料２の面積を大きくできるので、Cuめっき層４
との接合強度をより強くすることができる。又、従来構
成であると、スルーホール部の厚みに等しい厚さをもっ
てNi等のめっき層を形成する必要があり、無電解めっき
ではその厚みを確保するのが困難であり、電解めっきで
はその為に基板内に電気的配線を行なう必要があるとい
う不具合があるのに対し、本実施例によると、Cuめっき
層４の厚みは比較的薄くてすむのでそのような問題が生
じることはない。尚、従来構成において、導体材料とス
ルーホール部に形成されるめっき層との接合強度を強く
する為にスルーホール部の径を大きくすると、めっき金
属と基板との熱膨張係数の違いが無視できなくなる。
尚、上記，の効果は、言うまでもなく第１図におけ
る実施例においても同様であ。
次に、上記第１図、第２図における実施例において、Cu
めっき層４の膜厚を調整する事により、より良好な接合
が得られる事を第７図、第８図、及び第12図を用いて説
明する。
第７図は、本発明者の実験結果に基づく図であり、横軸
にCuめっき層４の厚み、縦軸にCuめっき層４と導体材料
２としてのＷとの接合強度を表す。第７図からCuめっき
層４の膜厚が約２μｍ以上であると接合強度が強くなる
事がわかる。又、図中点線はCuめっき層４をシンタリン
グした際に、Cuめっき層４の表面の一部に露出するＷに
よる黒色斑点の発生状況を表す特性であり、膜厚が約２
μｍ以下になるとその発生が多くなることがわかる。そ
して、この黒色斑点が多くなると、Ｗには半田が付着し
ないことからCuめっき層４上の半田濡れ性が悪化する。
第８図は、横軸にCuめっき層４の膜厚、縦軸に半田濡れ
性を表す図であり、上述したような理由から膜厚が２μ
ｍ以上であると半田濡れ性が良好である事がわかる。
第12図は実験結果に基づく、めっき層が膨れ上がる程度
を表す特性図であり、横軸にCuめっき層４の厚み、縦軸
にCuめっき層４が良好に形成された部分と膨れが生じた
部分との面積比（膨れ量（％））を表す。尚、実験は導
体材料２としてのＷの大きさを2.1×0.65mmとし、その
上にCuめっき層４を形成した。膨れ量が５％以下であれ
ば実用上ほとんど問題はないので、第12図からCuめっき
層４の膜厚は約４μｍ以下が良好である事が分かる。
従って、上述の第７図、第８図及びこの第12図からCuめ
っき層４の膜厚は約２〜４μｍの範囲が良好である。
尚、以上の説明においてCuめっき層４の膜厚とは第１図
中におけるｔに相当するものであり、又、図中丸プロッ
トは数回測定したものの平均値を表す。
尚、本発明は上記二つの実施例に限定される事なくその
主旨を逸脱しない限り、例えば以下の如く種々変形可能
である。
（１）導体材料２を印刷する基板としては多層基板３で
なくてもよく、１枚の基板でもよい。
（２）多層基板３上の配線導体等と導体材料２の接合に
も採用できる。
（３）第11図の断面図に示すように、多層基板３の表面
上においても、導体材料２を回路形成のための配線手段
として用いてもよい。又、Cuめっき層４はその導体材料
２の少なくとも一部を覆っておればよく、Cu厚膜導体層
５、半田７もそのCuめっき層４の少なくとも一部を覆っ
ておればよい。尚、そのように形成する場合、例えばエ
ポキシ樹脂等により、それらの層の表面をコーティング
し、又、半田を融解する際にも窒素等の還元雰囲気中で
行なうといったようにすると、酸化防止においてより効
果がある。
（４）上記実施例において、Cuめっき層４を形成する部
分、即ち導体材料２を露出させる部分の配置、及び半田
７等の導体パターンは、第９図（ａ）の上面図に示すよ
うに、Cuめっき層４を等間隔に配置し、導体パターンは
そのCuめっき層４を形成した位置から互いに平行に、短
冊状に形成してもよく、又、同図（ｂ）の上面図に示す
ように、Cuめっき層４を比較的長い間隔にして形成し、
導体パターンはCuめっき層４の形成した部分においては
比較的大きな面積にて形成し、その部分から所定の位置
まで引き伸ばすように形成してもよい。尚、同図（ａ）
のように形成した場合には、例えはフリップチップ８の
バンプ8aは図中Ａに示す領域の導体パターン上に接続さ
れ、同図（ｂ）のように形成した場合には、図中Ｂに示
す領域の導体パターン上に接続される。ここで、同図
（ａ）に示す例においては、多層基板３、導体材料２の
焼結の程度のばらつきにより、半田７あるいはバンプ8a
とのずれが生じる可能性があるが、同図（ｂ）に示す例
においては、Cuめっき層４の形成した部分では比較的大
きな面積にて導体パターンを形成しているので、そのよ
うなずれを吸収できる。又、バンプ8a等と半田７との接
着時に直接、熱的、機械的影響をCuめっき層４が受ける
事がなくなるので、その分信頼性を高める事ができる。
尚、本発明の言う、銅によるめっき層の代用手段とし
て、銀（Ag）又は白金（Pt）によるめき層を形成する事
によっても、導体材料の酸化防止、接触抵抗、接合強度
の改善ができるが、両者共に高価な金属であり、実用的
ではない。
【図面の簡単な説明】
第１図（ａ），（ｂ）は本発明の一実施例を示す断面
図、第２図は本発明の他の実施例を示す断面図、第３図
は熱サイクルと接触抵抗との関係を表すグラフ、第４図
は接合強度の経時変化を表すグラフ、第５図は導体材料
上に直接Cu厚膜導体層を形成した場合のその断面をモデ
ル化した図、第６図は導体材料上にCuめっき層を形成し
た場合のその断面をモデル化した図、第７図はCuめっき
層の膜厚と接合強度との関係を表すグラフ、第８図はCu
めっき層の膜厚と半田濡れ性との関係を表すグラフ、第
９図（ａ），（ｂ）はCuめっき層４及び導体パターンの
配置例を示す上面図、第10図は従来の構成を示す断面
図、第11図は本発明のさらに他の実施例を示す断面図、
第12図はめっき層が膨れ上がる程度を表す特性図であ
る。 １…アルミナセラミックス,2…導体材料,3…多層基板,4
…Cuめっき層,5…Cu厚膜導体層,6…厚膜抵抗体,7…半
田。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−220496（ＪＰ，Ａ) 特開 昭57−147295（ＪＰ，Ａ) 特開 昭50−68924（ＪＰ，Ａ) 特開 昭60−217696（ＪＰ，Ａ) 特開 昭55−122666（ＪＰ，Ａ) 特開 昭58−220496（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】焼結する事により形成される基板と、 前記基板に印刷され前記基板の焼結温度より高温の融点
    を有し、多孔質な導体材料と、 その膜厚が２μｍ乃至４μｍの範囲であり、前記基板の
    表面に露出した前記導体材料の少なくとも一部を覆うよ
    うに形成された銅によるめっき層と、 前記めっき層と接続され、前記めっき層が形成された導
    体材料の表面の少なくとも一部及び側面の少なくとも一
    部を覆う領域と、前記基板の表面と接触する領域とを有
    するガラス質を含んだ厚膜導体層を焼成することにより
    形成されるターミナル導体と、 を備えたことを特徴とする混成集積回路基板。
  2. 【請求項２】上記基板が、多層基板である特許請求の範
    囲第１項記載の混成集積回路基板。
  3. 【請求項３】基板の焼結温度より高温の融点を有する多
    孔質の導体材料を前記基板に印刷する工程と、 前記導体材料が形成された基板を焼成する工程と、 その膜厚が２μｍ乃至４μｍの範囲であり、前記基板の
    表面に露出した前記導体材料の少なくとも一部を覆うよ
    うに銅によるめっき層を形成する工程と、 前記めっき層と接続され、前記めっき層が形成された導
    体材料の表面の少なくとも一部及び側面の少なくとも一
    部を覆う領域と、前記基板の表面と接触する領域とを有
    するガラス質を含んだ厚膜導体層を酸素を含まない雰囲
    気中において焼成することによりターミナル導体を形成
    する工程と、 を備えたことを特徴とする混成集積回路基板の製造方
    法。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714105B2 (ja) * 1986-05-19 1995-02-15 日本電装株式会社 混成集積回路基板及びその製造方法
JPH02148862A (ja) * 1988-11-30 1990-06-07 Hitachi Ltd 回路素子パッケージ、キャリヤ基板および製造方法
US5021869A (en) * 1988-12-27 1991-06-04 Hewlett-Packard Company Monolithic semiconductor chip interconnection technique and arrangement
JPH0821781B2 (ja) * 1989-04-07 1996-03-04 日本電装株式会社 セラミック多層配線基板およびその製造法
MY105486A (en) * 1989-12-15 1994-10-31 Tdk Corp A multilayer hybrid circuit.
US5483217A (en) * 1992-07-15 1996-01-09 Nippondenso Co., Ltd. Electronic circuit device
DE4319876A1 (de) * 1993-02-26 1994-09-01 Siemens Ag Verfahren zum Befestigen einer Hybrid-Schaltung auf einer Leiterplatte
JP3210503B2 (ja) * 1993-09-30 2001-09-17 株式会社東芝 マルチチップモジュールおよびその製造方法
JP3286651B2 (ja) * 1993-12-27 2002-05-27 株式会社住友金属エレクトロデバイス セラミック多層配線基板およびその製造法並びにセラミック多層配線基板用導電材料
US5523920A (en) * 1994-01-03 1996-06-04 Motorola, Inc. Printed circuit board comprising elevated bond pads
US5534465A (en) * 1995-01-10 1996-07-09 At&T Corp. Method for making multichip circuits using active semiconductor substrates
JP3633028B2 (ja) * 1995-04-28 2005-03-30 株式会社デンソー 厚膜印刷基板及びその製造方法
US5886877A (en) * 1995-10-13 1999-03-23 Meiko Electronics Co., Ltd. Circuit board, manufacturing method therefor, and bump-type contact head and semiconductor component packaging module using the circuit board
DE19700963C2 (de) * 1997-01-14 2000-12-21 Telefunken Microelectron Verfahren zur Herstellung eines Leistungsmoduls mit einer aktive Halbleiterbauelemente und passive Halbleiterbauelemente aufweisenden Schaltungsanordnung
JP3451868B2 (ja) * 1997-01-17 2003-09-29 株式会社デンソー セラミック積層基板の製造方法
US6399230B1 (en) 1997-03-06 2002-06-04 Sarnoff Corporation Multilayer ceramic circuit boards with embedded resistors
US5917197A (en) * 1997-05-21 1999-06-29 Siemens Aktiengesellschaft Integrated multi-layer test pads
US6317331B1 (en) * 1998-08-19 2001-11-13 Kulicke & Soffa Holdings, Inc. Wiring substrate with thermal insert
JP3067021B2 (ja) * 1998-09-18 2000-07-17 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 両面配線基板の製造方法
US6252761B1 (en) * 1999-09-15 2001-06-26 National Semiconductor Corporation Embedded multi-layer ceramic capacitor in a low-temperature con-fired ceramic (LTCC) substrate
JP3531573B2 (ja) * 2000-03-17 2004-05-31 株式会社村田製作所 積層型セラミック電子部品およびその製造方法ならびに電子装置
US6585904B2 (en) * 2001-02-15 2003-07-01 Peter Kukanskis Method for the manufacture of printed circuit boards with plated resistors
JP4683049B2 (ja) * 2007-12-06 2011-05-11 イビデン株式会社 抵抗素子内蔵プリント配線板
EP2424337A4 (en) * 2009-04-24 2014-10-01 Sumitomo Electric Industries SUBSTRATE FOR PRINTED CARD, PRINTED CARD, AND METHODS OF MANUFACTURING THE SAME
JP5405339B2 (ja) * 2010-02-03 2014-02-05 日本メクトロン株式会社 配線回路基板及びその製造方法
US10076032B2 (en) 2014-03-20 2018-09-11 Sumitomo Electric Industries, Ltd. Substrate for printed circuit board, printed circuit board, and method for producing substrate for printed circuit board
JP6585032B2 (ja) 2014-03-27 2019-10-02 住友電気工業株式会社 プリント配線板用基板、プリント配線板及びプリント配線板用基板の製造方法
US10076028B2 (en) 2015-01-22 2018-09-11 Sumitomo Electric Industries, Ltd. Substrate for printed circuit board, printed circuit board, and method for producing printed circuit board
TWI538581B (zh) 2015-11-20 2016-06-11 財團法人工業技術研究院 金屬導體結構及線路結構

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2179960A (en) * 1931-11-28 1939-11-14 Schwarzkopf Paul Agglomerated material in particular for electrical purposes and shaped bodies made therefrom
US3838204A (en) * 1966-03-30 1974-09-24 Ibm Multilayer circuits
DE2044494B2 (de) * 1970-09-08 1972-01-13 Siemens AG, 1000 Berlin u 8000 München Anschlussflaechen zum anloeten von halbleiterbausteinen in flip chip technik
US3781596A (en) * 1972-07-07 1973-12-25 R Galli Semiconductor chip carriers and strips thereof
JPS5341007B2 (ja) * 1973-09-07 1978-10-31
JPS5068924A (ja) * 1973-10-12 1975-06-09
FR2296988A1 (fr) * 1974-12-31 1976-07-30 Ibm France Perfectionnement aux procedes de fabrication d'un module de circuits multicouches en ceramique
US4109377A (en) * 1976-02-03 1978-08-29 International Business Machines Corporation Method for preparing a multilayer ceramic
DE2728465C2 (de) * 1977-06-24 1982-04-22 Preh, Elektrofeinmechanische Werke, Jakob Preh, Nachf. Gmbh & Co, 8740 Bad Neustadt Gedruckte Schaltung
JPS55122666A (en) * 1979-03-16 1980-09-20 Hitachi Ltd Solder fusion-connecting method
JPS5610292A (en) * 1979-07-05 1981-02-02 Mitsubishi Heavy Ind Ltd Temperature control device for coolant reactor outlet
DE3136198A1 (de) * 1981-01-15 1982-08-05 Robert Bosch Gmbh, 7000 Stuttgart "elektronische duennschichtschaltung"
JPS57147295A (en) * 1981-03-06 1982-09-11 Hitachi Ltd Hybrid integrated circuit
JPS58130590A (ja) * 1982-01-29 1983-08-04 株式会社日立製作所 セラミツク配線基板および該セラミツク配線基板を用いた厚膜ハイブリツドｉｃ
JPS58220496A (ja) * 1982-06-16 1983-12-22 日立化成工業株式会社 セラミツク回路基板の製造法
JPS5933894A (ja) * 1982-08-19 1984-02-23 電気化学工業株式会社 混成集積用回路基板の製造法
JPS5975695A (ja) * 1982-10-23 1984-04-28 日本碍子株式会社 セラミツク厚膜回路基板
GB2134136B (en) * 1983-01-19 1986-03-26 Shell Int Research An electronic conduit and a method of manufacturing it
JPS59167096A (ja) * 1983-03-11 1984-09-20 日本電気株式会社 回路基板
GB2141879B (en) * 1983-06-01 1988-03-09 Ferranti Plc Manufacture of printed circuit boards
JPS6022693A (ja) * 1983-07-19 1985-02-05 株式会社東芝 計装配管破断検出装置
JPS6047495A (ja) * 1983-08-25 1985-03-14 株式会社日立製作所 セラミツク配線基板
JPS60176297A (ja) * 1984-02-23 1985-09-10 松下電器産業株式会社 ハイブリツドｉｃ用多層基板
JPS6084711A (ja) * 1983-10-14 1985-05-14 株式会社日立製作所 スル−ホ−ル充填用ペ−スト
FR2556503B1 (fr) * 1983-12-08 1986-12-12 Eurofarad Substrat d'interconnexion en alumine pour composant electronique
JPS60201688A (ja) * 1984-03-27 1985-10-12 株式会社住友金属セラミックス 厚膜薄膜混成集積回路用基板
JPS60217696A (ja) * 1984-04-13 1985-10-31 株式会社日立製作所 セラミツク基板
US4521449A (en) * 1984-05-21 1985-06-04 International Business Machines Corporation Process for forming a high density metallurgy system on a substrate and structure thereof
JPS6122693A (ja) * 1984-07-10 1986-01-31 日本電気株式会社 多層配線基板およびその製造方法
DE3433251A1 (de) * 1984-08-16 1986-02-27 Robert Bosch Gmbh, 7000 Stuttgart Verfahren zur herstellung von galvanischen lotschichten auf anorganischen substraten
JPS6149496A (ja) * 1984-08-16 1986-03-11 ローベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング 無機基板上にはんだ層を形成する方法
US4652977A (en) * 1984-09-13 1987-03-24 Schlumberger Technology Corporation Microelectronics module
US4568562A (en) * 1984-11-28 1986-02-04 General Dynamics, Pomona Division Method of electroless plating employing plasma treatment
JPS61224397A (ja) * 1985-03-29 1986-10-06 古河電気工業株式会社 多層回路基板の製造方法
JPS61236192A (ja) * 1985-04-12 1986-10-21 株式会社日立製作所 セラミツク基板の電極形成方法
JPH0714105B2 (ja) * 1986-05-19 1995-02-15 日本電装株式会社 混成集積回路基板及びその製造方法
JP2576471B2 (ja) * 1986-08-11 1997-01-29 ブラザー工業株式会社 プリンタの紙押さえ装置
JPS6469022A (en) * 1987-09-10 1989-03-15 Rohm Co Ltd Wireless bonding structure of chip-shaped electronic part
US5296649A (en) * 1991-03-26 1994-03-22 The Furukawa Electric Co., Ltd. Solder-coated printed circuit board and method of manufacturing the same

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Publication number Publication date
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EP0249755A3 (en) 1988-11-30
DE3766422D1 (de) 1991-01-10
US5383093A (en) 1995-01-17
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