JP2743524B2 - 混成集積回路装置 - Google Patents

混成集積回路装置

Info

Publication number
JP2743524B2
JP2743524B2 JP1275293A JP27529389A JP2743524B2 JP 2743524 B2 JP2743524 B2 JP 2743524B2 JP 1275293 A JP1275293 A JP 1275293A JP 27529389 A JP27529389 A JP 27529389A JP 2743524 B2 JP2743524 B2 JP 2743524B2
Authority
JP
Japan
Prior art keywords
land
integrated circuit
hybrid integrated
circuit device
conductor pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1275293A
Other languages
English (en)
Other versions
JPH03136337A (ja
Inventor
安成 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP1275293A priority Critical patent/JP2743524B2/ja
Publication of JPH03136337A publication Critical patent/JPH03136337A/ja
Application granted granted Critical
Publication of JP2743524B2 publication Critical patent/JP2743524B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、混成集積回路装置に関するものである。
従来の技術 従来の混成集積回路装置において、ベアチップ搭載・
組立・特にワイヤーボンディングランドは第3図及び、
第4図のようにして行われていた。
第3図において、9は基板、10は導体パターン、11は
ワイヤー接続のためのワイヤランド、12はベアチップ搭
載のためのベアチップ用ダイランドである。また、第4
図はその断面図である。
発明が解決しようとする課題 従来のワイヤーボンディングのランド形成方法では、
第3図、第4図に示す通り、導体パターン10、ワイヤラ
ンド11、ベアチップ用ダイランド12が同一の導体で形成
されるため、ベアチップ用ダイランド12の部分には別の
導体パターンが形成できず、基板面積を有効に利用する
ことが出来ず、小型化が困難であるという問題を有して
いた。
本発明は、混成集積回路装置の集積度を高めることを
目的とするものである。
課題を解決するための手段 この問題点を解決するために本発明は、混成集積回路
装置のワイヤボンディングランドを形成する際にベアチ
ップダイランドを絶縁体とすることにより、その下層
に、導体パターンを形成したものである。
作 用 この形成方法により、混成集積回路装置におけるベア
チップダイランドの下層を有効に利用することが出来、
混成集積回路装置の集積度を高めることができる。
実施例 以下、本発明による混成集積回路装置の一実施例を図
面とともに説明する。
第1図において、1はアルミナ材等から成る基板、2
はベアチップ21を搭載するためのベアチップ用ダイラン
ド、3は銀パラジウムあるいは銀・銅材で成る導体パタ
ーン、4はベアチップ21を電気的に接続するためのワイ
ヤランドである。そして具体的な製造方法の例として
は、基板1の片面あるいは両面に導体材料を印刷・焼成
にて導体パターン3やワイヤランド4を形成した後、ベ
アチップ21の必要とする面積で、ガラス材等の絶縁材料
を印刷・焼成して、ベアチップ用ダイランド2を一部の
導体パターン3の上に形成する。しかる後、ダイランド
2上に所定のベアチップ21を搭載し、金あるいはアルミ
材のワイヤにより、ベアチップ21とワイヤランド4を接
続(図示せず)して、所定の電子回路を構成し、混成集
積回路とするのである。
なお、第2図は、その断面図を示している。
発明の効果 以上のように、本発明によれば、混成集積回路装置に
おいて、ワイヤボンディングランドを形成する場合、ベ
アチップ用ダイランドを絶縁体とすることにより導体パ
ターン上に重ねて設けられるから、決められた基板面積
を最大限に活用でき、そして導体パターンによりシール
ドすることも出来るなど、混成集積回路装置の集積度を
高め、かつ性能の安定化を図ることができる。
【図面の簡単な説明】
第1図は本発明の一実施例における混成集積回路装置の
要部を示す平面図、第2図は同断面図、第3図は従来の
混成集積回路の要部を示す平面図、第4図は同断面図で
ある。 1……基板、2……ベアチップ用ダイランド、3……導
体パターン、4……ワイヤランド、21……ベアチップ。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】ベアチップ用ダイランドを一部の導体パタ
    ーン上に絶縁体により形成するとともに、そのダイラン
    ド上にベアチップを搭載し、かつ前記導体パターンの一
    部のワイヤランドにベアチップをボンデングにより接続
    した混成集積回路装置。
JP1275293A 1989-10-23 1989-10-23 混成集積回路装置 Expired - Fee Related JP2743524B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1275293A JP2743524B2 (ja) 1989-10-23 1989-10-23 混成集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1275293A JP2743524B2 (ja) 1989-10-23 1989-10-23 混成集積回路装置

Publications (2)

Publication Number Publication Date
JPH03136337A JPH03136337A (ja) 1991-06-11
JP2743524B2 true JP2743524B2 (ja) 1998-04-22

Family

ID=17553414

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1275293A Expired - Fee Related JP2743524B2 (ja) 1989-10-23 1989-10-23 混成集積回路装置

Country Status (1)

Country Link
JP (1) JP2743524B2 (ja)

Also Published As

Publication number Publication date
JPH03136337A (ja) 1991-06-11

Similar Documents

Publication Publication Date Title
US5006673A (en) Fabrication of pad array carriers from a universal interconnect structure
US4525597A (en) Ceramic leadless packages and a process for manufacturing the same
US5119272A (en) Circuit board and method of producing circuit board
SG72713A1 (en) Multilayer printed-circuit board and method of fabricating the multilayer printed-circuit board
JP2743524B2 (ja) 混成集積回路装置
JPH02301182A (ja) 薄型実装構造の回路基板
JPH0661609A (ja) 回路基板
JP2552582Y2 (ja) ハイブリッドic用集合基板
JPS58159361A (ja) 多層混成集積回路装置
JP2528326B2 (ja) 回路基板に対するコンデンサの取付方法
JPS5884412A (ja) 積層インダクタ
JPH05102621A (ja) 導電パターン
JPS6079750A (ja) チツプキヤリヤ
JP2564297B2 (ja) 回路基板
JP2766361B2 (ja) 半導体装置
JPH0119395Y2 (ja)
JPH10163002A (ja) チップ型電子部品とその製造方法
JPH03110768A (ja) 配線パターン接続用チップ
JPS6024093A (ja) セラミツク配線基板の製造法
JP2863358B2 (ja) セラミック多層基板
JPH01208874A (ja) Ledヘッド
JP2739123B2 (ja) 電子部品搭載用基板の製造方法
JPS5992599A (ja) 厚膜混成集積回路の製造方法
JPH0327588A (ja) 回路基板の製造方法
WO1979000860A1 (en) Ceramic condenser and method of manufacturing the same

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees