JP2863358B2 - セラミック多層基板 - Google Patents
セラミック多層基板Info
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- JP2863358B2 JP2863358B2 JP3300111A JP30011191A JP2863358B2 JP 2863358 B2 JP2863358 B2 JP 2863358B2 JP 3300111 A JP3300111 A JP 3300111A JP 30011191 A JP30011191 A JP 30011191A JP 2863358 B2 JP2863358 B2 JP 2863358B2
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- Japan
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- multilayer substrate
- ceramic multilayer
- bond pad
- semiconductor element
- ceramic
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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-
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15182—Fan-in arrangement of the internal vias
- H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
Description
【０００１】
【産業上の利用分野】本発明は、電子機器に使用される
セラミック多層基板に関するもので、特に搭載される半
導体素子の裏面に接し、その裏面の電位を固定する為に
セラミック多層基板の表面に形成されたダイスボンドパ
ッドとそのダイスボンドを所定の電位に固定する為のビ
アホールとの位置関係に特徴を有する。
セラミック多層基板に関するもので、特に搭載される半
導体素子の裏面に接し、その裏面の電位を固定する為に
セラミック多層基板の表面に形成されたダイスボンドパ
ッドとそのダイスボンドを所定の電位に固定する為のビ
アホールとの位置関係に特徴を有する。
【０００２】
【従来の技術】近年、電子回路のデジタル化に伴い、セ
ラミック多層基板が注目されている。以下に従来のセラ
ミック多層基板について説明する。図３及び図４はセラ
ミック多層基板上にベアチップＩＣを搭載した場合の平
面図及び側断面図である。即ち、１は３枚のグリーシー
ト１ａ，１ｂ，１ｃを積層して焼結したセラミック基板
であり、２ａ，２ｂ，２ｃ……は各層間の電気的導通を
得るビア導体、３ａ，３ｂ，３ｃ……は内部導体、４は
ダイスボンドパッド、５ｂ，５ｃ，５ｄ……は金電極で
ある。６は前記ダイスボンドパッド４上に搭載されたベ
アチップＩＣであり、このベアチップＩＣ６の各電極６
ｂ，６ｃ，６ｄ……と前記金電極５ｂ，５ｃ，５ｄ……
間は金ワイヤー７ｂ，７ｃ，７ｄ……によりワイヤボン
ディングされている。
ラミック多層基板が注目されている。以下に従来のセラ
ミック多層基板について説明する。図３及び図４はセラ
ミック多層基板上にベアチップＩＣを搭載した場合の平
面図及び側断面図である。即ち、１は３枚のグリーシー
ト１ａ，１ｂ，１ｃを積層して焼結したセラミック基板
であり、２ａ，２ｂ，２ｃ……は各層間の電気的導通を
得るビア導体、３ａ，３ｂ，３ｃ……は内部導体、４は
ダイスボンドパッド、５ｂ，５ｃ，５ｄ……は金電極で
ある。６は前記ダイスボンドパッド４上に搭載されたベ
アチップＩＣであり、このベアチップＩＣ６の各電極６
ｂ，６ｃ，６ｄ……と前記金電極５ｂ，５ｃ，５ｄ……
間は金ワイヤー７ｂ，７ｃ，７ｄ……によりワイヤボン
ディングされている。
【０００３】
【発明が解決しようとする課題】一般に多層基板のセラ
ミック基板材料（グリーシート１ａ，１ｂ，１ｃ）とビ
ア導体２ａ，２ｃ，２ｆ等の焼成収縮率を完全に一致さ
せることは困難で、その収縮率の違いにより、焼成後図
４に示すごとく、セラミック基板１の表面から約３０〜
５０μｍのビア導体２ａ，２ｂ，２ｃの突起ができるこ
とがある。この為このビア導体２ａ上に形成されたダイ
スボンドパッド４にも突起が形成される。この突起が原
因して搭載された半導体素子が傾き、ワイヤーボンドが
困難になるという問題点を有していた。本発明は上記従
来の問題点を解決するセラミック多層基板を提供するこ
とを目的とする。
ミック基板材料（グリーシート１ａ，１ｂ，１ｃ）とビ
ア導体２ａ，２ｃ，２ｆ等の焼成収縮率を完全に一致さ
せることは困難で、その収縮率の違いにより、焼成後図
４に示すごとく、セラミック基板１の表面から約３０〜
５０μｍのビア導体２ａ，２ｂ，２ｃの突起ができるこ
とがある。この為このビア導体２ａ上に形成されたダイ
スボンドパッド４にも突起が形成される。この突起が原
因して搭載された半導体素子が傾き、ワイヤーボンドが
困難になるという問題点を有していた。本発明は上記従
来の問題点を解決するセラミック多層基板を提供するこ
とを目的とする。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明のセラミック多層基板は、セラミック多層基
板の最外層の同一平面上に、半導体素子が搭載されるダ
イスボンドパッドと、前記半導体素子をワイヤーボンド
接続するための電極とが形成されるとともに、前記半導
体素子の裏面の電位を固定するために、前記ダイスボン
ドパッドがビア導体に接続されてなるセラミック多層基
板であって、前記ダイスボンドパッドとビア導体とは、
前記半導体素子の投影面ではなく、前記電極の形成され
ていない位置にて接続されるよう、ダイスボンドパッド
の一部が前記位置まで延在させていることを特徴として
いる。
に、本発明のセラミック多層基板は、セラミック多層基
板の最外層の同一平面上に、半導体素子が搭載されるダ
イスボンドパッドと、前記半導体素子をワイヤーボンド
接続するための電極とが形成されるとともに、前記半導
体素子の裏面の電位を固定するために、前記ダイスボン
ドパッドがビア導体に接続されてなるセラミック多層基
板であって、前記ダイスボンドパッドとビア導体とは、
前記半導体素子の投影面ではなく、前記電極の形成され
ていない位置にて接続されるよう、ダイスボンドパッド
の一部が前記位置まで延在させていることを特徴として
いる。
【０００５】
【作用】この構成によれば、仮にセラミック基板の表面
から３０〜５０μｍのビア導体の突起があっても、搭載
された半導体素子の裏面以外の部分にビアホールが配置
されている為、半導体素子が傾かずワイヤアーボンディ
ング工程での品質の劣化はなく、ベアチップ実装ができ
るようになる為、高密度な回路基板が得られる。
から３０〜５０μｍのビア導体の突起があっても、搭載
された半導体素子の裏面以外の部分にビアホールが配置
されている為、半導体素子が傾かずワイヤアーボンディ
ング工程での品質の劣化はなく、ベアチップ実装ができ
るようになる為、高密度な回路基板が得られる。
【０００６】
【実施例】以下、本発明の一実施例について図１ないし
図２を参照しながら説明する。厚みが約２００μｍの３
枚のセラミックグリーシート１ａ，１ｂ，１ｃの所定の
位置に、ＮＣパンチで０．１５¢のビア孔を明け、Ａｇ
を主成分とする導電ペーストよりなるビア導体をその孔
に充填し、さらに表面にＡｇを主成分とする導電ペース
トを印刷し、所定の内層パターンを形成した。この時表
面層用のグリーンシート１ａには、図１に示すごとく金
電極部のビア導体２ｂ，２ｃ，２ｄ……と導通するよう
に金ペーストを印刷し、金電極５ｂ，５ｃ，５ｄ……を
形成すると同時に、ダイスボンドパッド４を形成した。
この時ダイスボンドパッド４の半導体素子６が搭載され
るであろう位置以外の部分に、ダイスボンドパッド部の
ビア導体２ａを配置しておき、ダイスボンドパッドとビ
ア導体２ａが導通するように、金ペーストでダイスボン
ドパッドを形成した。上記３枚の配線パターンの形成さ
れたグリーンシート１ａ，１ｂ，１ｃを熱圧着し、積層
後に焼成を行い、セラミック多層基板を得た後、このダ
イスボンドパッド部４に半導体素子６を搭載しワイヤー
ボンディングを行った。
図２を参照しながら説明する。厚みが約２００μｍの３
枚のセラミックグリーシート１ａ，１ｂ，１ｃの所定の
位置に、ＮＣパンチで０．１５¢のビア孔を明け、Ａｇ
を主成分とする導電ペーストよりなるビア導体をその孔
に充填し、さらに表面にＡｇを主成分とする導電ペース
トを印刷し、所定の内層パターンを形成した。この時表
面層用のグリーンシート１ａには、図１に示すごとく金
電極部のビア導体２ｂ，２ｃ，２ｄ……と導通するよう
に金ペーストを印刷し、金電極５ｂ，５ｃ，５ｄ……を
形成すると同時に、ダイスボンドパッド４を形成した。
この時ダイスボンドパッド４の半導体素子６が搭載され
るであろう位置以外の部分に、ダイスボンドパッド部の
ビア導体２ａを配置しておき、ダイスボンドパッドとビ
ア導体２ａが導通するように、金ペーストでダイスボン
ドパッドを形成した。上記３枚の配線パターンの形成さ
れたグリーンシート１ａ，１ｂ，１ｃを熱圧着し、積層
後に焼成を行い、セラミック多層基板を得た後、このダ
イスボンドパッド部４に半導体素子６を搭載しワイヤー
ボンディングを行った。
【０００７】
【発明の効果】以上のように本発明のセラミック多層基
板は、半導体素子の裏面の電位を固定する為に、セラミ
ック多層基板の表面に形成されているダイスボンドパッ
ドの前記搭載される半導体素子の裏面に接しない部分に
おいて、前記ダイスボンドパッドに接続されるビア導体
を配置したものであり、セラミック基板を構成するグリ
ーンシートとビア導体との間に焼成収縮率の差があっ
て、ビア導体がセラミック基板表面より突出するような
ことがあっても、ダイスボンドパッドの半導体が搭載さ
れる部分は十分な平面性が得られる。従って、搭載され
た半導体素子に傾きは発生せず、安定なワイヤボンディ
ング作業が望めるものである。
板は、半導体素子の裏面の電位を固定する為に、セラミ
ック多層基板の表面に形成されているダイスボンドパッ
ドの前記搭載される半導体素子の裏面に接しない部分に
おいて、前記ダイスボンドパッドに接続されるビア導体
を配置したものであり、セラミック基板を構成するグリ
ーンシートとビア導体との間に焼成収縮率の差があっ
て、ビア導体がセラミック基板表面より突出するような
ことがあっても、ダイスボンドパッドの半導体が搭載さ
れる部分は十分な平面性が得られる。従って、搭載され
た半導体素子に傾きは発生せず、安定なワイヤボンディ
ング作業が望めるものである。
【図１】本発明の一実施例におけるセラミック多層基板
に半導体素子が搭載された状態を示す平面図
に半導体素子が搭載された状態を示す平面図
【図２】図１のＢ−Ｂ線における断面図
【図３】従来のセラミック多層基板に半導体素子が搭載
された状態を示す平面図
された状態を示す平面図
【図４】図３のＡ−Ａ線における断面図
１ セラミック基板 ２ ビア導体 ３ 内部導体 ４ ダイスボンドパッド ５ 金電極 ６ 半導体素子 ７ 金ワイヤー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柏原 弘隆 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 馬場 康行 香川県高松市寿町２丁目２番10号 松下 寿電子工業株式会社内 (72)発明者 山本 明 香川県高松市寿町２丁目２番10号 松下 寿電子工業株式会社内 (72)発明者 瀬川 茂俊 香川県高松市寿町２丁目２番10号 松下 寿電子工業株式会社内 (56)参考文献 特開 昭58−197863（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/12 H05K 3/46
Claims (1)
- 【請求項１】セラミック多層基板の最外層の同一平面上
に、半導体素子が搭載されるダイスボンドパッドと、前
記半導体素子をワイヤーボンド接続するための電極とが
形成されるとともに、前記半導体素子の裏面の電位を固
定するために、前記ダイスボンドパッドがビア導体に接
続されてなるセラミック多層基板であって、前記ダイス
ボンドパッドとビア導体とは、前記半導体素子の投影面
ではなく、前記電極の形成されていない位置にて接続さ
れるよう、ダイスボンドパッドの一部が前記位置まで延
在させていることを特徴とするセラミック多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3300111A JP2863358B2 (ja) | 1991-11-15 | 1991-11-15 | セラミック多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3300111A JP2863358B2 (ja) | 1991-11-15 | 1991-11-15 | セラミック多層基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136285A JPH05136285A (ja) | 1993-06-01 |
| JP2863358B2 true JP2863358B2 (ja) | 1999-03-03 |
Family
ID=17880856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3300111A Expired - Lifetime JP2863358B2 (ja) | 1991-11-15 | 1991-11-15 | セラミック多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2863358B2 (ja) |
-
1991
- 1991-11-15 JP JP3300111A patent/JP2863358B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05136285A (ja) | 1993-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981110 |