JP2500404B2 - 回路基板の実装構造 - Google Patents
回路基板の実装構造Info
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- JP2500404B2 JP2500404B2 JP3312925A JP31292591A JP2500404B2 JP 2500404 B2 JP2500404 B2 JP 2500404B2 JP 3312925 A JP3312925 A JP 3312925A JP 31292591 A JP31292591 A JP 31292591A JP 2500404 B2 JP2500404 B2 JP 2500404B2
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- Japan
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- circuit board
- mounting
- package
- board
- land
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
Landscapes
- Combinations Of Printed Boards (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＰＧＡ（Pin Grid Arr
ay）の如き多ピンのパッケージあるいは半導体チップま
たはチップに加えて他の部品が搭載された回路基板をプ
リント配線基板の如き実装基板に実装する構造に関す
る。
ay）の如き多ピンのパッケージあるいは半導体チップま
たはチップに加えて他の部品が搭載された回路基板をプ
リント配線基板の如き実装基板に実装する構造に関す
る。
【０００２】
【従来の技術】図７はプリント配線基板にＰＧＡの如き
多ピンのパッケージを実装した状態を示すもので、プリ
ント配線基板１に形成されたスルーホール２に、パッケ
ージ３のピン端子４を挿入して実装する方式である。な
お、同図において、５はパッケージ３に形成されたスル
ーホール、６，７はそれぞれランドである。
多ピンのパッケージを実装した状態を示すもので、プリ
ント配線基板１に形成されたスルーホール２に、パッケ
ージ３のピン端子４を挿入して実装する方式である。な
お、同図において、５はパッケージ３に形成されたスル
ーホール、６，７はそれぞれランドである。
【０００３】ところで、パッケージ３に搭載されるＩＣ
チップ（図示せず）の高密度化と実装の高密度化によ
り、パッケージ３と接続を行うプリント配線基板１は、
多層化ならびに導体幅と導体間隙の狭小化に係る技術開
発が進行中で、特にピン端子挿入タイプのものは、スル
ーホール２の小径化、基板１に形成された配線（図示せ
ず）のファインパターン化ならびに狭間隔化が試みられ
ている。
チップ（図示せず）の高密度化と実装の高密度化によ
り、パッケージ３と接続を行うプリント配線基板１は、
多層化ならびに導体幅と導体間隙の狭小化に係る技術開
発が進行中で、特にピン端子挿入タイプのものは、スル
ーホール２の小径化、基板１に形成された配線（図示せ
ず）のファインパターン化ならびに狭間隔化が試みられ
ている。
【０００４】この様子を図８に示す。同図より明らかな
ように１９９０年の時点で、φ1.5mmランド・φ0.8 mm
スルーホールに、導体幅約５０μｍで４〜５本をピン間
に通せるまでに至っている。
ように１９９０年の時点で、φ1.5mmランド・φ0.8 mm
スルーホールに、導体幅約５０μｍで４〜５本をピン間
に通せるまでに至っている。
【０００５】
【発明が解決しようとする課題】ところが、このように
構成された従来のプリント配線基板１は、ピン端子４を
挿入するための径の大きいスルーホール２が必要で、そ
のためピン間配線の自由度に限界があり、益々増大する
パッケージの多ピン化、高密度実装の要求に対応できな
くなってきた。
構成された従来のプリント配線基板１は、ピン端子４を
挿入するための径の大きいスルーホール２が必要で、そ
のためピン間配線の自由度に限界があり、益々増大する
パッケージの多ピン化、高密度実装の要求に対応できな
くなってきた。
【０００６】また、パッケージ３に円柱状のピン端子４
を取り付ける工程も難しく、工数がかかるとともに、パ
ッケージ３のピン挿入孔（スルーホール）５に叩き込ん
でから高温半田等で固定する従来の方式は、この叩き込
んで挿入する時、パッケージ３に外応力が加わり、パッ
ケージ基板に反りが発生するという問題や、挿入にも労
力を費やす（コストアップになる）という問題があっ
た。
を取り付ける工程も難しく、工数がかかるとともに、パ
ッケージ３のピン挿入孔（スルーホール）５に叩き込ん
でから高温半田等で固定する従来の方式は、この叩き込
んで挿入する時、パッケージ３に外応力が加わり、パッ
ケージ基板に反りが発生するという問題や、挿入にも労
力を費やす（コストアップになる）という問題があっ
た。
【０００７】当然ながら、プリント配線基板１ばかりで
なく、パッケージ３側にもピン挿入用のスルーホール５
が必要で、この部分の面積は無視できない。また、スル
ーホール２，５はストレスにより損傷するおそれの大き
い部分であり、コーナークラック、パレルクラック、ラ
ンド剥がれ、内層および外層クラック等の欠陥を生じ易
い。
なく、パッケージ３側にもピン挿入用のスルーホール５
が必要で、この部分の面積は無視できない。また、スル
ーホール２，５はストレスにより損傷するおそれの大き
い部分であり、コーナークラック、パレルクラック、ラ
ンド剥がれ、内層および外層クラック等の欠陥を生じ易
い。
【０００８】さらに、ピン挿入実装方式を推し進め、高
密度実装するため、プリント配線基板１のスルーホール
２のランド径を小さく、かつランド間隔を狭くしようと
すると、近接するランド６，６間で半田ブリッジが発生
し、短絡不良となったり、ランド径が小さいためランド
６の機械的強度が弱くなり、剥がれ易くなる。
密度実装するため、プリント配線基板１のスルーホール
２のランド径を小さく、かつランド間隔を狭くしようと
すると、近接するランド６，６間で半田ブリッジが発生
し、短絡不良となったり、ランド径が小さいためランド
６の機械的強度が弱くなり、剥がれ易くなる。
【０００９】本発明は上記問題点に鑑みなされたもの
で、その目的とするところは、パッケージの如き回路基
板が実装される実装基板の配線の自由度が大きく、しか
も、高密度多ピンを有する回路基板の実装が可能な構造
を提供することにある。
で、その目的とするところは、パッケージの如き回路基
板が実装される実装基板の配線の自由度が大きく、しか
も、高密度多ピンを有する回路基板の実装が可能な構造
を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
本発明は、半導体チップあるいはチップに加えて他の部
品が搭載された回路基板またはＰＧＡの如きパッケージ
（以下、これらを総称して回路基板という）を、プリン
ト配線基板、セラミック多層配線基板等の実装基板に実
装する構造であって、前記回路基板の導体ランド上に形
成された突起端子を、前記実装基板に形成されたパッド
に導電性樹脂（半田、導電性接着剤を含む）を介して接
続したことを特徴とするものであり、また、前記回路基
板の前記導体ランド上に形成する突起端子を、その側面
にも前記導電性樹脂が回り込むように、その平面寸法が
前記導体ランド及び前記実装基板に形成されたパッド寸
法より小なるように構成したことを特徴とするものであ
る。
本発明は、半導体チップあるいはチップに加えて他の部
品が搭載された回路基板またはＰＧＡの如きパッケージ
（以下、これらを総称して回路基板という）を、プリン
ト配線基板、セラミック多層配線基板等の実装基板に実
装する構造であって、前記回路基板の導体ランド上に形
成された突起端子を、前記実装基板に形成されたパッド
に導電性樹脂（半田、導電性接着剤を含む）を介して接
続したことを特徴とするものであり、また、前記回路基
板の前記導体ランド上に形成する突起端子を、その側面
にも前記導電性樹脂が回り込むように、その平面寸法が
前記導体ランド及び前記実装基板に形成されたパッド寸
法より小なるように構成したことを特徴とするものであ
る。
【００１１】
【実施例】図１は本発明の一実施例を示すものであり、
ＰＧＡの如きパッケージ１１に形成された銅箔よりなる
導体ランド１２には、突起端子１３が部分メッキにより
形成されている。この突起端子１３とプリント配線基板
１４に形成された電極パッド１５とは、導電性樹脂また
は半田１６で接続されている。
ＰＧＡの如きパッケージ１１に形成された銅箔よりなる
導体ランド１２には、突起端子１３が部分メッキにより
形成されている。この突起端子１３とプリント配線基板
１４に形成された電極パッド１５とは、導電性樹脂また
は半田１６で接続されている。
【００１２】突起端子１３の寸法は、導体ランド１２よ
り小さく、且つ、搭載するプリント配線基板１４上の相
対する位置にある電極パッド１５より小さく形成され、
その上面は、電極パッド１５と平行に固着されるよう、
平坦に形成されている。
り小さく、且つ、搭載するプリント配線基板１４上の相
対する位置にある電極パッド１５より小さく形成され、
その上面は、電極パッド１５と平行に固着されるよう、
平坦に形成されている。
【００１３】ここで、端子のピッチは約１００μｍ以下
であり、銅箔よりなる導体ランド１２は一般に１８μｍ
または３５μｍの厚みで、寸法は□１００μｍとし、突
起端子１３の寸法は約□８０μｍで、高さ２０〜６０μ
ｍ程度が適当である。なお、突起端子１３は円柱状でも
よい。また、プリント配線基板１４に形成される電極パ
ッド１５の寸法は□１００μｍ程度が適当である。
であり、銅箔よりなる導体ランド１２は一般に１８μｍ
または３５μｍの厚みで、寸法は□１００μｍとし、突
起端子１３の寸法は約□８０μｍで、高さ２０〜６０μ
ｍ程度が適当である。なお、突起端子１３は円柱状でも
よい。また、プリント配線基板１４に形成される電極パ
ッド１５の寸法は□１００μｍ程度が適当である。
【００１４】このように構成されているため、パッケー
ジ１１とプリント配線基板１４にはピン端子挿入用のス
ルーホールが不要となり、極めて高密度に表面実装する
ことができる。また、導体ランド１２と突起端子１３の
部分に段部が形成されているため、接続時に余分な量の
導電性樹脂１６は、その表面張力により前記段部に溜ま
り、隣接した端子間で短絡するおそれがなくなる。従っ
て、導電性樹脂１６の濡れ面積も十分確保できる。
ジ１１とプリント配線基板１４にはピン端子挿入用のス
ルーホールが不要となり、極めて高密度に表面実装する
ことができる。また、導体ランド１２と突起端子１３の
部分に段部が形成されているため、接続時に余分な量の
導電性樹脂１６は、その表面張力により前記段部に溜ま
り、隣接した端子間で短絡するおそれがなくなる。従っ
て、導電性樹脂１６の濡れ面積も十分確保できる。
【００１５】次に、図２を参照して、回路基板１１に形
成する導体ランド１２及び突起端子１３の製法を説明す
る。
成する導体ランド１２及び突起端子１３の製法を説明す
る。
【００１６】まず、導体ランド１２を周知のサブストラ
クティブ法（図２ａ〜ｄ参照）または無電解メッキによ
るアディティブ法（図２ｅ〜ｇ参照）で形成する。図
中、Ａは銅箔、Ｂはエッチングレジスト、Ｃはメッキレ
ジスト、Ｄは無電解銅メッキによる銅層である。
クティブ法（図２ａ〜ｄ参照）または無電解メッキによ
るアディティブ法（図２ｅ〜ｇ参照）で形成する。図
中、Ａは銅箔、Ｂはエッチングレジスト、Ｃはメッキレ
ジスト、Ｄは無電解銅メッキによる銅層である。
【００１７】上記工程により導体ランド１２を形成した
後、基板１１全面に感光性メッキレジストＥを塗布（図
２ｈ参照）し、その後、フォトリソ工程を経て窓あけＦ
を行い（図２ｉ参照）、メッキ槽に投入して部分メッキ
Ｇを行い（図２ｊ参照）、レジストＥを除去して突起端
子１３を形成する（図２ｋ参照）。なお、メッキは電解
でも無電解でもよいが、電解の方が厚みをコントロール
しやすい。メッキ材料は、Ｃｕ，Ａｕ，Ｎｉなどを用い
る。
後、基板１１全面に感光性メッキレジストＥを塗布（図
２ｈ参照）し、その後、フォトリソ工程を経て窓あけＦ
を行い（図２ｉ参照）、メッキ槽に投入して部分メッキ
Ｇを行い（図２ｊ参照）、レジストＥを除去して突起端
子１３を形成する（図２ｋ参照）。なお、メッキは電解
でも無電解でもよいが、電解の方が厚みをコントロール
しやすい。メッキ材料は、Ｃｕ，Ａｕ，Ｎｉなどを用い
る。
【００１８】このようにして形成された導体ランド１２
及び突起端子１３を有する回路基板（またはパッケー
ジ）１１を（図３参照）、プリント配線基板１４に表面
実装により搭載する方法を図４に示す。
及び突起端子１３を有する回路基板（またはパッケー
ジ）１１を（図３参照）、プリント配線基板１４に表面
実装により搭載する方法を図４に示す。
【００１９】まず、導電性樹脂１６をスクリーン印刷に
より、プリント配線基板１４に形成した電極パッド１５
面に塗布し、その後、パッケージ１１の突起端子１３と
電極パッド１５を位置合わせして搭載し、リフロー炉な
どを通して硬化させる。半田の場合、スクリーン印刷を
用いずコーティングしてもよい。この方法は、電極パッ
ド１５以外で析出した半田ボールを洗浄して除去し、原
子レベルで析出させるもので、狭ピッチ（0.15mm以下）
対応が可能となる。
より、プリント配線基板１４に形成した電極パッド１５
面に塗布し、その後、パッケージ１１の突起端子１３と
電極パッド１５を位置合わせして搭載し、リフロー炉な
どを通して硬化させる。半田の場合、スクリーン印刷を
用いずコーティングしてもよい。この方法は、電極パッ
ド１５以外で析出した半田ボールを洗浄して除去し、原
子レベルで析出させるもので、狭ピッチ（0.15mm以下）
対応が可能となる。
【００２０】図５は本発明に係る実装構造の一例を示す
もので、ＳＬＣ（Surface LaminarCircuit)プリント配
線板２１に、ＩＣチップ２２をフェースダウン接合した
もので、基板２３はガラスエポキシ積層板を用いてお
り、絶縁層２４は感光性エポキシ、導体層２５はＣｕメ
ッキを順次積層し、信号層間は絶縁層２４に開けたビア
ホール２６で接続している。スルーホールを用いておら
ず、配線密度は従来の約２倍以上になる。このように、
本発明においては、スルーホールを用いない基板からな
るパッケージを用いることもできる。なお、図中、２７
はＩＣチップ２２に形成された接続電極である。
もので、ＳＬＣ（Surface LaminarCircuit)プリント配
線板２１に、ＩＣチップ２２をフェースダウン接合した
もので、基板２３はガラスエポキシ積層板を用いてお
り、絶縁層２４は感光性エポキシ、導体層２５はＣｕメ
ッキを順次積層し、信号層間は絶縁層２４に開けたビア
ホール２６で接続している。スルーホールを用いておら
ず、配線密度は従来の約２倍以上になる。このように、
本発明においては、スルーホールを用いない基板からな
るパッケージを用いることもできる。なお、図中、２７
はＩＣチップ２２に形成された接続電極である。
【００２１】図６は異なる実施例を示すもので、この実
施例は図５に示す実施例と異なり、一般的なスルーホー
ル（埋め込みスルーホールも含む）５を用いた基板でパ
ッケージ１１を構成したもので、ＩＣチップ２２はフェ
ースダウン接合により搭載されている。なお、導体ラン
ド１２と突起端子１３は前記と同様の方法で形成されて
いる。また、２８は導体パターンである。
施例は図５に示す実施例と異なり、一般的なスルーホー
ル（埋め込みスルーホールも含む）５を用いた基板でパ
ッケージ１１を構成したもので、ＩＣチップ２２はフェ
ースダウン接合により搭載されている。なお、導体ラン
ド１２と突起端子１３は前記と同様の方法で形成されて
いる。また、２８は導体パターンである。
【００２２】なお、ＩＣチップ２２の搭載方法は特に限
定されず、ワイヤボンディング等でもよい。また、突起
端子１３とプリント配線基板１４に形成された電極パッ
ド１５とは、半田１６を介して接続されるのであるが、
このプリント配線基板１４は接続時に半田ブリッジので
きにくい、狭ピッチが可能な単板プレス法で作製した銅
回路埋め込み配線板を用いた方が好ましいが、一般のプ
リント配線基板（サブストラクティブ法、アディティブ
法などによる）でもよい。
定されず、ワイヤボンディング等でもよい。また、突起
端子１３とプリント配線基板１４に形成された電極パッ
ド１５とは、半田１６を介して接続されるのであるが、
このプリント配線基板１４は接続時に半田ブリッジので
きにくい、狭ピッチが可能な単板プレス法で作製した銅
回路埋め込み配線板を用いた方が好ましいが、一般のプ
リント配線基板（サブストラクティブ法、アディティブ
法などによる）でもよい。
【００２３】このように本発明によれば、均一高さの突
起端子１３により表面実装を行う構成であるため、プリ
ント配線基板１４との接続が、所定のスペースを保持し
て確実に行えるとともに、導電性樹脂１６による隣接端
子間のブリッジ短絡不良が防げるので、接続信頼性の高
い微細なピッチでの接続ができる。
起端子１３により表面実装を行う構成であるため、プリ
ント配線基板１４との接続が、所定のスペースを保持し
て確実に行えるとともに、導電性樹脂１６による隣接端
子間のブリッジ短絡不良が防げるので、接続信頼性の高
い微細なピッチでの接続ができる。
【００２４】プリント配線基板１４のパッド電極１５と
パッケージ１１の突起端子１３表面との接触面積は小さ
いが、導電性樹脂１６が突起端子１３の側面にも広がり
回り込むので、突起端子１３は導電性樹脂１６の中に埋
没して固定される。従って、十分濡れ面積を確保するこ
とができ、狭ピッチで確実な接続が行える。つまり、パ
ッケージ１１の多ピン化を達成できる。これは、パッケ
ージ１１にピン挿入用の広径スルーホールが不要なこと
からも言える。また、パッケージ１１を接続するプリン
ト配線基板１４は、スルーホールが不要なため、設計の
自由度の高い高密度配線が可能となる。
パッケージ１１の突起端子１３表面との接触面積は小さ
いが、導電性樹脂１６が突起端子１３の側面にも広がり
回り込むので、突起端子１３は導電性樹脂１６の中に埋
没して固定される。従って、十分濡れ面積を確保するこ
とができ、狭ピッチで確実な接続が行える。つまり、パ
ッケージ１１の多ピン化を達成できる。これは、パッケ
ージ１１にピン挿入用の広径スルーホールが不要なこと
からも言える。また、パッケージ１１を接続するプリン
ト配線基板１４は、スルーホールが不要なため、設計の
自由度の高い高密度配線が可能となる。
【００２５】
【発明の効果】本発明は上記のように、回路基板を導体
パターンが形成された実装基板に実装する構造におい
て、前記回路基板の導体ランド上に形成された突起端子
を、その側面にも前記導電性樹脂が回り込むように、そ
の平面寸法が前記導体ランド及び前記実装基板に形成さ
れたパッド寸法より小なるように構成し、前記実装基板
に形成された前記パッドに前記導電性樹脂を介して接続
したことを特徴とするので、実装基板における配線の自
由度が大きく、しかも、高密度多ピンを有する回路基板
の実装が可能な構造を提供できる。
パターンが形成された実装基板に実装する構造におい
て、前記回路基板の導体ランド上に形成された突起端子
を、その側面にも前記導電性樹脂が回り込むように、そ
の平面寸法が前記導体ランド及び前記実装基板に形成さ
れたパッド寸法より小なるように構成し、前記実装基板
に形成された前記パッドに前記導電性樹脂を介して接続
したことを特徴とするので、実装基板における配線の自
由度が大きく、しかも、高密度多ピンを有する回路基板
の実装が可能な構造を提供できる。
【図１】本発明の一実施例を示す断面図である。
【図２】本発明に係る回路基板に形成する導体ランド及
び突起端子の製法を説明する工程図である。
び突起端子の製法を説明する工程図である。
【図３】上記製法により形成された導体ランド及び突起
端子を示す斜視図である。
端子を示す斜視図である。
【図４】本発明に係る回路基板を実装基板に搭載する状
態を示す断面図である。
態を示す断面図である。
【図５】本発明に係る実装構造の一例を示す断面図であ
る。
る。
【図６】本発明に係る異なる実装構造を示す一部断面の
斜視図である。
斜視図である。
【図７】従来例を示す断面図である。
【図８】スルーホールの小径化、基板に形成された配線
のファインパターン化ならびに狭間隔化を示すグラフで
ある。
のファインパターン化ならびに狭間隔化を示すグラフで
ある。
１１ 回路基板 １２ 導体ランド １３ 突起端子 １４ 実装基板 １５ 電極パッド １６ 導電性樹脂
Claims (1)
- 【請求項１】 導電性樹脂を介して回路基板を導体パタ
ーンが形成された実装基板に実装する構造であって、前
記回路基板の導体ランド上に、その側面にも前記導電性
樹脂が回り込むように、その平面寸法が前記導体ランド
及び前記実装基板に形成されたパッド寸法より小なるよ
うに構成された突起端子を形成し、その突起端子を前記
実装基板に形成された前記パッドに前記導電性樹脂を介
して接続したことを特徴とする回路基板の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312925A JP2500404B2 (ja) | 1991-11-28 | 1991-11-28 | 回路基板の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312925A JP2500404B2 (ja) | 1991-11-28 | 1991-11-28 | 回路基板の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152706A JPH05152706A (ja) | 1993-06-18 |
| JP2500404B2 true JP2500404B2 (ja) | 1996-05-29 |
Family
ID=18035123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3312925A Expired - Lifetime JP2500404B2 (ja) | 1991-11-28 | 1991-11-28 | 回路基板の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500404B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016166811A1 (ja) * | 2015-04-14 | 2016-10-20 | オリンパス株式会社 | 接続構造体および撮像装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0338084A (ja) * | 1989-07-04 | 1991-02-19 | Sharp Corp | 回路基板の接続方法 |
-
1991
- 1991-11-28 JP JP3312925A patent/JP2500404B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152706A (ja) | 1993-06-18 |
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