KR101232645B1 - 전원 핀을 포함하는 3차원 집적 회로 및 3차원 집적 회로의 전원 핀 배치 방법 - Google Patents

전원 핀을 포함하는 3차원 집적 회로 및 3차원 집적 회로의 전원 핀 배치 방법 Download PDF

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Abstract

3차원 집적 회로는 복수의 제1 전원 핀들 및 복수의 제2 전원 핀들을 포함한다. 제1 전원 핀들은 적어도 하나의 회로 기판 상에서 제1 방향으로 제1 간격마다 배치되고, 서로 같은 극성을 갖는다. 제2 전원 핀들은 적어도 하나의 회로 기판 상에서 제1 전원 핀들로부터 제1 방향과 직교하는 제2 방향으로 제1 거리만큼 이격되어 제1 방향으로 제2 간격마다 배치되며, 제1 전원 핀들과 반대의 극성을 갖는다. 따라서, 같은 극성을 갖는 전원 핀들이 일렬로 배열되므로 전원 핀들의 인덕턴스가 감소하여 3차원 집적 회로에서 발생하는 전원 노이즈가 저감된다.

Description

전원 핀을 포함하는 3차원 집적 회로 및 3차원 집적 회로의 전원 핀 배치 방법{3-DIMENSIONAL INTEGRATED CIRCUIT INCLUNDING POWER SUPPLY PINS AND METHODE OF PLACING THE POWER SUPPLY PINS}
본 발명은 3차원 집적 회로에 관한 것으로서, 더욱 상세하게는 전원 핀을 포함하는 3차원 집적 회로 및 이의 3차원 집적 회로의 전원 핀의 배치 방법에 관한 것이다.
반도체 칩이 소형화 및 경량화 됨에 따라, 고속/광대역 입출력(I/O) 전송이 가능한 3차원 집적 회로가 연구되고 있다. 적층 기술을 통해 반도체 칩 또는 반도체 칩 패키지 등을 포함하는 전자회로를 구현함으로써 집적도 및 신호 전달 특성을 향상시킬 수 있다. 적층된 복수의 반도체 칩을 서로 연결하는 방법으로 본딩 와이어(bonding wire) 방식 및 관통 실리콘 비아(through silicon via; TSV) 방식이 있는데, TSV를 이용하는 경우 본딩 와이어 방식에 비해 배선 거리를 크게 단축시킬 수 있어 소자의 고속화, 저전력화 및 소형화가 가능하다.
최근, 다수의 회로들을 작은 면적에 집적하면서 각각의 회로에 전력을 공급해 주는 전력 분배망(Power Distribution Network; PDN)의 중요성이 강조되고 있다. 일반적으로 전원 노이즈는 칩, 패키지 및 인쇄 회로 기판을 연결해 주는 핀(pin)들의 인덕턴스에 비례하여 커지게 된다. 복수의 칩(chip), 패키지(package) 및 인쇄 회로 기판(printed circuit board; PCB) 등이 적층된 구조를 갖는 3차원 집적 회로에서는 단위 면적당 소자들이 밀집되어 있으며, 사용하는 전류 및 전력이 급격히 증가하게 된다. 따라서, 단위 면적당 전원 공급으로 인해 발생하는 노이즈가 커지는 문제점이 있다.
본 발명의 일 목적은 전체 인덕턴스를 감소할 수 있는 전원 핀들을 포함하는 3차원 집적 회로를 제공하는 것이다.
본 발명의 일 목적은 전체 인덕턴스를 감소시킬 수 있는 3차원 집적 회로의 전원 핀 배치 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 3차원 집적 회로는 복수의 제1 전원 핀들 및 복수의 제2 전원 핀들을 포함한다. 상기 복수의 제1 전원 핀들은 적어도 하나의 회로 기판 상에서 제1 방향으로 제1 간격마다 배치되고 서로 같은 극성을 갖는다. 상기 복수의 제2 전원 핀들은 상기 적어도 하나의 회로 기판 상에서 상기 제1 전원 핀들로부터 상기 제1 방향과 직교하는 제2 방향으로 제1 거리만큼 이격되어 상기 제1 방향으로 제2 간격마다 배치되며, 상기 복수의 제1 전원 핀들의 극성과 반대의 극성을 갖는다.
일 실시예에 있어서, 상기 제1 간격 및 제2 간격은 서로 동일할 수 있다.
일 실시예에 있어서, 상기 제1 거리는 상기 제1 간격과 동일할 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 전원 핀들은 관통 실리콘 비아(through silicon via; TSV), 플립-칩 본딩(flip-chip bonding), 볼(ball) 및 범프(bump) 중 어느 하나일 수 있다.
본 발명의 다른 실시예에 따른 3차원 집적 회로는 복수의 제1 전원 핀들 및 복수의 제2 전원 핀들을 포함한다. 상기 복수의 제1 전원 핀들은 적어도 하나의 회로 기판 상에서 제1 방향으로 제1 간격마다 배치되고 서로 같은 극성을 갖는다. 상기 복수의 제2 전원 핀들은 상기 적어도 하나의 회로 기판 상에서 상기 제1 전원 핀들로부터 상기 제1 방향과 직교하는 제1 방향으로 제2 거리만큼 이격되고, 상기 제1 방향으로 제2 거리만큼 이격되어 상기 제1 방향으로 제2 간격마다 배치되며, 상기 복수의 제1 전원 핀들의 극성과 반대의 극성을 갖는다.
일 실시예에서, 상기 제1 간격, 제2 간격 및 제1 거리는 서로 동일할 수 있다.
일 실시예에서, 상기 제2 거리는 상기 제1 간격의 절반일 수 있다.
본 발명의 또다른 실시예에 따른 3차원 집적 회로의 전원 핀 배치 방법에서는, 적어도 하나의 회로 기판 상에서 복수의 제1 전원 핀들을 제1 방향으로 제1 간격마다 배치하고, 상기 복수의 제1 전원 핀들을 전원 단자에 연결하며, 상기 적어도 하나의 회로 기판 상에서 복수의 제2 전원 핀들을 상기 제1 전원 핀들로부터 상기 제1 방향과 직교하는 제2 방향으로 제1 거리만큼 이격하여 제1 방향으로 제2 간격마다 배치하고, 상기 복수의 제2 전원 핀들을 접지 단자에 연결한다.
일 실시예에서, 상기 제1 간격 및 제2 간격은 서로 동일할 수 있다.
일 실시예에서, 상기 제1 거리는 상기 제1 간격과 동일할 수 있다.
일 실시예에서, 상기 제1 및 제2 전원 핀들은 관통 실리콘 비아(through silicon via; TSV), 플립-칩 본딩(flip-chip bonding), 볼(ball) 및 범프(bump) 중 어느 하나일 수 있다.
본 발명의 또다른 실시예에 따른 3차원 집적 회로의 전원 핀 배치 방법에서는, 적어도 하나의 회로 기판 상에서 복수의 제1 전원 핀들을 제1 방향으로 제1 간격마다 배치하고, 상기 복수의 제1 전원 핀들을 전원 단자에 연결하며, 상기 적어도 하나의 회로 기판 상에서 복수의 제2 전원 핀들을 상기 제1 전원 핀들로부터 상기 제1 방향과 직교하는 제2 방향으로 제1 거리만큼 이격하고 상기 제1 방향으로 제2 거리만큼 이격하여 상기 제1 방향으로 제2 간격마다 배치하고, 상기 복수의 제2 전원 핀들을 접지 단자에 연결한다.
일 실시예에서, 상기 제1 간격, 제2 간격 및 제1 거리는 서로 동일할 수 있다.
일 실시예에서, 상기 제2 거리는 상기 제1 간격의 절반일 수 있다.
일 실시예에서, 상기 제1 및 제2 전원 핀들은 관통 실리콘 비아(through silicon via; TSV), 플립-칩 본딩(flip-chip bonding), 볼(ball) 및 범프(bump) 중 어느 하나일 수 있다.
상기와 같은 본 발명의 실시예들에 따른 3차원 집적 회로의 전원 핀 배치 방법은 상기 같은 극성을 갖는 핀들을 일렬로 배치하여 전체 전원 핀들의 인덕턴스를 줄일 수 있다. 즉, 같은 극성을 갖는 핀들을 일렬로 배치함으로써 상호 인덕턴스의 변화를 통해 전체 전원 핀들의 인덕턴스를 줄일 수 있다. 따라서 3차원 집적 회로의 전원 노이즈를 감소시킬 수 있다.
도 1은 본딩 와이어(bonding wire) 방식에 의한 3차원 집적 회로의 일 예를 나타내는 도면이다.
도 2는 관통 실리콘 비아(through silicon via)를 포함하는 3차원 집적 회로의 일 예를 나타내는 도면이다.
도 3은 3차원 집적 회로에서 전원 노이즈의 효과를 설명하기 위한 도면이다.
도 4는 3차원 집적 회로에서 칩의 적층에 따른 전류 증가 및 소모 전력 증가를 설명하기 위한 도면이다.
도 5 및 도 6은 핀의 배치에 따른 상호 인덕턴스의 변화를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 전원 핀을 포함하는 3차원 집적 회로를 나타내는 도면이다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 전원 핀의 배치를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본딩 와이어(bonding wire) 방식에 의한 3차원 집적 회로의 일 예를 나타내는 도면이다.
도 1을 참조하면, 본딩 와이어(bonding wire) 방식에 의한 3차원 집적회로(10)는 반도체 기판(100) 및 복수의 반도체 칩(110, 120, 130, 140)을 포함한다. 반도체 기판(100)과 각 반도체 칩(110, 120, 130, 140)은 본딩 와이어(161)에 의해 연결된다. 각 반도체 칩(110, 120, 130, 140)들 사이에는 언더필 수지층(150)이 형성될 수 있다. 본딩 와이어(161)와 반도체 기판(100)을 연결하기 위해 본드 패드(170)가 사용될 수 있다. 도 1에 도시되지는 않았으나, 각 반도체 칩(110, 120, 130, 140)을 본딩 와이어(161)와 연결하기 위해 반도체 칩(110, 120, 130, 140)들 또한 본드 패드를 포함할 수 있다. 본딩 와이어 방식은 수직적으로 적층된 3차원 집적 회로에서 각 칩을 연결하기 위한 방법 중의 하나로서, 본드 패드(170)의 위치와 개수가 제한적이며, 상부에 적층된 반도체 칩이 바로 하층부의 반도체 칩보다 작아야 한다는 단점을 갖는다.
도 2는 관통 실리콘 비아(through silicon via; TSV)를 포함하는 3차원 집적 회로의 일 예를 나타내는 도면이다.
도 2를 참조하면, 3차원 집적 회로(20)는 반도체 칩(211, 212, 213, 214, 215)들, 반도체 패키지(220) 및 인쇄 회로 기판(printed circuit board; PCB, 240)를 포함한다. 도 1과는 달리, 관통 실리콘 비아를 포함하는 3차원 집적 회로(20)의 각 반도체 칩(211, 212, 213, 214, 215)들은 관통 실리콘 비아(230)들에 의해 연결된다.
도 2에 자세히 도시되지는 않았으나, 반도체 칩(211, 212, 213, 214, 215)들 사이에는 언더필 수지층이 형성될 수 있으며, 상기 언더필 수지층은 솔더 범프 또는 솔더 볼을 포함할 수 있으며, 상기 솔더 범프 또는 솔더 범프를 통하여 반도체 칩(211, 212, 213, 214, 215)들을 전기적으로 연결할 수 있다. 도 1과 도 2를 참조하면, 관통 실리콘 비아(230)를 이용하여 수직으로 적층된 반도체 칩(211, 212, 213, 214, 215)들을 연결하는 경우, 각 반도체 칩(211, 212, 213, 214, 215)의 크기 및 본딩 와이어 연결을 위한 본드 패드의 위치에 제한을 받지 않는다.
도 2에 도시된 바와 같이, 반도체 칩(211, 212, 213, 214, 215)들과 반도체 패키지(220), 그리고 반도체 패키지(220)와 인쇄 회로 기판(240)은 솔더 범프(250)들을 통해 전기적으로 연결될 수 있다. 도 2에 도시되지는 않았으나, 반도체 패키지(220) 및 인쇄 회로 기판(240)은 관통 실리콘 비아들을 포함할 수 있다. 상기 관통 실리콘 비아들을 통해 3차원 집적 회로(20)의 반도체 칩(211, 212, 213, 214, 215)들, 반도체 패키지(220) 및 인쇄 회로 기판(240)이 서로 연결될 수 있다.
도 3은 씨모스 이미지 센서를 포함하는 3차원 집적 회로에서 전원 노이즈의 효과를 설명하기 위한 도면이다.
도 3을 참조하면, 씨모스 이미지 센서를 포함하는 3차원 집적 회로(30)의 일 예가 도시되어 있다. 3차원 집적 회로(30)는 씨모스 이미지 센서(310), 로직 회로(320), 아날로그 회로(330), 알에프 회로(340), 디램(350, 360, 370), 실리콘 인터포저(390) 및 디지털 신호 처리부(390)를 포함한다.
씨모스 이미지 센서(310)는 수광부(312) 및 센서 회로 기판(311)을 포함한다. 수광부(312)에서 입사한 빛이 센서 회로 기판(311)을 통해 이미지 정보로 변환된다. 씨모스 이미지 센서(310)는 센서 회로 기판(311)을 관통하는 관통 실리콘 비아(314)를 포함한다. 씨모스 이미지 센서(310)는 관통 실리콘 비아(314)와 전기적으로 연결되는 패드(313)를 포함할 수 있다.
로직 회로(320)는 회로 기판(321) 및 회로 기판(321)을 관통하는 관통 실리콘 비아(322)들을 포함한다. 도 3에 도시되지는 않았으나, 로직 회로(320)의 회로 패턴이 회로 기판(321)상에 형성될 수 있다. 로직 회로(320)는 솔더 범프(315)를 통해 씨모스 이미지 센서(310)와 전기적으로 연결될 수 있다.
아날로그 회로(330)는 회로 기판(331) 및 관통 실리콘 비아(332)를 포함한다. 알에프(radio frequency; RF) 회로(340)는 회로 기판(341) 및 관통 실리콘 비아(342)를 포함한다. 로직 회로(320)와 아날로그 회로(330) 및 알에프 회로(340)는 솔더 범프(323)를 통해 전기적으로 연결될 수 있다.
디램(DRAM, 350, 360, 370)들은 각각 수직으로 적층되어 있으며, 각각 관통 실리콘 비아(351, 361, 371)들을 포함한다. 복수의 디램(350, 360, 370)들 또한 솔더 범프에 의해 전기적으로 연결될 수 있다.
실리콘 인터포저(380)는 실리콘 층(381) 및 관통 실리콘 비아(382)를 포함한다.
디지털 신호 처리부(390)는 씨모스 이미지 센서로부터 입력된 영상 신호를 디지털 처리할 수 있다. 솔더 범프 외에도 솔더 볼(391, 392)들이 수직으로 적층된 각 부품 사이에 위치할 수 있다. 도 3에 도시되지는 않았으나, 각 회로 부품 사이에는 솔더 범프 또는 솔더 볼들을 포함하는 언더필 층이 형성될 수 있다.
도 3을 참조하면, 3차원으로 적층된 3차원 집적 회로는 회로의 2차원 배치에 비해 단일 면적에 포함되는 시스템 부품의 개수가 증가하기 때문에 더욱 작은 크기의 시스템이 구현 가능하다.
이 경우, 디지털 부품이 아날로그 부품 측에 전원 노이즈에 의한 영향을 크게 미칠 수 있다. 즉 전원 노이즈를 강하게 발생시키는 로직 회로(320), 디램(350, 360, 370) 및 디지털 신호 처리부(390)와 전원 노이즈에 의해 성능이 크게 저하되는 아날로그 회로(330) 및 알에프 회로(340)가 상대적으로 근접하여 위치하기 때문에 성능 열화가 발생할 수 있다. 따라서, 전원 노이즈 저감을 위한 전원 핀의 인덕턴스를 감소시키는 방안이 필요하다.
도 4는 3차원 집적 회로에서 칩의 적층에 따른 전류 증가 및 소모 전력 증가를 설명하기 위한 도면이다.
도 4를 참조하면, 단일 평면 상에 구현되는 제1 반도체 칩(410), 제2 반도체 칩(420) 및 제3 반도체 칩(430)과, 상기 제1 내지 제3 반도체 칩(410, 420, 430)을 적층하여 구현한 3차원 집적 회로(440)가 도시되어 있다. 제1 내지 제3 반도체 칩(410, 420, 430)들은 각각 1 와트의 전력을 소모하며, 전원 공급 전류로서 1 암페어가 흐른다. 제1 내지 제3 반도체 칩(410, 420, 430)을 수직으로 적층한 3차원 집적 회로(440)는, 제1 내지 제3 반도체 칩(410, 420, 430)과 동일한 면적을 점유하지만 소모 전력 및 전원 공급 전류는 각 제1 내지 제3 반도체 칩(410, 420, 430)의 3배가 된다. 3차원 집적 회로(440)는 3 와트의 전력을 소모하며, 전원 공급 전류로서 3 암페어가 흐른다. 즉, 3차원 집적 회로(440)는 각 반도체 칩들을 수직으로 적층하기 때문에 점유하는 면적을 줄일 수 있는 장점이 있는 반면, 단위 면적 당 흐르는 상기 전원 공급 전류가 커지게 되므로 노이즈에 의한 영향 또한 증가하게 된다.
도 4와 같이, 반도체 칩들을 3차원으로 적층하면서, 단일 면적당 소모하는 전력 및 단일 면적당 흐르는 전류가 증가하게 된다. 이 경우, 전류 증가로 인한 노이즈의 증가는 하기의 [수학식 1]의 관계를 만족할 수 있다.
[수학식 1]
Figure 112010084382617-pat00001
ΔVnoise는 전원 노이즈, Lpin은 전원 핀의 인덕턴스, ΔI는 전원 전류의 변화량, Δt는 전류가 변화가 발생한 시간 길이를 의미한다.
따라서 전원 노이즈를 줄이기 위해서는 상기 전원 핀의 인덕턴스를 줄일 필요가 있다. 일반적으로 인덕턴스는 하기의 [수학식 2]와 같이 구할 수 있다.
[수학식 2]
Ltotal = Ls + M
Ltotal은 전원 핀 전체의 인덕턴스이고, Ls는 전원 핀의 자체 인덕턴스이며, M은 전원 핀의 상호 인덕턴스이다.
전원 핀의 자체 인덕턴스 Ls는 하기의 [수학식 3]과 같이 표현할 수 있다.
[수학식 3]
Figure 112010084382617-pat00002
여기서, μ0는 진공의 투자율이고, l은 전원 핀의 길이이며, d는 전원 핀의 직경이다. [수학식 3]에서는 단면이 원형인 전원 핀의 자체 인덕턴스가 표현되어 있다. 따라서 전원 핀의 직경 d가 사용되었다.
전원 핀의 상호 인덕턴스 M은 하기의 [수학식 4]와 같이 표현할 수 있다.
[수학식 4]
Figure 112010084382617-pat00003
여기서 p는 상기 전원 핀들 사이의 거리이다.
따라서 전원 핀 전체의 인덕턴스를 줄이기 위해서는 전원 핀의 자체 인덕턴스를 줄이거나 전원 핀의 상호 인덕턴스를 줄여야 한다. 전원 핀의 개수 및 길이에 변화가 없는 경우 자체 인덕턴스도 변화가 없다. 다만, 전원 핀의 배치를 변화 시켜 상호 인덕턴스를 줄일 수 있다.
도 5 및 도 6은 핀의 배치에 따른 상호 인덕턴스의 변화를 설명하기 위한 도면이다.
[수학식 2]를 참조하면, 전원 핀의 전체 인덕턴스인 Ltotal을 감소시키기 위하여, 자체 인덕턴스 Ls를 감소시키거나, 상호 인덕턴스 M을 감소시켜야 한다. 일반적으로, 평행하게 배치된 두 개의 전원 핀에서 같은 방향으로 전류가 흐르면 상기 두 개의 전원 핀 사이의 상호 인덕턴스가 0보다 큰 값을 갖고, 반대 방향으로 전류가 흐르면 상기 두 개의 전원 핀 사이의 상호 인덕턴스가 0보다 작은 값을 갖는다. 2개 이상의 평행한 전원 핀을 배치하는 경우, 같은 방향으로 전류가 흐르는 전원 핀들 사이의 거리는 크게 배치하고 반대 방향으로 전류가 흐르는 전원 핀들 사이의 거리를 작게 배치하면 상기 전원 핀들의 자체 인덕턴스의 저감 없이도 전체 인덕턴스를 줄일 수 있다.
도 5를 참조하면, 제1 방향(D1) 및 제2 방향(D2)을 향해 교번적으로 서로 다른 극성을 갖는 전원 핀의 배치(50)가 도시되어 있다. 도 5에서, 회로 기판(510) 상에 배치되는 제1 전원 핀(511, 513, 515, 517, 519)들은 전원 단자에 연결되고, 회로 기판(510) 상에 배치되는 제2 전원 핀(521, 523, 525, 527)들은 접지 단자에 연결될 수 있다. 또는, 제1 전원 핀(511, 513, 515, 517, 519)들은 접지 단자에 연결되고, 제2 전원 핀(521, 523, 525, 527)들은 전원 단자에 연결될 수 있다. 도 5에서 서로 같은 극성을 갖는 전원 핀들 사이의 상호 인덕턴스는 점선이 포함된 화살표로 도시하였고, 서로 다른 극성을 갖는 전원 핀들 사이의 상호 인덕턴스는 실선이 포함된 화살표로 도시하였다. [수학식 2]를 참조하여 전술한 바와 같이, 서로 같은 극성을 갖는 전원 핀들은 서로 같은 방향으로 전류가 흐르므로 상호 인덕턴스 M이 0보다 큰 값을 가지고 서로 다른 극성을 갖는 전원 핀들은 서로 다른 방향으로 전류가 흐르므로 상호 인덕턴스 M이 0보다 작은 값을 갖는다. 도 5에 도시된 전원 핀의 배치(50)에서, 중앙에 위치한 제1 전원 핀(515)이 주위에 배치된 다른 전원 핀과의 관계에서 어떠한 상호 인덕턴스를 갖게 되는지가 도시되어 있다. 중앙의 제1 전원 핀(515)은 같은 극성을 갖는 다른 제1 전원 핀들(511, 513, 517, 519)과는 양의 상호 인덕턴스(M)를 갖게 되고, 제2 전원 핀들(521, 523, 525, 527)과는 음의 상호 인덕턴스(M)를 갖게 된다.
따라서, 중앙에 위치한 제1 전원 핀(515)을 기준으로, 다른 제1 전원 핀들(511, 513, 517, 519) 사이에서 작용하는 양의 상호 인덕턴스의 효과를 최대한 줄이고, 제2 전원 핀들(521, 523, 525, 527)과의 사이에서 작용하는 음의 상호 인덕턴스(M)의 효과를 최대한 크게 하면 전체 전원 핀의 인덕턴스를 줄일 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 전원 핀의 배치(60)가 도시되어 있다. 도 6에서, 회로 기판(610) 상에 배치되는 제1 전원 핀들(631, 633, 635)은 전원 단자에 연결되고, 회로 기판(610) 상에 배치되는 제2 전원 핀들(621, 623, 625, 641, 643, 645)은 접지 단자에 연결될 수 있다. 또는, 제1 전원 핀들(631, 633, 635)은 접지 단자에 연결되고, 제2 전원 핀들(621, 623, 625, 641, 643, 645)은 전원 단자에 연결될 수 있다. 즉, 제1 전원 핀들(631, 633, 635)은 제2 전원 핀들(621, 623, 625, 641, 643, 645)과 전기적으로 다른 극성을 갖는다. 도 5에서 도시한 것과 마찬가지로, 도 6에서 서로 같은 극성을 갖는 전원 핀들 사이의 상호 인덕턴스는 점선이 포함된 화살표로 도시하였고, 서로 다른 극성을 갖는 전원 핀들 사이의 상호 인덕턴스는 실선이 포함된 화살표로 도시하였다. [수학식 2]를 참조하여 전술한 바와 같이, 서로 같은 극성을 갖는 전원 핀들은 서로 같은 방향으로 전류가 흐르므로 상호 인덕턴스 M이 0보다 큰 값을 가지고 서로 다른 극성을 갖는 전원 핀들은 서로 다른 방향으로 전류가 흐르므로 상호 인덕턴스 M이 0보다 작은 값을 갖는다.
도 5 및 도 6의 전원 핀 배치를 참조하면, 동일한 면적에 배치된 총 전원 핀의 개수는 9개로 서로 같다. 일반적으로, 상호 인덕턴스의 크기는 거리에 비례하지 않으나, 두 핀 사이의 거리가 500μm 이하의 값을 갖게 되면 두 핀 사이의 거리에 반비례하여 감소하게 된다. 도 5 및 도 6과 같은 전원 핀의 배치에서, 중앙의 전원 핀(515, 633)과 대각선에 위치한 전원 핀과의 상호 인덕턴스는 수직 및 수평 위치의 전원 핀과의 상호 인덕턴스의 70% 정도의 값을 갖게 된다. 즉, 도 5에 도시된 전원 핀 배치에서, 제1 전원 핀(515) 및 제1 전원 핀(511) 사이의 상호 인덕턴스는 제1 전원 핀(515) 및 제2 전원 핀(523) 사이의 상호 인덕턴스의 70% 정도의 값을 갖는다.
도 7은 본 발명의 일 실시예에 따른 전원 핀을 포함하는 3차원 집적 회로를 나타내는 도면이다.
본 발명의 일 실시예에 의한 3차원 집적 회로(70)는 복수의 제1 전원 핀들(751, 752, 753) 및 복수의 제2 전원 핀들(761, 762, 763)을 포함한다. 도 7의 실시예에서, 상기 전원 핀들은 관통 실리콘 비아(through silicon via)로 도시되었다. 복수의 제1 전원 핀들(751, 752, 753)은 적어도 하나의 회로 기판(710, 720, 730, 740) 상에서 제1 방향(D1)으로 제1 간격마다 배치되고 서로 같은 극성을 갖는다. 복수의 제2 전원 핀들(761, 762, 763)은 적어도 하나의 회로 기판(710, 720, 730, 740) 상에서 상기 제1 전원 핀들(751, 752, 753)로부터 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 제1 거리만큼 이격되어 상기 제1 방향(D1)으로 제2 간격마다 배치되며, 상기 복수의 제1 전원 핀들(751, 752, 753)의 극성과 반대의 극성을 갖는다. 실시예에 따라서, 3차원 집적 회로(70)는 복수의 제3 전원 핀들(771, 772, 773)을 더 포함할 수도 있다. 복수의 제3 전원 핀들(771, 772, 773)은 복수의 제2 전원 핀들(761, 762, 763)로부터 상기 제2 방향(D2)으로 제1 거리만큼 이격되어 상기 제1 방향으로 제3 간격마다 배치되며, 상기 복수의 제1 전원 핀들(751, 752, 753)의 극성과 같은 극성을 가질 수 있다. 도 7에는 제1 전원 핀들(751, 752, 753), 제2 전원 핀들(761, 762, 763) 및 제3 전원 핀들(771, 772, 773)을 포함하는 3차원 집적 회로(70)가 도시되어 있으나, 실시예에 따라서 3차원 집적 회로는 이보다 많은 수의 전원 핀들을 포함할 수 있으며, 이 경우 전원 핀들은 도 7에 도시된 바와 같이 서로 같은 극성을 갖는 핀들이 같은 방향으로 일렬로 배치되는 구조를 가질 수 있다.
도 7에는 3차원 집적 회로(70)의 전원 핀으로서 관통 실리콘 비아들이 사용된 실시예가 도시되어 있다. 실시예에 따라서, 3차원 집적 회로의 전원 핀들은 관통 실리콘 비아 이외에도, 플립-칩 본딩(flip-chip bonding), 볼(ball) 및 범프(bump) 중 어느 하나로 이루어질 수 있다. 상기 볼(ball) 및 범프(bump)는 각각 솔더 볼(solder ball) 및 솔더 범프(solder bump)일 수 있다.
한정된 면적 내에서 3차원 집적회로의 전원 핀을 배치하는 경우, 도 7에 도시된 바와 같이 같은 극성을 갖는 전원 핀들을 일렬로 배치하면 전원 핀들의 전체 인덕턴스를 효과적으로 감소시킬 수 있다. 따라서, 전원 노이즈에 의한 3차원 집적 회로의 성능 열화를 개선시킬 수 있다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 전원 핀의 배치를 나타내는 도면이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 3차원 집적 회로의 전원 핀 배치(80)는 복수의 제1 전원 핀들(821, 822, 823) 및 복수의 제2 전원 핀들(831, 832, 833)을 포함한다. 제1 전원 핀들(821, 822, 823)은 적어도 하나의 회로 기판(810) 상에서 제1 방향(D1)으로 제1 간격(I1)마다 배치되고 서로 같은 극성을 갖는다. 제2 전원 핀들(831, 832, 833)은 상기 적어도 하나의 회로 기판 상에서 제1 전원 핀들(821, 822, 823)로부터 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 제1 거리(L1)만큼 이격되어 상기 제1 방향(D1)으로 제2 간격(I2)마다 배치되며, 상기 복수의 제1 전원 핀들(821, 822, 823)의 극성과 반대의 극성을 갖는다.
일 실시예에서, 상기 제1 간격(I1) 및 제2 간격(I2)는 동일할 수 있다. 일 실시예에서, 상기 제1 거리(L1)는 제1 간격(I1)과 동일할 수 있다. 도 8의 실시예에서 제1 간격(I1), 제2 간격(I2) 및 제1 거리(L1)는 서로 동일한 것으로 도시되어 있다. 상기 제1 간격(I1), 제2 간격(I2) 및 제1 거리(L1)는 3차원 집적 회로의 면적 및 필요한 전원 핀의 개수 등에 따라 결정될 수 있다.
일 실시예에 의하면, 3차원 집적 회로의 전원 핀 배치(80)는 복수의 제3 전원 핀들(841, 842, 843)을 더 포함할 수 있다. 제3 전원 핀들(841, 842, 843)은 제2 전원 핀들(831, 832, 833)로부터 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 제2 거리만큼 이격되어 상기 제1 방향(D1)으로 제3 간격마다 배치되며, 상기 복수의 제1 전원 핀들(821, 822, 823)의 극성과 같은 극성을 가질 수 있다. 도 8의 실시예에서, 상기 제2 거리는 제1 거리(L1)과 동일하고, 상기 제3 간격은 제1 간격(I1) 및 제2 간격(I2)과 동일한 것으로 도시되어 있다. 도 8에 도시된 실시예에서는 3개의 열에 배치되는 총 9개의 전원 핀이 도시되어 있으나, 필요에 따라 더욱 많은 열에 더욱 많은 개수의 전원 핀들이 배치될 수 있다. 이 경우에도 전원 핀들의 총 인덕턴스를 감소시키기 위하여 같은 극성을 갖는 핀들이 일렬로 배치될 수 있다.
본 발명의 일 실시예에 따른 3차원 집적 회로의 전원 핀 배치 방법은 적어도 하나의 회로 기판 상에서 복수의 제1 전원 핀들(821, 822, 823)을 제1 방향(D1)으로 제1 간격(I1)마다 배치하는 단계, 상기 복수의 제1 전원 핀들(821, 822, 823)을 전원 단자에 연결하는 단계, 상기 적어도 하나의 회로 기판 상에서 복수의 제2 전원 핀들(831, 832, 833)을 상기 제1 전원 핀들(821, 822, 823)로부터 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 제1 거리(L1)만큼 이격하여 제1 방향(D1)으로 제2 간격(I2)마다 배치하는 단계 및 상기 복수의 제2 전원 핀들(831, 832, 833)을 접지 단자에 연결하는 단계를 포함한다.
도 8에 도시된 실시예에서는 제1 전원 핀들(821, 822, 823)과 제3 전원 핀들(841, 842, 843)이 같은 극성을 가지므로, 전원 핀과 접지 핀의 개수가 다른 것을 알 수 있다. 즉, 제1 전원 핀들(821, 822, 823)과 제3 전원 핀들(841, 842, 843)이 전원 단자에 연결되고 제2 전원 핀들(831, 832, 833)이 접지 단자에 연결되는 경우, 상기 전원 단자의 개수와 접지 단자의 개수의 비는 2:1이 된다. 많은 경우에, 전원 핀과 접지 핀의 개수가 동일하게 배치되나, 각 반도체 칩에 전원을 공급하는 전원 핀 및 접지 핀의 개수는 반드시 같아야 할 필요는 없다. 예를 들어, 전원 핀과 접지 핀의 개수의 비율, 또는 접지 핀과 전원 핀의 개수의 비율이 3:2가 될 수 있다. 이 경우에도 도 8에 도시된 바와 같이 같은 극성을 갖는 전원 핀들을 일렬로 배치하면 전원 핀들의 총 인덕턴스가 감소하여 전원 노이즈로 인한 성능 열화를 개선시킬 수 있다.
도 8에 도시된 실시예에서는 총 9개의 전원 핀들이 포함된 것으로 도시되었고, 이 경우에 같은 극성을 갖는 전원 핀들을 일렬로 배치함으로써 얻는 영향은 작을 수 있다. 그러나 고밀도로 집적된 3차원 집적 회로에서 많은 수의 전원 핀이 사용되는 경우에는 그 영향이 상대적으로 클 수 있다. 즉, 4열 이상의 전원 핀들을 포함하는 3차원 집적 회로에서 도 8에 도시된 바와 같이 같은 극성을 갖는 전원 핀들을 일렬로 배치하는 경우의 전체 인덕턴스 감소 폭은 상대적으로 클 수 있으며, 이 경우 전원 노이즈가 효과적으로 절감된다.
도 8에 도시된 전원 핀들(821, 822, 823, 831, 832, 833, 841, 842, 843)은 3차원 집적 회로에서 수직으로 적층된 복수의 반도체 칩에 전원을 공급하는 핀 구조에 적용될 수 있다. 즉, 도 8에 도시된 상기 전원 핀들(821, 822, 823, 831, 832, 833, 841, 842, 843)은 관통 실리콘 비아(through silicon via; TSV), 플립-칩 본딩(flip-chip bonding), 볼(ball) 및 범프(bump) 중 어느 하나일 수 있다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 3차원 집적 회로의 전원 핀 배치(90)는 제1 전원 핀들(921) 및 제2 전원 핀들(931)을 포함한다. 제1 전원 핀들(921)은 적어도 하나의 회로 기판(910) 상에서 제1 방향(D1)으로 제1 간격(I1)마다 배치되고 서로 같은 극성을 갖는다. 제2 전원 핀들(931)은 상기 적어도 하나의 회로 기판(910) 상에서 제1 전원 핀들(921)로부터 제1 방향(D1)과 직교하는 제2 방향(D2)으로 제1 거리(L1)만큼 이격되고 제1 방향(D1)으로 제2 거리(L2)만큼 이격되어 제1 방향(D1)으로 제2 간격(I2)마다 배치되며, 복수의 제1 전원 핀들(921)의 극성과 반대의 극성을 갖는다.
일 실시예에서, 제1 간격(I1), 제2 간격(I2) 및 제1 거리(L1)는 서로 동일할 수 있다. 일 실시예에서, 상기 제2 거리(L2)는 제1 간격(I1)의 절반일 수 있다. 도 9의 실시예에서, 제1 간격(I1), 제2 간격(I2) 및 제1 거리(L1)는 서로 동일한 것으로 도시되어 있다. 또한, 제2 거리(L2)는 제1 간격(I1)의 절반인 것으로 도시되어 있다. 상기 제1 간격(I1), 제2 간격(I2), 제1 거리(L1) 및 제2 거리(L2)는 3차원 집적 회로의 면적 및 필요한 전원 핀의 개수 등에 따라 결정될 수 있다.
일 실시예에 의하면, 3차원 집적 회로의 전원 핀 배치(90)는 복수의 제3 전원 핀들(941)을 더 포함할 수 있다. 제3 전원 핀들(941)은 제2 전원 핀들(931)로부터 상기 제2 방향(D2)으로 제1 거리(L1)만큼 이격되고 제1 방향(D1)으로 제2 거리(L2)만큼 이격되어 제1 방향(D1)으로 제1 간격(I1)마다 배치될 수 있으며, 상기 복수의 제1 전원 핀들(921)의 극성과 같은 극성을 가질 수 있다.
도 9에 도시된 실시예에서는 3개의 열에 배치되는 총 8개의 전원 핀이 도시되어 있으나, 필요에 따라 더욱 많은 열에 더욱 많은 개수의 전원 핀들이 배치될 수 있다. 이 경우에도 전원 핀들의 총 인덕턴스를 감소시키기 위하여 같은 극성을 갖는 핀들이 일렬로 배치될 수 있다.
본 발명의 일 실시예에 따른 3차원 집적 회로의 전원 핀 배치 방법은 적어도 하나의 회로 기판(910) 상에서 복수의 제1 전원 핀들(921)을 제1 방향(D1)으로 제1 간격(I1)마다 배치하는 단계, 상기 복수의 제1 전원 핀들(921)을 전원 단자에 연결하는 단계, 상기 적어도 하나의 회로 기판(90) 상에서 복수의 제2 전원 핀들(931)을 상기 제1 전원 핀들(921)로부터 제2 방향(D2)으로 제1 거리(L1)만큼 이격하고 상기 제1 방향(D1)여 제1 방향(D1)으로 제2 거리(L2)만큼 이격하여 제1 방향(D1)으로 제2 간격(I2)마다 배치하는 단계 및 복수의 제2 전원 핀들(931)을 접지 단자에 연결하는 단계를 포함한다.
일 실시예에서, 제1 전원 핀들(921)이 접지 단자에 연결되고, 제2 전원 핀들(931)이 전원 단자에 연결될 수도 있다.
도 9에 도시된 전원 핀들(921, 931, 941)은 3차원 집적 회로에서 수직으로 적층된 복수의 반도체 칩에 전원을 공급하는 핀 구조에 적용될 수 있다. 즉, 도 9에 도시된 전원 핀들(921, 931, 941)은 관통 실리콘 비아(through silicon via; TSV), 플립-칩 본딩(flip-chip bonding), 볼(ball) 및 범프(bump) 중 어느 하나일 수 있다.
도 5 및 도 6과 [수학식 1] 내지 [수학식 4]를 참조하여 전술한 바와 같이, 도 9의 전원 핀 배치(90)를 이용하는 경우, 같은 극성을 갖는 전원 핀들은 일렬로 배치되므로 상호 인덕턴스가 감소하여 전원 핀 전체 인덕턴스가 감소된다. 따라서, 전원 노이즈를 효과적으로 감소시킬 수 있다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 3차원 집적 회로의 전원 핀 배치(95)는 제1 전원 핀들(961) 및 제2 전원 핀들(971)을 포함한다. 제1 전원 핀들(961)은 적어도 하나의 회로 기판(950) 상에서 제1 방향(D1)으로 제1 간격마다 배치되고 서로 같은 극성을 갖는다. 제2 전원 핀들(971)은 상기 적어도 하나의 회로 기판(950) 상에서 제1 전원 핀들(961)로부터 제1 방향(D1)과 직교하는 제2 방향(D2)으로 제1 거리(L1)만큼 이격되고 제1 방향(D1)으로 제2 거리(L2)만큼 이격되어 제1 방향(D1)으로 제2 간격(I2)마다 배치되며, 복수의 제1 전원 핀들(961)의 극성과 반대의 극성을 갖는다.
일 실시예에서, 제1 간격(I1), 제2 간격(I2) 및 제1 거리(L1)는 서로 동일할 수 있다. 일 실시예에서, 상기 제2 거리(L2)는 제1 간격(I1)의 절반일 수 있다. 도 10의 실시예에서, 제1 간격(I1), 제2 간격(I2) 및 제1 거리(L1)는 서로 동일한 것으로 도시되어 있다. 또한, 제2 거리(L2)는 제1 간격(I1)의 절반인 것으로 도시되어 있다. 상기 제1 간격(I1), 제2 간격(I2), 제1 거리(L1) 및 제2 거리(L2)는 3차원 집적 회로의 면적 및 필요한 전원 핀의 개수 등에 따라 결정될 수 있다.
도 9 및 도 10을 함께 참조하면, 도 9의 전원 핀 배치(90)와 도 10의 전원 핀 배치(95)는 매우 유사한 구조임을 알 수 있다. 도 9의 전원 핀 배치(90)에서는 총 8개의 전원 핀들(921, 931, 941)이 사용되었고, 도 10의 전원 핀 배치(95)에서는 총 7개의 전원 핀들(961, 971, 981)이 사용되었다. 3차원 집적 회로의 집적도가 높아지면서, 이보다 더욱 많은 전원 핀들이 사용될 수 있다. 도 9의 전원 핀 배치(90) 및 도 10의 전원 핀 배치(95)에서 계속하여 전원 핀의 개수 및 전원 핀의 배열들이 추가적으로 증가하는 경우, 도 9의 전원 핀 배치(90) 및 도 10의 전원 핀 배치(95)는 결국 같은 형태를 포함할 수 있다.
따라서, 도 10의 전원 핀 배치(95)를 이용하여 3차원 집적 회로를 구현하는 경우, 도 9의 전원 핀 배치(90)를 이용하여 3차원 집적회로를 구현하는 경우와 마찬가지로 전체 전원 핀의 총 인덕턴스를 저감하여 전원 노이즈를 감소시킬 수 있다.
본 발명의 실시예들에 따른 전원 핀을 포함하는 3차원 집적 회로 및 3차원 집적 회로의 전원 핀 배치 방법은 전원 핀의 인덕턴스를 효율적으로 감소시키므로 전원 노이즈에 의한 영향을 적게 받을 수 있으며, 반도체 칩 및 회로의 설계 분야에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 적어도 하나의 회로 기판 상에서 제1 방향으로 제1 간격마다 배치되고 서로 같은 극성을 갖는 복수의 제1 전원 핀들; 및
    상기 적어도 하나의 회로 기판 상에서 상기 제1 전원 핀들로부터 상기 제1 방향과 직교하는 제2 방향으로 제1 거리만큼 이격되어 상기 제1 방향으로 제2 간격마다 배치되며, 상기 복수의 제1 전원 핀들의 극성과 반대의 극성을 갖는 복수의 제2 전원 핀들을 포함하고,
    상기 제1 간격 및 제2 간격은 서로 동일한 3차원 집적 회로.
  2. 삭제
  3. 제1 항에 있어서, 상기 제1 거리는 상기 제1 간격과 동일한 것을 특징으로 하는 3차원 집적 회로.
  4. 제1 항에 있어서, 상기 제1 및 제2 전원 핀들은 관통 실리콘 비아(through silicon via; TSV), 플립-칩 본딩(flip-chip bonding), 볼(ball) 및 범프(bump) 중 어느 하나인 것을 특징으로 하는 3차원 집적 회로.
  5. 적어도 하나의 회로 기판 상에서 제1 방향으로 제1 간격마다 배치되고 서로 같은 극성을 갖는 복수의 제1 전원 핀들; 및
    상기 적어도 하나의 회로 기판 상에서 상기 제1 전원 핀들로부터 상기 제1 방향과 직교하는 제2 방향으로 제1 거리만큼 이격되고 상기 제1 방향으로 제2 거리만큼 이격되어 상기 제1 방향으로 제2 간격마다 배치되며, 상기 복수의 제1 전원 핀들의 극성과 반대의 극성을 갖는 복수의 제2 전원 핀들을 포함하고,
    상기 제1 간격 및 제2 간격은 서로 동일한 3차원 집적 회로.
  6. 삭제
  7. 제5 항에 있어서, 상기 제2 거리는 상기 제1 간격의 절반인 것을 특징으로 하는 3차원 집적 회로.
  8. 적어도 하나의 회로 기판 상에서 복수의 제1 전원 핀들을 제1 방향으로 제1 간격마다 배치하는 단계;
    상기 복수의 제1 전원 핀들을 전원 단자에 연결하는 단계;
    상기 적어도 하나의 회로 기판 상에서 복수의 제2 전원 핀들을 상기 제1 전원 핀들로부터 상기 제1 방향과 직교하는 제2 방향으로 제1 거리만큼 이격하여 제1 방향으로 제2 간격마다 배치하는 단계; 및
    상기 복수의 제2 전원 핀들을 접지 단자에 연결하는 단계를 포함하고,
    상기 제1 간격 및 제2 간격은 서로 동일한 3차원 집적 회로의 전원 핀 배치 방법.
  9. 삭제
  10. 제8 항에 있어서, 상기 제1 거리는 상기 제1 간격과 동일한 것을 특징으로 하는 3차원 집적 회로의 전원 핀 배치 방법.
  11. 제8 항에 있어서, 상기 제1 및 제2 전원 핀들은 관통 실리콘 비아(through silicon via; TSV), 플립-칩 본딩(flip-chip bonding), 볼(ball) 및 범프(bump) 중 어느 하나인 것을 특징으로 하는 3차원 집적 회로의 전원 핀 배치 방법.
  12. 적어도 하나의 회로 기판 상에서 복수의 제1 전원 핀들을 제1 방향으로 제1 간격마다 배치하는 단계;
    상기 복수의 제1 전원 핀들을 전원 단자에 연결하는 단계;
    상기 적어도 하나의 회로 기판 상에서 복수의 제2 전원 핀들을 상기 제1 전원 핀들로부터 상기 제1 방향과 직교하는 제2 방향으로 제1 거리만큼 이격하고, 상기 제1 방향으로 제2 거리만큼 이격하여 상기 제1 방향으로 제2 간격마다 배치하는 단계; 및
    상기 복수의 제2 전원 핀들을 접지 단자에 연결하는 단계를 포함하고,
    상기 제1 간격, 제2 간격 및 제1 거리는 서로 동일한 3차원 집적 회로의 전원 핀 배치 방법.
  13. 삭제
  14. 제12 항에 있어서, 상기 제2 거리는 상기 제1 간격의 절반인 것을 특징으로 하는 3차원 집적 회로의 전원 핀 배치 방법.
  15. 제12 항에 있어서, 상기 제1 및 제2 전원 핀들은 관통 실리콘 비아(through silicon via; TSV), 플립-칩 본딩(flip-chip bonding), 볼(ball) 및 범프(bump) 중 어느 하나인 것을 특징으로 하는 3차원 집적 회로의 전원 핀 배치 방법.
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