KR0146535B1 - 어드레스 천이 검출회로를 내장한 반도체 메모리 장치 - Google Patents
어드레스 천이 검출회로를 내장한 반도체 메모리 장치Info
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야:
반도체 메모리 장치의 어드레스 천이 검출회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
외부에서 인가되는 전원전압이 저 전압인 경우에 메모리쎌 어레이의 감소된 셀 전류에서도 센스 증폭기가 상기 메모리 셀 어레이의 데이타를 센싱할 수 있도록 하기 위해 SACS, SALS의 펄스폭을 외부에서 인가되는 상기 전원전압에 따라 조절하는 회로를 제공함에 있다.
3. 발명의 해결방법의 요지:
어드레스 버퍼의 출력신호에 대한 천이를 검출하여 쇼트펄스를 발생시키는 쇼트펄스발생기와, 쇼트펄스를 수신 합성하여 서메이트 신호를 발생하는 서메이터와, 외부에서 인가되는 전원전압의 변동을 감지하기 위해 분압저항들에 의해 설정된 두 전원전압 노드들의 전압차이를 감지하는 전류미러 및 그 출력단에 연결된 인버터를 가지며, 상기 반도체 메모리 장치를 동작시키기 위해 인가되는 칩 인에이블 신호에 응답하여 다수의 전원레벨감지신호가 각기 출력되는 다수의 전원레벨감지기를 포함하는 외부인가 전원전압감지회로와, 상기 전원레벨감지신호 및 서메이트신호가 난드게이트와 전달트랜지스터와 래치회로에 의해 조합되어 다수의 지연수단의 패쓰를 제어하는 신호인 다수의 지연수단제어신호를 출력하는 지연수단제어부를 포함하며 인버터와 저항성소자와 케퍼시턴스에 의해 상기 서메이트신호가 지연되는 다수의 지연수단을 포함하며, 상기 지연수단제어신호에 의해 제어되는 다수개의 엔형, 피형모오스트랜지스터 및 인버터 및 난드게이트를 가지고 상기 다수의 지연수단에 의한 지연된 서메이트신호의 통로가 되는 패쓰부를 포함하며, 상기 다수의 지연수단제어신호를 수신하고 상기 다수의 지연수단중 가장 긴 지연수단의 제어신호의 상기 패쓰를 조합하여 상기 센스 증폭기의 제어신호로 생성시키는 스위칭부를 포함하며, 상기 전원레벨감지신호를 수신하는 난드게이트와 상기 난드게이트의 출력신호를 반전시키는 인버터를 포함하여 상기 센스 증폭기의 제어신호를 생성시키는 펄스증폭회로를 가지는 것을 요지로 한다.
4. 발명의 중요한 용도:
반도체 메모리 장치의 어드레스 천이 검출회로에 적합하게 사용된다.
Description
제1도는 종래의 ATD 회로가 포함된 반도체 메모리 장치의 시스템 블럭도
제2도는 ATD 회로에 포함된 종래의 펄스증폭회로
제3도는 ATD 회로에 포함된 종래의 펄스증폭회로의 동작 타이밍도
제4도는 외부전원전압의 변화에 따른 종래의 펄스증폭의 동작 타이밍도
제5도는 본 발명에 따른 ATD회로가 포함된 반도체 메모리 장치의 씨스템 블럭도
제6도는 본 발명에 따른 ATD회로에 포함된 펄스증폭회로
제7도는 본 발명에 따른 외부인가 전원전압감지 회로도
제8도는 외부전원전압변화에 따른 본 발명의 외부인가 전원전압감지회로의 동작 타이밍도
제9도는 본 발명에 따른 반도체 메모리 장치의 동작 타이밍도
본 발명은 반도체 메모리 장치의 어드레스 천이 검출회로에 관한 것으로, 특히 저 전압에서 고 전압까지 넓은 범위의 전원전압에서도 정확한 데이타의 출력이 이루어지게 하는 어드레스 천이 검출회로에 관한 것이다.
일반적으로 빠른 억세스 시간과 저소비 전력을 요구하는 장치에서는 외부에서 인가되는 어드레스의 신호변화를 검출하여 펄스를 발생시키는 것으로 통상적으로 알려진 어드레스 천이 검출회로(이하 ATD라 한다)를 사용한다.
제 1도는 종래의 ATD회로가 포함된 반도체 메모리 장치의 씨스템 블럭도이다.
외부에서 인가되는 어드레스 입력신호(2,20)를 증폭하는 어드레스 (4,22)와 상기 어드레스 (4,22)의 신호를 수신하여 메모리 셀어레이부(18)의 워드라인과 비트라인을 선택하는 디코더(14,16)와, 상기 어드레스버퍼(4,22)의 신호를 수신하고 상기 어드레스 신호의 변화를 검출하여 새로운 펄스를 발생시키는 ATD 회로부(12)와, 상기 ATD회로부의 신호에 의해 콘트롤되어 상기 메모리 셀 어레이(18)의 셀을 센싱하는 센스 증폭기(24)와, 래치회로부(26)와 그리고 출력버퍼(28)로 구성되어 있다.
제 2도는 상기 ATD 회로부(12)내의 펄스증폭회로(10)를 도시하고 있다. 서메이터(8)의 출력신호인 SMO가 수신되어 다수개의 인버터(42,43,47,48,50)와 저항 (44,46)과 커페시턴스(45)와 낸드 게이트(49)로 구성되어 상기 센스 증폭기(24)를 콘트롤 하는 신호 SACS, SALS가 출력된다.
제 3도는 ATD회로에 포함된 종래의 펄스증폭회로의 동작 타이밍을 도시하고 있다.
이에, 상기 제 1도와 제 2도 및 제 3도를 참조하여 상기 ATD 회로부(12)가 상시 센스 증폭기(24)를 콘트롤(인에이블, 디스에이블)하는 동작과정을 간단히 설명한다. 외부에서 입력되는 어드레스 입력신호(2,20)에 의하여, 상기 ATD 회로부(12)에서 상기 센스 증폭기(24)를 콘트롤하는 신호인 상기 SACS, SALS가 만들어진다. 즉, 쇼트펄스발생기(6)와 서메이터회로(8)와 상기 펄스증폭회로(10)를 거쳐 SACS와 SAL S를 만들어 상기 센스 증폭기가 콘트롤 되어, 상기 외부에서 입력되는 어드레스 입력신호(2,20)에 의해 선택된 메모리 셀 어레이(18)의 셀 데이타를 센싱할 수 있을 정도의 구간만큼 센스 증폭기(24)를 인에이블된다. 그리고, 데이타를 센싱하는 구간 이후에는 상기 센싱 증폭기(24)를 디스에이블시킨다. 상기 센스 증폭기(24)가 인에이블되는 구간이 너무 크면 메모리 소자의 전력소모는 증가되며, 인에이블되는 구간이 너무 짧으면, 상기 외부에서 입력되는 어드레스 입력신호(2,20)에 의해 선택된 메모리 셀의 데이타가 센싱되지 않는 경우가 발생하게 되므로 상기 센스 증폭기(24)에서의 센싱 속도가 상기 ATD 회로에서 만들어지는 콘트롤 신호의 펄스 폭이 일치되어야만 한다.
그러나, 종래의 상기 ATD 회로부(12)에서는 콘트롤 신호 펄스 폭의 조정을 레지스터 , 케퍼시터 및 인버터회로로 상기 콘트롤 신호가 딜레이되므로 인해 상기 ATD 회로의 콘트롤 신호의 펄스 폭은 전원전압에 따라 변화하게 된다. 또한, 상기 센스 증폭기(24)의 센싱 속도변화는 메모리소자의 셀 전류에 의해 결정된다. 즉, 외부에서 인가되는 특정 전원전압에서 ATD 회로부(12)의 펄스폭과 센스 증폭기(24)의 센싱 속도를 일치시키더라도 전원전압이 달라지면 서로 어긋나게 된다. 특히, 반도체 메모리 소자의 고 집적화와 디자인 룰의 미세화가 진행되면서 셀 사이즈 셀 전류가 작아지며, 저 전원전압에서의 상기 센스 증폭기(24)의 센싱 속도는 심각하게 느려지므로 종래의 상기 ATD 회로부에서 만들어 지는 콘트롤 신호에 의한 센스 증폭기(24)의 인에이블 및 디세이블 구간은 선택된 셀의 데이타를 센싱하기에는 충분하지가 않는 문제점이 있다.
제 4도는 외부전원전압의 변화에 따른 종래의 펄스증폭부의 동작 타이밍을 도시하고 있다. 상기 펄스증폭회로(10)는 제 2도에서 보는 바와같이 저항, 케퍼시터 및 CMOS 인버터 회로로 구성되어 외부에서 인가되는 전원전압의 변화에 따라 제 4도의 펄스 지연 폭을 갖는다. 이때, 상기 외부에서 인가되는 전원전압이 3가지( Vcc1, Vcc2, Vcc3 )경우가 Vcc1 Vcc2 Vcc3 일 때 상기 외부에서 인가되는 전원전압의 변화에 따라 상기 센스 증폭기(24)의 컨트롤 신호인 SACS의 펄스폭의 변화는 10ns~40n s의 변화 폭을 가진다. 이때, 상기 Vcc1 ~ Vcc3의 전압 차이는 2~3V정도이다. 제 4도에서 SACS1,SACS2,SACS3 신호는 상기 외부에서 인가되는 전원전압에 따른 센스 증폭기(24)의 콘트롤 신호 펄스 폭의 그림이다. 제 4도의 상기 SACS1에서처럼 외부에서 인가되는 전원전압(Vcc)이 저 전압인 경우에 센스 증폭기 콘트롤 신호의 신호 펄스폭은 메모리 셀어레이의 감소된 셀 전류에 의한 상기 센스 증폭기(24)에서 센싱할 수 있는 충분히 증가한 SACS1 펄스폭이될 수 없는 문제점이 있다.
여기서 상기 SPi는 쇼트펄스신호이며, SMO는 서메이터출력신호, Ai는 어드레스 입력신호, SACS는 센스 증폭기제어신호, SALS는 센스 증폭기(24)출력래치신호, DBC는 지연수단제어신호, PLD전원레벨감지신호를 가르킨다.
따라서, 본 발명의 목적은 외부에서 인가되는 전원전압(Vcc)이 저 전압인 경우에 메모리 셀어레이의 감소된 셀 전류에서도 센스 증폭기가 상기 메모리 셀어레이의 데이타를 센싱할 수 있도록 하기 위해 SACS, SALS의 펄스폭을 외부에서 인가되는 상기 전원전압에 따라 조절되는 회로를 제공함에 있다.
본 발명의 다른 목적은 외부에서 인가되는 전원전압의 레벨을 감지하여 이에 맞는 펄스지연폭을 각각의 전원전압에 맞도록 분리시켜 선택되도록 하는 회로를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르며, 어드레스 버퍼의 출력신호에 대한 천이를 검출하여 쇼트펄스를 발생시키는 쇼트펄스발생기와, 상기 쇼트펄스를 수신 합성하여 서메이트 신호를 발생하는 서메이터와, 외부에서 인가되는 전원전압의 변동을 감지하기 위해 분압저항들에 의해 설정된 두 전원전압 노드들의 전압차이를 감지하는 전류미러 및 그 출력단에 연결된 인버터를 가지며, 상기 반도체 메모리 장치를 동작시키기 위해 인가되는 칩 인에이블 신호에 응답하여 다수의 전원레벨감지신호가 각기 출력되는 다수의 전원레벨감지기를 포함하는 외부인가 전원전압감지회로와, 상기 전원레벨감지신호 및 서메이트 신호가 난드게이트와 전달 트랜지스터와 래치회로에 의해 조합되어 다수의 지연수단의 패쓰를 제어하는 신호인 다수의 지연수단제어신호를 출력하는 지연수단제어부를 포함하며 인버터와 저항성소자와 케퍼시턴스에 의해 상기 서메이트신호가 지연되는 다수의 지연수단을 포함하며, 상기 지연수단제어신호에 의해 제어는 다수개의 엔형, 피형 트랜지스터 및 인버터 및 난드게이트를 가지고 상기 다수의 지연수단에 의한 지연된 서메이트신호의 통로가 되는 패쓰부를 포함하며, 상기 다수의 지연수단제어신호를 수신하고 상기 다수의 지연수단중 가장 긴 지연수단의 제어신호의 상기 패쓰를 조합하여 상기 센스 증폭기의 제어신호로 생성시키는 스위칭부를 포함하며, 상기 전원레벨감지신호를 수신하는 난드게이트와 상기 난드게이트의 출력신호를 반전시키는 인버터를 포함하여 상기 센스 증폭기의 제어신호를 생성시키는 펄스증폭회로를 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의하여야 한다.
제 5도는 본 발명에 따른 ATD 회로가 포함된 반도체 메모리 장치의 씨스템 블럭도를 도시한다. 본 발명에 따른 반도체 메모리 장치내의 ATD 회로는 어드레스 (4,22)의 출력신호에 대한 천이를 검출하여 쇼트펄스를 발생시키는 쇼트펄스발생기(6)와, 상기 쇼트펄스를 수신 합성하여 서메이트 신호를 발생하는 서메이터(8), 외부에서 인가되는 전원전압의 변동을 감지하기 위한 외부인가 전원전압감지회로(11)와, 상기 외부인가 전원전압감지회로(11)의 출력신호와 서메이터 출력 신호가 수신되어 센스 증폭기(24)의 제어신호인 SACS,SALS를 생성시키는 개선된 펄스증폭회로(10)로 구성된다.
제 6도 (6a) 및 (6b)는 제 5도의 시스템 블럭도 중 상기 개선된 펄스증폭회로(10)를 도시한 것이다. 제 6도 (6a)는 상기 개선된 펄스증폭회로(10)의 지연수단제어부를 도시하고 있다. 즉, 전원레벨감지신호 및 서메이트신호(SMO)가 다수개의 난드게이트(31,32,33)와 전달트랜지스터(34,35,36,37,38,39)들 과 인버터(41,42,43,44,45,46)들로 구성된 래치회로에 의해 조합되어 제1,2,3 지연수단의 패쓰를 제어하는 신호인 제 1,2,3 지연수단제어신호(DCB1, DCB2, DCB3)를 출력한다. 제6도 (6b)는 상기 펄스증폭회로(10)의 코아부구성을 도시하고 있다. 즉, 인버터(47,51)와 저항성 소자(48,50)와 케퍼시턴스(49)에 의해 상기 서메이트신호가 지연되는 제 1,2,3 지연수단(100,101,102)과 상기 제 6도 (6a)의 지연수단제어부의 지연수단제어신호에 의해 제어되는 다수개의 엔형, 피형트랜지스터(M1-M18) 및 인버터(58,62,64) 및 난드게이트(57,60,61)를 가지고 상기 제 1,2,3지연수단(100,101,102)의해 지연된 서메이트신호의 통로가 되는 패쓰부(200)와, 상기 제1,2,3지연수단제어신호를 조합시키는 노아게이트(65)와 상기 노아게이트(65)의 출력신호를 반전시키는 인버터(66)와 난드게이트(56)의 출력단과 연결되는 인버터(67)와 게이트는 상기 인버터(67)의 출력단과 연결되고 드레인은 상기 인버터(66)의 출력단과 연결되는 피형모오스트랜지스터(M19)와 게이트는 노아게이트(65)의 출력단과 연결되고 소오스는 상기 트랜지스터(M19)의 드레인과 상기 인버터(67)의 출력단과 공통 연결되고 드레인은 상기 트랜지스터(M19)의 소오스와 연결되는 엔형모오스트랜지스터(M20)로 구성된 스위칭부(300)를 가진다.
제 7도는 본 발명에 따른 외부인가 전원전압감지 회로를 도시한다. 전원전압의 변동을 감지하기 위해, 분압저항들에 의해 설정된 두 전원전압 노드들의 전압차이를 감지하는 전류미러 및 그 출력단에 연결된 인버터를 가지며, 상기 반도체 메모리 장치를 동작시키기 위해 인가되는 칩 인에이블 신호 (68)에 응답하여 다수의 전원레벨감지신호를 각기 출력하는 다수의 전원레벨감지기(201,202,203)로 구성된다. 제 8도는 외부전원전압변화에 따른 본 발명의 외부인가 전원전압감지회로의 동작 타이밍도를 도시한다. 즉, 외부에서 인가되는 전원전압의 레벨을 감지하여 각각의 전원전압의 레벨에 따라 서로 다른 결과를 출력하는 전원전압 감지회로를 나타내며 이것의 출력 파형을 제 8도에 나타내었다. 일례를 들어 설명하면 외부에서 인가되는 전압의 감지 레벨을 3단계로( VCC1 VCC2 VCC3)정하면 각각의 전원전압의 레벨에 따라 서로 다른 3가지의 결과를 출력한다. 외부에서 인가되는 전원전압의 레벨이(VCC VCC1)이면 PLD회로의 출력인 PLD1신호는 로우로 출력된다. 외부에서 인가되는 전원전압의 레벨이(Vcc1 VccVcc2)이면 PLD회로의 출력인 PLD1 신호는 하이, PLD2 신호는 로우로 출력된다. 외부에서 인가되는 전원전압의 레벨이 (VCC2 VCC VCC3)이면 PLD회로의 출력인 PLD1, PLD2 신호는 하이, PLD3신호는 로우로 출력된다. 외부에서 인가되는 전원전압의 레벨이 (VCC3 VCC)이면 PLD회로의 출력인 PLD1, PLD2, PLD3 모두 하이로 출력된다. 제 9도를 참조하여 제 6도의 동작 설명을 후술한다. 상기 제 1지연수단은 외부에서 인가는 전원전압의 레벨이(VCC3 VCC)일 때의 지연으로 노말 A ns라 하면 제 2지연수단은 외부에서 인가되는 전원전압의 레벨이 (VCC2 VCC VCC3)일때의 지연으로 A ns + 50ns가 되고, 제 3지연수단은 외부에서 인가되는 전원전압의 레벨이 ( Vcc1 Vcc Vcc2)일때의 지연으로 노말 A ns + 50ns + 100ns로 세팅되었다.
또 제 1전원레벨감지신호는 제 6도의 또 다른 입력으로 펄스증폭회로의 출력인 SASC을 직접 제어한다. 즉, 상기 제 1전원레벨감지신호가 로우이면, 상기 센스 증폭기의 콘트롤신호인 상기 SACS와 SALS의 출력을 로우로 만들어 상기 센스 증폭기를 항상 인에이블 시킨다. 즉, DC로 동작한다. 부연설명하면, 외부에서 인가되는 전원전압이 VCC3 VCC 이면 PLD회로의 출력인 PLD1, PLD2, PLD3 모두 하이로 되어 상기 지연수단제어신호인 DBC1, DBC2, DBC3 중 DBC1은 하이, DBC2 / DBC3는 로우로 되어 상기 제 1지연수단에서 상기 SACS와 SALS로 출력된다. 외부에서 인가되는 전원전압 Vcc2 Vcc Vcc3이면 PLD회로의 출력인 PLD1, PLD2은 하이, PLD3는 로우로, 제 2지연수단제어신호인 DBC2은 하이, DBC1, DBC3는 로우로 되어 상기 제 2지연수단이 SACS와 SALS로 출력된다. 외부에서 인가되는 전원 전압이 Vcc1 Vcc Vcc2 이면 PLD외로의 출력이 PLD1은 하이, PLD2 / PLD3는 로우로, DBC3는 하이, DBC1, DBC2은 로우로 되어 상기 제 3지연수단이 SACS와 SALS로 출력된다.
또한 외부에서 인가되는 전원전압의 변화가 어떤 일정 구간에서 심하게 변화되어, PLD회로의 출력이 시간간격을 가지고 변화할때를 대비하여 제 6도의 블럭300을 첨가하여 상기 지연수단중 제일긴 지연수단의 제어신호인의 패쓰를 센스 증폭기의 제어신호인 상기 SACS와 SALS의 출력으로 한다.
따라서 본 발명의 펄스증폭회로를 사용하면, 기존의 방법에서 문제가 되었던, 외부에서 인가되는 저 전원전압에서 , 펄스증폭회로부터 만들어진 센스 증폭기의 신호인 SACS와 SALS의 펄스폭과 메모리 셀 어레이의 작은 셀 전류 변화를 상기 센스 증폭기가 감지할 수 있는 효과가 있다. 즉, 외부에서 인가되는 전원전압을 감지하여, 그 전원전압과 일치가 되는 메모리 셀 어레이의 셀 전류의 센싱 속도와 연계하여 상기 지연수단의 지연시간을 조정함으로써 정확한 데이타를 센스 증폭기가 센싱할 수 있는 효과가 있다.
또한, 저 전원전압에서 고 전원전압에 이르기까지 모든 전원전압 동작 범위를 포괄하여 센스 증폭기가 옳은 데이타를 출력할 수 있는 효과가 있다.
Claims (10)
- 어드레스 입력신호를 증폭하는 어드레스 버퍼와, 다수개의 워드라인과 비트라인중 하나의 워드라인과 비트라인을 선택하기 위한 로우디코더 및 컬럼디코더와, 메모리 셀 어레이의 셀을 센싱하는 센스 증폭기를 가지는 반도체 메모리 장치에 적용가능한 어드레스 천이검출 회로에 있어서: 상기 어드레스 버퍼의 출력신호에 대한 천이를 검출하여 쇼트펄스를 발생시키는 쇼트펄스 발생기와; 상기 쇼트펄스를 수신합성하여 서메이트 신호를 발생하는 서메이터와; 전원전압의 변동을감지하기 위해, 분압저항들에 의해 설정된 두 전원전압 노드들의 전압차이를 감지하는 전류미러 및 그 출력단에 연결된 인버터를 가지며, 상기 반도체 메모리 장치를 동작시키기 위해 인가되는 칩 인에이블 신호에 응답하여 다수의 전원레벨감지신호를 각기 출력하는 다수의 전원레벨감지기를 포함하는 외부인가 전원전압감지와; 상기 다수의 전원레벨감지신호 및 서메이트신호가 난드게이트와 전달트랜지스터와 래치회로에 의해 조합되어 다수의 지연수단의 패쓰를 제어하는 신호인 다수의 지연수단제어신호를 출력하는 지연수단제어부와, 인버터와 저항성 소자와 케퍼시턴스에 의해 상기 서메이트신호가 지연되는 다수의 지연수단과, 상기 지연수단제어신호에 의해 제어되는 다수개의 엔형, 피형트랜지스터 및 인버터 및 난드게이트를 가지고 상기 다수의 지연수단에 의한 지연된 서메이트신호의 통로가 되는 패쓰부와, 상기 지연수단제어신호를 수신하고 상기 지연수단중 가장 긴 지연수단의 제어신호의 상기 패쓰를 조합하여 상기 센스 증폭기의 제어신호로 생성시키는 스위칭부와, 상기 전원레벨감지신호를 수신하는 난드게이트와 상기 난드게이트의 출력신호를 반전시키는 인버터를 포함하는 펄스증폭부를 가지는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 천이 검출회로.
- 제 1항에 있어서, 다수의 지연수단은 제 1,2,3, 지연수단으로 이루어짐을 특징으로 하는 반도체 메모리 장치의 어드레스 천이 검출회로.
- 제 2항에 있어서; 상기 2지연수단은 한측에는 상기 서메이트신호가 수신되고 타측에는 상기 제 1지연수단을 통해 지연된 상기 서메이트신호가 수신되는 제1 난드게이트의 출력단에 접속된 제 1인버터의 출력단에 연결된 것을 특징으로하는 반도체 메모리 장치의 어드레스 천이 검출회로.
- 제 2항에 있어서; 상기 제 3지연수단은 한측에는 상기 제 1인버터의 출력단과 연결되고 타측에는 상기 제 2지연수단과 연결되는 제 2난드게이트의 출력단에 접속된 제 2 인버터의 출력단에 연결된 것을 특징으로 하는 반도체 메모리 장치의 어드레스 천이 검출회로.
- 제 2항에 있어서; 상기 제1,2,3지연수단은 접지전압과 연결된 케퍼시턴스의 좌우에 대칭적으로 각각 인버터와 저항성소자로 구성된 것을 특징으로 하는 반도체 메모리 장치의 어드레스 천이 검출회로.
- 제 1항에 있어서; 상기 스위칭수단은 상기 다수의 지연수단제어신호를 조합시키는 노아게이트와 상기 노아게이트의 출력신호를 반전시키는 제 3인버터와 상기 제 3난드게이트의 출력단과 연결되는 제 4인버터와 게이트는 상기 제 3인버터의 출력단과 연결되고 드레인은 상기 제 4인버터의 출력단과 연결되는 제19피형모오스트랜지스터와 게이트는 상기 노아게이트의 출력단과 연결되고 소오스는 상기 제 19트랜지스터의 드레인과 상기 제 4인버터의 출력단과 공통 연결되고 드레인은 상기 제 19트랜지스터의 소오스와 연결되는 제20엔형모오스트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 어드레스 천이 검출회로.
- 제 1항에 있어서; 상기 패쓰부는 상기 제 1 난드게이트의 출력단과 연결되는 제 1인버터수단과 제 2난드게이트의 출력단과 연결되는 제 2 인버터수단과 제3난드게이트의 출력단과 연결되는 제3인버터수단과 상기 제 1,2지연수단제어신호를 수신하는 제4난드게이트와 상기 제 4난드게이트의 출력단과 연결된 제 5인버터와 게이트는 상기 제 5인버터의 출력단과 연결되고 드레인은 상기 제1인버터수단의 출력단과 연결되는 제 13피형모오스트랜지스터와 게이트는 상기 제 4 난드게이트의 출력단과 연결되고 소오스는 상기 제 1인버터수단의 출력단과 상기 제 13 트랜지스터의 드레인과 공통연결되고 드레인은 상기 제 13 트랜지스터의 소오스와 연결되는 제 14엔형모오스트랜지스터와 상기 제 2,1지연수단제어신호를 수신하는 제 6 난드게이트와 상기 제 6 난드게이트의 출력단과 연결된 제 6인버터와 게이트는 상기 제 6인버터의 출력단과 연결되고 드레인은 상기 제 14 트랜지스터의 드레인과 연결되는 제 17피형모오스트랜지스터와 게이트는 상기 제6 난드게이트의 출력단과 연결되고 소오스는 상기 제 14 트랜지스터의 드레인과 제13 트랜지스터의 소오스에 공통연결되고 드레인은 상기 제 17 트랜지스터의 소오스와 상기 제 3인버터수단의 출력단과 공통연결되는 제 18엔형모오스트랜지스터와 상기 제2,3 지연수단제어신호가 수신되는 제 5 난드게이트와 상기 제 5 난드게이트의 출력단과 연결되는 제 7인버터와 드레인은 상기 제 2인버터수단의 출력단과 연결되고 게이트는 상기 제7인버터의 출력단과 연결되는 제15피형모오스트랜지스터와 드레인은 상기 제 15 트랜지스터의 소오스와 연결되고 소오스는 상기 제 2 인버터수단의 출력단과 상기 제 15 트랜지스터의 드레인과 공통연결되고 게이트는 상기 제 5 난드게이트의 출력단과 연결되는 제 16엔형모오스트랜지스터를 가지는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 천이 검출회로.
- 제 6항에 있어서; 상기 제 1 인버터수단은 상기 제 1 난드게이트의 출력신호가 게이트에 인가되고 소오스는 전원전압과 연결되는 제1피형모오스트랜지스터와 소오스는 상기 제 1피형모오스트랜지스터의 드레인과 연결되고 게이트는 상기 제 1지연수단제어신호가 수신되는 제2피형모오스트랜지스터와 소오스는 상기 제2피형모오스트랜지스터의 드레인과 연결되고 게이트는 상기 제1지연 수단제어신호가 수신되는 제3엔형모오스트랜지스터와, 소오스는 상기 제 3엔형모오스트랜지스터의 드레인과 연결되고 게이트는 상기 제 1피형모오스트랜지스터의 게이트와 상기 제 1 난드게이트의 출력단과 공통 연결되고 드레인은 접지전압과 연결된 제 4엔형모오스트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 어드레스 천이 검출회로.
- 제 6항에 있어서; 상기 제 2인버터수단은 상기 제 2 난드게이트의 출력신호가 게이트에 인가되고 소오스는 전원전압과 연결되는 제 5피형모오스트랜지스터와 소오스는 상기 제 5피형모오스트랜지스터의 드레인과 연결되고 게이트는 상기 제2지연수단제어신호가 수신되는 제 6피형모오스트랜지스터와 소오스는 상기 제 6피형모오스트랜지스터의 드레인과 연결되고 게이트는 상기 제 2지연수단제어신호가 수신되는 제 7엔형모오스트랜지스터와, 소오스는 상기 제 7엔형모오스트랜지스터의 드레인과 연결되고 게이트는 상기 제 5피형모오스트랜지스터의 게이트와 상기 제 2 난드게이트의 출력단과 공통 연결되고 드레인은 접지전압과 연결된 제 8엔형모오스트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 어드레스 천이 검출회로.
- 제 6항에 있어서; 상기 제 3인버터수단은 상기 제 3 난드게이트의 출력신호가 게이트에 인가되고 소오스는 전원전압과 연결되는 제9피형모오스트랜지스터와 소오스는 상기 제 9피형모오스트랜지스터의 드레인과 연결되는 게이트는 상기 제 3지연수단제어신호가 수신되는 제 10피형모오스트랜지스터와 소오스는 상기 제 10피형모오스트랜지스터의 드레인과 연결되고 게이트는 상기 제 3 지연수단제어신호가 수신되는 제 11엔형모오스트랜지스터와, 소오스는 상기 제11엔형모오스트랜지스터의 드레인과 연결되고 게이트는 상기 제9피형모오스트랜지스터의 게이트와 상기 제 3난드게이트의 출력단과 공통연결되고 드레인은 접지전압과 연결된 제 12엔형모오스트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 어드레스 천이 검출회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013566A KR0146535B1 (ko) | 1995-05-27 | 1995-05-27 | 어드레스 천이 검출회로를 내장한 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013566A KR0146535B1 (ko) | 1995-05-27 | 1995-05-27 | 어드레스 천이 검출회로를 내장한 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960042371A KR960042371A (ko) | 1996-12-21 |
| KR0146535B1 true KR0146535B1 (ko) | 1998-09-15 |
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ID=19415653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950013566A KR0146535B1 (ko) | 1995-05-27 | 1995-05-27 | 어드레스 천이 검출회로를 내장한 반도체 메모리 장치 |
Country Status (1)
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100271625B1 (ko) * | 1997-04-25 | 2000-12-01 | 김영환 | 어드레스 천이 합성회로 |
-
1995
- 1995-05-27 KR KR1019950013566A patent/KR0146535B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960042371A (ko) | 1996-12-21 |
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