DE102006015114B4

DE102006015114B4 - Integrierter Halbleiterspeicher mit Erzeugung von Daten und Verfahren zum Betreiben eines Halbleiterspeichers

Info

Publication number: DE102006015114B4
Application number: DE102006015114A
Authority: DE
Inventors: Thomas 81379 Hein
Original assignee: Qimonda AG; Qimonda AG iL
Current assignee: Polaris Innovations Ltd
Priority date: 2006-03-31
Filing date: 2006-03-31
Publication date: 2011-06-30
Anticipated expiration: 2026-04-01
Also published as: DE102006015114A1; US7835197B2; US20070247989A1

Abstract

Integrierter Halbleiterspeicher mit Erzeugung von Daten – mit einem Taktanschluss (C100) zum Anlegen eines Taktsignals (CLK), – mit einem Speicherzellenfeld (10) mit Speicherzellen (SZ) zur Speicherung von Daten (DQ0, ..., DQ7) eines ersten Datensatzes (DS1), die jeweils einen ersten oder zweiten Datenwert (DW1, DW2) aufweisen, – mit einer Datenerzeugerschaltung (60) mit einem ersten Eingangsanschluss (E60a) zum Anlegen der Daten (DQ0, ..., DQ7) des ersten Datensatzes (DS1), mit einem ersten Ausgangsanschluss (A60a) zur Ausgabe von Daten (DQ0', ..., DQ7') eines zweiten Datensatzes (DS2), die jeweils einen ersten oder zweiten Datenwert (DW1, DW2) aufweisen, und mit einem zweiten Ausgangsanschluss (A60b) zur Erzeugung eines ersten Steuersignals (DBI1) mit einem ersten oder zweiten Zustand, – bei dem die Datenerzeugerschaltung (60) eine Auswerteeinheit (600) aufweist, der eingangsseitig der erste Datensatz (DS1), der zweite Datensatz (DS2) und ein zweites Steuersignal (DBI2) mit einem ersten oder zweiten Zustand zugeführt werden, wobei das zweite...

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit einer Erzeugung von Daten sowie ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers, bei dem Daten erzeugt und an einem Datenanschluss des integrierten Halbleiterspeichers ausgegeben werden.
Bei einem integrierten Halbleiterspeicher, beispielsweise einen DRAM(Dynamic Random Access Memory)-Halbleiterspeicher sind Daten mit einem Datenwert ”0” oder einem Datenwert ”1” in Speicherzellen eines Speicherzellenfeldes abgespeichert. Bei einem Lesezugriff auf den integrierten Halbleiterspeicher wird im Allgemeinen ein Datensatz, der mehrere solcher Daten umfasst, aus dem Speicherzellenfeld ausgelesen und die Daten an einem oder mehreren Datenanschlüssen des integrierten Halbleiterspeichers ausgegeben. Bei einer Organisationsform des integrierten Halbleiterspeichers x8 werden beispielsweise an acht Datenausgängen acht Daten gleichzeitig ausgegeben.
Bei aufeinander folgenden Lesezugriffen muss der Zustand einer Datenleitung von einem Takt zum nächsten Takt geändert werden, wenn sich die Datenwerte auf der betreffenden Datenleitung geändert haben. Dazu muss eine mit einem Datenanschluss verbundene Datenleitungen umgeladen werden. Derartige Umladevorgänge erzeugen einen dynamischen Stromverbrauch und Rauschen. Das Rauschen wird hervorgerufen durch ISI(Intersymbol Interferenz)-Effekte und SSO(Simultaneous Switch Noise)-Effekte. ISI-Effekte treten auf, wenn sich die Zustände zweier Daten auf einer gemeinsamen Datenleitung gegenseitig beeinflussen. SSO-Effekte treten vor allem auf Grund von Umladevorgängen auf den Datenleitungen auf. Dabei beeinflussen sich benachbart liegende Datenleitungen gegenseitig.
Um die Umladevorgänge auf den Datenleitungen sowie die gegenseitige Beeinflussung der Datenleitungen bei Umladevorgängen zu reduzieren, erfolgt derzeit die Datenübertragung aus dem Speicherzellenfeld mit den Datenwerten, die auch in den Speicherzellen abgespeichert sind, oder mit dazu invertierten Daten. Dabei wird geprüft, wie viele Datenleitungen beim Auslesen eines Datensatzes im Vergleich zu dem eine Taktperiode zuvor ausgelesenen Datensatz umgeladen werden müssen. Wenn mehr als die Hälfte aller Datenleitungen von einem Takt zum nächsten Takt umgeladen werden müssen, so werden die Daten aus dem Speicherzellenfeld invertiert übertragen. Dazu wird neben den Datenleitungen eine Steuerleitung vorgesehen, auf der ein Steuersignal übertragen wird, das anzeigt, ob die an den Datenanschlüssen erzeugten Daten im invertierten oder nicht invertierten Zustand vorliegen. Auf diese Weise reduziert sich die Schaltaktivität bei einer Organisationsform x8 auf höchstens 4 Bit. Ein Datenempfänger wertet das Steuersignal, das an einem Ausgangsanschluss des integrierten Halbleiterspeichers ausgegeben wird, aus und führt in Abhängigkeit von dieser Auswertung eventuell eine erneute Rückinvertierung der empfangenen Daten aus.
1 zeigt ein Signalzustandsdiagramm mit einem Taktsignal CLK, einem dazu invertierten Taktsignal bCLK, Steuersignalen KS und Datensätzen DS, die beim Auslesen von Speicherzellen an Datenanschlüssen des integrierten Halbleiterspeichers auftreten. Dabei werden die Daten der Datensätze DS mit den Datenwerten ausgegeben, die in den auszulesenden Speicherzellen gespeichert sind. Es findet also keine Dateninvertierung statt. Infolge eines Lesekommandos RD werden mehrere Datensätze DS mit den Datenwerten FF, 00, 00, EF, FF, 00, 02 und FF nacheinander ausgelesen. In der vierten Signalzeile ist die Anzahl von Datenbits angegeben, deren Zustände sich beim Auslesen der Datensätze an den Datenanschlüssen von einer Taktperiode zur nächsten Taktperiode ändern. Wenn die auszulesenden Datensätze acht Daten umfassen, kann es im ungünstigsten Fall vorkommen, dass bis zu acht Datenleitungen umgeladen werden müssen. Dies ist in 1 beispielsweise bei der Übertragung des Datensatzes mit den Datenwerten FF und der nachfolgenden Übertragung des Datensatzes 00 der Fall.
2 zeigt das Signalzustandsdiagramm eines integrierten Halbleiterspeichers mit einer Datenübertragung, bei dem die Datenwerte von aufeinander folgenden Datensätzen in Abhängigkeit von einem Zustand eines Steuersignals DBI invertiert (DBI = 1) oder nicht invertiert (DBI = 0) werden. Während sich beispielsweise bei der aufeinander folgenden Übertragung der Datensätze mit den Datenwerten FF und 00 gemäß 1 acht Datenbits geändert haben, wird bei einer Invertierung der Datenwerte 00 in die Datenwerte FF gemäß 2 kein Umladevorgang mehr. Die Anzahl der sich ändernden Datenbits bei einer aufeinander folgenden Übertragung von Datensätzen ist daher in 2 im Vergleich zu 1 deutlich reduziert.
3 zeigt ein Signalflussdiagramm eines Verfahrens zur Datenerzeugung, bei dem Datenwerte von Daten unter bestimmten Bedingungen an Datenanschlüssen invertiert ausgegeben werden. Zum Auslesen eines Datensatzes wird zunächst ein Lesekommando an einen Steueranschluss des integrierten Halbleiterspeichers angelegt. Datenanschlüsse D des integrierten Halbleiterspeichers sowie ein Ausgangsanschluss A des integrierten Halbleiterspeichers befinden sich zunächst auf einem hohen Potentialzustand ”1”. Infolge des Lesekommandos wird anschließend ein Datensatz DS1 aus dem Speicherzellenfeld des integrierten Halbleiterspeichers ausgelesen. Die Datenwerte der Daten des Datensatzes DS1 werden mit den Datenwerten der Daten eines Datensatzes DS2 verglichen, der einen Taktzyklus zuvor an den Datenausgangsanschlüssen des integrierten Halbleiterspeichers ausgegeben worden ist.
Wenn sich mehr als die Hälfte der Daten des Datensatzes DS1, im Falle einer Organisationsform x8 vier Datenwerte, von den Datenwerten der Daten des Datensatzes DS2 unterscheiden, wird das Steuersignal DBI mit dem Zustand ”1” erzeugt. Wenn sich weniger als die Hälfte der Datenwerte geändert haben, wird das Steuersignal DBI mit einem Zustand ”0” erzeugt. Im ersten Fall werden die Datenwerte der Daten des Datensatzes DS1 invertiert an den Datenanschlüssen des integrierten Halbleiterspeichers ausgegeben. Im zweiten Fall, wenn das Steuersignal DBI den Zustand ”0” aufweist, werden die Datenwerte der Daten des Datensatzes DS1 nicht invertiert übertragen bzw. mit den Datenwerten übertragen, mit denen sie im Speicherzellenfeld abgespeichert worden sind. Wenn weitere Datensätze ausgelesen werden sollen, werden erneut die zuvor ausgelesen Datenwerte mit den aktuell auszulesenden Datenwerten verglichen.
4 zeigt eine Schaltungsanordnung einer Datenerzeugerschaltung 70 zur Erzeugung eines Datensatzes DS2, der eingangsseitig aus dem Speicherzellenfeld des integrierten Halbleiterspeichers der Datensatz DS1 zugeführt wird. Die Datenerzeugerschaltung 70 weist eine Speicherschaltung 71 auf, die von einem Taktsignal CLK angesteuert wird. Ein Ausgangsanschluss A70 der Datenerzeugerschaltung 70, an dem der Datensatz DS2 erzeugt wird, ist auf den Eingang der Speicherschaltung 71 rückgekoppelt. Die Speicherschaltung 71 ist beispielsweise als eine Flip-Flop-Schaltung ausgebildet. Sie ist ausgangsseitig mit einer Vergleicherschaltung 72 verbunden. Der Vergleicherschaltung 72 wird der Datensatz DS1 zu einer Taktperiode des Taktsignals CLK aus dem Speicherzellenfeld zugeführt. Des Weiteren wird der eine Taktperiode zuvor ausgelesene und in der Speicherschaltung 71 zwischengespeicherte Datensatz DS2 ebenfalls der Vergleicherschaltung 72 zugeführt. Die Vergleicherschaltung 72 ist beispielsweise als eine XOR-Schaltung ausgebildet. Sie vergleicht somit die einzelnen Datenwerte der Daten des Datensatzes DS1 mit den Datenwerten der Daten des Datensatzes DS2.
Anschließend werden in einer Additionsschaltung 73, diejenigen von der XOR-Schaltung 72 erzeugten Zustände eines Ausgangssignals VA aufsummiert, die unterschiedliche Datenwerte der Datensätze DS1 und DS2 kennzeichnen. In einer nachgeschalteten Auswerteschaltung 74 wird überprüft, ob sich mehr als die Hälfte der ausgelesenen Datenwerte der Daten des Datensatzes DS1 von den Datenwerten der Daten des Datensatzes DS2 unterscheiden.
5 zeigt das Beispiel einer Datenerzeugerschaltung bei einem Halbleiterspeicher der Organisationsform x8, bei der mittels der Auswerteschaltung 74 überprüft wird, ob sich mehr als vier Datenwerte der Daten des Datensatzes DS1 von den Datenwerten der Daten des Datensatzes DS2 unterscheiden. Wenn sich mehr als die Hälfte der Datenwerte unterscheiden, erzeugt die Auswerteschaltung das Steuersignal DBI mit einem Zustand ”1”, der einer Vergleicherschaltung 75 zugeführt wird. In diesem Fall werden von der Vergleicherschaltung 75, die beispielsweise als eine XOR-Schaltung ausgebildet ist, die Datenwerte der Daten des Datensatzes DS1 invertiert und als Datensatz DS2 an den Ausgangsanschluss A70 weitergeleitet. Wenn sich weniger als die Hälfte der Datenwerte der beiden Datensätze DS1 und DS2 unterscheiden, erzeugt die Auswerteschaltung 74 das Steuersignal DBI mit dem Zustand ”0”, sodass die XOR-Schaltung 75 die Datenwerte der Daten des Datensatzes DS1 nicht invertiert an den Ausgangsanschluss A70 überträgt.
5 verdeutlicht das Prinzip der Dateninversion an einem Beispiel. In Tabelle 1 der 5 sind die Datenwerte von Daten DQ0 ..., DQ7 von acht aufeinander folgenden Datensätzen DS0 ..., DS7 angegeben, die aus dem Speicherzellenfeld eines integrierten Halbleiterspeichers ausgelesen werden. In Tabelle 3 ist angegeben, welche Datenwerte an den Datenanschlüssen D0, ..., D7 des integrierten Halbleiterspeichers tatsächlich erzeugt werden. Tabelle 2 gibt an, ob sich die Datenwerte eines auszulesenden Datensatzes DS von den an den Datenanschlüssen eine Taktperiode zuvor erzeugten Datenwerten unterscheiden.
Vor dem Auslesen eines ersten Datensatzes DS0 befinden sich die Datenanschlüsse des integrierten Halbleiterspeichers sowie der Ausgangsanschluss zur Ausgabe des Steuersignals DBI auf einem hohen Signalpegel (Datenpegel ”1”). Beim Auslesen eines ersten Datensatzes DS0 werden aus dem Speicherzellenfeld Daten DQ0, ..., DQ7 mit den Datenwerten 1110000 ausgelesen. Die Datenwerte der einzelnen Daten DQ0, ..., DQ7 des Datensatzes DS0 werden mit den Datenpegeln verglichen, die an den Datenanschlüssen D0, ..., D7 eine Taktperiode zuvor erzeugt worden sind. Da die Datenwerte der Daten DQ0, ..., DQ3 mit den Datenpegeln an den Datenanschlüssen D0, ..., D3 übereinstimmen, sind in Tabelle 2 die Ausgangssignale VA0, ..., VA3 der Vergleicherschaltung 72 auf ”0” Da die Datenwerte der Daten DQ4, ..., DQ7 die Datenwerte 0000 aufweisen und an den Datenanschlüssen D4, ..., D7 die Datenpegel 1111 anliegen, die Datenwerte also voneinander verschieden sind, werden gemäß Tabelle 3 der 3 die Ausgangssignale VA4, ..., VA7 der Vergleicherschaltung 72 auf den Zustand ”1” gesetzt.
Zur Erzeugung der Daten DQ0, ..., DQ7 mit den Datenwerten 11110000 müssen somit vier Datenleitungen, die mit den Datenanschlüssen D4, D5, D6 und D7 verbunden sind, umgeladen werden. Da lediglich die Hälfte der bei einem Lesevorgang aktivierten Datenleitungen umgeladen werden müssen, wird das Steuersignal DBI von der Auswerteschaltung 74 mit dem Zustand ”0” erzeugt. Somit muss auch der Ausgangsanschluss des integrierten Halbleiterspeichers, an dem das Steuersignal DBI erzeugt wird, von dem anfänglichen Zustand ”1” auf den neuen Zustand ”0” umgeladen werden. Insgesamt müssen somit fünf Leitungen, vier Datenleitungen und eine Steuerleitung, umgeladen werden.
Bei dem bisherigen Verfahren zur Datenerzeugung, bei dem eine Invertierung dann erfolgt, wenn sich mehr als vier Datenwerte auf den Datenleitungen ändern, vermindert sich die Schaltaktivität für die reinen Datenbits auf 50%. Nicht berücksichtigt ist jedoch, dass das zusätzliche Steuersignal DBI ebenfalls umgeschaltet werden muss. Wie 5 zu entnehmen ist, treten daher im ungünstigsten Fall bis zu fünf Datenwechsel, vier Datenwechsel auf den Datenleitungen und ein Datenwechsel auf der Steuerleitung zur Übertragung des Steuersignals DBI, auf. Somit ergibt sich lediglich eine Reduktion der Umladeaktivität auf 37,5%.
Die Druckschrift US 4,667,337 betrifft eine Logikschaltung für einen integrierten Schaltkreis, durch die die Anzahl von Zustandsänderungen an synchron betriebenen parallelen Ausgangsanschlüssen reduziert wird.
Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher anzugeben, bei dem das Auftreten von Zustandswechseln auf einer Datenleitung beim Auslesen von aufeinander folgenden Datensätzen mittels einer Schaltung, die möglichst einfach und platzsparend ausgeführt ist, reduziert wird. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers anzugeben, bei dem das Auftreten von Zustandswechseln auf einer Datenleitung beim Auslesen von aufeinander folgenden Datensätzen reduziert ist, wobei das Verfahren mittels einer möglichst einfachen und platzsparenden Schaltung realisiert wird.
Die Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch einen integrierten Halbleiterspeicher mit einem Taktanschluss zum Anlegen eines Taktsignals, mit einem Speicherzellenfeld mit Speicherzellen zur Speicherung von Daten eines ersten Datensatzes, die jeweils einen ersten oder zweiten Datenwert aufweisen und mit einer Datenerzeugerschaltung mit einem ersten Eingangsanschluss zum Anlegen der Daten des ersten Datensatzes, mit einem ersten Ausgangsanschluss zur Ausgabe von Daten eines zweiten Datensatzes, die jeweils einen ersten oder zweiten Datenwert aufweisen, und mit einem zweiten Ausgangsanschluss zur Erzeugung eines ersten Steuersignals mit einem ersten oder zweiten Zustand. Die Datenerzeugerschaltung weist eine Auswerteeinheit auf, der eingangsseitig der erste Datensatz, der zweite Datensatz und ein zweites Steuersignal mit einem ersten oder zweiten Zustand zugeführt werden, wobei das zweite Steuersignal gegenüber dem ersten Steuersignal um eine Taktperiode des Taktsignals verzögert ist. Die Auswerteeinheit erzeugt das erste Steuersignal mit einem ersten Zustand, wenn sie feststellt, dass sich mindestens die Hälfte der Daten des ersten Datensatzes von den Daten der Daten des zweiten Datensatzes unterscheiden und das zweite Steuersignal einen ersten Zustand aufweist. Die Auswerteeinheit erzeugt das erste Steuersignal mit einem zweiten Zustand, wenn sie feststellt, dass sich weniger als die Hälfte der Datenwerte der Daten des ersten Datensatzes von den Datenwerten der Daten des zweiten Datensatzes unterscheiden. Die Datenerzeugerschaltung ist dabei derart ausgebildet, dass sie die Datenwerte der Daten des zweiten Datensatzes invertiert zu den Datenwerten der Daten des ersten Datensatzes erzeugt, wenn das erste Steuersignal den ersten Zustand aufweist. Des Weiteren ist die Datenerzeugerschaltung derart ausgebildet, dass sie die Datenwerte der Daten des zweiten Datensatzes übereinstimmend mit den Datenwerten der Daten des ersten Datensatzes erzeugt, wenn das erste Steuersignal den zweiten Zustand aufweist. Die Auswerteeinheit umfasst eine Vergleicherschaltung zur Erzeugung von Ausgangssignalen, der eingangsseitig der erste und zweite Datensatz zugeführt wird. Die Auswerteeinheit weist eine Entscheiderschaltung auf, der eingangsseitig die Ausgangssignale der Vergleicherschaltung der Auswerteeinheit und der Zustand des zweiten Steuersignals zugeführt wird. Die Entscheiderschaltung weist eine erste Stromerzeugungseinheit und eine zweite Stromerzeugungseinheit auf. Die Ausgangssignale der Vergleicherschaltung der Auswerteeinheit und das zweite Steuersignal werden der ersten Stromerzeugungseinheit eingangsseitig zugeführt. Die Ausgangssignale der Vergleicherschaltung der Auswerteeinheit und das zweite Steuersignal werden der zweiten Stromerzeugungseinheit jeweils invertiert zugeführt. Die erste Stromerzeugungseinheit ist derart ausgebildet, dass sie ausgangsseitig einen ersten Strom erzeugt, dessen Pegel abhängig von den jeweiligen Zuständen der Ausgangssignale der Vergleicherschaltung der Auswerteeinheit und abhängig von dem Zustand des zweiten Steuersignals ist. Die zweite Stromerzeugungseinheit ist derart ausgebildet, dass sie ausgangsseitig einen zweiten Strom erzeugt, dessen Pegel abhängig von den jeweiligen Zuständen der invertierten Ausgangssignale der Vergleicherschaltung der Auswerteeinheit und abhängig von dem Zustand des invertierten zweiten Steuersignals ist.
Gemäß einer Weiterbildung des integrierten Halbleiterspeichers weist die Datenerzeugerschaltung einen zweiten Eingangsanschluss zum Anlegen des zweiten Datensatzes auf, der mit dem ersten Ausgangsanschluss der Datenerzeugerschaltung zur Ausgabe des zweiten Datensatzes verbunden ist. Des Weiteren weist die Datenerzeugerschaltung einen dritten Eingangsanschluss zum Anlegen des ersten Steuersignals auf, der mit dem zweiten Ausgangsanschluss der Datenerzeugerschaltung zur Ausgabe des ersten Steuersignals verbunden ist.
Nach einem weiteren Merkmal des integrierten Halbleiterspeichers umfasst der integrierte Halbleiterspeicher eine erste Speicherschaltung zur Speicherung der Daten des zweiten Datensatzes, die mit dem zweiten Eingangsanschluss der Datenerzeugerschaltung verbunden ist. Des Weiteren weist der integrierte Halbleiterspeicher eine zweite Speicherschaltung zur Speicherung des Zustands des ersten Steuersignals auf, die mit dem dritten Eingangsanschluss der Datenerzeugerschaltung verbunden ist.
Bei einer Weiterbildung des integrierten Halbleiterspeichers ist die erste Speicherschaltung derart ausgebildet, dass sie ausgangsseitig die Daten des zweiten Datensatzes gegenüber den ihr eingangsseitig zugeführten Daten des zweiten Datensatzes um eine Taktperiode des Taktsignals verzögert erzeugt und der Auswerteschaltung eingangsseitig zuführt. Die zweite Speicherschaltung ist derart ausgebildet, dass sie ausgangsseitig den Zustand des zweiten Steuersignals gegenüber dem ihr eingangsseitig zugeführten Zustand des ersten Steuersignals um eine Taktperiode des Taktsignals verzögert erzeugt und das zweite Steuersignal der Auswerteschaltung eingangsseitig zuführt.
Bei einer anderen Ausführungsform des integrierten Halbleiterspeichers sind die erste und zweite Speicherschaltung jeweils als eine Flip-Flop-Schaltung ausgebildet.
Gemäß einem weiteren Merkmal des integrierten Halbleiterspeichers ist die Vergleicherschaltung der Auswerteeinheit eingangsseitig mit dem ersten Eingangsanschluss der Datenerzeugerschaltung und mit der ersten Speicherschaltung verbunden, wobei ihr der erste Datensatz von dem ersten Eingangsanschluss der Datenerzeugerschaltung und der um eine Taktperiode verzögerte zweite Datensatz von der ersten Speicherschaltung zugeführt wird. Die Vergleicherschaltung der Auswerteeinheit ist derart ausgebildet, dass sie jeweils einen Datenwert der Daten des ersten Datensatzes mit jeweils einem Datenwert der Daten des zweiten Datensatzes vergleicht und ausgangsseitig das jeweilige Ausgangssignal mit einem ersten Zustand erzeugt, wenn der jeweilige Datenwert der Daten des ersten Datensatzes mit dem jeweiligen Datenwert der Daten des zweiten Datensatzes übereinstimmt und ausgangsseitig das jeweilige Ausgangssignal mit einem zweiten Zustand erzeugt, wenn der jeweilige Datenwert der Daten des ersten Datensatzes von dem jeweiligen Datenwert der Daten des zweiten Datensatzes verschieden ist.
Die Vergleicherschaltung der Auswerteeinheit ist vorzugsweise als eine XOR-Schaltung ausgebildet.
Bei einer Weiterbildung des integrierten Halbleiterspeichers ist vorgesehen, dass die Entscheiderschaltung derart ausgebildet ist, dass sie ausgangsseitig das erste Steuersignal mit dem ersten Zustand erzeugt, wenn mindestens die Hälfte der Ausgangssignale der Vergleicherschaltung den ersten Zustand aufweisen und das zweite Steuersignal den ersten Zustand aufweist. Des Weiteren ist die Entscheiderschaltung derart ausgebildet, dass sie ausgangsseitig das erste Steuersignal mit dem zweiten Zustand erzeugt, wenn weniger als die Hälfte der Ausgangssignale der Vergleicherschaltung den zweiten Zustand aufweisen.
Gemäß einem weiteren Merkmal des integrierten Halbleiterspeichers weist die Datenerzeugerschaltung eine Vergleicherschaltung auf, die eingangsseitig mit dem ersten Eingangsanschluss der Datenerzeugerschaltung zum Empfang der Daten des ersten Datensatzes und mit der Entscheiderschaltung zum Empfang des ersten Steuersignals verbunden ist. Die Vergleicherschaltung ist derart ausgebildet, dass sie ausgangsseitig die Datenwerte der Daten des zweiten Datensatzes invertiert zu den Datenwerten der Daten des ersten Datensatzes erzeugt, wenn das erste Steuersignal den ersten Zustand aufweist. Die Vergleicherschaltung ist des Weiteren derart ausgebildet, dass sie ausgangsseitig die Datenwerte der Daten des zweiten Datensatzes übereinstimmend mit den Datenwerten der Daten des ersten Datensatzes erzeugt, wenn das erste Steuersignal den zweiten Zustand aufweist.
In einer bevorzugten Ausführungsform des integrierten Halbleiterspeichers ist die Vergleicherschaltung der Datenerzeugerschaltung als eine XOR-Schaltung ausgebildet.
Nach einer anderen Ausführungsform des integrierten Halbleiterspeichers enthält die Entscheiderschaltung eine Vergleicherschaltung zur Erzeugung des ersten Steuersignals, der eingangsseitig der erste Strom und der zweite Strom zugeführt werden. Die Vergleicherschaltung der Entscheiderschaltung ist derart ausgebildet, dass sie eine Stromstärke des ersten Stroms mit einer Stromstärke des zweiten Stroms vergleicht und abhängig von dem Vergleich das erste Steuersignal mit dem ersten oder zweiten Zustand erzeugt.
In einer anderen Ausführungsvariante des integrierten Halbleiterspeichers weist der integrierte Halbleiterspeicher mindestens einen Datenanschluss zum Ausgeben von Daten eines Datensatzes und einen Ausgangsanschluss zur Ausgabe eines Steuersignals auf. Der erste Ausgangsanschluss der Datenerzeugerschaltung ist mit dem Datenanschluss des integrierten Halbleiterspeichers verbunden. Der zweite Ausgangsanschluss der Datenerzeugerschaltung ist mit dem Ausgangsanschluss des integrierten Halbleiterspeichers verbunden.
Im Folgenden wird ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers angegeben. Dabei erfolgt zunächst das Auslesen eines ersten Datensatzes mit Daten, die jeweils einen ersten Datenwert oder einen zweiten Datenwert aufweisen, aus Speicherzellen eines Speicherzellenfeldes zu einer ersten Taktperiode eines Taktsignals. Ein zweiter Datensatz wird mit Daten, die jeweils einen ersten oder zweiten Datenwert aufweisen, aus einer ersten Speicherschaltung ausgelesen, wobei der zweite Datensatz eine Taktperiode vor der ersten Taktperiode in der erste Speicherschaltung gespeichert worden ist. Ein zweites Steuersignal, das einen ersten oder zweiten Zustand aufweist und abhängig von einem Zustand eines ersten Steuersignals ist, das eine Taktperiode vor der ersten Taktperiode des Taktsignals in der Speicherschaltung gespeichert worden ist, wird erzeugt. Die Datenwerte der Daten des ersten Datensatzes werden mit den Datenwerten der Daten des zweiten Datensatzes verglichen. Ausgangssignale einer Vergleicherschaltung werden in Abhängigkeit von dem Vergleich der Datenwerte erzeugt. Ein erster Strom wird in Abhängigkeit von jeweiligen Zuständen der Ausgangssignale der Vergleicherschaltung und von dem Zustand des zweiten Steuersignals erzeugt. Ein zweiter Strom wird in Abhängigkeit von jeweiligen Zuständen der invertierten Ausgangssignale der Vergleicherschaltung und von dem Zustand des invertierten zweiten Steuersignals erzeugt. Eine Stromstärke des ersten und zweiten Stromes wird verglichen. Das erste Steuersignal wird in Abhängigkeit von dem Vergleich der jeweiligen Stromstärken des ersten und zweiten Stromes erzeugt. Das erste Steuersignal wird mit einem ersten Zustand erzeugt, wenn sich mindestens die Hälfte der Datenwerte der Daten des ersten Datensatzes von den Datenwerten der Daten des zweiten Datensatzes unterscheiden und das zweite Steuersignal einen ersten Zustand aufweist. Das erste Steuersignal wird mit einem zweiten Zustand erzeugt, wenn sich weniger als die Hälfte der Datenwerte der Daten des ersten Datensatzes von den Datenwerten der Daten des zweiten Datensatzes unterscheiden. Das erste Steuersignal wird in der zweiten Speicherschaltung gespeichert. Die Datenwerte der Daten des zweiten Datensatzes werden invertiert zu den Datenwerten der Daten des ersten Datensatzes erzeugt, wenn das erste Steuersignal den ersten Zustand aufweist. Die Datenwerte der Daten des zweiten Datensatzes werden übereinstimmend mit den Datenwerten der Daten des ersten Datensatzes erzeugt, wenn das erste Steuersignal den zweiten Zustand aufweist. Die Datenwerte der Daten des zweiten Datensatzes werden an mindestens einem Datenanschluss des integrierten Halbleiterspeichers ausgegeben.
Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:
1 ein Signalzustandsdiagramm beim Auslesen von Datensätzen aus einem Speicherzellenfeld,
2 ein weiteres Signalzustandsdiagramm beim Auslesen von Datensätzen aus einem Speicherzellenfeld,
3 ein Flussdiagramm eines Verfahrens zum Erzeugen von Datenwerten eines Datensatzes,
4 eine Ausführungsform einer Datenerzeugerschaltung zur Erzeugung von Datenwerten eines Datensatzes,
5 Datenwerte von mehreren Datensätzen bei einem Auslesevorgang aus einem Speicherzellenfeld,
6 Datenwerte von mehreren Datensätzen bei einem Auslesevorgang aus einem Speicherzellenfeld,
7 einen integrierten Halbleiterspeicher mit einer Datenerzeugerschaltung zur Erzeugung von Datenwerten eines Datensatzes,
8 ein Flussdiagramm eines Verfahrens zur Erzeugung von Datenwerten eines Datensatzes,
9 eine Ausführungsform einer Datenerzeugerschaltung zur Erzeugung von Datenwerten eines Datensatzes,
10 eine Entscheiderschaltung einer Datenerzeugerschaltung zur Erzeugung von Datenwerten eines Datensatzes,
11 Zustände eines mit einer Entscheiderschaltung erzeugten Steuersignals zur Erzeugung von Datenwerten eines Datensatzes.
6 zeigt in einer Tabelle 1 Datenwerte von Daten DQ0, ..., DQ7 von Datensätzen DS0, ..., DS7, die aus einem Speicherzellenfeld des integrierten Halbleiterspeichers ausgelesen werden. Tabelle 3 zeigt die an Datenanschlüssen D0, ..., D7 erzeugten Datenwerte eines ausgelesenen Datensatzes sowie den an einem Ausgangsanschluss des integrierten Halbleiterspeichers auftretenden Zustand eines Steuersignals DBI. Tabelle 2 zeigt Zustände von Ausgangssignalen VA0, ..., VA7 einer Vergleicherschaltung, die bei einem Vergleich von Datenwerten der Daten DQ0, ..., DQ7 mit den an den Datenanschlüssen D0, ..., D7 erzeugten Daten auftreten.
Bevor ein Datensatz DS0 aus dem Speicherzellenfeld eines integrierten Halbleiterspeichers ausgelesen wird, wird an den Datenanschlüssen D0, ..., D7 sowie an dem Ausgangsanschluss zur Erzeugung des Steuersignals DBI jeweils der Zustandspegel ”1” erzeugt. Anschließend erfolgt das Auslesen der Daten DQ0, ..., DQ7 des Datensatzes DS0 mit den Datenwerten 11110000. Bei einem Vergleich der an den Datenanschlüssen D0, ..., D7 anliegenden Datenwerten 11111111 mit den aus dem Speicherzellenfeld ausgelesenen Datenwerten des Datensatzes DS0 erzeugt eine Vergleicherschaltung die Ausgangssignale VA0, ..., VA7 mit den Pegeln 00001111. Die 0-Zustände der Ausgangssignale VA0, ..., VA3 zeigen an, dass die an den Datenanschlüssen D0, ..., D3 eine Taktperiode vor dem Auslesen des Datensatzes DS0 erzeugten Datenwerte mit den Datenwerten der Daten DQ0, ..., DQ3 des Datensatzes DS0 übereinstimmen. Hingegen werden von der Vergleicherschaltung die Ausgangssignale VA4, ..., VA7 mit einem 1-Zustand erzeugt, da sich die Pegel an den Datenanschlüssen D4, ..., D7 des integrierten Halbleiterspeichers von den Datenwerten der Daten DQ4, ..., DQ7 des Datensatzes DS0 unterscheiden.
Bei einer Datenübertragung ohne Dateninvertierung müssen somit vier Datenleitungen, im vorliegenden Beispiel die Datenleitungen, die mit den Datenanschlüssen D4, ..., D7 verbunden sind, umgeladen werden. Gemäß der Erfindung werden die Datenwerte des Datensatzes DS0 invertiert übertragen, wenn sich beim Auslesen des Datensatzes DS0 mehr als vier Datenwerte der Daten des Datensatzes DS0 von den eine Taktperiode zuvor an den Datenanschlüssen D0, ..., D7 erzeugten Datenwerten unterscheiden und zusätzlich das Steuersignal DBI1 bei einem in der Taktperiode zuvor durchgeführten Lesezugriff mit dem Zustand ”1” erzeugt worden ist.
Im Falle der Übertragung des Datensatzes DS0 müssen die mit den Datenanschlüssen D4, ..., D7 verbundenen Datenleitungen umgeladen werden. Des Weiteren ist eine Taktperiode vor dem Auslesen des Datensatzes DS0 das Steuersignal DBI1 mit dem Zustand ”1” erzeugt worden. Daher werden erfindungsgemäß die Datenwerte der Daten DQ0, ..., DQ7 des Datensatzes DS0 invertiert und an den Datenanschlüssen D0, ..., D7 mit den Datenwerten 00001111 erzeugt.
Wie anhand von 6 zu erkennen ist, treten bei diesem Verfahren auf den Datenleitungen, die mit den Datenanschlüssen D0, D7 verbunden sind, und der Steuerleitung zur Übertragung des Steuersignals DBI1 vier Datenwechsel auf, während bei dem bisherigen Verfahren, bei dem lediglich die Datenwerte aufeinander folgender Datensätze miteinander verglichen wurden, bis zu fünf Zustandswechsel beim Auslesen eines Datensatzes aufgetreten sind.
Gemäß der vorliegenden Erfindung tritt somit auf den Datenleitungen zur Übertragung der Daten DQ0, ..., DQ7 und der Steuersignalleitung zur Übertragung des Steuersignals DBI1 nur höchstens vier Zustandswechsel von neun möglichen Zustandswechseln auf. Damit ergibt sich eine Reduktion der Schaltaktivität gegenüber dem bisherigen Verfahren um 20%, was gleichzeitig mit einer höheren Datenübertragungsgeschwindigkeit verbunden ist.
7 zeigt einen integrierten Halbleiterspeicher 100 mit einem Speicherzellenfeld 10, in dem Speicherzellen SZ matrixartig an Kreuzungspunkten von Wortleitungen WL und Bitleitungen BL angeordnet sind. Zum Auslesen eines Datensatzes aus Speicherzellen des Speicherzellenfeldes 10 wird an einen Taktanschluss C100 einer Steuerschaltung 10 ein Taktsignal CLK und an einen Steueranschluss S100 ein Kommandosignal KS angelegt. An einen Adressanschluss A100, der mit einem Adressregister 30 verbunden ist wird ein Adresssignal AS angelegt. In Abhängigkeit von der angelegten Adresse wird über einen Zeilendekoder 40 und einen Spaltendekoder 50 mindestens eine Speicherzelle für einen Lesezugriff ausgewählt. Bei einer Organisationsform x8 werden bei einem Lesezugriff acht Speicherzellen ausgelesen.
Die ausgelesenen Daten DQ0, ..., DQ7 eines Datensatzes DS1 werden einem Eingangsanschluss E60a einer Datenerzeugerschaltung 60 zugeführt. Die Datenerzeugerschaltung 60 erzeugt ausgangsseitig an einem Ausgangsanschluss A60a einen Datensatz DS2, dessen Daten DQ0, ..., DQ7 an Datenanschlüssen D0, ..., D7 des integrierten Halbleiterspeichers 100 ausgegeben werden. Der Ausgangsanschluss A60a ist auf einen Eingangsanschluss E60b der Datenerzeugerschaltung 60 rückgekoppelt. An einem weiteren Ausgangsanschluss A60b erzeugt die Datenerzeugerschaltung 60 das Steuersignal DBI1, das auf einen Eingangsanschluss E60c der Datenerzeugerschaltung 60 zurückgekoppelt wird. Des Weiteren wird der Datenerzeugerschaltung 60 ein Taktsignal CLK zugeführt.
8 zeigt ein Flussdiagramm eines Verfahrens zur Erzeugung von Daten mittels der Datenerzeugerschaltung 60. Nach dem Anlegen eines Lesekommandos RD an den Steueranschluss S100 der Steuerschaltung 10 wird zunächst an allen Datenanschlüsse D0, ..., D7 der Datenpegel ”1” erzeugt. Des Weiteren wird an dem Ausgangsanschluss A100 das Steuersignal DBI1 ebenfalls mit dem Zustand ”1” erzeugt. In einem nächsten Schritt werden die Datenwerte der Daten eines aus dem Speicherzellenfeld ausgelesenen Datensatzes DS1 mit den Datenwerten eines Datensatzes DS2 verglichen, die aktuell an den Datenanschlüssen D0, ..., D7 anliegen. Wenn mehr als die Hälfte der Datenwerte unterschiedlich sind und zusätzlich das Steuersignal DBI1, das bei dem eine Taktperiode vorangehenden Lesezugriff erzeugt worden ist, den Zustand ”1” aufweist, wird das Steuersignal DBI1 erneut auf den Zustand ”1” gesetzt. In diesem Fall werden die Datenwerte der Daten des Datensatzes DS1 invertiert an den Datenanschlüssen D0, ..., D7 erzeugt. Wenn sich weniger als die Hälfte der Datenwerte eines auszulesenden Datensatzes von an den Datenanschlüssen aktuell anliegenden Datenwerten unterscheidet, wird das Steuersignal DBI1 mit dem Zustand ”0” erzeugt. In diesem Fall werden die Datenwerte des Datensatzes DS1 nicht invertiert. Der Zustand des Steuersignals DBI1 wird anschließend zwischengespeichert und bei der Entscheidung, ob im Rahmen eines nächsten Lesezugriffs die ausgelesenen Datenwerte eines Datensatzes invertiert werden, erneut berücksichtigt.
9 zeigt eine Schaltungsanordnung der Datenerzeugerschaltung 60. Die Datenerzeugerschaltung 60 weist einen Eingangsanschluss E60a zum Anlegen des Datensatzes DS1 mit den Daten DQ0, ..., DQ7 auf. Der Datensatz DS1 wird von dem Eingangsanschluss E60a einer Vergleicherschaltung 65 zugeführt, die als eine XOR-Schaltung ausgebildet ist. Die XOR-Schaltung 65 ist ausgangsseitig mit dem Ausgangsanschluss A60a zur Erzeugung des Datensatzes DS2 mit den Daten DQ0', ..., DQ7' verbunden. Der Datensatz DS2 wird auf den Eingangsanschluss E60b der Datenerzeugerschaltung 60 rückgekoppelt, der mit einer Speicherschaltung 61 verbunden ist. Des Weiteren ist eine Speicherschaltung 62 vorgesehen, die mit einem Eingangsanschluss E60c verbunden ist.
Die Speicherschaltung 61 ist ausgangsseitig mit einer Vergleicherschaltung 66 verbunden, die als eine XOR-Schaltung ausgebildet ist. Der Vergleicherschaltung 66 werden eingangsseitig der Datensatz DS1 und der in der Speicherschaltung 61 zwischengespeicherte Datensatz DS2 zugeführt. Somit vergleicht die Vergleicherschaltung 66 die Datenwerte der Daten des Datensatzes DS1 mit den eine Taktperiode zuvor erzeugten Datenwerten des Datensatzes DS2. Die Vergleicherschaltung 66 erzeugt ausgangsseitig mehrere Ausgangssignal VA0, ..., VA7, wobei jeweils ein Zustand eines Ausgangssignals VA0, ..., VA7 mit einem 1-Pegel erzeugt wird, wenn ein Datenwert eines Datums des Datensatzes DS1 sich von einem Datenwert eines entsprechenden Datums des Datensatzes DS2 unterscheidet. Bei Übereinstimmung von Datenwerten der einander entsprechenden Daten beider Datensätze DS1 und DS2 erzeugt die Vergleicherschaltung 66 ausgangsseitig das entsprechende Ausgangssignal VA0, ..., VA7 mit einem 0-Zustand.
Die Ausgangssignale der Vergleicherschaltung 66 werden einer Entscheiderschaltung 680 zugeführt. Die Entscheiderschaltung 680 umfasst eine Additionsschaltung 63 und ein Additionsglied 67. Die Additionsschaltung 63 summiert die 1-Zustände der Ausgangssignale VA0, ..., VA7 der Vergleicherschaltung 66. Wenn in der Speicherschaltung 62 ein Steuersignal DBI2 ebenfalls mit einem 1-Zustand gespeichert worden ist, erhöht sich ein Zählerstandssignal am Ausgang des Additionsglied 67 ein weiteres Mal.
Im Falle einer Organisationsform x8 wird mittels einer Auswerteschaltung 64 wird festgestellt, ob bei den Ausgangssignalen VA0, ..., VA7 der Vergleicherschaltung 66 mindestens vier Mal der 1-Zustand aufgetreten ist und das Steuersignal DBI2 zusätzlich ebenfalls den 1-Zustand aufweist. In diesem Fall erzeugt die Auswerteschaltung 64 ausgangsseitig das Steuersignal DBI1 mit einem 1-Zustand, der der Vergleicherschaltung 65 eingangsseitig zugeführt wird. Die Auswerteschaltung 64 erzeugt den 1-Zustand des Steuersignals DBI1, wenn sich mindestens die Hälfte der Daten des Datensatzes DS1 von den Daten des Datensatzes DS2 unterscheiden und zusätzlich das Steuersignal DBI2 den 1-Zustand aufweist.
Wenn das Steuersignal DBI1 den 1-Zustand aufweist, invertiert die als XOR-Schaltung ausgebildete Vergleicherschaltung 65 die Datenwerte der Daten des Datensatzes DS1 und führt diese als Datenwerte des Datensatzes DS2 dem Ausgangsanschluss A60a der Datenerzeugerschaltung zu. Das Steuersignal DBI1 wird weiter auf den Eingangsanschluss E60c, der mit der Speicherschaltung 62 verbunden ist, zurückgekoppelt und in der Speicherschaltung 62 zwischengespeichert.
Da die Speicherschaltung 61 und die Speicherschaltung 62 von dem Taktsignal CLK angesteuert werden, werden die aus dem Speicherzellenfeld ausgelesenen Datenwerte des Datensatzes DS1 mit den zuvor erzeugten Datenwerten des Datensatzes DS2, die in der Speicherschaltung 61 zwischengespeichert sind, und mit dem zuvor in der Speicherschaltung 62 zwischengespeicherten Zustand des Steuersignals DBI1 verglichen. In Abhängigkeit von dem oben beschriebenen Vergleich der Datenwerte der Datensätze DS1 und DS2 und unter Berücksichtigung des Zustands des Steuersignals DBI2 erfolgt die Invertierung oder Nicht-Invertierung der Datenwerte des Datensatzes DS1.
10 zeigt eine Ausführungsform der Entscheiderschaltung 680. Die Entscheiderschaltung weist eine Stromerzeugungseinheit 630 und eine Stromerzeugungseinheit 640 auf. Die Stromerzeugungseinheit 630 umfasst einen Spannungs-Stromwandler 631, der mit einer Additionsschaltung 632 verbunden ist. Die Stromerzeugungseinheit 640 umfasst einen Spannungs-Strom-Wandler 641, der mit einer Additionsschaltung 642 verbunden ist.
Dem Spannungs-Stromwandler 631 wird der Zustand des Steuersignals DBI2 sowie die Zustände der Ausgangssignale VA0, VA7 der Vergleicherschaltung 66 eingangsseitig zugeführt. Beim Auftreten eines 1-Zustandes bei den Ausgangssignalen VA0, ..., VA7 und beim Auftreten eines 1-Zustandes des Steuersignals DBI2 erzeugt der Spannungs-Stromwandler 631 jeweils Strombeiträge IA0, ..., IA8, die von der Additionsschaltung 632 summiert werden. Dem Spannungs-Stromwandler 641 werden die Ausgangssignale der Vergleicherschaltung 66 als Ausgangssignale VB0,..., VB7 invertiert zugeführt. Ebenso wird der Spannungs-Stromwandler 641 von dem invertierten Zustand des Steuersignals DBI2 angesteuert. Der Spannungs-Stromwandler 641 erzeugt beim Auftreten eines 1-Zuständen des invertierten Steuersignals DBI2 sowie beim Auftreten von 1-Zuständen der invertierten Ausgangssignale VA0, ..., VA7 der Vergleicherschaltung 66 jeweils einen Strombeitrag IB0, ..., IB8, die von der Additionsschaltung 642 summiert werden.
Die Additionsschaltung 632 erzeugt nach Summation der Strombeiträge IA0, ..., IA8 ausgangsseitig einen Strom IAges, dessen Stromstärke dem Auftreten des 1-Zustands in den Ausgangssignalen VA0, ..., VA7 und dem Auftreten des 1-Zustands bei dem Steuersignal DBI2 entspricht. Die Additionsschaltung 642 erzeugt ausgangsseitig nach Summation der Strombeiträge IB0, ..., IB8 einen Strom IBges, dessen Stromstärke dem Auftreten des 1-Zustands des invertierten Steuersignals DBI2 und dem Auftreten der invertierten Ausgangssignale VA0, ..., VA7 mit dem 1-Zustand entspricht.
Die Ströme IAges und IBges werden einer Vergleicherschaltung 650 zugeführt. Wenn die Stromstärke des Stromes IAges größer als die Stromstärke des Stromes IBges ist, erzeugt die Vergleicherschaltung 650 das Steuersignal DBI1 mit dem 1-Zustand. Wenn hingegen die Stromstärke des Stromes IAges kleiner als die Stromstärke des Stromes IBges ist, erzeugt die Vergleicherschaltung 650 das Steuersignal DBI1 mit dem 0-Zustand.
11 zeigt eine Wahrheitstabelle der Entscheiderschaltung 680. Der Zustand des Steuersignals DBI1 wechselt von dem 0-Zustand in den 1-Zustand, wenn mindestens die Hälfte der Datenleitungen, die mit den Datenanschlüssen D0, ..., D7 verbunden sind, umgeladen werden müssen und das Steuersignal DBI2 den 1-Zustand aufweist. In diesem Fall werden die ausgelesenen Datenwerte des Datensatzes DS1 invertiert an den Datenanschlüssen D0, ..., D7 erzeugt. Wenn hingegen zwar die Hälfte der Datenleitungen, die mit den Datenanschlüssen D0, ... D7 verbunden sind, umgeladen werden müssen, das Steuersignal DBI2 aber den 0-Zustand aufweist, so wird das Steuersignal DBI1 mit dem 0-Zustand erzeugt. In diesem Fall werden die ausgelesenen Datenwerte des Datensatzes DS1 nicht invertiert an den Datenanschlüssen D0, ..., D7 erzeugt.
Bezugszeichenliste

10: Speicherzellenfeld
20: Steuerschaltung
30: Adressregister
40: Zeilendekoder
50: Spaltendekoder
60: Datenerzeugerschaltung
61, 62: Speicherschaltung
63: Additionsschaltung
64: Auswerteschaltung
65: Vergleicherschaltung
66: Vergleicherschaltung
67: Additionsglied
71: Speicherschaltung
72: Vergleicherschaltung
73: Additionsschaltung
74: Auswerteschaltung
75: Vergleicherschaltung
600: Auswerteeinheit
610, 620: Inverterschaltung
630, 640: Stromerzeugungseinheit
631, 641: Spannungs-Stromwandler
632, 642: Additionsschaltung
650: Vergleicherschaltung
680: Entscheiderschaltung
A: Ausgangsanschluss
BL: Bitleitung
CLK: Taktsignal
D: Datenanschluss
DBI: Steuersignal
DS: Datensatz
E: Eingangsanschluss
KS: Kommandosignal für Lesezugriff
SZ: Speicherzelle
WL: Wortleitung

Claims

Integrierter Halbleiterspeicher mit Erzeugung von Daten – mit einem Taktanschluss (C100) zum Anlegen eines Taktsignals (CLK), – mit einem Speicherzellenfeld (10) mit Speicherzellen (SZ) zur Speicherung von Daten (DQ0, ..., DQ7) eines ersten Datensatzes (DS1), die jeweils einen ersten oder zweiten Datenwert (DW1, DW2) aufweisen, – mit einer Datenerzeugerschaltung (60) mit einem ersten Eingangsanschluss (E60a) zum Anlegen der Daten (DQ0, ..., DQ7) des ersten Datensatzes (DS1), mit einem ersten Ausgangsanschluss (A60a) zur Ausgabe von Daten (DQ0', ..., DQ7') eines zweiten Datensatzes (DS2), die jeweils einen ersten oder zweiten Datenwert (DW1, DW2) aufweisen, und mit einem zweiten Ausgangsanschluss (A60b) zur Erzeugung eines ersten Steuersignals (DBI1) mit einem ersten oder zweiten Zustand, – bei dem die Datenerzeugerschaltung (60) eine Auswerteeinheit (600) aufweist, der eingangsseitig der erste Datensatz (DS1), der zweite Datensatz (DS2) und ein zweites Steuersignal (DBI2) mit einem ersten oder zweiten Zustand zugeführt werden, wobei das zweite Steuersignal (DBI2) gegenüber dem ersten Steuersignal (DBI1) um eine Taktperiode des Taktsignals (CLK) verzögert ist, – bei dem die Auswerteeinheit (600) das erste Steuersignal (DBI1) mit einem ersten Zustand erzeugt, wenn sie feststellt, dass sich mindestens die Hälfte der Daten (DQ0, ..., DQ7) des ersten Datensatzes (DS1) von den Datenwerten der Daten (DQ0', ..., DQ7') des zweiten Datensatzes (DS2) unterscheiden und das zweite Steuersignal (DBI2) einen ersten Zustand aufweist, – bei dem die Auswerteeinheit (600) das erste Steuersignal (DBI1) mit einem zweiten Zustand erzeugt, wenn sie feststellt, dass sich weniger als die Hälfte der Datenwerte der Daten (DQ0, ..., DQ7) des ersten Datensatzes (DS1) von den Datenwerten der Daten (DQ0', ..., DQ7') des zweiten Datensatzes (DS2) unterscheiden, – bei dem die Datenerzeugerschaltung (60) derart ausgebildet ist, dass sie die Datenwerte der Daten (DQ0', ..., DQ7') des zweiten Datensatzes (DS2) invertiert zu den Datenwerten der Daten (DQ0, ..., DQ7) des ersten Datensatzes (DS1) erzeugt, wenn das erste Steuersignal (DBI1) den ersten Zustand aufweist, – bei dem die Datenerzeugerschaltung (60) derart ausgebildet ist, dass sie die Datenwerte der Daten (DQ0', ..., DQ7') des zweiten Datensatzes (DS2) übereinstimmend mit den Datenwerten der Daten (DQ0, ..., DQ7) des ersten Datensatzes (DS1) erzeugt, wenn das erste Steuersignal (DBI1) den zweiten Zustand aufweist, – bei dem die Auswerteeinheit (600) eine Vergleicherschaltung (66) zur Erzeugung von Ausgangssignalen (VA0, ..., VA7) umfasst, der eingangsseitig der erste und zweite Datensatz (DS1, DS2) zugeführt wird, – bei dem die Auswerteeinheit (600) eine Entscheiderschaltung (680) aufweist, der eingangsseitig die Ausgangssignale (VA0, ..., VA7) der Vergleicherschaltung (66) der Auswerteeinheit und der Zustand des zweiten Steuersignals (DBI2) zugeführt werden, – bei dem die Entscheiderschaltung (680) eine erste Stromerzeugungseinheit (630) und eine zweite Stromerzeugungseinheit (640) aufweist, – bei dem die Ausgangssignale der Vergleicherschaltung (66) der Auswerteeinheit und das zweite Steuersignal (DBI2) der ersten Stromerzeugungseinheit (630) eingangsseitig zugeführt werden, – bei dem die Ausgangssignale (VA) der Vergleicherschaltung (66) der Auswerteeinheit und das zweite Steuersignal (DBI2) der zweiten Stromerzeugungseinheit (640) jeweils invertiert zugeführt werden, – bei dem die erste Stromerzeugungseinheit (630) derart ausgebildet ist, dass sie ausgangsseitig einen ersten Strom (IAges) erzeugt, dessen Pegel abhängig von den jeweiligen Zuständen der Ausgangssignale (VA0, ..., VA7) der Vergleicherschaltung (66) der Auswerteeinheit und abhängig von dem Zustand des zweiten Steuersignals (DBI2) ist, – bei dem die zweite Stromerzeugungseinheit (640) derart ausgebildet ist, dass sie ausgangsseitig einen zweiten Strom (IBges) erzeugt, dessen Pegel abhängig von den jeweiligen Zuständen der invertierten Ausgangssignale (VB0, ..., VB7) der Vergleicherschaltung (66) der Auswerteeinheit und abhängig von dem Zustand des invertierten zweiten Steuersignals (DBI2) ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 3 bis 5, – bei dem die Vergleicherschaltung (66) der Auswerteeinheit (600) eingangsseitig mit dem ersten Eingangsanschluss (E60a) der Datenerzeugerschaltung und mit der ersten Speicherschaltung (61) verbunden ist, wobei ihr der erste Datensatz (DS1) von dem ersten Eingangsanschluss (E60a) der Datenerzeugerschaltung (60) und der um eine Taktperiode verzögerte zweite Datensatz (DS2) von der ersten Speicherschaltung (61) zugeführt werden, – bei dem die Vergleicherschaltung (66) der Auswerteeinheit (600) derart ausgebildet ist, dass sie jeweils einen Datenwert der Daten des ersten Datensatzes (DS1) mit jeweils einem Datenwert der Daten des zweiten Datensatzes (DS2) vergleicht und ausgangsseitig ein jeweiliges Ausgangssignal (VA0, ..., VA7) mit einem ersten Zustand erzeugt, wenn der jeweilige Datenwert der Daten des ersten Datensatzes mit dem jeweiligen Datenwert der Daten des zweiten Datensatzes übereinstimmt, und ausgangsseitig das jeweilige Ausgangssignal (VA0, ..., VA7) mit einem zweiten Zustand erzeugt, wenn der jeweilige Datenwert der Daten des ersten Datensatzes (DS1) von dem jeweiligen Datenwert der Daten des zweiten Datensatzes (DS2) verschieden ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 6 oder 7, – bei dem die Entscheiderschaltung (680) derart ausgebildet ist, dass sie ausgangsseitig das erste Steuersignal (DBI1) mit dem ersten Zustand erzeugt, wenn mindestens die Hälfte der Ausgangssignale der Vergleicherschaltung den ersten Zustand aufweisen und das zweite Steuersignal (DBI2) den ersten Zustand aufweist, – bei dem die Entscheiderschaltung (680) derart ausgebildet ist, dass sie ausgangsseitig das erste Steuersignal (DBI1) mit dem zweiten Zustand erzeugt, wenn weniger als die Hälfte der Ausgangssignale (VA0, ..., VA7) der Vergleicherschaltung (66) den zweiten Zustand aufweisen.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 10, – bei dem die Entscheiderschaltung (680) eine Vergleicherschaltung (650) zur Erzeugung des ersten Steuersignals (DBI1) enthält, der eingangsseitig der erste Strom (IAges) und der zweite Strom (IBges) zugeführt werden, – bei dem die Vergleicherschaltung (650) der Entscheiderschaltung (680) derart ausgebildet ist, dass sie eine Stromstärke des ersten Stroms (IAges) mit einer Stromstärke des zweiten Stroms (IBges) vergleicht und abhängig von dem Vergleich das erste Steuersignal (DBI1) mit dem ersten oder zweiten Zustand erzeugt.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 11, – mit mindestens einem Datenanschluss (D0, ..., D7) zum Ausgeben von Daten (DQ0', ..., DQ7') eines Datensatzes (DS2), – mit einem Ausgangsanschluss (A100) zur Ausgabe eines Steuersignals (DBI1), – bei der der erste Ausgangsanschluss (A60a) der Datenerzeugerschaltung (60) mit dem Datenanschluss (D0, ..., D7) des integrierten Halbleiterspeichers verbunden ist, – bei dem der zweite Ausgangsanschluss (A60b) der Datenerzeugerschaltung (60) mit dem Ausgangsanschluss (A100) des integrierten Halbleiterspeichers verbunden ist.
Verfahren zum Betreiben eines integrierten Halbleiterspeichers, umfassend die folgenden Schritte: – Auslesen eines ersten Datensatzes (DS1) mit Daten (DQ0, ..., DQ7), die jeweils einen ersten Datenwert oder einen zweiten Datenwert (DW1, DW2) aufweisen, aus Speicherzellen (SZ) eines Speicherzellenfeldes (10) zu einer ersten Taktperiode eines Taktsignals (CLK), – Auslesen eines zweiten Datensatzes (DS2) mit Daten (DQ0', ..., DQ7'), die jeweils einen ersten oder zweiten Datenwert (DW1, DW2) aufweisen, aus einer ersten Speicherschaltung (61), wobei der zweite Datensatz (DS2) eine Taktperiode vor der ersten Taktperiode in der ersten Speicherschaltung (61) gespeichert worden ist, – Erzeugen eines zweiten Steuersignals (DBI2), das einen ersten oder zweiten Zustand aufweist und abhängig von einem Zustand eines ersten Steuersignals (DBI1) ist, das eine Taktperiode vor der ersten Taktperiode des Taktsignals (CLK) in der zweiten Speicherschaltung (62) gespeichert worden ist, – Vergleichen der Datenwerte der Daten (DQ0, ..., DQ7) des ersten Datensatzes (DS1) mit den Datenwerten der Daten (DQ0',..., DQ7') des zweiten Datensatzes (DS2), – Erzeugen von Ausgangssignalen (VA0, ..., VA7) einer Vergleicherschaltung (66) in Abhängigkeit von dem Vergleich der Datenwerte, – Erzeugen eines ersten Stromes (IAges) in Abhängigkeit von jeweiligen Zuständen der Ausgangssignale (VA0, ..., VA7) der Vergleicherschaltung (66) und von dem Zustand des zweiten Steuersignals (DBI2), – Erzeugen eines zweiten Stromes (IBges) in Abhängigkeit von jeweiligen Zuständen der invertierten Ausgangssignale (VB0, ..., VB7) der Vergleicherschaltung (66) und von dem Zustand des invertierten zweiten Steuersignals (DBI2), – Vergleichen einer Stromstärke des ersten und zweiten Stromes (IAges, IBges), – Erzeugen des ersten Steuersignals (DBI1) in Abhängigkeit von dem Vergleich der jeweiligen Stromstärken des ersten und zweiten Stromes, – Erzeugen des ersten Steuersignals (DBI1) mit einem ersten Zustand, wenn sich mindestens die Hälfte der Datenwerte der Daten (DQ0, ..., DQ7) des ersten Datensatzes (DS1) von den Datenwerten der Daten (DQ0', ..., DQ7') des zweiten Datensatzes (DS2) unterscheiden und das zweite Steuersignal (DBI2) einen ersten Zustand aufweist, – Erzeugen des ersten Steuersignals (DBI1) mit einem zweiten Zustand, wenn sich weniger als die Hälfte der Datenwerte der Daten (DQ0, ..., DQ7) des ersten Datensatzes (DS1) von den Datenwerten der Daten (DQ0', ..., DQ7') des zweiten Datensatzes (DS2) unterscheiden, – Speichern des ersten Steuersignals (DBI2) in der zweiten Speicherschaltung (62), – Erzeugen der Datenwerte der Daten des zweiten Datensatzes (DS2) invertiert zu den Datenwerten der Daten des ersten Datensatzes (DS1), wenn das erste Steuersignal (DBI1) den ersten Zustand aufweist, – Erzeugen der Datenwerte der Daten des zweiten Datensatzes (DS2) übereinstimmend mit den Datenwerten der Daten des ersten Datensatzes (DS1), wenn das erste Steuersignal (DBI1) den zweiten Zustand aufweist, – Ausgabe der Datenwerte der Daten (DQ0', ..., DQ7') des zweiten Datensatzes (DS2) an mindestens einem Datenanschluss (D0, ..., D7) des integrierten Halbleiterspeichers.
Integrierter Halbleiterspeicher nach Anspruch 1, – bei dem die Datenerzeugerschaltung (60) einen zweiten Eingangsanschluss (E60b) zum Anlegen des zweiten Datensatzes (DS2) aufweist, der mit dem ersten Ausgangsanschluss (A60a) der Datenerzeugerschaltung (60) zur Ausgabe des zweiten Datensatzes (DS2) verbunden ist, – bei dem die Datenerzeugerschaltung (60) einen dritten Eingangsanschluss (E60c) zum Anlegen des ersten Steuersignals (DBI1) aufweist, der mit dem zweiten Ausgangsanschluss (A60b) der Datenerzeugerschaltung zur Ausgabe des ersten Steuersignals (DBI1) verbunden ist.
Integrierter Halbleiterspeicher nach Anspruch 2, – mit einer ersten Speicherschaltung (61) zur Speicherung der Daten (DQ0', ..., DQ7') des zweiten Datensatzes (DS2), die mit dem zweiten Eingangsanschluss (E60b) der Datenerzeugerschaltung (60) verbunden ist, – mit einer zweiten Speicherschaltung (62) zur Speicherung des Zustands des ersten Steuersignals (DBI1), die mit dem dritten Eingangsanschluss (E60c) der Datenerzeugerschaltung verbunden ist.
Integrierter Halbleiterspeicher nach Anspruch 3, – bei dem die erste Speicherschaltung (61) derart ausgebildet ist, dass sie ausgangsseitig die Daten (DQ0', ..., DQ7') des zweiten Datensatzes (DS2) gegenüber den ihr eingangsseitig zugeführten Daten des zweiten Datensatzes um eine Taktperiode des Taktsignals (CLK) verzögert erzeugt und der Auswerteschaltung (600) eingangsseitig zuführt, – bei der die zweite Speicherschaltung (62) derart ausgebildet ist, dass sie ausgangsseitig den Zustand des zweiten Steuersignals (DBI2) gegenüber dem ihr eingangsseitig zugeführten Zustand des ersten Steuersignals (DBI1) um eine Taktperiode des Taktsignals (CLK) verzögert erzeugt und das zweite Steuersignal (DBI2) der Auswerteschaltung (600) eingangsseitig zuführt.
Integrierter Halbleiterspeicher nach Anspruch 4, bei dem die erste und zweite Speicherschaltung jeweils als eine Flip-Flop-Schaltung (61, 62) ausgebildet ist.
Integrierter Halbleiterspeicher nach Anspruch 6, bei dem die Vergleicherschaltung der Auswerteeinheit (600) als eine XOR-Schaltung (66) ausgebildet ist.
Integrierter Halbleiterspeicher nach Anspruch 8, – bei dem die Datenerzeugerschaltung (60) eine Vergleicherschaltung (65) aufweist, die eingangsseitig mit dem ersten Eingangsanschluss (E60a) der Datenerzeugerschaltung zum Empfang der Daten des ersten Datensatzes (DS1) und mit der Entscheiderschaltung (680) zum Empfang des ersten Steuersignals (DBI1) verbunden ist, – bei der die Vergleicherschaltung (65) derart ausgebildet ist, dass sie ausgangsseitig die Datenwerte der Daten des zweiten Datensatzes (DS2) invertiert zu den Datenwerten der Daten des ersten Datensatzes (DS1) erzeugt, wenn das erste Steuersignal (DBI1) den ersten Zustand aufweist, – bei dem die Vergleicherschaltung (65) derart ausgebildet ist, dass sie ausgangsseitig die Datenwerte der Daten des zweiten Datensatzes (DS2) übereinstimmend mit den Datenwerten der Daten des ersten Datensatzes (DS1) erzeugt, wenn das erste Steuersignal (DBI1) den zweiten Zustand aufweist.
Integrierter Halbleiterspeicher nach Anspruch 9, bei dem die Vergleicherschaltung der Datenerzeugerschaltung als eine XOR-Schaltung (65) ausgebildet ist.