DE102005046363B4 - Integrierter Halbleiterspeicher mit Übertragung von Daten über eine Datenschnittstelle - Google Patents

Abstract

Integrierter Halbleiterspeicher mit Übertragung von Daten über eine Datenschnittstelle – mit Datenanschlüssen (DQ1, ..., DQ8) zum jeweiligen Anlegen von Daten (DO1, ..., DO8) eines Datenwortes (DOW), wobei die Daten des Datenwortes extern ein- und auslesbar sind, – mit einem Speicherzellenfeld (500) mit Speicherzellen (SZ), in denen jeweils ein Datum (D1, ..., D8, DI1, ..., DI8) eines Datenwortes (DW, DIW) speicherbar ist, – mit einer Datenerzeugerschaltung (700) zum Empfang von jeweiligen Daten (D1, ..., D8, DI1, ..., DI8) von zwei aufeinanderfolgenden ersten und zweiten Datenworten (DW, DIW), die der Datenerzeugerschaltung jeweils aus dem Speicherzellenfeld (500) zuführbar sind, und zur Erzeugung von Daten (DO1, ..., DO8) eines dritten Datenwortes (DOW), – bei dem die Datenerzeugerschaltung (700) in einer ersten und zweiten Betriebsart betreibbar ist, wobei die Datenerzeugerschaltung in der ersten Betriebsart die Daten (DO1, ..., DO8) des dritten Datenwortes (DOW) entsprechend den Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) erzeugt und sie in der zweiten Betriebsart die Daten (DO1, ..., DO8) des dritten Datenwortes (DOW) zu den Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) invertiert erzeugt, – bei dem die Datenerzeugerschaltung (700) derart ausgebildet ist, dass sie die Daten (D1, ..., D8) des ersten Datenwortes (DW) mit den Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) vergleicht und sie die Betriebsart der Datenerzeugerschaltung (700) unabhängig davon, in welcher der ersten und zweiten Betriebsart die Datenerzeugerschaltung (700) betrieben wird, ändert, wenn festgestellt wird, dass mehr als die Hälfte der Daten (D1, ..., D8) des ersten Datenwortes (DW) von den Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) verschieden sind, und sie die Betriebsart der Datenerzeugerschaltung unabhängig davon, in welcher der ersten und zweiten Betriebsart die Datenerzeugerschaltung (700) betrieben wird, beibehält, wenn festgestellt wird, dass sich die Hälfte oder weniger als die Hälfte der Daten (D1, ..., D8) des ersten Datenwortes (DW) von den Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) unterscheiden, – bei dem die Daten (DO1, ..., DO8) des dritten Datenwortes (DOW) jeweils einem der Datenanschlüsse (DQ1, ..., DQ8) des integrierten Halbleiterspeichers zuführbar sind, – mit einer Datenempfangsschaltung (800) zum Empfang von Daten, die bei einem Schreibzugriff an den Datenanschlüssen (DQ1, ..., DQ8) anlegbar sind, wobei die Daten dem Speicherzellenfeld (500) von der Datenempfangsschaltung (800) invertiert oder nicht-invertiert zuführbar sind.

Description

• Die Erfindung betrifft einen integrierten Halbleiterspeicher, bei dem Daten über eine Datenschnittstelle übertragen werden. Des Weiteren betrifft die Erfindung ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers, bei dem Daten über eine Datenschnittstelle übertragen werden.
• 1 zeigt eine vereinfachte Darstellung einer Anordnung von Komponenten eines Speichermoduls. Integrierte Halbleiterspeicher HS1, HS2 und HS3, die beispielsweise als DRAM (dynamic random access memory) Speicher ausgebildet sind, sind über ein Bussystem B untereinander und mit einem Speichercontroller MC verbunden. Der Speichercontroller MC und die Halbleiterspeicher sind dabei über eine Datenschnittstelle IMC des Speichercontrollers beziehungsweise über jeweilige Datenschnittstellen IHS1, IHS2 und IHS3 der Halbleiterspeicher HS1, HS2 und HS3 mit dem Bussystem B verbunden.
• Bei integrierten Halbleiterspeichern entsteht ein wesentlicher Teil der Verlustleistung in der Datenschnittstelle zu anderen Bausteinen. An die Datenschnittstelle eines Halbleiterspeichers sind im Allgemeinen mehrere Datenleitungen angeschlossen. Die Verlustleistung P pro Datenleitung ergibt sich zu P = ½ × U² × f × L × T, wobei U die spezifizierte Interface-Spannung, f die Taktfrequenz, L die kapazitive Belastung und T eine Änderungsrate von Datenwechseln angibt. Die Interface-Spannung U gibt dabei die Spannung zwischen einem Daten-Low-Pegel und einem Daten-High-Pegel an. Sie kann bei heutigen DRAMs zwischen 1,8 Volt und 3,3 Volt liegen. Die Taktfrequenz f entspricht der Frequenz, mit der der Halbleiterspeicher beziehungsweise das Speichermodul betrieben wird. Die kapazitive Belastung L entsteht dadurch, dass eine Datenschnittstelle eines Halbleiterspeichers im Wesentlichen durch kapazitive Lasten anderer Halbleiterspeicher, beziehungsweise eines Speichercontrollers, die an den gleichen Bus angeschlossen sind, belastet wird. Die in 1 dargestellte Datenschnittstelle IHS1 des Halbleitspeichers HS1 wird beispielsweise durch die kapazitive Last von Anschlüssen belastet, über die der Speichercontroller MC sowie die Halbleiterspeicher HS2 und HS3 mit dem Bus B verbunden sind. Ebenso beeinflusst auch die Buskapazität die gesamte kapazitive Belastung L. Die Änderungsrate T gibt an, mit welcher Wahrscheinlichkeit sich Daten an der Datenschnittstelle von einem Low-Pegel in einen High-Pegel beziehungsweise von einem High-Pegel in einen Low-Pegel ändern.
• Insbesondere bei DRAM-Speichern für mobile batteriebetriebene Anwendungen, wie zum Beispiel Mobiltelefone oder PDAs, kann der Anteil des Interfaces an der gesamten Verlustleistung bis zu 50 Prozent betragen. Hintergrund ist, dass diese DRAM-Speicher üblicherweise 32 Datenleitungen besitzen, wohingegen im PC-Segment DRAM-Speicher mit vier oder acht Datenleitungen dominieren.
• Die Verlustleistung wird derzeit dadurch reduziert, indem für DRAM-Speicher für mobile Anwendungen niedrigere Spannungen als für entsprechende DRAM-Speicher im PC-Segment verwendet werden. So ist zum Beispiel gemäß einer JEDEC-Norm für DDR SDRAMs (EIA/JEDEC Standard: Stub Series Terminated Logic for 2.5 Volts (SSTL_2); EIA/JESD8-9; September 1998) eine Interface-Spannung von nominal 2,5 Volt spezifiziert, wohingegen für die funktionskompatible mobile Variante, die auch als LPDDR(low power double data rate)-SDRAM bezeichnet wird, eine Interface-Spannung von nominal 1,8 Volt spezifiziert ist (JEDEC Standard: Stub Series Terminated Logic for 1.8 V (SSTL_18); JESD8-15A Addendum 15 to JESD8 Series (Revision of JESD8-15); September 2003).
• Die Druckschrift US 2002/0071331 A1 betrifft einen Stromspar-Betriebsmodus eines integrierten Halbleiterspeichers, bei dem ein neuer Speicherinhalt aus einem Speicher ausgelesen wird und mit einem zuvor auf einen Datenausgangsbus ausgegebenen Speicherinhalt verglichen wird. Wenn festgestellt wird, dass mehr als die Hälfte der Ausgangsbits auf dem Datenausgangsbus geändert werden müssen, werden die Bits intern invertiert und auf den Datenausgangsbus ausgegeben. Ein Steuersignal zeigt einer Steuerschaltung (state machine) an, dass die Daten wieder zurückinvertiert werden müssen, bevor sie einem Ausgang des integrierten Halbleiterspeichers zugeführt werden.
• Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher mit Übertragung von Daten über eine Datenschnittstelle anzugeben, bei dem die in der Datenschnittstelle auftretende Verlustleistung reduziert ist. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers mit Übertragung von Daten über eine Datenschnittstelle anzugeben, bei dem die in einer Datenschnittstelle auftretende Verlustleistung reduziert ist.
• Die Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch einen integrierten Halbleiterspeicher mit Übertragung von Daten über eine Datenschnittstelle, der Datenanschlüsse zum jeweiligen Anlegen von Daten eines Datenwortes, wobei die Daten des Datenwortes extern ein- und aus lesbar sind, ein Speicherzellenfeld mit Speicherzellen, in denen jeweils ein Datum eines Datenwortes speicherbar ist, und eine Datenerzeugerschaltung zum Empfang von jeweiligen Daten von zwei aufeinander folgenden ersten und zweiten Datenworten, die der Datenerzeugerschaltung jeweils aus dem Speicherzellenfeld zuführbar sind, und zur Erzeugung von Daten eines dritten Datenwortes umfasst. Die Datenerzeugerschaltung ist in einer ersten und zweiten Betriebsart betreibbar, wobei die Datenerzeugerschaltung in der ersten Betriebsart die Daten des dritten Datenwortes entsprechend den Daten des zweiten Datenwortes erzeugt und sie in der zweiten Betriebsart die Daten des dritten Datenwortes zu den Daten des zweiten Datenwortes invertiert erzeugt. Die Datenerzeugerschaltung ist derart ausgebildet, dass sie die Daten des ersten Datenwortes mit den Daten des zweiten Datenwortes vergleicht und sie die Betriebsart der Datenerzeugerschaltung unabhängig davon, in welcher der ersten und zweiten Betriebsart die Datenerzeugerschaltung betrieben wird, ändert, wenn festgestellt wird, dass mehr als die Hälfte der Daten des ersten Datenwortes von den Daten des zweiten Datenwortes verschieden sind, und sie die Betriebsart der Datenerzeugerschaltung unabhängig davon, in welcher der ersten und zweiten Betriebsart die Datenerzeugerschaltung betrieben wird, beibehält, wenn festgestellt wird, dass sich die Hälfte oder weniger als die Hälfte der Daten des ersten Datenwortes von den Daten des zweiten Datenwortes unterscheiden. Die Daten des dritten Datenwortes sind jeweils einem der Datenanschlüsse des integrierten Halbleiterspeichers zuführbar. Der Halbleiterspeicher umfasst des Weiteren eine Datenempfangsschaltung zum Empfang von Daten, die bei einem Schreibzugriff an den Datenanschlüssen anlegbar sind, wobei die Daten dem Speicherzellenfeld von der Datenempfangsschaltung invertiert oder nicht-invertiert zuführbar sind.
• Gemäß einer Weiterbildung weist der integrierte Halbleiterspeicher einen Steueranschluss zum Anlegen eines Steuersignals auf. Die Datenerzeugerschaltung ist derart ausgebildet, dass sie bei einem Betrieb in der ersten Betriebsart das Steuersignal an dem Steueranschluss mit einem ersten Zustand und bei einem Betrieb in der zweiten Betriebsart das Steuersignal an dem Steueranschluss mit einem zweiten Zustand erzeugt.
• Eine andere Ausführungsform des integrierten Halbleiterspeichers sieht vor, dass die Datenerzeugerschaltung eine Auswerteeinrichtung zur Erzeugung eines Auswertesignals, eine Vergleichseinrichtung zur Erzeugung des Steuersignals und eine Datenkonvertierungsschaltung zur Erzeugung der Daten des dritten Datenwortes umfasst. Der Auswerteeinrichtung sind das erste und zweite Datenwort zuführbar. Die Auswerteeinrichtung ist derart ausgebildet, dass sie jeweils ein Datum der Daten des ersten Datenwortes mit jeweils einem Datum der Daten des zweiten Datenwortes vergleicht und das Auswertesignal mit einem ersten Zustand erzeugt, wenn sich die Hälfte oder weniger als die Hälfte der Daten des ersten Datenwortes von den Daten des zweiten Datenwortes unterscheidet, und sie das Auswertesignal mit einem zweiten Zustand erzeugt, wenn sich mehr als die Hälfte der Daten des ersten Datenwortes von den Daten des zweiten Datenwortes unterscheiden. Der Vergleichseinrichtung ist das Auswertesignal eingangsseitig zuführbar. Die Vergleichseinrichtung ist derart ausgebildet, dass sie ausgangsseitig den Zustand des Steuersignals beibehält, wenn das Auswertesignal den ersten Zustand aufweist, und sie ausgangsseitig den Zustand des Steuersignals verändert, wenn das Auswertesignal den zweiten Zustand aufweist. Der Datenkonvertierungsschaltung werden das erste Datenwort aus dem Speicherzellenfeld und das Steuersignal von der Vergleichseinrichtung zugeführt. Die Datenkonvertierungsschaltung ist derart ausgebildet, dass sie die Daten des dritten Datenwortes entsprechend den Daten des zweiten Datenwortes erzeugt, wenn das Steuersignal den ersten Zustand aufweist, und sie die Daten des dritten Datenwortes zu den Daten des zweiten Datenwortes invertiert erzeugt, wenn das Steuersignal den zweiten Zustand aufweist.
• Eine Weiterbildung sieht vor, dass der integrierte Halbleiterspeicher synchron zu einem Taktsignal betreibbar ist. Die Auswerteeinrichtung umfasst eine Speicherschaltung zur Speicherung des ersten Datenwortes mit einem Steueranschluss zum Anlegen des Taktsignals, eine Vergleichsschaltung zur Erzeugung von Vergleichssignalen und eine Auswerteschaltung zur Erzeugung des Auswertesignals. Die Speicherschaltung ist derart ausgebildet, dass sie ausgangsseitig das erste Datenwort eine Taktperiode des Taktsignals später erzeugt, als ihr das zweite Datenwort eingangsseitig zugeführt worden ist. Der Vergleichsschaltung der Auswerteeinrichtung werden das erste Datenwort von der Speicherschaltung und das zweite Datenwort aus dem Speicherzellenfeld zugeführt. Die Vergleichsschaltung der Auswerteeinrichtung ist derart ausgebildet, dass sie jeweils ein Datum der Daten des ersten Datenwortes mit jeweils einem Datum der Daten des zweiten Datenwortes vergleicht und ausgangsseitig in Abhängigkeit von dem Vergleich jeweils eines der Vergleichssignale erzeugt. Die Vergleichssignale werden der Auswerteschaltung eingangsseitig zugeführt. Die Auswerteschaltung ist derart ausgebildet, dass sie das Auswertesignal mit einem ersten Zustand erzeugt, wenn höchstens die Hälfte der Daten des zweiten Datenwortes von den Daten des ersten Datenwortes verschieden ist, und sie das Auswertesignal mit einem zweiten Zustand erzeugt, wenn sich mehr als die Hälfte der Daten des zweiten Datenwortes von den Daten des ersten Datenwortes unterscheiden.
• Eine andere Ausführungsform des integrierten Halbleiterspeichers sieht vor, dass die Vergleichseinrichtung eine Vergleichsschaltung zur Erzeugung des Steuersignals umfasst. Der Vergleichsschaltung der Vergleichseinrichtung werden das Auswertesignal und das Steuersignal zugeführt. Die Vergleichsschaltung der Vergleichseinrichtung ist derart ausgebildet, dass sie ausgangsseitig den Zustand des Steuersignals beibehält, wenn das Auswertesignal den ersten Zustand aufweist, und sie ausgangsseitig den Zustand des Steuersignals verändert, wenn das Auswertesignal den zweiten Zustand aufweist. Das von der Vergleichsschaltung ausgangsseitig erzeugte Steuersignal wird der Datenkonvertierungsschaltung und dem Steueranschluss des integrierten Halbleiterspeichers zugeführt.
• Gemäß eines weiteren Merkmals des integrierten Halbleiterspeichers umfasst die Vergleichseinrichtung eine Speicherschaltung zur Speicherung eines Zustands des Steuersignals mit einem Steueranschluss zum Anlegen des Taktsignals. Der Speicherschaltung wird von der Vergleichsschaltung der Vergleichseinrichtung das Steuersignal zugeführt. Die Speicherschaltung ist derart ausgebildet, dass sie das Steuersignal ausgangsseitig eine Taktperiode des Taktsignals später er zeugt als ihr das Steuersignal von der Vergleichsschaltung der Vergleichseinrichtung zugeführt worden ist. Das von der Speicherschaltung ausgangsseitig erzeugte Steuersignal wird der Vergleichsschaltung der Vergleichseinrichtung zugeführt.
• Bei einer andere Ausführungsform des integrierten Halbleiterspeichers ist an jeden der Datenanschlüsse des integrierten Halbleiterspeichers jeweils ein Datum eines vierten Datenwortes anlegbar. Die Daten des vierten Datenwortes werden der Datenempfangsschaltung zum Empfang zugeführt. Daten eines fünften Datenwortes werden von der Datenempfangsschaltung ausgegeben. Das Steuersignal wird der Datenempfangsschaltung von dem Steueranschluss des integrierten Halbleiterspeichers zugeführt. Die Datenempfangsschaltung ist derart ausgebildet, dass sie die Daten des fünften Datenwortes entsprechend den Daten des vierten Datenwortes erzeugt, wenn sie von dem ersten Zustand des Steuersignals angesteuert wird, und sie die Daten des fünften Datenwortes zu den Daten des vierten Datenwortes invertiert erzeugt, wenn sie von dem zweiten Zustand des Steuersignals angesteuert wird.
• Gemäß einer weiteren Ausführungsvariante ist der integrierte Halbleiterspeicher in einem ersten Betriebszustand und in einem zweiten Betriebszustand betreibbar. In einem ersten Betriebszustand werden den Datenanschlüssen des integrierten Halbleiterspeichers bei einem Lesezugriff Daten eines Datenwortes aus dem Speicherzellfeld unter Überbrückung der Datenerzeugerschaltung und der Datenempfangsschaltung zugeführt. In dem ersten Betriebszustand werden dem Speicherzellenfeld bei einem Schreibzugriff Daten eines Datenwortes, die jeweils an einem der Datenanschlüsse des integrierten Halbleiterspeichers anliegen, unter Überbrückung der Datenerzeugerschaltung und der Datenempfangsschaltung zugeführt. In einem zweiten Betriebszustand werden den Datenanschlüssen bei einem Lesezugriff Daten eines Datenwortes aus dem Speicherzellenfeld über die Datenerzeugerschaltung zugeführt. In dem zweiten Betriebszustand werden bei einem Schreibzugriff Daten eines Datenwortes, die jeweils an einem der Datenanschlüsse des integrierten Halbleiterspeichers anliegen, dem Speicherzellenfeld über die Datenempfangsschaltung zugeführt.
• Der integrierte Halbleiterspeicher kann als ein DRAM-Speicher, als ein Pseudo-SRAM-Speicher oder als ein Flash-Speicher ausgebildet sein.
• Weitere Ausbildungsformen des integrierten Halbleiterspeichers sind den Unteransprüchen zu entnehmen.
• Im Folgenden wird ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers mit Übertragung von Daten über eine Datenschnittstelle angegeben, bei dem die in einer Datenschnittstelle auftretende Verlustleistung reduziert ist. Zur Ausführung des Verfahrens ist ein integrierter Halbleiterspeicher bereitzustellen, bei dem bei einem Lesezugriff auf ein Speicherzellenfeld des Halbleiterspeichers Daten eines ersten Datenwortes und Daten eines nachfolgenden zweiten Datenwortes aus dem Speicherzellenfeld auslesbar sind und Daten eines dritten Datenwortes an Datenanschlüssen des Halbleiterspeichers erzeugbar sind und bei dem eine Datenerzeugerschaltung vorgesehen ist, die in einer ersten und zweiten Betriebsart betreibbar ist, wobei die Datenerzeugerschaltung in der ersten Betriebsart die Daten des dritten Datenwortes entsprechend den Daten des zweiten Datenwortes erzeugt und die Datenerzeugerschaltung in der zweiten Betriebsart die Daten des dritten Datenwortes zu den Daten des zweiten Datenwortes invertiert erzeugt.
• Gemäß dem Verfahren werden die Daten des ersten Datenwortes mit den Daten des zweiten Datenwortes verglichen. Die Betriebsart wird unabhängig davon, in welcher der ersten und zweiten Betriebsart die Datenerzeugerschaltung betrieben wird, geändert, wenn festgestellt wird, dass mehr als die Hälfte der Daten des ersten Datenwortes von den Daten des zweiten Datenwortes verschieden sind. Die Betriebsart wird unabhängig davon, in welcher der ersten und zweiten Betriebsart die Datenerzeugerschaltung betrieben wird, beibehalten, wenn festgestellt wird, dass sich die Hälfte oder weniger als die Hälfte der Daten des ersten Datenwortes von den Daten des zweiten Datenwortes unterscheiden. Die Daten des dritten Datenwortes werden jeweils einem der Datenanschlüsse des integrierten Halbleiterspeichers zugeführt.
• Bei einem Schreibzugriff auf den integrierten Halbleiterspeicher wird ein Steuersignal an einen Steueranschluss des integrierten Halbleiterspeichers und Daten eines einzuschreibenden Datenwortes an die Datenanschlüsse des integrierten Halbleiterspeichers angelegt. In Abhängigkeit von einem Zustand des Steuersignals werden die Daten des einzuschreibenden Datenwortes invertiert oder nicht-invertiert zu den an den Datenanschlüssen angelegten Daten des einzuschreibenden Datenwortes in das Speicherzellenfeld eingeschrieben.
• Eine Weiterbildung des Verfahrens sieht vor, dass ein Steuersignal mit einem ersten Zustand erzeugt wird, wenn die Datenerzeugerschaltung in der ersten Betriebsart betrieben wird.
• Das Steuersignal wird mit einem zweiten Zustand erzeugt, wenn die Datenerzeugerschaltung in der zweiten Betriebsart betrieben wird.
• Zur Durchführung einer weiteren Ausgestaltungsform des Verfahrens ist der integrierte Halbleiterspeichers mit einer Datenempfangsschaltung zum Empfang von Daten eines vierten Datenwortes und zum Erzeugen von Daten eines fünften Datenwortes mit einem Eingangsanschluss zum Anlegen des Steuersignals bereitzustellen. Daten des vierten Datenwortes werden an die Datenanschlüsse des integrierten Halbleiterspeichers angelegt. Die Daten des vierten Datenwortes werden der Datenempfangsschaltung zugeführt. Die Daten des fünften Datenwortes werden entsprechend den Daten des vierten Datenwortes erzeugt, wenn die Datenempfangsschaltung von einem ersten Zustand des Steuersignals angesteuert wird. Wenn die Datenempfangsschaltung von einem zweiten Zustand des Steuersignals angesteuert wird, werden die Daten des fünften Datenwortes invertiert zu den Daten des vierten Datenwortes erzeugt. Die Daten des fünften Datenwortes werden in dem Speicherzellenfeld gespeichert.
• Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert.
• Es zeigen:
• 1 ein Speichermodul mit einem Speichercontroller und mehreren integrierten Halbleiterspeichern,
• 2 Datenworte, die während einer Datenübertragung an einer Datenschnittstelle eines integrierten Halbleiterspeichers erzeugt werden,
• 3 eine Ausführungsform eines integrierten Halbleiterspeichers zur Reduzierung der bei einer Datenübertragung über eine Datenschnittstelle auftretenden Verlustleistung,
• 4 eine Ausführungsform einer Datenerzeugerschaltung zur Reduzierung der Verlustleistung bei einer Datenübertragung über eine Datenschnittstelle,
• 5 eine Datenempfangsschaltung zur Konvertierung der von einer Datenschnittstelle bei einer Datenübertragung empfangenen Datenworte.
• Gemäß der Erfindung wird die Verlustleistung bei einer Datenübertragung über eine Schnittstelle eines integrierten Halbleiterspeichers reduziert, indem die Änderungsrate T zwischen Datenwechseln von einem High- in einen Low-Pegel beziehungsweise von einem Low- in einen High-Pegel reduziert wird. Dazu werden bei einem Lesezugriff auf Speicherzellen eines Speicherzellenfeldes die aus diesen Speicherzellen ausgelesenen Daten eines Datenwortes verändert oder beibehalten, um die Zahl der Datenwechsel, die bei der Ausgabe von zwei nacheinander ausgelesenen Datenworten in der Datenschnittstelle auftreten, zu reduzieren.
• Für ein Datenwort D gibt es gemäß der Erfindung zwei Übertragungsarten: nicht-invertiert und bitweise invertiert. Ein Steuersignal T dient dabei der Steuerung der Übertragungsart. In Abhängigkeit von der Zahl der sich ändernden Datenbits beim Auslesen zweier nachfolgender Datenworte aus einem Speicherzellenfeld eines integrierten Halbleiterspeichers wird die aktuelle Übertragungsart beibehalten oder geändert. Die Übertragungsart wird beibehalten, wenn sich bezogen auf ein zuvor aus dem Speicherzellenfeld ausgelesenes Datenwort bei dem nachfolgenden Datenwort nicht mehr als die Hälfte der zu übertragenden Daten ändern. Wenn beispielsweise acht Datenbits DI1, ..., DI8 eines Datenwortes aus Speicherzellen des Speicherzellenfeldes ausgelesen werden und zur Datenübertragung einer Datenschnittstelle zugeführt werden sollen, so wird die aktuelle Übertragungsart der Daten beibehalten, wenn sich bei dem aus dem Speicherzellenfeld ausgelesenen Datenwort im Vergleich zu dem eine Taktperiode zuvor ausgelesenen Datenwort nicht mehr als vier Bit ändern. Wenn sich hingegen bei dem zuletzt ausgelesenen Datenwort im Vergleich zu dem eine Taktperiode zuvor ausgelesenen Datenwort mehr als vier Bits ändern, wird die aktuelle Übertragungsart von nicht-invertiert zu bitweise invertiert oder von bitweise invertiert zu nicht-invertiert geändert, je nachdem, welche Übertragungsart vorher aktiv war.
• 2 zeigt die Übertragung von Datenworten über eine Datenschnittstelle. Dabei wird aus dem Speicherzellenfeld ein Datenwort DIW mit Daten DI1, ..., DI8 ausgelesen und einer Datenerzeugerschaltung zugeführt. In 2 gibt die mit DW bezeichnete Signalzeile die Daten eines Datenwortes an, das gegenüber dem Datenwort DIW eine Taktperiode zuvor zu der Datenerzeugerschaltung übertragen worden sind. Nach einem Vergleich der jeweiligen Daten der Datenworte DW und DIW erzeugt die Datenerzeugerschaltung die Daten des Datenwortes DOW. Wenn die Datenerzeugerschaltung in der Betriebsart nicht-invertiert betrieben wird, entsprechen die Daten des Datenwortes DOW den Daten des Datenwortes DIW. Die Daten des Datenwortes werden bei dieser Betriebsart von der Datenerzeugerschaltung 700 nicht invertiert. Wenn hingegen die Datenerzeugerschaltung in der Betriebsart invertiert betrieben wird, erzeugt die Datenerzeugerschaltung die Daten des Datenwortes DOW invertiert zu den Daten des Datenwortes DIW. Die Daten des Datenwortes DIW werden in diesem Fall von der Datenerzeugerschaltung invertiert.
• Wie 2 zeigt, wird zu einer Taktperiode T0 beispielsweise das Datenwort DIW [DI1, ..., DI8] = [0000 0000] übertragen. Da eine Taktperiode vor der Taktperiode T0 ein Datenwort DW [D0, ..., D8] = [0000 0000], also ein Datenwort mit bitweise den gleichen Daten übertragen worden ist, ergibt sich keine Änderung der Datenübertragungsart. Im Beispiel der 2 verbleibt das Steuersignal T auf dem niedrigen Pegel, der dem Zustand „0” entspricht, der die Übertragungsart nicht-invertiert anzeigt. Somit erzeugt die Datenerzeugerschaltung an der Datenschnittstelle das Datenwort DOW mit den gleichen Daten, die auch das Datenwort DIW aufweist.
• Zum Zeitpunkt T1 wird das Datenwort DIW [DI1, ..., DI8] = [0011 1111] aus dem Speicherzellenfeld ausgelesen und der Datenerzeugerschaltung zugeführt. Innerhalb der Datenerzeugerschaltung wird das Datenwort DIW mit dem Datenwort DW, das der Datenerzeugerschaltung zur Taktperiode T0 zugeführt worden ist, verglichen. Wie der 2 zu entnehmen ist, haben sich gegenüber dem Zeitpunkt T0 sechs Datenbits geändert. Erfindungsgemäß wird nun die Datenübertragungsart geändert und dazu das Steuersignal T auf den Zustand „1” gesetzt. Das Datenwort DIW wird nun bitweise von der Datenerzeugerschaltung invertiert. An die Datenschnittstelle wird in diesem Fall von der Datenerzeugerschaltung das Datenwort DOW [DO1, ..., DO8] = [1100 0000] übertragen.
• Bei einem Vergleich des Datenwortes DOW [DO1, ..., DO8] = [1100 0000] mit dem eine Taktperiode zuvor über die Schnittstelle übertragenen Datenwort DOW [DO1, ..., DO8] = [0000 0000] wird offensichtlich, dass sich durch die invertierte Übertragung bei der Erzeugung des aktuellen Datenwortes DOW gegenüber dem zur Taktperiode T0 übertragenen Datenwort DOW nur die ersten beiden Bits geändert haben.
• Zum Zeitpunkt T2 wird die Datenerzeugerschaltung mit dem aus dem Speicherzellenfeld ausgelesenen Datenwort DIW [DI1, ..., DI8] = [0011 1100] angesteuert. Innerhalb der Datenerzeugerschaltung wird das Datenwort DIW der Taktperiode T2 mit dem Datenwort DW, mit dem die Datenerzeugerschaltung in der Taktperiode T1 angesteuert worden ist, verglichen. Bei einem bitweisen Vergleich des Datenwortes DIW [DI1, ..., DI8] = [0011 1100] mit dem eine Taktperiode zuvor aus dem Speicherzellenfeld ausgelesenen Datenwort DW [D1, ..., D8] = [0011 1111] ergibt sich, dass sich nur die letzten beiden Bits geändert haben. Das Steuersignal T verbleibt deshalb auf seinem „1”-Zustand. Da der Zustand „1” die Datenübertragungsart bitweise invertiert angibt, wird das Datenwort DIW von der Datenerzeugerschaltung invertiert und an der Datenschnittstelle somit das Datenwort DOW [DO1, ..., DO8] = [1100 0011] erzeugt. Ein Vergleich des Datenwortes DOW [DO1, ..., DO8] = [1100 0000] der Taktperiode T1 mit dem Datenwort DOW [DO1, ..., DO8] = [1100 0011] der Taktperiode T2 zeigt, dass sich nur zwei Bits geändert haben.
• Zum Taktzeitpunkt T3 wird die Datenerzeugerschaltung aus dem Speicherzellenfeld mit dem Datenwort DIW [DI1, ..., DI8] = [1100 0000] angesteuert. Bei einem Vergleich mit dem Datenwort DW [D1, ..., D8] = [0011 1100], mit dem die Datenerzeugerschaltung zur Taktperiode T2 aus dem Speicherzellenfeld angesteuert worden ist, ergibt sich, dass sich bei dem aktuellen Datenwort DIW der Taktperiode T3 die ersten sechs Bit geändert haben. Da sich somit mehr als die Hälfte der Daten des zu übertragenden Datenwortes geändert haben, wird die Übertragungsart von bitweise invertiert zu nicht-invertiert geändert. Somit erzeugt die Datenerzeugerschaltung an der Datenschnittstelle das Datenwort DOW mit den Daten, die den Daten des Datenwortes DIW entsprechen. Bei einem Vergleich des Datenwortes DOW [DO1, ..., DO8] = [1100 0011] zur Taktperiode T2 mit dem Datenwort DOW [DO1, ..., DO8] = [1100 0000] zur Taktperiode T3 wird ersichtlich, dass sich nur zwei Bits geändert haben.
• Wenn bei der in 2 dargestellten Beispielsequenz die Datenübertragungsarten nicht geändert worden wäre, wie dies bei herkömmlichen DRAM-Speichern der Fall ist, so hätten sich bei der Übertragung der vier Datenworte 6 + 2 + 6 = 14 Bits geändert. Bei der erfindungsgemäßen Umschaltung der Übertragungsart von nicht-invertiert zu bitweise invertiert und bitweise invertiert zu nicht-invertiert werden in der Datenschnittstelle nur 2 + 2 + 2 = 6 Bits sowie zweimal der Zustand des Steuersignals T geändert. Es treten somit lediglich acht Datenwechsel auf. Da die Verlustleistung proportional der in der Datenschnittstelle aufgetretenen Datenwechsel ist, wird mit dem erfindungsgemäßen Verfahren somit die Verlustleistung reduziert.
• 3 zeigt einen integrierten Halbleiterspeicher 1000 mit der Datenerzeugerschaltung 700 zur Reduzierung der bei einer Datenübertragung über eine Datenschnittstelle auftretenden Verlustleistung. Der integrierte Halbleiterspeicher umfasst eine Steuerschaltung 100 mit Steueranschlüssen S1, ..., Sn zum Anlegen von Steuersignalen, mit denen beispielsweise ein Lesezugriff oder ein Schreibzugriff ausgelöst wird. An einem Taktanschluss C wird ein Taktsignal CLK angelegt. Die Steuerschaltung weist ein Konfigurationsregister 110 auf, mit dem sich ein Betriebszustand des integrierten Halbleiterspeichers festlegen lässt. Das Konfigurationsregister 110 ist beispielsweise als ein Mode-Register oder als ein Extended-Mode-Register ausgebildet.
• Des Weiteren weist der integrierte Halbleiterspeicher ein Adressregister 200 mit Adressanschlüssen A1, ..., An zum Anlegen von Adresssignalen auf. Eine an die Adressanschlüsse angelegte Spaltenadresse wird von dem Adressregister 200 einem Spaltendecoder 300 zugeführt. Eine an die Adressanschlüsse angelegte Zeilenadresse wird über das Adressregister 200 einem Zeilendecoder 400 zugeführt. Der Zeilendecoder 400 aktiviert bei einem Lesezugriff auf Speicherzellen des Speicherzellenfeldes eine an diese Speicherzellen angeschlossene Wortleitung WL. Über den Spaltendecoder werden Bitleitungen für einen Lesezugriff ausgewählt.
• Der Zeilendecoder und der Spaltendecoder stehen in Verbindung mit einem Speicherzellenfeld 500, in dem exemplarisch eine DRAM-Speicherzelle SZ dargestellt ist. Die DRAM-Speicherzelle umfasst einen Auswahltransistor AT und einen Speicherkondensator SC. Ein Steueranschluss des Auswahltransistors AT ist an eine Wortleitung WL angeschlossen. Über ein entsprechendes Steuersignal auf der Wortleitung WL lässt sich der Auswahltransistor AT in einen leitenden Zustand schalten und verbindet somit bei einem Lesezugriff beziehungsweise einem Schreibzugriff den Speicherkondensator SC mit der Bitleitung BL.
• Bei einem Lesezugriff auf das Speicherzellenfeld 500 werden im Allgemeinen mehrere Speicherzellen für den Lesezugriff aktiviert. Die in diesen Speicherzellen abgespeicherten Daten stellen ein Datenwort dar, das einem steuerbaren Schalter 10 zugeführt wird. In einer Schalterstellung 1 des steuerbaren Schalters 10 wird ein aus dem Speicherzellenfeld 500 ausgelesenes Datenwort DIW der Datenerzeugerschaltung 700 über den Anschluss E700 zugeführt. Die Datenerzeugerschaltung 700 erzeugt ausgangsseitig nach einem Vergleich der Daten des Datenwortes DIW mit den Daten eines Datenwortes DW, das ihr eine Taktperiode zuvor zugeführt worden ist, ein Datenwort DOW. Die Daten des Datenwortes DOW entsprechen je nach Übertragungsart der Datenerzeugerschaltung den Daten des Datenwortes DIW oder sind zu den Daten des Datenwortes DIW bitweise invertiert. In Abhängigkeit von der Übertragungsart nicht-invertiert oder bitweise invertiert erzeugt die Datenerzeugerschaltung 700 das Steuersignal T, das sie einem Steueranschluss DT des integrierten Halbleiterspeichers zuführt.
• Das Steuersignal T wird dabei mit einem Zustand „0” erzeugt, wenn die Datenerzeugerschaltung in der Betriebsart nicht-invertiert betrieben wird. Wenn die Datenerzeugerschaltung 700 hingegen in der Betriebsart bitweise invertiert betrieben wird, erzeugt sie ausgangsseitig das Steuersignal T mit einem Zustand „1”. Als Steueranschluss DT kann beispielsweise der Data-Mask-Pin eines Halbleiterspeichers dienen, der bei einem Schreibzugriff auf einen integrierten Halbleiterspeicher zur Maskierung von Datenanschlüssen verwendet wird. Dieser Anschluss hat bei einem Lesezugriff keine Funktion und kann somit zur Ausgabe des Steuersignals T verwendet werden.
• Das von der Datenerzeugerschaltung an einem Anschluss A700 erzeugte Datenwort DOW wird einem steuerbaren Schalter 20 zugeführt. In der Schalterstellung 1 lässt sich das Datenwort DOW über eine Datenpufferschaltung 600 Datenanschlüssen DQ1, ..., DQ8 des integrierten Halbleiterspeichers zuführen.
• Bei einem Schreibzugriff auf den integrierten Halbleiterspeicher sind die steuerbaren Schalter 10 und 20 in der Schalterstellung 2 geschaltet. An den Datenanschlüssen DQ1, ..., DQ8 anliegende Daten eines Datenwortes DIW' werden bei einem Schreibzugriff einer Datenempfangsschaltung 800 zugeführt. Bei einem Schreibzugriff wird der Steueranschluss DT von einem Steuersignal T angesteuert. Die Daten des Datenwortes DIW' sowie das Steuersignal T sind beispielsweise von einem Speichercontroller erzeugt worden, der an den gleichen Bus wie der in 3 gezeigte Halbleiterspeicher angeschlossen ist. Der Zustand „1” des Steuersignals T kennzeichnet, dass die an den Datenanschlüssen anliegenden Daten des Datenwortes DIW' von dem sendenden Speichercontroller invertiert worden sind. In diesem Fall werden die Daten des Datenwortes DIW' von dem empfangenden Halbleiterspeicher erneut invertiert und als Daten eines Datenwortes DOW' dem steuerbaren Schalter 10 zugeführt. Durch die erneute Invertierung wird die ursprüngliche Invertierung der gesendeten Daten wieder rückgängig gemacht. In der Schalterstellung 2 des steuerbaren Schalters 10 lassen sich die Daten des Datenwortes DOW' in dem Speicherzellenfeld 500 abspeichern.
• Wenn der sendende Speichercontroller den empfangenden Halbleiterspeicher mit dem „0”-Zustand des Steuersignals T ansteuert, handelt es sich bei den an den Datenanschlüssen DQ1, ..., DQ8 anliegenden Daten des Datenwortes DIW' um nicht-invertierte Daten. In diesem Fall erzeugt die Datenempfangsschaltung 800 ausgangsseitig die Daten des Datensatzes DOW' mit den gleichen Daten, die auch das Datenwortes DIW' aufweist.
• Die Verwendung des erfindungsgemäßen integrierten Halbleiterspeichers setzt voraus, dass sämtliche Komponenten eines Rechners oder eines Speichermoduls, beispielsweise die ebenfalls an den Datenbus angeschlossenen Halbleiterspeicher als auch der Speichercontroller, kompatibel zu dem erfindungsgemäßen integrierten Halbleiterspeicher sind. Wenn keine Kompatibilität vorliegt besteht die Möglichkeit über das Schalten der steuerbaren Schalter 10 und 20 in jeweils die Schalterstellung 3 die Datenerzeugerschaltung 700 und die Datenempfangsschaltung 800 zu überbrücken. In diesem Fall arbeitet der erfindungsgemäße Halbleiterspeicher wie ein herkömmlicher Halbleiterspeicher ohne einer Möglichkeit zur invertierten Übertragung von Daten.
• Durch ein Konfigurationsdatum, das innerhalb des Konfigurationsregisters 110 gespeichert ist, wird der Steuerschaltung 100 angezeigt, ob der erfindungsgemäße integrierte Halbleiterspeicher in einem ersten Betriebszustand oder einem zweiten Betriebszustand betrieben wird. Im ersten Betriebszustand steuert die Steuerschaltung 100 die steuerbaren Schalter 10 und 20 in die Schalterstellung 3, sodass die Datenerzeugerschaltung 700 und die Datenempfangsschaltung 800 überbrückt sind. In dem ersten Betriebszustand kann der integrierte Halbleiterspeicher somit mit weiteren Halbleiterspeichern kommunizieren, die nicht über die erfindungsgemäße Datenerzeuger- und Datenempfangsschaltung verfügen und somit zu dem erfindungsgemäßen Halbleiterspeicher nicht kompatibel sind. In dem zweiten Betriebszustand steuert die Steuerschaltung 100 bei einem Lesezugriff die steuerbaren Schalter 10 und 20 in die Schalterstellung 1, sodass die Ausgabe eines Datenwortes über die Datenerzeugerschaltung 700 erfolgt. Beim Betreiben des integrierten Halbleiterspeichers in dem zweiten Betriebszustand und einem Schreibzugriff steuert die Steuerschaltung 100 die steuerbaren Schalter 10 und 20 in die Schalterstellung 2, sodass Daten, die dem integrierten Halbleiterspeicher als Eingabedaten eines Datenwortes zugeführt werden, von der Datenempfangsschaltung 800 bitweise invertiert oder in ihrem Zustand belassen werden.
• 4 zeigt eine Ausgestaltung der Datenerzeugerschaltung 700. Die Datenerzeugerschaltung umfasst eine Auswerteeinrichtung 710, eine Vergleichseinrichtung 720 und eine Datenkonvertierungsschaltung 730. Die Auswerteeinrichtung umfasst eine Speicherschaltung 711, die beispielsweise als eine Kippschaltung ausgebildet ist, eine Vergleichsschaltung 712, die beispielsweise als eine XOR-Gatterschaltung ausgeführt ist, und eine Auswerteschaltung 713. Die in 4 dargestellte Datenerzeugerschaltung kommt bei einem Lesezugriff auf das Speicherzellenfeld in dem zweiten Betriebszustand des integrierten Halbleiterspeichers zum Einsatz. In 4 ist dazu der Fall dargestellt, dass auf den mit breiten Pfeilen angedeuteten Busleitungen jeweils acht Daten eines Datenwortes übertragen werden.
• Bei einem Lesezugriff wird die Auswerteeinrichtung 710 von acht Daten eines Datenwortes DW angesteuert. Diese werden zur steigenden Taktflanke eines Taktsignals CLK, zu dem der integrierte Halbleiterspeicher synchron betrieben wird, in der Kippschaltung 711 gespeichert. Zu der nächsten Taktflanke wird die Auswerteeinrichtung 710 von einem nachfolgenden Datenwort DIW angesteuert. Die Daten des Datenwortes DIW werden Eingangsanschlüssen C712 einer Vergleichsschaltung 712 zugeführt. Ebenso werden die eine Taktperiode zuvor in der Kippschaltung 711 gespeicherten Daten des Datenwortes DW Eingangsanschlüssen A712 der Vergleichsschaltung 712 zugeführt.
• Die Vergleichsschaltung 712 ist beispielsweise als eine achtfache XOR-Gatterschaltung ausgebildet. Sie vergleicht jeweils ein Datum des Datenwortes DIW der aktuellen Taktperiode mit einem Datum des eine Taktperiode zuvor ausgelesenen Datenwortes DW und erzeugt in Abhängigkeit von diesem Vergleich an einem Ausgangsanschluss Q712 Vergleichssignale V1, ..., V8. Der Zustand eines der Vergleichssignale gibt somit das Ergebnis des Vergleiches eines Datums des aktuellen Datenwortes DIW mit einem Datum des zuvor in der Kippschaltung 711 zwischengespeicherten Datum des Datenwortes DW an. Die Vergleichssignale werden einem Eingangsanschluss A713 der Auswerteschaltung 713 zugeführt. Die Auswerteschaltung 713 erzeugt an einem Ausgangsanschluss Q713 ein Auswertesignal AS mit einem ersten Zustand, beispielsweise dem Zustand „0”, wenn höchstens die Hälfte der Daten des Datenwortes DIW von den Daten des eine Taktperiode zuvor zwischengespeicherten Datenwortes DW verschieden sind. Wenn hingegen mehr als die Hälfte der Daten des aktuellen Datenwortes DIW sich von den Daten des eine Taktperiode zuvor zwischengespeicherten Datenwortes DW unterscheiden, wird das Auswertesignal mit einem zweiten Zustand, beispielsweise dem Zustand „1”, erzeugt.
• Das Auswertesignal AS wird der Vergleichseinrichtung 720 zugeführt. Die Vergleichseinrichtung 720 umfasst eine Vergleichsschaltung 721 sowie eine nachgeschaltete Speicherschaltung 722, die beispielsweise als Kippschaltung ausgebildet ist. Das Auswertesignal AS wird einem Eingangsanschluss B721 der Vergleichsschaltung 721 zugeführt. Einem Eingangsanschluss A721 wird das Steuersignal T zugeführt. Die Vergleichsschaltung 721 ist vorzugsweise als eine XOR-Gatterschaltung ausgebildet. Der aktuelle Zustand des Steuersignals T wird dadurch nur dann verändert, wenn das Auswertesignal AS den Zustand „1” angenommen hat, wenn sich also das aktuelle Datenwort DIW von dem zuvor gespeicherten Datenwort DW in mehr als der Hälfte der Datenbits unterscheidet. Wenn sich hingegen beide Datenwörter in höchstens der Hälfte ihrer Datenbits unterscheiden, wird der aktuelle Zustand des Steuersignals T beibehalten.
• Der belassene oder veränderte Zustand des Steuersignals T wird über einen Eingangsanschluss D722 der Kippschaltung 722 zugeführt. Des Weiteren wird die Kippschaltung 722 über einen Taktanschluss C722 von dem Taktsignal CLK gesteuert. Über einen Rückkopplungszweig steuert die Kippschaltung 722 den Eingangsanschluss A721 der Vergleichsschaltung 721 eine Taktperiode später mit dem Steuersignal T an, das den Zustand bitweise invertiert oder nicht-invertiert des Datenwortes DOW kennzeichnet.
• Das Datenwort DIW wird darüber hinaus der Datenkonvertierungsschaltung 730 an einem Eingangsanschluss B730 zugeführt. Einem Eingangsanschluss A730 der Datenkonvertierungsschaltung 730 wird das Steuersignal T von dem Ausgangsanschluss Q721 der Vergleichsschaltung 721 zugeführt. Die Datenkonvertierungsschaltung ist als eine achtfach XOR-Gatterschaltung ausgebildet. Dadurch wird erreicht, dass ein ihr an dem Eingangsanschluss B730 zugeführtes Datum des Datenwortes DIW invertiert wird, wenn das Steuersignal T den Zustand „1” aufweist. Wenn das Steuersignal T hingegen den Zustand „0” aufweist, wird der Zustand des Datums, der an dem Eingangsanschluss B730 anliegt, belassen.
• 5 zeigt eine Ausführungsform der Datenempfangsschaltung. Beim Betrieb des integrierten Halbleiterspeichers im zweiten Betriebszustand werden der Datenempfangsschaltung 800 bei einem Schreibzugriff Daten eines Datenwortes DIW' von der Datenpufferschaltung 600 zugeführt. Gleichzeitig wird ein Eingangsanschluss A800 der Datenempfangsschaltung, der mit dem Steueranschluss DT verbunden ist, von dem Steuersignal T angesteuert. Die Datenempfangsschaltung 800 ist ähnlich wie die Datenkonvertierungsschaltung 730 als eine achtfach XOR-Gatterschaltung ausgebildet. Somit erzeugt sie ausgangsseitig Daten des Datenwortes DOW' invertiert zu den Daten des Datenwortes DIW', wenn das Steuersignal T den Zustand „1” aufweist. Wenn das Steuersignal T den Zustand „0” aufweist, erzeugt sie hingegen die Daten des Datenwortes DOW' entsprechend den Daten des Datenwortes DIW'. Die Datenempfangsschaltung macht somit die Invertierung eines dem integrierten Halbleiterspeichers zugeführten Datenwortes wieder rückgängig.
• In Tabelle 1 sind die Anzahl sich ändernder Datenbits, die dazugehörige absolute Anzahl möglicher Datenworte, die relative Häufigkeit, mit der diese Datenworte auftreten und ein gewichteter Anteil an Datenwechseln bei Übertragung eines acht Bit Datenwortes aufgetragen. Bei einer Länge des Datenwortes von acht Bit können insgesamt 2⁸ = 256 mögliche Datenworte übertragen werden. Die Auftretenswahrscheinlichkeit für jedes Datenwort ist somit P = (0,5)⁸ = 1/256. Gewichtet man die relativen Häufigkeiten mit der Zahl der geänderten Bits so ergeben sich die in der vierten Zeile der Tabelle angegebenen gewichteten Anteile an Datenwechseln. Der gewichtete Anteil an Datenwechseln ergibt sich aus einer Multiplikation der Werte der relativen Häufigkeit mit der Anzahl N der sich ändernden Datenbits dividiert durch den Erwartungswert E = 4.
• Die gewichteten Anteile an Datenwechseln stellen somit ein Maß für den Leistungsverbrauch der Datenschnittstelle dar.

  Anzahl N sich ändernder Datenbits	0	1	2	3	4	5	6	7	8
  Absolute Anzahl möglicher Datenworte	1	8	28	56	70	56	28	8	1
  Relative Häufigkeit [%]	0,39	3,13	10,94	21,88	27,34	21,88	10,94	3,13	0,39
  Gewichteter Anteil an Datenwechseln [%]	0,00	0,78	5,47	16,41	27,34	27,34	16,41	5,47	0,78

  Tabelle 1: Datenübertragung ohne Verwendung der Datenerzeugerschaltung
• Tabelle 2 zeigt die Anzahl N sich ändernder Datenbits, die Anzahl der Signalwechsel ohne das Steuersignal T, die Anzahl der Signalwechsel mit dem Steuersignal T sowie den gewichteten Anteil an Datenwechseln bei Übertragung eines acht Bit Datenwortes mit einer Schaltungsanordnung eines integrierten Halbleiterspeichers gemäß der Erfindung. Da bei mehr als vier sich ändernder Datenbits zweier aufeinander folgender Datenworte eine Invertierung stattfindet, nimmt der gewichtete Anteil an Datenwechseln, der ein Maß für den Leistungsverbrauch der Datenschnittstelle darstellt, im Gegensatz zur Tabelle 1 ab. Insgesamt ergibt sich bei Verwendung der erfindungsgemäßen Datenerzeugerschaltung eine Reduzierung der gesamten Zahl an Datenwechseln um 18,3%.

  Anzahl N sich ändernder Datenbits	0	1	2	3	4	5	6	7	8
  Anzahl der Signalwechsel mit Invertierung, ohne T	0	1	2	3	4	3	2	1	0
  Anzahl der Signalwechsel mit Invertierung, mit T	0	1	2	3	4	4	3	2	1
  Gewichteter Anteil an Datenwechseln [%]	0,00	0,78	5,47	16,41	27,34	21,88	8,20	1,56	0,10

  Tabelle 2: Datenübertragung mit Verwendung der Datenerzeugerschaltung
• Bezugszeichenliste

MC

Speichercontroller

B

Bus

IMC

Interface des Speichercontrollers

IHS

Interface des Halbleiterspeichers

100

Steuerschaltung

110

Konfigurationsregister

200

Adressregister

300

Spaltendecoder

400

Zeilendecoder

500

Speicherzellenfeld

600

Datenpufferschaltung

700

Datenerzeugerschaltung

800

Datenempfangsschaltung

10

steuerbarer Schalter

20

steuerbarer Schalter

S

Steueranschluss

C

Taktanschluss

CLK

Taktsignal

WL

Wortleitung

BL

Bitleitung

SZ

Speicherzelle

AT

Auswahltransistor

SC

Speicherkondensator

DW

Datenwort

DIW

Datenwort

DOW

Datenwort

DIW'

Datenwort

DOW'

Datenwort

D

Datum

T

Steuersignal

710

Auswerteeinrichtung

711

Speicherschaltung

712

Vergleichsschaltung

713

Auswerteschaltung

720

Vergleichseinrichtung

721

Vergleichsschaltung

722

Speicherschaltung

730

Datenkonvertierungsschaltung

DQ

Datenanschluss

DT

Steueranschluss, Data Mask Pin

Claims (29)

1. Integrierter Halbleiterspeicher mit Übertragung von Daten über eine Datenschnittstelle – mit Datenanschlüssen (DQ1, ..., DQ8) zum jeweiligen Anlegen von Daten (DO1, ..., DO8) eines Datenwortes (DOW), wobei die Daten des Datenwortes extern ein- und auslesbar sind, – mit einem Speicherzellenfeld (500) mit Speicherzellen (SZ), in denen jeweils ein Datum (D1, ..., D8, DI1, ..., DI8) eines Datenwortes (DW, DIW) speicherbar ist, – mit einer Datenerzeugerschaltung (700) zum Empfang von jeweiligen Daten (D1, ..., D8, DI1, ..., DI8) von zwei aufeinanderfolgenden ersten und zweiten Datenworten (DW, DIW), die der Datenerzeugerschaltung jeweils aus dem Speicherzellenfeld (500) zuführbar sind, und zur Erzeugung von Daten (DO1, ..., DO8) eines dritten Datenwortes (DOW), – bei dem die Datenerzeugerschaltung (700) in einer ersten und zweiten Betriebsart betreibbar ist, wobei die Datenerzeugerschaltung in der ersten Betriebsart die Daten (DO1, ..., DO8) des dritten Datenwortes (DOW) entsprechend den Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) erzeugt und sie in der zweiten Betriebsart die Daten (DO1, ..., DO8) des dritten Datenwortes (DOW) zu den Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) invertiert erzeugt, – bei dem die Datenerzeugerschaltung (700) derart ausgebildet ist, dass sie die Daten (D1, ..., D8) des ersten Datenwortes (DW) mit den Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) vergleicht und sie die Betriebsart der Datenerzeugerschaltung (700) unabhängig davon, in welcher der ersten und zweiten Betriebsart die Datenerzeugerschaltung (700) betrieben wird, ändert, wenn festgestellt wird, dass mehr als die Hälfte der Daten (D1, ..., D8) des ersten Datenwortes (DW) von den Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) verschieden sind, und sie die Betriebsart der Datenerzeugerschaltung unabhängig davon, in welcher der ersten und zweiten Betriebsart die Datenerzeugerschaltung (700) betrieben wird, beibehält, wenn festgestellt wird, dass sich die Hälfte oder weniger als die Hälfte der Daten (D1, ..., D8) des ersten Datenwortes (DW) von den Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) unterscheiden, – bei dem die Daten (DO1, ..., DO8) des dritten Datenwortes (DOW) jeweils einem der Datenanschlüsse (DQ1, ..., DQ8) des integrierten Halbleiterspeichers zuführbar sind, – mit einer Datenempfangsschaltung (800) zum Empfang von Daten, die bei einem Schreibzugriff an den Datenanschlüssen (DQ1, ..., DQ8) anlegbar sind, wobei die Daten dem Speicherzellenfeld (500) von der Datenempfangsschaltung (800) invertiert oder nicht-invertiert zuführbar sind.
2. Integrierter Halbleiterspeicher nach Anspruch 1, – mit einem Steueranschluss (DT) zum Anlegen eines Steuersignals (T), – bei dem die Datenerzeugerschaltung (700) derart ausgebildet ist, dass sie bei einem Betrieb in der ersten Betriebsart das Steuersignal (T) an dem Steueranschluss (DT) mit einem ersten Zustand und bei einem Betrieb in der zweiten Betriebsart das Steuersignal (T) an dem Steueranschluss (DT) mit einem zweiten Zustand erzeugt.
3. Integrierter Halbleiterspeicher nach Anspruch 2, – bei dem die Datenerzeugerschaltung (700) eine Auswerteeinrichtung (710) zur Erzeugung eines Auswertesignals (AS), eine Vergleichseinrichtung (720) zur Erzeugung des Steuersignals (T) und eine Datenkonvertierungsschaltung (730) zur Erzeugung der Daten (DO1, ..., DO8) des dritten Datenwortes (DOW) umfasst, – bei dem der Auswerteeinrichtung (710) das erste und zweite Datenwort (DW, DIW) zuführbar sind, – bei dem die Auswerteeinrichtung (710) derart ausgebildet ist, dass sie jeweils ein Datum der Daten des ersten Datenwortes (DW) mit jeweils einem Datum der Daten des zweiten Datenwortes (DIW) vergleicht und das Auswertesignal (AS) mit einem ersten Zustand erzeugt, wenn sich die Hälfte oder weniger als die Hälfte der Daten des ersten Datenwortes (DW) von den Daten des zweiten Datenwortes (DIW) unterscheidet, und sie das Auswertesignal (AS) mit einem zweiten Zustand erzeugt, wenn sich mehr als die Hälfte der Daten des ersten Datenwortes (DW) von den Daten des zweiten Datenwortes (DIW) unterscheiden, – bei dem der Vergleichseinrichtung (720) das Auswertesignal (AS) eingangsseitig (B721) zuführbar ist, – bei dem die Vergleichseinrichtung (720) derart ausgebildet ist, dass sie ausgangsseitig (Q722) den Zustand des Steuersignals (T) beibehält, wenn das Auswertesignal (AS) den ersten Zustand aufweist, und sie ausgangsseitig den Zustand des Steuersignals (T) verändert, wenn das Auswertesignal (AS) den zweiten Zustand aufweist, – bei dem der Datenkonvertierungsschaltung (730) das erste Datenwort (DW) aus dem Speicherzellenfeld (500) und das Steuersignal (T) von der Vergleichseinrichtung (720) zugeführt werden, – bei dem die Datenkonvertierungsschaltung (730) derart ausgebildet ist, dass sie die Daten des dritten Datenwortes (DOW) entsprechend den Daten des zweiten Datenwortes (DIW) erzeugt, wenn das Steuersignal (T) den ersten Zustand aufweist, und sie die Daten des dritten Datenwortes (DOW) zu den Daten des zweiten Datenwortes (DIW) invertiert erzeugt, wenn das Steuersignal (T) den zweiten Zustand aufweist.
4. Integrierter Halbleiterspeicher nach Anspruch 3, – der synchron zu einem Taktsignal (CLK) betreibbar ist, – bei dem die Auswerteeinrichtung (710) eine Speicherschaltung (711) zur Speicherung des ersten Datenwortes (DW) mit einem Steueranschluss (C711) zum Anlegen des Taktsignals (CLK), eine Vergleichsschaltung (712) zur Erzeugung von Vergleichssignalen (V1, ..., V8) und eine Auswerteschaltung (713) zur Erzeugung des Auswertesignals (AS) umfasst, – bei dem die Speicherschaltung (711) derart ausgebildet ist, dass sie ausgangsseitig (Q711) das erste Datenwort (DW) eine Taktperiode des Taktsignals (CLK) später erzeugt, als ihr das zweite Datenwort (DIW) eingangsseitig (D711) zugeführt worden ist, – bei dem der Vergleichsschaltung (712) der Auswerteeinrichtung das erste Datenwort (DW) von der Speicherschaltung (711) und das zweite Datenwort (DIW) aus dem Speicherzellenfeld (500) zugeführt wird, – bei dem die Vergleichsschaltung (712) der Auswerteeinrichtung derart ausgebildet ist, dass sie jeweils ein Datum der Daten des ersten Datenwortes (DW) mit jeweils einem Datum der Daten des zweiten Datenwortes (DIW) vergleicht und ausgangsseitig jeweils eines der Vergleichssignale (V1, ..., V8) in Abhängigkeit von dem Vergleich erzeugt, – bei dem die Vergleichssignale (V1, ..., V8) der Auswerteschaltung (713) eingangsseitig (A713) zugeführt werden, – bei dem die Auswerteschaltung (713) derart ausgebildet ist, dass sie das Auswertesignal (AS) mit einem ersten Zustand erzeugt, wenn höchstens die Hälfte der Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) von den Daten (D1, ..., D8) des ersten Datenwortes (DW) verschieden ist, und sie das Auswertesignal (AS) mit einem zweiten Zustand erzeugt, wenn sich mehr als die Hälfte der Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) von den Daten (D1, ..., D8) des ersten Datenwortes (DW) unterscheiden.
5. Integrierter Halbleiterspeicher nach Anspruch 4, bei dem die Speicherschaltung der Auswerteeinrichtung (710) als eine Kippschaltung (711) ausgebildet ist.
6. Integrierter Halbleiterspeicher nach einem der Ansprüche 4 oder 5, bei dem die Vergleichsschaltung der Auswerteeinrichtung (710) als eine XOR-Gatterschaltung (712) ausgebildet ist.
7. Integrierter Halbleiterspeicher nach einem der Ansprüche 3 bis 6, – bei dem die Vergleichseinrichtung (720) eine Vergleichsschaltung (721) zur Erzeugung des Steuersignals (T) umfasst, – bei dem der Vergleichsschaltung (721) der Vergleichseinrichtung das Auswertesignal (AS) und das Steuersignal (T) zugeführt werden, – bei dem die Vergleichsschaltung (721) der Vergleichseinrichtung derart ausgebildet ist, dass sie ausgangsseitig (Q721) den Zustand des Steuersignals (T) beibehält, wenn das Auswertesignal (AS) den ersten Zustand aufweist, und sie ausgangsseitig den Zustand des Steuersignals (T) verändert, wenn das Auswertesignal (AS) den zweiten Zustand aufweist, – bei dem das von der Vergleichsschaltung (721) ausgangsseitig (Q721) erzeugte Steuersignal (T) der Datenkonvertierungsschaltung (730) und dem Steueranschluss (DT) des integrierten Halbleiterspeichers zugeführt wird.
8. Integrierter Halbleiterspeicher nach Anspruch 7, – bei dem die Vergleichseinrichtung (720) eine Speicherschaltung (722) zur Speicherung eines Zustands des Steuersignals (T) mit einem Steueranschluss (C722) zum Anlegen des Taktsignals (CLK) umfasst, – bei dem der Speicherschaltung (722) von der Vergleichsschaltung (721) der Vergleichseinrichtung das Steuersignal (T) zugeführt wird, – bei dem die Speicherschaltung (722) derart ausgebildet ist, dass sie das Steuersignal (T) ausgangsseitig (Q722) eine Taktperiode des Taktsignals (CLK) später erzeugt als ihr das Steuersignal (T) von der Vergleichsschaltung (721) der Vergleichseinrichtung (720) zugeführt worden ist, – bei dem das von der Speicherschaltung (722) ausgangsseitig erzeugte Steuersignal (T) der Vergleichsschaltung (721) der Vergleichseinrichtung zugeführt wird.
9. Integrierter Halbleiterspeicher nach einem der Ansprüche 7 oder 8, bei dem die Vergleichsschaltung (721) der Vergleichseinrichtung (720) als eine XOR-Gatterschaltung ausgebildet ist.
10. Integrierter Halbleiterspeicher nach einem der Ansprüche 8 oder 9, bei dem die Speicherschaltung (722) der Vergleichseinrichtung (720) als eine Kippschaltung ausgebildet ist.
11. Integrierter Halbleiterspeicher nach einem der Ansprüche 3 bis 10, bei dem die Datenkonvertierungsschaltung als eine XOR-Gatterschaltung (730) ausgebildet ist.
12. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 11, – bei dem an jeden der Datenanschlüsse (DQ1, ..., DQ8) des integrierten Halbleiterspeichers jeweils ein Datum (DI1', ..., DI8') eines vierten Datenwortes (DIW') anlegbar ist, – bei dem der Datenempfangsschaltung (800) die Daten (DI1', ..., DI8') des vierten Datenwortes (DIW') zum Empfang zugeführt werden und Daten (DO1', ..., DO8') eines fünften Datenwortes (DOW') von der Datenempfangsschaltung ausgegeben werden, – bei dem der Datenempfangsschaltung (800) das Steuersignal (T) von dem Steueranschluss (DT) des integrierten Halbleiterspeichers zugeführt wird, – bei dem die Datenempfangsschaltung (800) derart ausgebildet ist, dass sie die Daten des fünften Datenwortes (DOW') entsprechend den Daten des vierten Datenwortes (DIW') erzeugt, wenn sie von dem ersten Zustand des Steuersignals (T) angesteuert wird, und sie die Daten des fünften Datenwortes (DOW') zu den Daten des vierten Datenwortes (DIW') invertiert erzeugt, wenn sie von dem zweiten Zustand des Steuersignals (T) angesteuert wird.
13. Integrierter Halbleiterspeicher nach Anspruch 12, bei dem die Datenempfangsschaltung eine XOR-Gatterschaltung (800) umfasst, der eingangsseitig (A800, B800) die Daten des vierten Datenwortes (DIW') und das Steuersignal (T) zuführbar sind, und sie ausgangsseitig (Q800) die Daten des fünften Datenwortes (DOW') erzeugt.
14. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 13, – der in einem ersten Betriebszustand betreibbar ist, – bei dem in dem ersten Betriebszustand bei einem Lesezugriff Daten eines Datenwortes aus dem Speicherzellfeld unter Überbrückung der Datenerzeugerschaltung (700) und der Datenempfangsschaltung (800) den Datenanschlüssen (DQ1, ..., DQ8) des integrierten Halbleiterspeichers zugeführt werden und – bei dem in dem ersten Betriebszustand bei einem Schreibzugriff Daten eines Datenwortes, die jeweils an einem der Datenanschlüsse des integrierten Halbleiterspeichers anliegen, unter Überbrückung der Datenerzeugerschaltung (700) und der Datenempfangsschaltung (800) dem Speicherzellenfeld (500) zugeführt werden.
15. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 14, – der in einem zweiten Betriebszustand betreibbar ist, – bei dem in dem zweiten Betriebszustand bei einem Lesezugriff Daten eines Datenwortes aus dem Speicherzellenfeld den Datenanschlüssen (DQ1, ..., DQ8) über die Datenerzeugerschaltung (700) zugeführt werden und – bei dem in dem zweiten Betriebszustand bei einem Schreibzugriff Daten eines Datenwortes, die jeweils an einem der Datenanschlüsse des integrierten Halbleiterspeichers anliegen, dem Speicherzellenfeld über die Datenempfangsschaltung (800) zugeführt werden.
16. Integrierter Halbleiterspeicher nach Anspruch 14 oder 15, der ein Konfigurationsregister (110) aufweist, in dem in Abhängigkeit von einem Betreiben des integrierten Halbleiterspeichers in dem ersten oder zweiten Betriebszustand ein Konfigurationsdatum mit einem ersten oder zweiten Zustand speicherbar ist.
17. Integrierter Halbleiterspeicher nach Anspruch 16, bei dem das Konfigurationsregister als ein Moderegister (110) des integrierten Halbleiterspeichers ausgebildet ist.
18. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 17, bei dem der Steueranschluss (DT) zum Erzeugen des Steuersignals (T) als Anschluss zum Anlegen eines Maskierungssignals ausgebildet ist, mit dem sich mindestens einer der Datenanschlüsse (DQ1, ..., DQ8) des integrierten Halbleiterspeichers bei einem Schreibzugriff maskieren lässt.
19. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 18, der als ein DRAM-Speicher ausgebildet ist.
20. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 18, der als ein Pseudo-SRAM-Speicher ausgebildet ist.
21. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 18, der als ein Flash-Speicher ausgebildet ist.
22. System umfassend einen integrierten Halbleiterspeicher nach einem der Ansprüche 1 bis 21 und einen Speichercontroller, wobei bei einem Schreibzugriff auf den integrierten Halbleiterspeicher die Daten des Datenwortes (DIW') sowie das Steuersignal (T) von dem Speichercontroller erzeugt werden.
23. System nach Anspruch 22, wobei ein Zustand ”1” des Steuersignals (T) kennzeichnet, dass die Daten des Datenwortes (DIW') von dem sendenden Speichercontroller invertiert worden sind.
24. System nach Anspruch 23, wobei für einen Fall des Zustand ”1” des Steuersignals (T) die Daten des Datenwortes (DIW') von dem empfangenden integrierter Halbleiterspeicher erneut invertiert werden.
25. System nach einem der Ansprüche 22 bis 24, wobei ein Zustand ”0” des Steuersignals (T) kennzeichnet, dass die Daten des Datenwortes (DIW') von dem sendenden Speichercontroller nicht invertiert worden sind.
26. System nach Anspruch 25, wobei für einen Fall des Zustand ”0” des Steuersignals (T) die Daten des Datenwortes (DIW') von dem empfangenden integrierten Halbleiterspeicher nicht invertiert werden.
27. Verfahren zum Betreiben eines integrierten Halbleiterspeichers, – bei dem bei einem Lesezugriff auf ein Speicherzellenfeld (500) Daten (D1, ..., D8) eines ersten Datenwortes (DW) und Daten (DI1, ..., DI8) eines nachfolgenden zweiten Datenwortes (DIW) aus dem Speicherzellenfeld (500) auslesbar sind und Daten (DO1, ..., DO8) eines dritten Datenwortes (DOW) an Datenanschlüssen (DQ1, ..., DQ8) des Halbleiterspeichers erzeugbar sind, – bei dem der Halbleiterspeicher eine Datenerzeugerschaltung (700), die in einer ersten und zweiten Betriebsart betreibbar ist, umfasst, wobei die Datenerzeugerschaltung (700) in der ersten Betriebsart die Daten (DO1, ..., DO8) des dritten Datenwortes (DOW) entsprechend den Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) erzeugt und die Datenerzeugerschalturig (700) in der zweiten Betriebsart die Daten (DO1, ..., DO8) des dritten Datenwortes (DOW) zu den Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) invertiert erzeugt, – bei dem die Daten (D1, ..., D8) des ersten Datenwortes (DW) mit den Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) verglichen werden und die Betriebsart unabhängig davon, in welcher der ersten und zweiten Betriebsart die Datenerzeugerschaltung (700) betrieben wird, geändert wird, wenn festgestellt wird, dass mehr als die Hälfte der Daten (D1, ..., D8) des ersten Datenwortes (DW) von den Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) verschieden sind, und die Betriebsart unabhängig davon, in welcher der ersten und zweiten Betriebsart die Datenerzeugerschaltung (700) betrieben wird, beibehalten wird, wenn festgestellt wird, dass sich die Hälfte oder weniger als die Hälfte der Daten (D1, ..., D8) des ersten Datenwortes (DW) von den Daten (DI1, ..., DI8) des zweiten Datenwortes (DIW) unterscheiden, – bei dem die Daten (DO1, ..., DO8) des dritten Datenwortes (DOW) jeweils einem der Datenanschlüsse (DQ1, ..., DQ8) des integrierten Halbleiterspeichers zugeführt werden, – bei dem bei einem Schreibzugriff auf den integrierten Halbleiterspeicher ein Steuersignal (T) an einen Steueranschluss (DT) des integrierten Halbleiterspeichers und Daten eines einzuschreibenden Datenwortes (DIW') an die Datenanschlüsse (DQ1, ..., DQ8) des integrierten Halbleiterspeichers angelegt werden, – bei dem in Abhängigkeit von einem Zustand des Steuersignals (T) die Daten des einzuschreibenden Datenwortes invertiert oder nicht-invertiert zu den an den Datenanschlüssen (DQ1, ..., DQ8) angelegten Daten des einzuschreibenden Datenwortes in das Speicherzellenfeld eingeschrieben werden.
28. Verfahren nach Anspruch 27, umfassend die folgenden Schritte: – Erzeugen eines Steuersignals (T) mit einem ersten Zustand, wenn die Datenerzeugerschaltung (700) in der ersten Betriebsart betrieben wird, oder – Erzeugen des Steuersignals (T) mit einem zweiten Zustand, wenn die Datenerzeugerschaltung (700) in der zweiten Betriebsart betrieben wird.
29. Verfahren nach Anspruch 28, umfassend die folgenden Schritte: – Bereitstellen des integrierten Halbleiterspeichers mit einer Datenempfangsschaltung (800) zum Empfang von Daten (DI1', ..., DI8') eines vierten Datenwortes (DIW') und zum Erzeugen von Daten (DO1', ..., DO8') eines fünften Datenwortes (DOW'), – Anlegen von Daten des vierten Datenwortes (DIW') an die Datenanschlüsse (DQ1, ..., DQ8) des integrierten Halbleiterspeichers, – Zuführen der Daten des vierten Datenwortes (DIW') zu der Datenempfangsschaltung (800), – Erzeugen der Daten des fünften Datenwortes (DOW') entsprechend den Daten des vierten Datenwortes (DIW'), wenn die Datenempfangsschaltung von einem ersten Zustand des Steuersignals (T) angesteuert wird, oder – Erzeugen der Daten des fünften Datenwortes (DOW') invertiert zu den Daten des vierten Datenwortes (DIW'), wenn die Datenempfangsschaltung von einem zweiten Zustand des Steuersignals (T) angesteuert wird, – Speichern der Daten des fünften Datenwortes (DOW') in dem Speicherzellenfeld (500).

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