DE3700403A1 - Halbleiterspeichereinrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung, bei der eine gewünschte Ausgangssignalleitung auf einem mittleren Potentialpegel durch Benutzen eines internen Synchronsignales gehalten wird, das als Reaktion auf eine Änderung in einem extern angelegten Adreßsignal erzeugt wird, so daß ein schneller Betrieb sichergestellt wird.

Verschiedene Arten von Halbleiterspeichereinrichtungen, wie ein dynamischer Typ und ein statischer Typ, sind bekannt. Als ein Beispiel für eine konventionelle Halbleiterspeichereinrichtung wird im folgenden ein statischer RAM (Direktzugriffsspeicher) beschrieben.

Fig. 1 zeigt ein Blockschaltbild eines Beispieles einer Anordnung eines konventionellen statischen RAMs. Unter Bezugnahme auf Fig. 1 wird jetzt die Struktur des konventionellen statischen RAMs beschrieben.

Speicherzellen zum Speichern von Information sind in eine Mehrzahl von Blöcken 100 a bis 100 c unterteilt. Jeder Speicherblock 100 a, 100 b, 100 c hat eine identische Struktur und weist ein Speicherzellenfeld 1 mit Speicherzellen, die in einem Feld angeordnet sind, eine Gruppe von Paaren von Bit- Leitungen 4, die mit denjenigen Speicherzellen des Speicherzellenfeldes 1 verbunden sind, die in Spaltenrichtung miteinander ausgerichtet sind, eine Gruppe von Übertragungsgattern 7, die für jede der Gruppen von Paaren von Bit-Leitungen 4 zum Übertragen von Signalen auf den entsprechenden Paaren von Bit-Leitungen 4 vorgesehen sind, und einen Leseverstärker 9 zum Nachweisen, Verstärken und Ausgeben von Signalen, die durch ein Übertragungsgatter angelegt werden, das aus der Gruppe der Übertragungsgatter 7 durch ein Spaltenadreßdecodiersignal 6 ausgewählt ist, das durch einen Y-Decodierer 5 angelegt wird, der ein extern angelegtes Spaltenadreßsignal decodiert, auf. Eine interne Synchronschaltung 19 reagiert auf die Änderung in einem externen Adreßsignal 60 zum Erzeugen eines internen Synchronsignales 18 und zum Anlegen des Synchronsignales an einen Signalgenerator 12 zur Schalterauswahl als auch zur Erzeugung eines Steuersignales 20 für einen mittleren Pegel und zum Anlegen des Steuersignales an eine mittlere Pegelversorgung 21. Der Signalgenerator 12 zur Schalterauswahl wird in Reaktion auf das interne Synchronsignal 18 von der internen Synchronschaltung 19 betätigt zur Erzeugung eines Schalterauswahlsignales 13 als Reaktion auf ein Spaltenadreßsignal 17 und zum Anlegen dieses Signales an jeden der Schalterkreise 11 a, 11 b, 11 c. Die Schalterkreise 11 a bis 11 c sind entsprechend durch eine Leseverstärkerausgangssignalleitung 10 mit dem Leseverstärker 9 verbunden, der in jedem der Speicherzellenfeldblöcke 100 a bis 100 c vorhanden ist, und sie reagieren auf das Schalterauswahlsignal 13 von dem Signalgenerator zur Schalterauswahl zum Übertragen eines Ausganges der entsprechenden Leseverstärker an einen Ausgangsdatenbus 14. Die mittlere Pegelversorgung 21 reagiert auf das Steuersignal 20 für den mittleren Pegel von der internen Synchronschaltung 19 zum Halten des Pegels auf dem Ausgangsdatenbus 14 auf einem mittleren Potentialpegel zwischen "H"- (hoch) und "L"- (niedrig) Pegeln. Ein Ausgangspuffer 15 ist mit dem Ausgangsdatenbus 14 verbunden zum Formen der Wellenform eines Signales auf dem Ausgangsdatenbus 14 und zum Anlegen des Signales an einen Ausgangsanschluß 16.

Im folgenden wird der Betrieb beschrieben. Als Reaktion auf ein extern angelegtes Zeilenadreßsignal (nicht gezeigt) wird eine Wortleitung (nicht gezeigt) durch das Zeilenadreßsignal zum Übergehen in den aktivierten Zustand "H" bezeichnet, so daß eine einzelne Zeile 2 von Speicherzellen ausgewählt wird. Als Resultat werden in den Speicherzellen 3 in der ausgewählten Zeile 2 gespeicherte Daten auf die Gruppe von Paaren von Bit-Leitungen 4 ausgelesen. Zur gleichen Zeit wird das Spaltenadreßdecodiersignal 6 an die Gruppe von Übertragungsgattern 7 von dem Y-Decodierer 5 zum Decodieren eines Spaltenadreßsignales angelegt. Die Gruppe von Übertragungsgattern 7 weist Übertragungsgatter auf, von denen jedes mit jedem des entsprechenden Paares von Bit-Leitungen der Gruppe von Paaren von Bit-Leitungen 4 verbunden ist, und das entsprechende Übertragungsgatter wird durch das Spaltenadreßdecodiersignal 6 von dem Y-Decodierer 5 leitend gemacht. Als Resultat werden Daten auf einem bestimmten Paar von Bit-Leitungen aus der Gruppe von Paaren von Bit-Leitungen 4 ausgewählt und an eine E/A-Leitung 8 (Eingabe-/Ausgabe-Leitung) übertragen. Daten auf der E/A-Leitung 8 werden dem Leseverstärker 9 derart zugeführt, daß die Daten verstärkt und durch die Leseverstärkerausgangssignalleitung 10 dem Schalterkreis 11 a zugeführt werden. Obwohl die soweit beschriebene Tätigkeit auf den speziellen Speicherzellenfeldblock 100 a ausgerichtet ist, muß bemerkt werden, daß die gleiche Tätigkeit von den anderen Blocks 100 b und 100 c ausgeführt wird. Die Schalterkreise 11 a bis 11 c reagieren auf Schalterauswahlsignale 13, die von dem Schalterauswahlsignalgenerator 12 angelegt werden. Der Schalterauswahlsignalgenerator 12 wird durch das interne Synchronsignal 18 von der internen Synchronschaltung 19 aktiviert, erzeugt das Schalterauswahlsignal 13 zum Auswählen von nur einem der Mehrzahl von Schalterkreisen 11 a bis 11 c als Reaktion auf das Spaltenadreßsignal 17 und führt es einem der Schalterkreise 11 a bis 11 c zu. Somit wird die entsprechende Leseverstärkerausgangssignalleitung 10 elektrisch mit dem Ausgangsdatenbus 14 durch einen ausgewählten Schalterkreis verbunden. Als ein Resultat werden Daten auf der Leseverstärkerausgangssignalleitung 10 zu dem Ausgangsdatenbus 14 durch den ausgewählten Schalterkreis in einem leitenden Zustand übertragen. Die Daten werden in dem Ausgangspuffer 15 in der Wellenform geformt und werden dann zu dem Ausgangsanschluß 16 übertragen.

Wie in Fig. 1 gezeigt ist, ist ein Speicherzellenfeld in eine Mehrzahl von Speicherblöcken 100 a bis 100 c unterteilt. Weiterhin weist jeder der Speicherblöcke 100 a 100 c den Leseverstärker 9 aus im folgenden beschriebenen Gründen auf. Insbesondere erhöht sich die Anzahl von darin enthaltenen Speicherzellen, wenn die Speicherkapazität der Halbleiterspeichereinrichtung erhöht wird. Daher wird die Anzahl der Paare von Bit-Leitungen 4, für die der Leseverstärker 9 die Zuständigkeit haben sollte, ebenfalls erhöht. Falls und wenn jedoch nur ein Leseverstärker 9 vorgesehen ist, wird die damit verbundene E/A-Leitung 8 in der Länge vergrößert, eine parasitäre Kapazität, die auf der Zwischenverbindungslänge beruht, wird vergrößert, und die RC-Verzögerung (R: Zwischenverbindungswiderstand, C: Zwischenverbindungskapazität) eines Signales wird vergrößert, wodurch die Ausführung verschlechtert wird, so daß die Zugriffszeit erhöht wird. Damit solche Verschlechterung der Ausführung verhindert wird, wird die Anzahl der Paare von Bit-Leitungen 4, für die ein einzelner Leseverstärker 9 zuständig sein sollte, verringert, indem ein Speicherzellenfeld geteilt wird, so daß sich die E/A- Leitung 8 nicht in der Länge vergrößern muß.

Bei einem in eine Mehrzahl von Blöcken unterteilten Speicherzellenfeld werden Ausgangsdaten auf den Leseverstärkerausgangssignalleitungen 10, die mit den entsprechenden Speicherblöcken 100 a bis 100 c verbunden sind, wie oben beschrieben wurde, durch einen der Schalterkreise 11 a bis 11 c ausgewählt und zu dem Ausgangsdatenbus 14 übertragen. Da jedoch der Ausgangsdatenbus 14 mit allen Leseverstärkern 9 verbunden sein muß, erhöht sich die parasitäre Kapazität, die auf der Zwischenverbindungslänge beruht, und somit erhöht sich die Zugriffszeit. Damit die Erhöhung der Zugriffszeit aufgrund der Zwischenverbindungslänge des Ausgangsdatenbusses 14 verhindert wird, gibt es das Verfahren des zwangsweisen Anlegens an den Ausgangsdatenbus 14 des mittleren Potentialpegels zwischen "H"- und "L"-Pegeln unmittelbar bevor die Leseverstärkerausgangsdaten auf den Ausgangsdatenbus 14 ausgelesen werden, indem das Steuersignal 20 für den mittleren Pegel durch die interne Synchronschaltung 19 erzeugt wird (im folgenden als "ein Verfahren zum Herstellen eines mittleren Potentialpegels auf einem Ausgangsdatenbus" bezeichnet).

Fig. 2 ist ein Diagramm, das die Zeitpunkte der Signale auf jeder Signalleitung in der Halbleiterspeichereinrichtung zum Herstellen eines mittleren Potentialpegels auf einem Ausgangsdatenbus darstellt. Im folgenden wird die Tätigkeit unter Bezugnahme auf die Fig. 1 und 2 beschrieben. Wenn sich das Adreßsignal 60 (Fig. 2(a)) verändert, ändert sich der Ausgang des Leseverstärkers 9 (Fig. 2(b)) von einem "H"- Pegel zu einem "L"-Pegel oder von einem "L"-Pegel zu einem "H"-Pegel als Reaktion auf die ausgelesenen Daten. Wenn sich der Ausgang des Leseverstärkers 9 (Fig. 2(b)) ändert, ändert sich entsprechend der Signalpegel auf dem Ausgangsdatenbus 14. Wenn auf dem Ausgangsdatenbus 14 kein mittlerer Potentialpegel hergestellt wird, wird die Änderung in dem Signalpegel langsamer als der des Ausganges des Leseverstärkers 9, wie es in Fig. 2(c) gezeigt ist, weil der Ausgangsdatenbus 14 große parasitäre Kapazitäten aufweist, die von der Verbindungslänge abhängen. Im Vergleich zu einem Zeitpunkt 26, an dem sich eine Wellenform des Ausganges des Leseverstärkers 9 (Fig.2(b)) von einem "H"-Pegel in einen "L"-Pegel ändert und eine Wellenform des Ausganges des Leseverstärkers 9 von einem "L"-Pegel in einen "H"-Pegel ändert und diese beiden sich kreuzen (im folgenden einfach als Kreuzungszeitpunkt der Wellenformen bezeichnet), ist ein Kreuzungszeitpunkt 27 der Wellenformen auf dem Pegel des Ausgangsdatenbusses 14 (Fig. 2(c)) etwas verzögert. Damit solche Verzögerung verhindert wird, wenn der Ausgangsdatenbus 14 auf einen mittleren Potentialpegel gezwungen wird durch eine Versorgung 21 für ein mittleres Potential, das durch das Steuersignal 20 für das mittlere Potential (Fig. 2(c)) unmittelbar vor dem Kreuzungszeitpunkt 26 der Ausgaben des Leseverstärkers 9 gesteuert wird, wird die Signalwellenform auf dem Ausgangsdatenbus 14 wie in Fig. 2(b) gezeigt gebildet, so daß die Verzögerung eines Kreuzungszeitpunktes 29 der Signalwellenformen auf dem Ausgangsdatenbus 14 gegenüber dem Kreuzungszeitpunkt 26 der Ausgaben des Leseverstärkers 9 extrem verringert werden kann. Folglich stellt V _M (in Fig. 2(e) gezeigt) einen mittleren Potentialpegel dar. Als ein Resultat wird die Signalwellenform, die dem Ausgangsanschluß 16 durch den Ausgangspuffer 15 zugeführt wird, wie in Fig. 2(h) gezeigt gebildet, so daß die Zugriffszeit T 2 kürzer sein kann als die Zugriffszeit T 1 in der Signalwellenform in dem Ausgangsanschluß 16, wenn auf dem Ausgangsdatenbus 14 kein mittlerer Potentialpegel hergestellt wird (Fig. 2(g)). In der obigen Beschreibung sind die Signalwellenformen des internen Synchronsignales 18 (Fig. 2(f)) und das Steuersignal 20 für den mittleren Pegel (Fig. 2(d)) nur in der Art eines Beispieles gezeigt, und der mittlere Potentialpegel wird auf dem Ausgangsdatenbus 14 während einer Zeitdauer T vorgesehen.

Eine konventionelle Halbleiterspeichereinrichtung ist wie oben beschrieben konstruiert. Eine Eingangsstufe des Ausgangspuffers 15 weist jedoch im allgemeinen zum Beispiel einen Inverter, eine Kombinationsschaltung mit einem NAND- Gatter, einem NOR-Gatter oder ähnliches oder eine Halteschaltung bzw. Verriegelungsschaltung (latch circuit) auf. Jede Schaltung weist einen logischen Eingangsschwellenwert (einen Eingangspegel, der zur Änderung des Ausgangspegels benötigt wird) auf. Wenn zum Beispiel der Signalpegel auf dem Ausgangsdatenbus 14 auf einem höheren Potentialpegel liegt als der logische Eingangsschwellenwert, wird ein "L"-Pegel an die nächste Stufe ausgegeben, und wenn der Signalpegel auf dem Ausgangsdatenbus 14 auf einem niedrigeren Potentialpegel als der logische Eingangsschwellenwert liegt, wird ein "H"-Pegel an die nächste Stufe ausgegeben.

Mit der Struktur der konventionellen Halbleiterspeichereinrichtung ist es extrem schwierig, den mittleren Potentialpegel (V _M in Fig. 2(e)), der auf den Leseverstärkerausgangsdatenbus 14 gelegt wird, auf den gleichen Potentialpegel zu steuern wie der logische Eingangsschwellenwert in der Eingangsstufe des Ausgangspuffers 15, da Rauschen, Unterschiede in den Einrichtungscharakteristiken und ähnliches auftreten. Daher ist in der konventionellen Halbleiterspeichereinrichtung der Pegel auf dem Ausgangsdatenbus 14 zu dem Zeitpunkt (29 in Fig. 2(e)), wenn der Ausgangsdatenbus 14 den mittleren Potentialpegel V _M erreicht, etwas höher oder etwas niedriger als der logische Eingangsschwellenwert in der Eingangsstufe des Ausgangspuffers 15. Unter der Annahme, daß der mittlere Potentialpegel V _M auf dem Ausgangsdatenbus 14 etwas höher ist als der logische Eingangsschwellwert in der Eingangsstufe des Ausgangspuffers 15, gibt die Eingangsstufe des Ausgangspuffers 15 immer einen "L"-Pegel während der Zeitdauer T, während der der Ausgangsdatenbus 14 auf dem mittleren Potentialpegel V _M liegt, an die folgende Stufe ab, und somit gibt der Ausgangsanschluß 16 einen "L"- (oder einen "H"-) Pegel während der Zeitdauer T ab. Als Resultat wird, wie in den Fig. 2(i), 2(j) und 2(k) gezeigt ist, Ausgangsrauschen erzeugt. Genauer gesagt, Fig. 2(i) zeigt eine Signalwellenform an dem Ausgangsanschluß 16, wenn die Auslesedaten sich von einem "H"-Pegel zu einem "L"-Pegel mit einem Adreßsignal ändern, Fig. 2(j) zeigt eine Signalwellenform an dem Ausgangsanschluß 16, wenn sich die Auslesedaten von einem "L"-Pegel zu einem "H"-Pegel ändern, und Fig. 2(k) zeigt eine Signalwellenform an dem Ausgangsanschluß 16, wenn sich die Auslesedaten von einem "H"-Pegel zu einem "H"-Pegel fortsetzen. In Fig. 2(j) sind die Daten in dem vorhergehenden Zyklus auf einem "L"-Pegel. Selbst wenn daher ein "L"-Pegel während der Zeitdauer T vorgesehen wird, sind sie identisch zu den Daten in dem vorhergehenden Zyklus, so daß Ausgangsrauschen anscheinend nicht auftritt. Wie in den Fig. 2(i) bis 2(k) gezeigt ist, wird ein "L"-Pegel einmal ausgegeben, unmittelbar bevor die wahren Daten in jedem Fall ausgegeben werden. In den Fig. 2(i) bis 2(k) ist der Pegel an dem Ausgangsanschluß 16 auf einem "L"-Pegel während der Zeitdauer T. Es ist jedoch das gleiche in dem Fall, in dem der Signalpegel an dem Ausgangsanschluß 16 auf einem "H"-Pegel während der Zeitdauer T ist. Als ein Resultat wird ein Unterschied in der Zugriffszeit zwischen dem Auslesen von Daten auf einem "H"-Pegel und dem Auslesen von Daten auf einem "L"- Pegel verursacht, und eine Zunahme der Zugriffszeit wird aufgrund der Veränderung im Zustand verursacht und eine Zunahme des verbrauchten Stromes aufgrund der Veränderung im Zustand verursacht.

Zum Stand der Technik, der für die Erfindung relevant ist, wird ein Artikel von K. C. Hardee u. a. mit dem Titel "A Fault- Tolerant 30 ns/375 mW 16k × 1 NMOS Static RAM", IEEE Journal of Solid-State Circuits, Bd. SC-16, Nr. 5, Seiten 435-443, Oktober 1981, genannt.

Im oben genannten Stand der Technik wird ein Verfahren zum Gleichsetzen von Potentialen auf Bit-Leitungen von jedem Paar von Bit-Leitungen beschrieben, damit die Zugriffszeit verringert wird. Diese Technik ist nicht auf die Bit-Leitung beschränkt, sondern sie kann auf einen Datenbus angewandt werden. Im Stand der Technik wird jedoch nicht die Technik offenbart zum Halten von Daten in dem vorhergehenden Zyklus. Wenn daher die konventionelle Gleichgewichtstechnik auf den Datenbus angewandt wird, treten die oben beschriebenen Probleme auf.

Es ist daher Aufgabe der Erfindung, die oben beschriebenen Probleme zu vermeiden und eine Halbleiterspeichereinrichtung vorzusehen, bei der insbesondere der Signalpegel an einem Ausgangsanschluß auf dem Signalpegel gehalten werden kann, der in dem vorigen Datenzyklus ausgelesen wurde, wenn auf einem Ausgangsdatenbus ein mittlerer Potentialpegel unmittelbar vor dem Datenauslesen hergestellt ist, auch während einer Zeitdauer T, während der der mittlere Potentialpegel zur Verfügung gestellt wird, so daß der mittlere Potentialpegel kein Ausgangsrauschen erzeugt.

Die erfindungsgemäße Halbleiterspeichereinrichtung ist so eingerichtet, daß eine Halteschaltung bzw. Verriegelungsschaltung (latch circuit) mit Hysteresecharakteristiken in den Eingabe-Ausgabecharakteristiken, wie etwa eine Schmitt- Triggerschaltung, zwischen einer Ausgangssignalleitung, an die der mittlere Potentialpegel abgegeben wird, und eine Schaltung, in der Signale auf der Ausgangssignalleitung angenommen werden, eingefügt wird.

Die Ausgangssignalleitung ist ein Ausgangsdatenbus zum Beispiel, und eine Schaltung, die Signale auf der Ausgangssignalleitung empfängt, ist ein Ausgangspuffer, zum Beispiel.

Eine Verriegelungsschaltung mit Hysteresecharakteristiken weist bevorzugt einen ersten Inverter und einen zweiten Inverter auf, wobei der Ausgang des ersten Inverters auf den Eingang des zweiten Inverters geführt wird, der Ausgang des zweiten Inverters auf den Eingang des ersten Inverters geführt wird und der Signalausgang von einem Ausgangsanschluß des ersten Inverters angelegt wird.

Eine Verriegelungsschaltung mit Hysterese-Eingangs-Ausgangscharakteristiken erzeugt eine Hysterese-Eingangs-Ausgangsschleife mit einem mittleren Potentialpegel darin.

Eine erfindungsgemäße Verriegelungsschaltung mit Hysteresecharakteristiken empfängt Signale eines höheren Pegels als der mittlere Potentialpegel zum Invertieren des Zustandes derart, daß ein Ausgang des invertierten Zustandes vorgesehen wird, und sie empfängt Signale eines niedrigeren Pegels, die um einen vorbestimmten Potentialpegel niedriger sind als der mittlere Potentialpegel zum Invertieren des Zustandes und zum Vorsehen eines Ausganges des invertierten Zustandes. Wenn daher der Pegel der Ausgangssignalleitung ungefähr auf dem mittleren Potentialpegel ist, hält der Ausgang der Verriegelungsschaltung den Zustand, wie er vor der Anwendung des mittleren Potentialpegels herrschte.

In dem Fall, wenn eine Schmitt-Triggerschaltung als Verriegelungsschaltung mit Hysterese-Eigenschaften benutzt wird, wird eine Ausgangssignalleitung als ein Ausgangsdatenbus benutzt, und die Schmitt-Triggerschaltung wird zwischen dem Ausgangsdatenbus und einem Ausgangspuffer eingefügt, wie es genauer im folgenden beschrieben wird. Die Schmitt-Triggerschaltung kann eine Struktur aufweisen, die die gleichen logischen Signale als Signale auf dem Ausgangsdatenbus vorsieht, oder eine Struktur, die invertierte logische Signale vorsieht. Als ein Beispiel wird der letztere Fall beschrieben.

Ein logischer Eingangsschwellenwert zum Ändern des Ausganges der Schmitt-Triggerschaltung von einem "L"-Pegel zu einem "H"-Pegel ist um ein vorbestimmtes Potential niedriger eingestellt als der mittlere Potentialpegel des Ausgangsdatenbusses. Der logische Eingangsschwellwert zum Ändern des Ausganges von einem "H"-Pegel zu einem "L"-Pegel ist um ein vorbestimmtes Potential höher eingestellt als der mittlere Potentialpegel des Ausgangsdatenbusses. Als Resultat wird die Schmitt-Triggerschaltung nicht getriggert, während der Pegel auf dem Ausgangsdatenbus auf dem mittleren Potentialpegel ist, und der Ausgang, der in dem vorhergehenden Datenzyklus ausgelesen ist, wird ohne Änderung der Ausgabe gehalten, so daß der Ausgangsanschluß Daten hält, die in dem vorhergehenden Datenzyklus ausgelesen wurden. Wenn danach der Ausgangsdatenbus von dem mittleren Potentialpegel gelöst wird und der Pegel höher oder niedriger als der logische Eingangsschwellwert der Schmitt-Triggerschaltung geht, wird die Schmitt-Triggerschaltung getriggert, und ihr Ausgang ändert sich. Daher kann Ausgangsrauschen beseitigt werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Diagramm, das die Struktur einer konventionellen Halbleiterspeichereinrichtung zeigt,

Fig. 2 ein Wellenformdiagramm von Signalen, das die Betriebszeitpunkte der in Fig. 1 gezeigten konventionellen Halbleiterspeichereinrichtung zeigt,

Fig. 3 ein Diagramm, das eine Struktur einer erfindungsgemäßen Ausführungsform der Halbleiterspeichereinrichtung zeigt,

Fig. 4 ein Diagramm, das die Eingangs-Ausgangs-Spannungseigenschaften einer Schmitt-Triggerschaltung zeigt, wie sie in der erfindungsgemäßen Ausführungsform benutzt wird,

Fig. 5 ein Wellenformdiagramm, das die Tätigkeit der erfindungsgemäßen Schmitt-Triggerschaltung zeigt, und

Fig. 6 ein Diagramm, das ein Beispiel einer Schmitt- Triggerschaltung zeigt, wie sie in der erfindungsgemäßen Ausführungsform benutzt wird.

Bezugnehmend auf die Zeichnungen wird jetzt eine erfindungsgemäße Ausführungsform beschrieben.

Fig. 3 zeigt ein Diagramm, das ein Beispiel einer Struktur einer erfindungsgemäßen Ausführungsform einer Halbleiterspeichereinrichtung zeigt. In Fig. 3 ist eine Verriegelungsschaltung mit Hysteresischarakteristiken in den Eingangs-Ausgangs- Charakteristiken, d. h. eine Schmitt-Triggerschaltung 39, zwischen einem Ausgangsdatenbus 14 und einem Ausgangspuffer 15 eingefügt. Die verbleibende Struktur ist identisch zu der Struktur der in Fig. 1 gezeigten konventionellen Halbleiterspeichereinrichtung, und die entsprechenden Teile haben identische Bezugszeichen.

Fig. 4 ist ein Diagramm, das ein Beispiel der Eingangs-Ausgangs- Spannungscharakteristiken der erfingungsgemäß eingefügten Schmitt-Triggerschaltung zeigt. In Fig. 4 bedeutet V _LH einen logischen Eingangsschwellwert der Schmitt-Triggerschaltung zum Ändern des Ausganges von einem "L"-Pegel zu einem "H"-Pegel, V _HL zeigt einen logischen Eingangsschwellwert der Schmitt-Triggerschaltung zum Ändern des Ausganges von einem "H"-Pegel zu einem "L"-Pegel, und V _M bedeutet einen mittleren Potentialpegel, der dem Ausgangsdatenbus zugeführt wird. Ein logischer Eingangsschwellwert V _LH ist niedriger um ein bestimmtes Potential als der mittlere Potentialpegel V _M eingestellt, und der andere logische Eingangsschwellwert V _HL ist um ein gewisses Potential höher als der mittlere Potentialpegel V _M eingestellt. Wie in Fig. 4 gezeigt ist, invertiert die Schmitt-Triggerschaltung 39 die logischen Pegel auf dem Ausgangsdatenbus.

Fig. 5 zeigt ein Wellenformdiagramm von Signalen zum Darstellen der Tätigkeit der erfindungsgemäß eingefügten Schmitt-Triggerschaltung. Unter Bezugnahme auf die Fig. 3 bis 5 wird jetzt eine erfindungsgemäße Ausführungsform der Halbleiterspeichereinrichtung beschrieben.

Das Vorgehen, während dem Daten von einer Speicherzelle auf den Ausgangsdatenbus 14 ausgelesen werden, und die Zeitpunkte von jedem Steuersignal sind identisch zu jenen der konventionellen Halbleiterspeichereinrichtung (Fig. 1 und 2). Der Ausgangsdatenbus 14 wird auf dem mittleren Potentialpegel V _M während einer Zeitdauer T als Reaktion auf das Steuersignal 20 für den mittleren Pegel (Fig. 5(b)) gehalten. Der Pegel auf dem Ausgangsdatenbus 14 ändert sich von einem "H"- oder "L"-Pegel zu dem mittleren Potentialpegel V _M in Übereinstimmung mit dem vorherigen Zustand. Der Ausgang der Schmitt- Triggerschaltung 39 wird jedoch auf dem vorhergehenden Zustand während der Zeitdauer T gehalten aufgrund der Eingangs- Ausgangs-Spannungscharakteristiken der Schmitt-Triggerschaltung 39, die in Fig. 4 gezeigt ist. Genauer gesagt, selbst wenn der Pegel auf dem Ausgangsdatenbus 14 sich von einem "H"-Pegel zu dem mittleren Potentialpegel V _M ändert, ist der logische Eingangsschwellwert für diesen Fall V _LH , so daß die Schmitt-Triggerschaltung 39 nicht getriggert wird und sich deren Ausgangszustand nicht ändert. Wenn sich der Signalpegel auf dem Ausgangsdatenbus 14 von einem "L"-Pegel zu dem mittleren Potentialpegel V _M ändert, ist der logische Eingangsschwellwert für diesen Fall V _HL , so daß sich der Ausgangszustand der Schmitt-Triggerschaltung nicht ändert. Somit werden Daten in dem Zustand, wie er vor Anwendung des Potentialpegels V _M war, an einem Ausgangsanschluß 16 während der Zeitdauer T gehalten. Selbst wenn der Pegel auf dem Ausgangsdatenbus 14 auf einem mittleren Potentialpegel V _M als Reaktion auf das Steuersignal 20 für den mittleren Pegel unmittelbar vor dem Kreuzungszeitpunkt der Ausgaben des Leseverstärkers 9 gesetzt wird, sind die Signale, die dem Ausgangspuffer 15 zugeführt werden, auf dem Signalpegel, der in dem vorhergehenden Datenzyklus ausgelesen wurde, so daß sich der Ausgang des Ausgangspuffers 15 nicht ändert und kein Rauschen enthält. Wenn der Ausgangsdatenbus 14 von dem mittleren Potentialpegel V _M gelöst wird, so daß die folgenden Daten vorgesehen werden, wird der Pegel auf dem Ausgangsdatenbus 14 ein "H"- oder "L"-Pegel in Übereinstimmung mit den ausgelesenen Daten, so daß die Schmitt-Triggerschaltung 39 getriggert wird, dessen Eingangspegel invertiert wird und der invertierte Pegel dem Ausgangspuffer 15 zugeführt wird. Der Ausgangspuffer 15 überträgt zu dem Ausgangsanschluß 16 Signale, die Dateninformation entspricht, die durch die Schmitt-Triggerschaltung 39 vorgesehen ist.

Da folglich der Ausgangspuffer 15 nicht durch den mittleren Potentialpegel V _M beeinflußt wird, gibt der Ausgangspuffer 15 keine Dateninformationen aus, nachdem er einmal ein Ausgabe bei einem "L"- oder "H"-Pegel gemacht hat. Somit verändert sich die Zugriffszeit nicht, und der Leistungsverbrauch wird nicht erhöht. Zusätzlich ist Ausgangsrauschen nicht in den Signalen enthalten, die dem Ausgangsanschluß 16 zugeführt werden.

Fig. 6 ist ein Diagramm, das ein Beispiel der Struktur der Schmitt-Triggerschaltung 39 zeigt, die in der erfindungsgemäßen Halbleiterspeichereinrichtung verwandt wird. In Fig. 6 weist die erfindungsgemäße Schmitt-Triggerschaltung 39 einen Eingangswiderstand 44, einen ersten Inverter und einen zweiten Inverter auf. Der erste Inverter weist einen p-Kanal-MOS- Transistor 46 und einen n-Kanal-MOS-Transistor 47 auf, die miteinander in einer komplementären Weise verbunden sind. Genauer gesagt, der p-Kanal-MOS-Transistor 46 hat eine Source verbunden mit einem Spannungspotential V _cc , einen Drain verbunden mit einem Drain des n-Kanal-MOS-Transistors 47 und einem Ausgangsanschluß 50, sowie ein Gate mit einem Anschluß des Eingangswiderstandes 44 durch einen Verbindungspunkt 45 verbunden. Der n-Kanal-MOS-Transistor 47 hat einen Drain verbunden mit dem Drain des p-Kanal-MOS-Transistors 46 und dem Ausgangsanschluß 50, sowie eine Source verbunden mit Masse, und ein Gate verbunden mit einem Anschluß des Eingangswiderstandes 44 durch den Verbindungspunkt 45.

Der zweite Inverter weist einen p-Kanal-MOS-Transistor 48 und einen n-Kanal-MOS-Transistor 49 auf, die miteinander in einer komplementären Weise verbunden sind. Genauer gesagt, der p- Kanal-MOS-Transistor 48 hat eine Source verbunden mit dem Spannungsversorgungspotential V _cc , einen Drain verbunden mit einem Drain des n-Kanal-MOS-Transistor 49 und mit einem Anschluß des Eingangswiderstandes 44 durch den Verbindungspunkt 45 verbunden, sowie ein Gate verbunden mit dem Ausgangsteil des ersten Inverters (d. h. ein Verbindungspunkt zwischen dem Drain des p-Kanal-MOS-Transistors 46 und dem Dran des n- Kanal-MOS-Transistors 47). Der n-Kanal-MOS-Transistor 49 hat einen Drain verbunden mit einem Drain des p-Kanal-MOS-Transistors 48, eine Source verbunden mit Masse und ein Gate verbunden mit dem Ausgangsteil des ersten Inverters.

In anderen Worten, der Eingangsteil des ersten Inverters ist verbunden mit dem Ausgangsteil des zweiten Inverters, und der Ausgangsteil des ersten Inverters ist verbunden mit dem Eingangsteil des zweiten Inverters. Der andere Anschluß des Eingangswiderstandes 44 ist mit einem Eingangspunkt 43 verbunden.

Bezugnehmend auf die in Fig. 3 gezeigte Ausführungsform, ist der Eingangspunkt 43 mit dem Ausgangsdatenbus 14 verbunden, und der Ausgangspunkt 50 ist mit dem Ausgangspuffer 15 verbunden. In den in Fig. 4 gezeigten Eingangs-Ausgangs-Spannungscharakteristiken zeigt die durch die Abzisse repräsentierte Eingangsspannung die Spannung an dem Eingangspunkt 43 und die durch die Ordinate repräsentierte Ausgangsspannung die Spannung an dem Ausgangspunkt 50. Bezugnehmend auf Fig. 6 wird die Tätigkeit der erfindungsgemäßen Schmitt-Triggerschaltung jetzt beschrieben.

Die MOS-Transistoren 46 und 47 bilden den ersten Inverter, und die MOS-Transistoren 48 und 49 bilden den zweiten Inverter. Der Ausgang des ersten Inverters ist mit dem Eingang des zweiten Inverters verbunden, und der Ausgang des zweiten Inverters ist mit dem Eingang des ersten Inverters verbunden, so daß eine Verriegelungsschaltung gebildet wird. Der Eingangswiderstand 44 ist zwischen dem Verbindungspunkt 43 und dem Verbindungspunkt 45 eingefügt. Damit der Verriegelungszustand in der Schmitt-Triggerschaltung 39 invertiert wird, muß das Potential des Verbindungspunktes 45 den Eingangsschwellwert des ersten Inverters, der die MOS-Transistoren 46 und 47 aufweist, überschreiten. Das Potential des Verbindungspunktes 45 hat jedoch einen Wert, der erzielt wird, indem das Potential des Eingangspunktes 43 entsprechend einem Verhältnis des Eingangswiderstandes 44 und des Widerstandes des leitenden MOS-Transistors (MOS-Transistor 48 oder 49), der in dem zweiten Inverter enthalten ist, dividiert wird.

Wenn das Potential an dem Verbindungspunkt 45 auf einem "L"- Pegel ist, und das Potential an dem Verbindungspunkt 50 auf einem "H-Pegel ist, das heißt, sie sind in einem stabilen Zustand, muß das Potential an dem Verbindungspunkt 45 den logischen Eingangsschwellenwert des ersten Inverters überschreiten, damit der Verriegelungszustand invertiert wird.

Der in dem zweiten Inverter enthaltene n-Kanal-MOS-Transistor 49 ist in einem leitenden Zustand und erniedrigt das Potential des Verbindungspunktes 45. Damit dafür kompensiert werden kann, muß das an dem Punkt 43 angelegte Potential höher sein um eine gewisses Potential als der logische Eingangsschwellwert des ersten Inverters.

Auf der anderen Seite, wenn der Verbindungspunkt 45 auf einem "H"-Pegel ist, und der Punkt 50 auf einem "L"-Pegel ist, das heißt, sie sind in einem stabilen Zustand, ist der p-Kanal- MOS-Transistor 48 des zweiten Inverters in dem Ein-Zustand und zieht das Potential des Verbindungspunktes 45 hoch. Wenn daher das Potential des Punktes 43 nicht niedriger um ein gewisses Potential gemacht wird als der logische Eingangsschwellwert des ersten Inverters, wird der Verriegelungszustand der Schmitt-Triggerschaltung 39 nicht invertiert. Der Eingangspunkt 43 ist mit dem Ausgangsdatenbus 14 verbunden. Wenn daher der logische Eingangsschwellwert des ersten Inverters in der Schmitt-Triggerschaltung mit dem mittleren Potentialpegel V _M übereinstimmt, der an den Ausgangsdatenbus 14 angelegt ist, wird der Verriegelungszustand der Schmitt-Triggerschaltung 39 nicht invertiert, selbst wenn der mittlere Potentialpegel V _M an dem Ausgangsdatenbus 14 angelegt wird. Der Verriegelungszustand wird nicht invertiert, bis der Ausgangsdatenbus 14 von dem mittleren Potentialpegel gelöst wird und dessen Potential zu einem höheren oder niedrigeren Pegel um mehr als ein gewisses Potential verschoben wird. Somit kann die Änderung im Zustand aufgrund des Effektes des mittleren Potentialpegels V _M verhindert werden.

Obwohl in der oben beschriebenen Ausführungsform die Schmitt- Triggerschaltung, die die Logik auf dem Ausgabedatenbus 14 invertiert und die invertierte Logik ausgibt, beschrieben wurde, kann eine Schmitt-Triggerschaltung benutzt werden, die die Logik auf dem Ausgangsdatenbus 14 ohne Inversion ausgibt, um den gleichen Effekt zu erzielen. Das Widerstandselement 44 kann aus Polysilizium gebildet werden und kann durch einen darin enthaltenen MOS-Transistor ersetzt werden.

Obwohl der erste und zweite Inverter eine CMOS-Struktur aufweisen, die komplementär miteinander verbundene MOS-Transistoren aufweist, soll sie nicht durch diese Struktur begrenzt sein. Zum Beispiel können auch nur n-Kanal-MOS-Transistoren benutzt werden, um den gleichen Effekt zu erzielen.

Obwohl die Schmitt-Triggerschaltung auf einer Verriegelungsschaltung mit zwei Invertern basiert, kann sie auch auf jeder anderen Schaltung basieren, die die gleichen Eingangs- Ausgangs-Spannungscharakteristiken hat, um den gleichen Effekt zu erzielen.

Obwohl weiterhin in der oben beschriebenen Ausführungsform ein mittlerer Potentialpegel an den Ausgangsdatenbus gelegt wird, und das Potential des Ausgangsdatenbusses von der Schmitt-Triggerschaltung empfangen wird, wird die Signalleitung, an die der mittleren Potentialpegel angelegt wird, nicht auf den Ausgangsdatenbus beschränkt. Zum Beispiel kann die Erfindung auf andere Signalleitungen angewandt werden, wie etwa einen Adreßpufferausgangsbus mit großer Verbindungskapazität, damit der gleiche Effekt erzielt wird.

Obwohl zusätzlich in der oben beschriebenen Ausführungsform ein statistischer RAM, in dem die Speicherzellen in eine Mehrzahl von Blöcken unterteilt sind, beschrieben wurde, ist eine Halbleiterspeichereinrichtung, auf die die Erfindung angewandt wird, nicht auf diesen Typ beschränkt. Der andere Typ von Halbleiterspeichereinrichtungen kann benutzt werden, um den gleichen Effekt zu erzielen.

Da, wie oben beschrieben wurde, die erfindungsgemäße Halbleiterspeichereinrichtung, bei der ein mittlerer Potentialpegel an eine gewünschte Signalleitung für schnellen Betrieb angelegt wird, so ausgelegt ist, daß Signale auf der Signalleitung mit hoher Kapazität in einer Verriegelungsschaltung empfangen werden, die Hysteresis-Charakteristiken in Eingangs- Ausgangs-Charakteristiken hat, wie etwa eine Schmitt- Triggerschaltung, wo sie dann zu der folgenden Signalleitung übertragen werden, kann die Signalleitung zu den folgenden Stufen den Zustand in dem vorherigen Zyklus aufrechterhalten, selbst wenn die gewünschte Signalleitung auf einem mittleren Potentialpegel liegt, wodurch Signale, die kein Rauschen enthalten, zu einem Ausgangsanschluß übertragen werden können, so daß eine Halbleiterspeichereinrichtung erzielt werden kann, in der die Zugriffszeit sich nicht ändert und der Stromverbrauch nicht erhöht wird.

Claims (6)

1. Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellen (3), von denen jede Information speichert und eine Speicherzelle (3) aus der Mehrzahl von Speicherzellen (3) als Antwort auf ein extern angelegtes Adreßsignal auswählt, mit einer Einrichtung (20), die auf eine Änderung in dem externen Adreßsignal reagiert zum Halten einer vorbestimmten ersten Signalleitung (14) auf einem mittleren Potentialpegel zwischen hohen und niedrigen Potentialpegeln für eine vorbestimmte Zeitdauer,
gekennzeichnet durch eine Hystereseverriegelungseinrichtung (39), die mit der ersten Signalleitung (14) verbunden ist und von ihr als Eingang das Signal auf der ersten Signalleitung (14) empfängt,
zum Vorsehen eines ersten Pegelsignales, wenn der Signalpegel auf der ersten Signalleitung (14) den ersten Potentialpegel, der um einen vorbestimmten Wert höher als der mittlere Potentialpegel ist, durch den mittleren Potentialpegel gehend erreicht,
und zum Vorsehen des zweiten Pegelsignales, wenn der Signalpegel auf der ersten Signalleitung (14) den zweiten Potentialpegel, der um einen vorbestimmten Wert niedriger als der mittlere Potentialpegel ist, durch den mittleren Potentialpegel gehend erreicht, wobei die Hystereseverriegelungseinrichtung (39) eine Hystereseschleife in der Eingangs-Ausgangs-Charakteristik aufweist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Hystereseverriegelungseinrichtung (39) eine Schmitt-Triggerschaltung aufweist.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Schmitt-Triggerschaltung ein Widerstandselement (44) mit einem Anschluß (43), der mit der ersten Signalleitung (14) verbunden ist, und einem anderen Anschluß (50),
einen ersten Inverter (46, 47) mit einem Eingangsanschluß, der mit dem anderen Anschluß des Widerstandselementes (44) verbunden ist, und einem Ausgangsanschluß, der mit dem Ausgangsanschluß (50) der Schmitt-Triggerschaltung verbunden ist, zum Invertieren von angelegten Signalen, und
einen zweiten Inverter (48, 49) mit einem Eingangsanschluß, der mit dem Ausgangsanschluß des ersten Inverters (46, 47) verbunden ist, und einem Ausgangsanschluß, der mit dem anderen Anschluß des Widerstandselementes (44) und dem Eingangsanschluß des ersten Inverters (46, 47) verbunden ist, aufweist.

4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der erste (46, 47) und zweite (48, 49) Inverter jeweils einen CMOS-Inverter aufweist, in dem ein p-Kanal-Feldeffekttransistor (46, 48) und ein n- Kanal-Feldeffekttransistor (47, 49) komplementär miteinander verbunden sind.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch einen Leseverstärker (9) zum Empfangen und Verstärken von Information, die in einer Speicherzelle enthalten ist, die als Reaktion auf das erste externe Adreßsignal ausgewählt ist, wobei die erste Signalleitung (14) eine Ausgangssignalleitung des Leseverstärkers (9) ist.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Mehrzahl von Speicherzellen (3) in eine Mehrzahl von Blöcken (100 a, 100 b, 100 c) unterteilt ist, jeder der Mehrzahl von Blöcken (100 a, 100 b, 100 c) einen Leseverstärker (9), der auf das externe Adreßsignal zum Erfassen und Verstärken von Information, die in der ausgewählten Speicherzelle vorhanden ist, reagiert, und einen Schalterkreis (11 a bis 11 c), der auf das externe Adreßsignal zum Übertragen des Ausganges des entsprechenden Leseverstärkers (9) reagiert, aufweist, und die erste Signalleitung (14) eine Ausgangssignalleitung ist, an die jeder der Schaltkreise (11 a bis 11 c) angeschlossen ist.