DE19605826C2 - Dynamische Halbleiterspeichereinrichtung, in der drei Betriebsmoden festlegbar sind - Google Patents

Dynamische Halbleiterspeichereinrichtung, in der drei Betriebsmoden festlegbar sind

Info

Publication number
DE19605826C2
DE19605826C2 DE19605826A DE19605826A DE19605826C2 DE 19605826 C2 DE19605826 C2 DE 19605826C2 DE 19605826 A DE19605826 A DE 19605826A DE 19605826 A DE19605826 A DE 19605826A DE 19605826 C2 DE19605826 C2 DE 19605826C2
Authority
DE
Germany
Prior art keywords
signal
input
output
circuit
internal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19605826A
Other languages
English (en)
Other versions
DE19605826A1 (de
Inventor
Goro Hayakawa
Yasuhiko Tsukikawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE19605826A1 publication Critical patent/DE19605826A1/de
Application granted granted Critical
Publication of DE19605826C2 publication Critical patent/DE19605826C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Description

Die vorliegende Erfindung bezieht sich auf eine dynamische Halbleiter­ speichereinrichtung, in der drei Be­ triebsmoden festgelegt werden können. Insbesondere bezieht sich die vorliegende Erfindung auf eine dynamische Halbleiterspei­ chereinrichtung, die eine CMOS-Pufferschaltung aufweist, die ein Ein-/Ausgabesteuersignal zum Zurückschreiben gespeicherter In­ formation in Reaktion auf einen Auffrischbetrieb empfängt. Die vorliegende Erfindung bezieht sich auch auf eine Halbleiter­ speichereinrichtung, in der ein Durchgangsstrom einer internen Pufferschaltung für ein externes Ein-/Ausgabesteuersignal ge­ steuert werden kann.
Ein CMOS-DRAM ist aus der Zeitschrift COMPUTER DESIGN, August 1984, S. 133-140, bekannt.
In den letzten Jahren stellen ein Geschwindigkeitszuwachs und eine Reduktion des Leistungsverbrauchs wichtige Faktoren bei Halbleiterspeichereinrichtungen und insbesondere bei DRAMs (Direktzugriffspeicher) dar. Die Verminderung des "Stand-by"- Stroms, insbesondere wenn der Betrieb durch eine Batterie ge­ speist wird, wird als besonders wichtiger Faktor betrachtet.
In einem DRAM bezeichnet ein Stand-by-Strom den Strom, der ver­ braucht wird, wenn die Versorgungsspannungspotentiale VCC und VSS zur Steuerung eines Zeilenaktivierungssignals (/RAS-Signal) und eines Spaltenaktivierungssignals (/CAS-Signal), die Steuer­ signale darstellen, mit einem H-Pegel (logisches Hoch) angelegt werden. Gemäß der Produktstandards befinden sich die Pegel der Eingabepins, die nicht die Signale /RAS und /CAS darstellen, auf beliebigen Pegeln.
Die Datenein-/ausgabe zwischen einem DRAM und der "Außenwelt" wird durch ein Schreibfreigabesignal (/WE-Signal) gesteuert, welches ein externes Steuersignal für einen Schreibbetrieb dar­ stellt, und wird ferner über ein Ausgabe-Freigabesignal (/OE- Signal) gesteuert, welches ein externes Steuersignal für einen Auslesebetrieb darstellt. Diese externen Ein-/Ausgabesignale werden über einen, aus einer CMOS-Schaltung bestehenden Ein­ gabepufferschaltung an eine interne Schaltung des DRAM über­ tragen.
Da sich die Pegel der Eingabeanschlüsse dieser externen Ein-/ Ausgabesteuersignale in dem oben erwähnten Stand-by-Zustand auf beliebigen Pegeln befinden, fließt in die CMOS-Schaltung ein Durchgangsstrom und erhöht den Leistungsverbrauch, wenn die Potentialpegel dieser Anschlüsse einen Zwischenpegel zwischen einem H-Pegel und einem L-Pegel (logisches Tief) der CMOS-Schal­ tung erreichen.
Das obige Problem wird im folgenden detaillierter beschrieben.
Fig. 5 zeigt eine erste, herkömmliche Implementierung einer ersten Stufe eines Eingabepuffers für ein Signal /WE oder ein Signal /OE. In der folgenden Beschreibung des Betriebs der Pufferschaltung werden ein externes Schreib-Freigabesignal und ein externes Ausgabe-Freigabesignal jeweils durch die Bezeich­ nungen EXTZWE und EXTZOE dargestellt und ein internes Schreib- Freigabesignal und ein internes Ausgabe-Freigabesignal werden jeweils als ZWEF und ZOEF dargestellt, damit ein externes Ein-/ Ausgabesteuersignal von einem durch eine Eingabepufferschaltung hindurchgegebenes internes Ein-/Ausgabesteuersignal unterschie­ den werden kann.
Das Signal EXTZWE wird an den anderen Eingangsanschluß einer NOR-Schaltung 216 angelegt, deren erster Eingabeanschluß auf einem L-Pegel fixiert ist. Demzufolge ist das Ausgangssignal der NOR-Schaltung 216 eine invertierte Version des Signals EXTZWE. Dieses Ausgangssignal wird an eine, aus einem p-Kanal MOS-Transistor 312 und einem Inverter 314 zur Erhaltung seines Werts gebildete Halteschaltung angelegt. Die Ausgabe dieser Halteschaltung wird an eine, aus den Invertern 316 und 318 ge­ bildete Treiberschaltung zur Ausgabe als Signal ZWEF angelegt.
Das externe Ein-/Ausgabesteuersignal EXTZOE wird auf gleiche Weise wie oben übertragen.
Fig. 11 zeigt ein Beispiel eines Aufbaus der NOR-Schaltung 216.
Die NOR-Schaltung 216 schließt die p-Kanal MOS-Transistoren 220 und 222 ein, die in Serie zueinander zwischen dem Versorgungs­ spannungspotential Vcc (welches dem H-Pegel entspricht), und dem Versorgungsspannungspotential VSS, welches einem L-Pegel ent­ spricht, geschaltet sind und weist ferner n-Kanal MOS-Transis­ toren 226 und 224 auf, die parallel zu den p-Kanal MOS-Transis­ toren 220 und 222 geschaltet sind.
In der in Fig. 5 gezeigten ersten herkömmlichen Implementie­ rung wird ein Signal S, welches ein Eingangssignal der NOR- Schaltung 216 darstellt, auf den L-Pegel fixiert. Hierdurch wird der p-Kanal MOS-Transistor 220 immer in den leitenden Zu­ stand versetzt. Wenn das Signal EXTZWE einen Zwischenpotential­ pegel einnimmt, so fließt ein Durchgangsstrom über die p-Kanal MOS-Transistoren 220 und 222 und über den n-Kanal MOS-Transis­ tor 224.
Fig. 6 zeigt eine zweite Implementierung einer Eingabepuffer­ schaltung des Signals /WE oder /OE, die auf die Verhinderung der Erzeugung des oben beschriebenen Durchgangsstromes während eines Selbstauffrisch-Betriebs gerichtet ist.
Eine Speicherzelle eines DRAM weist im allgemeinen einen Auf­ bau zum Speichern von Information durch Ladung in einem Konden­ sator auf.
Demzufolge wird die in dem Kondensator durch einen Schreibvor­ gang gespeicherte Ladung durch verschiedene Lecks, wie z. B. einem Strom, der niedriger als die des Schwellenwertes eines Zugriffstransistors ist, abgezogen. Demzufolge besteht die Not­ wendigkeit einen Auffrisch-Betrieb zum Auslesen und anschließen­ den Zurückschreiben der Datenwerte auszuführen, bevor die ge­ speicherte Information vollständig verloren ist.
Ein Auffrischbetrieb, der einen Direktzugriffsbetrieb des Lesens oder Schreibens unterbricht und ein Auffrischbetrieb, der nur zum Aufrechterhalten der gespeicherten Informationen in dem Chip wie z. B. während einem Batteriewechsel durchgeführt wird, sind bekannt. Ein CBR-Auffrischbetrieb (/CAS vor /RAS) stellt ein typisches Beispiel des ersteren dar. Ein Selbstauf­ frischbetrieb ist typisch für den zweiten Vorgang.
Es besteht die Möglichkeit die Erzeugung eines Durchgangsstromes in einer Eingabepufferschaltung während eines Selbstauffrisch­ zeitraums dadurch zu unterdrücken, daß die oben beschriebene Eingabepufferschaltung für das externe Ein-/Ausgabesteuersignal nur während dieses Selbstauffrischzeitraums durch ein Signal inaktiviert wird, dessen Pegel geändert wird.
In der zweiten, in Fig. 6 gezeigten, Implementierung wird das Signal ZBBU als das Signal verwendet, dessen Pegel ausschließ­ lich während des Selbstauffrischzeitraums geändert wird.
Der Betrieb einer durch das Signal ZBBU gesteuerten DRAM-Schal­ tung wird im folgenden beschrieben.
Im Allgemeinen wird in einem DRAM zur Reduktion des Leistungsverbrauchs ein partieller Aktivierungsbetrieb ausgeführt. Die Anzahl der unterteilten Blöcke ist dazu geeignet, zusammen mit einem Anstieg der Speicherkapazität anzusteigen. Die Weiterfüh­ rung des teilweisen Betriebs resultiert jedoch in einer größeren Anzahl von Auffrischzyklen (d. h. der Anzahl der Auffrischvor­ gänge, die zum Auffrischen aller Speicherzellen auf dem Chip erforderlich sind).
Der Anstieg der Speicherkapazität führte zu einem geringeren Absolutwert der Kapazität des Speicherzellenkondensators. Der Leckstrom eines Kondensators in einer Speicherzelle wird auf­ grund verschiedener Einflüsse, wie z. B. dünneren dielektrischen Filmen eines Kondensators, Verschlechterung der Eigenschaften eins Zugriffstransistors unterhalb des Schwellwerts und des geringeren Abstands zwischen jeder Speicherzelle, erhöht. Der Trend der Verschlechterung der Auffrischeigenschaften eines Speichers (dies impliziert die Zeitdauer, über die Daten in einer Speicherzelle ohne Auffrischbetrieb gehalten werden können) ist merklich.
Demzufolge ist es wünschenswert, die Anzahl der Auffrischzyklen zu verringern. Zum Zwecke der Verringerung des Betriebsstroms während eines Selbstauffrischvorgangs und der Verringerung der Anzahl der Auffrischzyklen wurde ein Ansatz durchgeführt, nach dem während eines Selbstauffrischbetriebs mehr Blöcke als wäh­ rend des Normalbetriebs betrieben werden.
Fig. 7 zeigt einen Aufbau eines in acht Blöcke unterteilten DRAMs. Das Signal ZBBU stellt ein Selbstauffrischmodussignal dar und erreicht während eines Selbstauffrischbetriebs einen L-Pegel. In einem normalen Betriebsmodus erreicht das ZBBU-Sig­ nal einen H-Pegel, wodurch nur einer der durch die Blockadres­ sen Z0-Z2 ausgewählten acht Blöcke durch eine entsprechende Blockadresse ausgewählt wird.
In einem Selbstauffrischbetrieb erreicht das Signal ZBBU einen L-Pegel, wodurch zwei der acht Blöcke betrieben werden. Wenn z. B. (Z2, Z1, Z0) = (0, 0, 0) ist, so gelangen die Ausgänge der OR-Schaltungen 508 und 528 auf einen H-Pegel, und zwar unab­ hängig von dem Wert Z2, wenn das Signal ZBBU = L ist. Demzufolge werden gleichzeitig die Blöcke (0, 0, 0) und (1, 0, 0) ausge­ wählt.
Das Signal ZBBU ist nicht auf das oben beschriebene Signal be­ grenzt und ein Betrieb, der dem im folgenden beschriebenen ähn­ lich ist, kann solange implementiert werden, wie der Pegel nur während eines Selbstauffrischzeitraums geändert wird.
Nach der zweiten herkömmlichen, in Fig. 6 gezeigten, Implemen­ tierung ermöglicht ein Aufbau zum Anlegen einer invertierten Version des Signals ZBBU durch den Inverter 318 an einen Ein­ gangsanschluß der NOR-Schaltung 216, daß die NOR-Schaltung 216 konstant ständig und unabhängig von dem Pegel des Signals EXTZWE geschlossen bzw. gesperrt werden kann.
Genauer gesagt, da der p-Kanal MOS-Transistor 220 der Fig. 11 während eines Selbstauffrischzeitraums geschlossen wird, fließt selbst dann kein Durchgangsstrom über die NOR-Schaltung 216, wenn das Signal EXTZWE einen Zwischenpegel erreicht.
Eine Eingabepufferschaltung mit dem oben beschriebenen Aufbau, die ein Ein-/Ausgabesignal empfängt, weist jedoch ein Problem derart auf, daß es eine Möglichkeit der Erzeugung eines Durch­ gangsstromes dann gibt, wenn der DRAM in einen Standby-Zustand gelangt, d. h. wenn die Signale /RAS und /CAS beide auf einen H-Pegel gelangen und der Pegel der anderen Eingabeanschlüsse beliebig ist.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine dynamische Halbleiterspeichereinrichtung mit einer Ein­ gabepufferschaltung für ein Ein-/Ausgabesteuersignal anzugeben, in der die Erzeugung eines Durchgangsstromes selbst in einem Stand-by-Zustand unterdrückt ist.
Diese Aufgabe wird durch eine dynamische Halbleiterspeicherein­ richtung nach Anspruch 1 gelöst.
Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Ein Vorteil der vorliegenden Erfindung besteht darin, daß eine Eingabepufferschaltung für ein externes Ein-/Ausgabesignal vor­ gesehen werden kann, in der ein internes Ein-/Ausgabesteuersig­ nal nicht durch einen Wechsel bzw. eine Änderung eines externen Ein -/Ausgabesteuersignals beeinflußt wird.
Die Ein-/Ausgabedatenpufferschaltung empfängt ein internes Ein-/ Ausgabesteuersignal zum Empfangen/Übertragen von Datenwerten an die Außenwelt.
Ein Hauptvorteil der vorliegenden Erfindung besteht darin, daß die zweite CMOS-Logikgatterschaltung, die direkt ein exter­ nes Ein-/Ausgabesteursignal in der Eingabepuffersteuersignal­ schaltung empfängt, in einen deaktivierten (geschlossenen) Zustand gelangt, wenn sich die Halbleiterspeichereinrichtung in dem Stand-by-Zu­ stand oder Selbstauffrischzustand befindet, so daß in diesen Zuständen kein Durchgangsstrom erzeugt wird. Demzufolge kann ein Ansteigen des Leistungsverbrauchs in einer dynamischen Halbleierspeichereinrichtung verhindert werden.
Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der folgenden Beschreibung von Aufführungsbei­ spielen anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 ein schematisches Blockschaltbild, welches eine Aufbau einer Eingabepufferschaltung für ein externes Ein-/Aus­ gabesteuersignal in einer dynamischen Halbleiterspei­ chereinrichtung nach einer Ausführungsform der vorlie­ genden Erfindung zeigt;
Fig. 2 ein detailliertes Schaltbild, welches einen Aufbau einer Eingabepufferschaltung für ein externes Ein-/Aus­ gabesteuersignal nach der vorliegenden Erfindung zeigt;
Fig. 3 ein schematisches Blockschaltbild, welches einen Aufbau einer dynamischen Halbleiterspeichereinrichtung nach der vorliegenden Erfindung zeigt;
Fig. 4 eine Signalpegeltabelle, die einen Betrieb einer Ein­ gabepufferschaltung für ein externes Ein-/Ausgabesteuer­ signal gemäß der vorliegenden Erfindung zeigt;
Fig. 5 ein Schaltbild, welches eine herkömmliche Implementie­ rung einer Eingabepufferschaltung für ein Ein-/Ausgabe­ steuersignal zeigt;
Fig. 6 ein Schaltbild, welches eine zweite herkömmliche Imple­ mentierung einer Eingabepufferschaltung einer Ein-/Aus­ gabesteuerschaltung zeigt;
Fig. 7 ein schematisches Blockschaltbild, welches einen Aufbau einer in Blöcke unterteilten dynamischen Halbleiterein­ richtung zeigt;
Fig. 8 ein Zeitablaufdiagramm eines Schreibvorgangs einer dyna­ mischen Halbleiterspeichereinrichtung;
Fig. 9 ein Zeitablaufdiagramm eines Lesevorgangs einer dynami­ schen Halbleiterspeichereinrichtung;
Fig. 10 ein Zeitablaufdiagramm eines Selbstauffrischbetriebs einer dynamischen Halbleiterspeichereinrichtung;
Fig. 11 ein Schaltbild, welches eine CMOS-NOR-Schaltung zeigt.
Fig. 3 stellt ein schematisches Blockschaltbild dar, welches einen Aufbau einer dynamischen Halbleiterspeichereinrichtung mit einer Eingabepufferschaltung für ein Ein-/Ausgabesteuer­ signal gemäß der vorliegenden Erfindung zeigt.
Wie in Fig. 3 dargestellt ist, führt ein Adressenpuffer 402 einem Zeilendekodierer 406 und einem Spaltendekodierer 404 extern angelegte Adressensignale A0-A8 zu. Der Zeilendekodierer 406 reagiert auf ein Zeilenadressensignal, welches von dem Adressenpuffer 402 angelegt wurde und wählt aus einer Mehrzahl von Wortleitungen eine aus und treibt diese. Der Spaltendeko­ dierer 404 reagiert auf ein vom Adressenpuffer 402 angelegtes Spaltenadressensignal zum Auswählen eines aus einer Mehrzahl von Bitleitungspaaren.
Ein Leseverstärker 408 verstärkt die Potentialdifferenz zwischen einem entsprechenden Bitleitungspaar. Das dem durch den Spalten­ dekodierer 404 ausgewählte Bitleitungspaar entsprechende ver­ stärkte Signal wird dem Ausgabepuffer 414 zugeführt. Der Aus­ gabepuffer 414 verstärkt das zugeführte Potential zum Vorsehen von Ausgabedaten DQ1-DQ8 an die Außenwelt. Ein Dateneingabe­ puffer 412 verstärkt extern angelegte Eingabedaten DQ1-DQB. Dieses verstärke Signal wird dem durch den Spaltendekodierer 404 ausgewählten Bitleitungspaar zugeführt.
Ein Schreibbetrieb einer dynamischen Halbleiterspeichereinrich­ tung, wie sie indem schematischen Blockschaltbild der Fig. 3 gezeigt ist, wird mit Bezug auf das Zeitablaufdiagramm der Fig. 8 eines externen Signals beschrieben. Ein Zeilenadressensignal wird in einen Adressenpuffer 402 dann eingegeben, wenn das an den Zeilendekodierer 406 anzulegende Signal /RAS auf einen unteren Pegel gezogen wird. Dann wird ein Spaltenadressensignal in den Adressenpuffer 402 eingegeben, wenn das Signal /CAS nach nach unten auf einen niedrigen Pegel gezogen wird. Das Spalten­ adressensignal wird dem Spaltendekodierer 404 zugeführt. In diesem Fall, d. h. beim Abfall des Signals /CAS, wird eine Spal­ tenadresse in den Puffer 404 eingegeben und Eingabedaten Din werden in den Dateneingabepuffer 412 eingegeben. Die Daten bzw. der Datenwert des Dateneingabepuffers 412 wird auf eine durch die Spaltenadresse ausgewählte Bitleitung geschrieben. Dieser Schreibvorgang wird dann aktiviert, wenn die Signale /CAS und /WE beide auf einen L-Pegel gelangen.
Genauer gesagt wird der Eintrag des Datenwertes in Reaktion auf das Signal /WE, d. h. in Reaktion auf das an den Datenein-/aus­ gabepuffer 412 über eine Eingabepufferschaltung 100a des Ein-/ Ausgabesteuersignals angelegte Eingabesteuersignal EXTWE durch­ geführt.
Hierbei wird die externe Eingabepufferschaltung 100a für das externe Ein-/Ausgabesteuersignal durch ein internes Zeilenakti­ vierungssignal (ZRASF-Signal), ein internes Spaltenaktivierungs­ signal (ZCASF-Signal) und Selbstauffrischmodussignal (ZBBU-Sig­ nal) gesteuert, die durch die Zeitgebererzeugerschaltung 400 in Reaktion auf die Signale /RAS und /CAS, d. h. die externen Zei­ len- und Spaltenaktivierungssignale erzeugt werden. Während einem Schreibvorgang sieht die Eingabepufferschaltung 100a für das Ein-/Ausgabesteuersignal ein internes Ein-/Ausgabesteuer­ signal ZWEF in Übereinstimmung mit dem Signal EXTZWE vor.
Im folgenden wird ein Lesevorgang mit Bezug auf die Fig. 3 und 9 beschrieben.
Die Verarbeitung einer in den Adressenpuffer 402 eingegebenen Zeilenadresse und einer Spaltenadresse ist ähnlich zu dem des Schreibvorgangs. Wenn ein Spaltenadressensignal in den Spalten­ dekodierer 404 eingegeben wird, so wird die nachfolgende Serie von Auslesevorgängen dann durchgeführt, wenn das /WE-Signal auf einen H-Pegel gelangt. Genauer gesagt werden an einer spezifizierten Zeile und Spalte angeordneten Daten zum Übertrag in den Datenausgabepuffer 414 verstärkt. In Reaktion auf das Ausgabe- Freigabesignal (/OE-Signal), d. h. das externe Ausgabe-Freigabe­ signal EXTZOE, das auf einen L-Pegel gelangt, wird ein internes Ausgabesteuersignal (ZOEF-Signal) an den Datenausgabepuffer 414 über die interne Pufferschaltung für ein externes Ein-/Ausgabe­ steuersignal 100b zugeführt. Dieser Datenwert wird an einem Ausgabeanschluß vorgesehen.
Hierbei wird die Eingabepufferschaltung 100b in das externe Ein-/Ausgabesteuersignal durch die Signal ZRASF, ZCASF und ZBBU zum Vorsehen eines internen Ein-/Ausgabesteuersignals ZOEF, welches dem Signal EXTZOE entspricht, gesteuert.
Es wird auf Fig. 10 Bezug genommen und der Übergang der externen Signale in einem Selbstauffrischvorgang wird im folgenden be­ schrieben.
Ein Selbstauffrischvorgang wird im Gegensatz zu dem oben be­ schriebenen Lese-/Schreibvorgang dann initiiert, wenn das Sig­ nal /RAS nach dem Abfall des Signals /CAS nach einem normalen Speicherzyklus nach unten gezogen wird und nachgewiesen wird, daß das Signal /WE auf den H-Pegel gelangt und das Signal /RAS für wenigstens den Ablauf einer Zeitdauer von 100 µsek auf dem L-Pegel verbleibt. Es sei angemerkt, daß das Signal /WE einen beliebigen Signalpegel annehmen kann, mit Ausnahme des Zeit­ punkts des Abfalls des Signals /RAS, wenn das Signal /WE einen H-Pegel erreichen muß. Der Bereich, in dem das Signal /WE einen beliebigen Signalpegelwert annehmen kann ist in Fig. 10 durch die Schraffur gekennzeichnet.
Ein Selbstauffrischbetrieb wird solange fortgesetzt, wie sich die Signale /RAS und /CAS beide auf dem L-Pegel befinden.
Hierbei wird das interne Zeilenaktivierungssignal ZRAS von der Zeitgebererzeugerschaltung 400 periodisch als Abfolge von einem H-Pegel und einem L-Pegel zur Steuerung eines Selbstauffrisch­ betriebs erzeugt.
Während dieser Zeitdauer des Selbstauffrischbetriebs erreicht das ZBBU-Signal wie zuvor beschrieben einen L-Pegel.
Des weiteren gelangen die beiden Signale /RAS und /CAS in einen Stand-by-Zustand auf einen H-Pegel. Der Pegel der restlichen externen Signale ist beliebig.
In Hinblick auf das voranstehende gilt für die internen Steuer­ signale der Signale ZRASF, ZCASF und ZBBU das folgende.
Es gibt zwei Arten eines Lese-/Schreibvorgangs. In einem Fall gelangen die beiden Signale ZRAS und ZCASF auf einen L-Pegel und das Signal ZBBU gelangt auf einen H-Pegel, in dem anderen Fall gelangen die Signale ZRASF und ZCASF jeweils auf einen H- Pegel und einem L-Pegel und das Signal ZBBU erreicht einen H- Pegel.
In einem Stand-by-Zustand erreichen alle Signale ZRASF, ZCASF und ZBBU einen H-Pegel.
In einem Selbstauffrischzustand erreichen die Signale ZCASF und ZBBU einen H-Pegel und das Signal ZRASF erreicht einen L- oder H-Pegel.
Im Hinblick auf die oben beschriebenen Bedingungen wird der Auf­ bau und der Betrieb des Eingabepuffers 100 für ein externes Ein-/Ausgabesteuersignal im folgenden im Detail beschrieben.
Fig. 1 stellt ein schematisches Blockschaltbild eines Aufbaus einer Eingabepufferschaltung für ein externes Ein-/Ausgabe­ steuersignal 100 dar.
Eine erste logische Gatterschaltung 200 empfängt die internen Signale ZRASF, ZCASF und ZBBU zum Vorsehen eines Betriebszu­ standsnachweissignals S. Das Betriebszustandnachweissignal S gelangt auf einen L-Pegel in einem Lese-/Schreibzustand und er­ reicht einen H-Pegel in einem Stand-by- oder Selbstauffrisch- Zustand.
Eine zweite logische CMOS-Gatterschaltung 204 empfängt das Be­ triebszustandsnachweissignal S und das externe Ein-/Ausgabe­ steuersignal EXTZWE zum Vorsehen eines entsprechenden Signals WEF. Eine Halteschaltung 302 behält den Zustand des Signals WEF bei. Eine Treiberschaltung 304 empfängt eine Ausgabe der Halte­ schaltung 302 zum Vorsehen eines internen Ein-/Ausgabesteuer­ signals ZWEF.
Fig. 2 stellt ein Schaltbild dar, welches ein detailliertes Beispiel eines Aufbaus der internen Pufferschaltung für ein externes Ein-/Ausgabesignal, wie sie in Fig. 1 gezeigt ist, zeigt.
Die Signale ZRASF und ZCASF werden an eine NAND-Schaltung 212 angelegt. Eine NAND-Schaltung 214 empfängt eine Ausgabe der NAND-Schaltung 212 und das Signal ZBBU. Das Ausgabesignal S der NAND-Schaltung 214 und das externe Ein-/Ausgabesteuersignal EXTZWE werden an eine NOR-Schaltung 216 angelegt. Die NOR- Schaltung 216 stellt ein internes Signal WEF zur Verfügung. Die Beziehung der Pegel der verschiedenen Signale ist in Fig. 4 gezeigt.
Da die Signale ZRASF, ZCASF und ZBBU alle in einem Stand-by- Zustand auf einen H-Pegel gelangen, wird das Betriebsmodus­ nachweissignal S auf einen H-Pegel gezogen. Demzufolge wird das Signal WEF auf einen L-Pegel hinabgezogen, und zwar unabhängig von dem Pegel des Signals EXTZWE.
In einem Selbstauffrischzustand sind die Signale ZCASF und ZBBU ebenfalls beide auf einem L-Pegel, so daß das Betriebszustands­ nachweissignal S auf einen H-Pegel gezogen wird, und zwar unab­ hängig von dem Pegel des Signals ZRASF. Demzufolge gelangt das interne Signal WEF auf einen L-Pegel, und zwar unabhängig von dem Pegel des Signals EXTZWE.
Da das Betriebszustandsnachweissignal S in einem Lese-/Schreib­ zustand auf einen L-Pegel gelangt, stellt das interne Signal WEF eine invertierte Version des Signals EXTZWE dar.
Demzufolge wird ein Signal, welches dem externen Ein-/Ausgabe­ steuersignal EXTZWE entspricht, d. h. das interne Signal WEF, über die Halteschaltung und die Treiberschaltung zur Ausgabe als internes Ein-/Ausgabesteuersignal ZWEF nur im Lese-/Schreib­ zustand durchgegegeben.
Die Eingabepufferschaltung 100 des externen Ein-/Ausgabesteuer­ signals wird in den inaktiven Zustand versetzt, wenn sich die Halbleiterspeichereinrichtung in einem Stand-by-Zustand oder einem Selbstauffrischzustand befindet.
Die NOR-Schaltung 216 wird in einem Stand-by-Zustand und einem Selbstauffrischzustand geschlossen. Demzufolge wird die Erzeu­ gung eines Durchgangsstromes unabhängig von dem Pegel des externen Ein-/Ausgabesteuersignals EXTZWE unterdrückt.
Da weiterhin die Ausgabe der NOR-Schaltung 216 zeitweilig in einer Halteschaltung gehalten wird und anschließend als ein internes Ein-/Ausgabesteuersignal über eine Treiberschaltung ausgegeben wird kann der Einfluß eines Übergangs eines externen Ein-/Ausgabesteuersignals zu einem internen Ein-/Ausgabesteuer­ signal reduziert werden.

Claims (3)

1. Dynamische Halbleiterspeichereinrichtung (1000), in der drei Betriebsmoden, nämlich ein Standby-Zustand, ein Selbstauffrisch­ zustand und ein Lese-/Schreibzustand, durch eine Kombination der Signalpegel eines ersten externen Signals (EXTRAS) und eines zweiten externen Signals (EXTCAS) festlegbar sind, mit
einer Zeitgebersignalerzeugereinrichtung (400), die auf das erste und das zweite externe Signal reagiert, zum Ausgeben eines ent­ sprechenden ersten internen Signals (ZRASF) und eines entspre­ chenden zweiten internen Signals (ZCASF) und eines Selbstauf­ frischmodussignals (ZBBU), und
einer Steuersignaleingabepuffereinrichtung (100), die das erste interne Signal, das zweite interne Signal, das Selbstauffrisch­ modussignal und ein externes Ein-/Ausgabesteuersignal (EXTZWE) empfängt, zum Ausgeben eines internen Ein-/Ausgabesteuersignals, die
  • - eine erste Logikgatterschaltung (202), die das erste interne Signal, das zweite interne Signal und das Selbst­ auffrischmodussignal empfängt, zum Ausgeben eines Betriebs­ zustandsnachweissignals (S),
  • - eine zweite CMOS-Logikgatterschaltung (204), die durch das Betriebszustandsnachweissignal gesteuert wird, in dem Standby-Zustand oder dem Selbstauffrischzustand deakti­ viert ist, und das externe Ein-/Ausgabesteuersignal emp­ fängt zum Ausgeben des internen Ein-/Ausgabesteuersignals, wenn sich die Halbleiterspeichereinrichtung in dem Lese- /Schreibzustand befindet, und
  • - eine Datenein-/ausgabepuffereinrichtung (412, 414), die auf das interne Ein-/Ausgabesteuersignal regiert zum Ein- /Ausgeben eines Datenwerts,
aufweist.
2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Steuersignaleingabepuffereinrichtung eine Halteschaltung (302), die das Ausgabesignal der zweiten CMOS-Logikgatterschaltung empfängt, zum Halten des Pegels des Ausgabesignals, und eine Treiberschaltung (304), die eine Ausgabe der Halteschaltung empfängt zum Ausgeben eines dem internen Ein-/Ausgabesteuersi­ gnal entsprechenden Signals, aufweist.
3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
das erste externe Signal ein Zeilentaktsignal und das zweite ex­ terne Signal ein Spaltentaktsignal einschließt,
daß die erste Logikgatterschaltung
eine erste NAND-Schaltung (222), die das erste und zweite inter­ ne Signal empfängt, und eine zweite NAND-Schaltung (214), die die Ausgabe der ersten NAND-Schaltung und das Selbstauffrischmo­ dussignal (ZBBU) empfängt, aufweist und
daß die zweite CMOS-Logikgatterschaltung eine CMOS-NOR-Schaltung (216), die die Ausgabe der zweiten NAND-Schaltung und das exter­ ne Ein-/Ausgabesteuersignal empfängt, aufweist.
DE19605826A 1995-04-26 1996-02-16 Dynamische Halbleiterspeichereinrichtung, in der drei Betriebsmoden festlegbar sind Expired - Fee Related DE19605826C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7102473A JPH08297969A (ja) 1995-04-26 1995-04-26 ダイナミック型半導体記憶装置

Publications (2)

Publication Number Publication Date
DE19605826A1 DE19605826A1 (de) 1996-10-31
DE19605826C2 true DE19605826C2 (de) 2001-12-06

Family

ID=14328430

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19605826A Expired - Fee Related DE19605826C2 (de) 1995-04-26 1996-02-16 Dynamische Halbleiterspeichereinrichtung, in der drei Betriebsmoden festlegbar sind

Country Status (4)

Country Link
US (1) US5619457A (de)
JP (1) JPH08297969A (de)
KR (1) KR100191023B1 (de)
DE (1) DE19605826C2 (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5663919A (en) * 1996-02-28 1997-09-02 Micron Technology, Inc. Memory device with regulated power supply control
KR100301036B1 (ko) * 1997-06-26 2001-09-03 윤종용 데이터입출력마스크입력버퍼의전류소모를감소시키기위한제어부를구비하는동기식반도체메모리장치
US6433607B2 (en) * 1998-01-21 2002-08-13 Fujitsu Limited Input circuit and semiconductor integrated circuit having the input circuit
US6334167B1 (en) 1998-08-31 2001-12-25 International Business Machines Corporation System and method for memory self-timed refresh for reduced power consumption
KR100324820B1 (ko) 1999-06-29 2002-02-28 박종섭 싱크로너스 메모리 소자
KR100324821B1 (ko) 1999-06-29 2002-02-28 박종섭 반도체 메모리 소자의 자동 리프레쉬 방법 및 장치
KR100502659B1 (ko) 2002-10-31 2005-07-22 주식회사 하이닉스반도체 저전력 셀프 리프레쉬 장치를 구비한 반도체 메모리 장치
US20060227626A1 (en) * 2005-04-11 2006-10-12 Hynix Semiconductor Inc. Input buffer circuit of semiconductor memory device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
RIGHTER, W.H.: CMOS 256-kBit RAMs are fast and use less power. In: Computer Design, August 1984, S. 133, 134, 136-140 *

Also Published As

Publication number Publication date
US5619457A (en) 1997-04-08
KR100191023B1 (ko) 1999-06-15
DE19605826A1 (de) 1996-10-31
JPH08297969A (ja) 1996-11-12
KR960038979A (ko) 1996-11-21

Similar Documents

Publication Publication Date Title
DE3588042T2 (de) Dynamischer Halbleiterspeicher mit einer statischen Datenspeicherzelle.
DE3687533T2 (de) Statische halbleiterspeicheranordnung.
DE69027705T2 (de) Spannungserhöhungsschaltung für dynamische Speicher
EP0393435B1 (de) Statische Speicherzelle
DE69016805T2 (de) Dynamischer Direktzugriffsspeicher mit verbesserter Wortleitungssteuerung.
DE102012221806A1 (de) Speicher-Array mit doppelter Stromversorgung, das eine Steuerschaltung besitzt, die für Bitzeilen-Vorlaufladevorgänge dynamisch eine niedrigere von zwei Versorgungsspannungen auswählt, sowie ein zugehöriges Verfahren
DE4317887A1 (de) Dynamische Speichervorrichtung für wahlfreien Zugriff mit Selbst-Refresh-Funktion
DE4304886C2 (de) Halbleiterspeichervorrichtung
DE19629735C2 (de) Halbleiterspeichereinrichtung die eine Selbstauffrischungs-Vorrichtung aufweist
DE69217748T2 (de) Energiesparschaltung für Abfühlschaltungen für DRAM
DE3882324T2 (de) Dynamischer RAM-Speicher.
DE4124904A1 (de) Halbleiterspeichervorrichtung, faehig nicht-periodische auffrischungsoperationen auszufuehren
DE19605826C2 (de) Dynamische Halbleiterspeichereinrichtung, in der drei Betriebsmoden festlegbar sind
DE4235543A1 (de) Wortleistungs-treiberschaltung eines dynamischen schreib-lese-speichers
DE3826745C2 (de)
DE69722914T2 (de) Speicher
DE69125734T2 (de) Halbleiterspeicheranordnung
DE4226710A1 (de) Halbleiterspeichereinrichtung und betriebsverfahren fuer eine solche
DE10261459A1 (de) Halbleiterspeichervorrichtung, die auf eine Zwillingsspeicherzellen-Konfiguration umschaltbar ist
DE4309364A1 (de) Halbleiterspeichervorrichtung und Betriebsverfahren dafür
DE69914142T2 (de) Halbleiteranordnung mit einer speicherzelle
DE4041408A1 (de) Halbleiterspeicher
DE4119248A1 (de) Integrierter halbleiterschaltkreis
DE19537310C2 (de) Halbleiterspeichereinrichtung
DE4235951C2 (de) Halbleiterspeichereinrichtung und Betriebsverfahren dafür

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee