DE10261459A1 - Halbleiterspeichervorrichtung, die auf eine Zwillingsspeicherzellen-Konfiguration umschaltbar ist - Google Patents

Halbleiterspeichervorrichtung, die auf eine Zwillingsspeicherzellen-Konfiguration umschaltbar ist

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DE10261459A1
DE10261459A1 DE10261459A DE10261459A DE10261459A1 DE 10261459 A1 DE10261459 A1 DE 10261459A1 DE 10261459 A DE10261459 A DE 10261459A DE 10261459 A DE10261459 A DE 10261459A DE 10261459 A1 DE10261459 A1 DE 10261459A1
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Takeo Okamoto
Tetsuichiro Ichiguchi
Hideki Yonetani
Tsutomu Nagasawa
Makoto Suwa
Zengcheng Tian
Tadaaki Yamauchi
Junko Matsumoto
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Abstract

Ein Zeilenadressendecodierer 26 einer Halbleiterspeichervorrichtung 10 erzeugt interne Zeilenadressensignale RAD<0:11> und /RAD<0:11>, indem er die höchstwertigen Bits und die niedrigstwertigen Bits der Zeilenadressensignale RA<0:11> und /RA<0:11>, die jeweils den Adressensignalen A0 bis A11 entsprechen, umschaltet. In einer Zwillingszellen-Betriebsart werden die niedrigstwertigen Bits RAD<0> und /RAD<0> der internen Zeilenadressensignale, die den höchstwertigen Bits RA<11> und /RA<11> des Zeilenadressensignals entsprechen, die nicht verwendet werden, durch den Zeilenadressendecodierer 26 gleichzeitig ausgewählt und die zwei angrenzenden Wortleitungen 61, 62 und 63, 64 gleichzeitig aktiviert. Folglich kann die Konfiguration der Speicherzelle in der Halbleiterspeichervorrichtung elektrisch von der normalen Einspeicherzellen-Konfiguration auf die Zwillingsspeicherzellen-Konfiguration umgeschaltet werden.

Description

  • Die Erfindung betrifft das Gebiet der Halbleiterspeichervorrichtungen und insbesondere eine Halbleiterspeichervorrichtung, die unter Verwendung zweier Speicherzellen als binäre Informationen dargestellte Speicherdaten speichern kann, die 1 Bit an Speicherinformationen entsprechen.
  • In einem DRAM (dynamischen Schreib-Lese-Speicher) als repräsentatives Beispiel für Halbleiterspeichervorrichtungen besitzt eine Speicherzelle, die 1 Bit an Daten speichert, allgemein eine Struktur mit einem Transistor und einem Kondensator. Da die Struktur der Speicherzelle selbst einfach ist, wird sie in verschiedenen elektronischen Geräten verwendet, weil sie für die Erhöhung des Integrationsgrades und der Kapazität von Halbleitervorrichtungen besonders geeignet ist.
  • Fig. 13 ist ein Stromlaufplan einer Konfiguration einer der Speicherzellen, die in einer Speicherzellenanordnung eines DRAM in einer Matrix von Zeilen und Spalten angeordnet sind, wobei darin jede Speicherzelle, die 1 Bit an Daten speichert, eine Konfiguration mit einem Transistor und einem Kondensator besitzt (wobei ein solcher DRAM im folgenden als Einspeicherzellen-DRAM bezeichnet wird).
  • Wie in Fig. 13 gezeigt ist, enthält eine Speicherzelle 100 einen N-Kanal-MOS-Transistor N101 und einen Kondensator C101. Der N-Kanal-MOS-Transistor N101 ist an eine Bitleitung BL und an einen Kondensator C101 angeschlossen, und sein Gate ist an eine Wortleitung WL angeschlossen. Derjenige Anschluß des Kondensators C101, der nicht an den N-Kanal-MOS-Transistor N101 angeschlossen ist, ist an eine Zellenplatte 110 angeschlossen.
  • Der N-Kanal-MOS-Transistor N101 wird durch eine Wortleitung WL angesteuert, die lediglich zum Zeitpunkt des Datenschreibens und -lesens aktiviert wird, um ihn einzuschalten, während er ansonsten ausgeschaltet ist.
  • Der Kondensator C101 speichert je nachdem, ob Ladungen in ihm gespeichert sind oder nicht, die binären Informationen "1" und "0". Wenn Daten in den Kondensator C101 geschrieben werden, wird die Bitleitung BL entsprechend den Schreibdaten vorher auf eine Stromversorgungsspannung Vcc oder auf die Massespannung GND vorgeladen. Wenn die Wortleitung WL aktiviert wird, wird der N-Kanal-MOS-Transistor N101 eingeschaltet und von der Bitleitung BL über den N-Kanal-MOS-Transistor N101 an den Kondensator C101 eine Spannung angelegt, die den binären Informationen "1" oder "0" entspricht. Somit wird der Kondensator C101 geladen bzw. entladen, wobei Daten geschrieben werden.
  • Wenn Daten gelesen werden sollen, wird die Bitleitung BL vorher auf eine Spannung Vcc/2 vorgeladen. Wenn die Wortleitung WL aktiviert wird, wird der N-Kanal-MOS-Transistor N101 eingeschaltet und die Bitleitung BL und der Kondensator C101 leitend. Folglich erscheint auf der Bitleitung BL eine kleine Spannungsänderung, die dem Ladungszustand des Kondensators C101 entspricht und die durch einen nicht gezeigten Leseverstärker auf die Spannung Vcc oder auf die Massespannung GND verstärkt wird. Der Spannungspegel der Bitleitung BL entspricht dem Zustand der Lesedaten.
  • Hier fließen in einer Speicherzelle eines DRAM Ladungen im Kondensator C101, die gespeicherte Daten darstellen, wegen verschiedener Faktoren ab, wobei sie allmählich verlorengehen. Genauer gehen die Speicherdaten mit der Zeit verloren. Da es unmöglich wird, die den gespeicherten Daten entsprechende Spannungsänderung der Bitleitung BL beim Datenlesen abzutasten, wird in dem DRAM eine Auffrischoperation ausgeführt, d. h. werden die Daten einmal gelesen und wieder geschrieben.
  • Obgleich die Auffrischoperation in dem DRAM unvermeidlich ist, ist sie hinsichtlich des Erreichens einer höheren Betriebsgeschwindigkeit nachteilig. Als Lösung dieses Problems ist eine Technik bekannt, in der eine Zwillingsspeicherzellen-Speicherkonfiguration verwendet wird, die für 1 Bit an Speicherdaten zwei Speicherzellen zuordnet, so daß der Zeitraum zwischen den Auffrischoperationen verlängert werden und die Zugriffsgeschwindigkeit auf die Speicherdaten erhöht werden kann.
  • Fig. 14 ist ein Stromlaufplan einer Konfiguration von Speicherzellen, die in der Speicherzellenanordnung eines Zwillingsspeicherzellen-DRAM in einer Matrix von Zeilen und Spalten angeordnet sind.
  • Wie in Fig. 14 gezeigt ist, besitzt die Speicherzelle in dem DRAM die Zwillingsspeicherzellen-Konfiguration, in der für 1 Bit an Speicherdaten zwei Speicherzellen 100A und 100B zugeordnet sind, um die Speicherdaten bzw. ihre inversen Daten zu speichern. Die Speicherzelle 100A enthält einen N-Kanal- MOS-Transistor 102 und einen Kondensator C102 und die Speicherzelle 100B einen N-Kanal-MOS-Transistor N103 und einen Kondensator C103.
  • Der N-Kanal-MOS-Transistor N102 ist an eine Bitleitung BL des Bitleitungspaars BL, /BL und an den Kondensator C102 angeschlossen, und sein Gate ist an die Wortleitung WLn angeschlossen (wobei n eine gerade Zahl größer oder gleich 0 ist). Der N-Kanal-MOS-Transistor N102 wird durch die Wortleitung WLn angesteuert, die lediglich zum Zeitpunkt des Datenschreibens und -lesens aktiviert wird, um ihn einzuschalten, während er ansonsten ausgeschaltet gehalten wird.
  • Der N-Kanal-MOS-Transistor 103 ist an die andere Bitleitung /BL des Bitleitungspaars BL, /BL und an den Kondensator C103 angeschlossen, und sein Gate ist an die Wortleitung WLn+1 angeschlossen. Der N-Kanal-MOS-Transistor N103 wird durch die Wortleitung WLn+1 angesteuert, die gleichzeitig mit der Wortleitung WLn aktiviert wird, und wird lediglich zum Zeitpunkt des Datenschreibens und des Datenlesens eingeschaltet, während er ansonsten ausgeschaltet gehalten wird.
  • Die Kondensatoren C102 und C103 speichern je nachdem, ob Ladungen gespeichert sind oder nicht, die binären Informationen "1" und "0". Der Kondensator C103 speichert die inversen Daten zum Kondensator C102. Ein Anschluß des Kondensators C102 ist an den N-Kanal-MOS-Transistor N102 und der andere an die Zellenplatte 110 angeschlossen. Ein Anschluß des Kondensators C103 ist an den N-Kanal-MOS-Transistor N103 und der andere an die Zellenplatte 110 angeschlossen.
  • Wenn in die Kondensatoren C102 und C103 Speicherdaten mit 1 Bit geschrieben werden sollen, wird die Bitleitung BL entsprechend den Schreibdaten entweder auf die Stromversorgungsspannung Vcc oder auf die Massespannung GND vorgeladen, während die Bitleitung /BL auf die andere, von der der Bitleitung BL verschiedene Spannung vorgeladen wird. Während die Wortleitungen WLn und WLn+1 gleichzeitig aktiviert werden, werden die N-Kanal-MOS-Transistoren N102 und N103 gleichzeitig eingeschaltet, wobei von der Bitleitung BL über den N- Kanal-MOS-Transistor N102 eine den Speicherdaten entsprechende Spannung an den Kondensator C103 angelegt wird, während von der Bitleitung /BL über den N-Kanal-MOS-Transistor N103 eine den inversen Daten der Speicherdaten entsprechende Spannung an den Kondensator C103 angelegt wird. Folglich wird 1 Bit an Speicherdaten in die Kondensatoren C102 und C103 geschrieben.
  • Wenn die Speicherdaten gelesen werden sollen, werden die beiden Bitleitungen BL und /BL vorher beide auf die Spannung Vcc/2 vorgeladen. Wenn die Wortleitungen WLn und WLn+1 gleichzeitig aktiviert werden, werden die N-Kanal-MOS-Transistoren N102 und N103 gleichzeitig eingeschaltet, wobei die Bitleitung BL mit dem Kondensator C102 leitend verbunden wird und die Bitleitung /BL mit dem Kondensator C103 leitend verbunden wird. Somit erscheinen auf den beiden Bitleitungen BL und /BL kleine Spannungsänderungen in zueinander entgegengesetzten Richtungen, wobei ein nicht gezeigter Leseverstärker die Potentialdifferenz zwischen den beiden Bitleitungen BL und /BL erfaßt und die Differenz auf die Spannung Vcc oder auf die Massespannung GND verstärkt. Der verstärkte Spannungspegel entspricht dem Zustand der Lesespeicherdaten.
  • In der Zwillingsspeicherzellen-Konfiguration sind 1 Bit an Daten zwei Speicherzellen zugeordnet. Somit wird die Speicherzellenfläche im Vergleich zu der Einspeicherzellen-Konfiguration sicher verdoppelt. Da die beiden Speicherzellen zueinander inverse Informationen speichern, ist aber die Amplitude der Potentialdifferenz zwischen den beiden Bitleitungen BL und /BL groß, so daß die. Operation stabil wird und der Zeitraum zwischen den Auffrischoperationen vorteilhaft verlängert werden kann.
  • Ferner werden in dem vorliegenden Zwillingsspeicherzellen- DRAM die beiden Bitleitungen BL und /BL wie in dem obenbeschriebenen Einspeicherzellen-DRAM zum Zeitpunkt des Datenlesens auf die Spannung 1/2Vcc vorgeladen. Da sich die Spannungen auf den beiden Bitleitungen BL und /BL in entgegengesetzten Richtungen zueinander ändern, ist hier die Amplitude der Spannungsänderung auf den Bitleitungen, die den Speicherdaten entspricht, wenn die Speicherdaten auf das Bitleitungspaar BL und /BL gelesen werden, doppelt so groß wie bei dem obenbeschriebenen Einspeicherzellen-DRAM. Somit besitzt der Zwillingsspeicherzellen-DRAM außerdem den Vorteil, daß zum Zeitpunkt des Datenlesens ein schneller Zugriff auf die Daten möglich ist.
  • Wie oben beschrieben wurde, besitzen der in Fig. 13 gezeigte Einspeicherzellen-DRAM und der in Fig. 14 gezeigte Zwillingsspeicherzellen-DRAM beide die gleiche Grundstruktur der Speicherzellen, wobei der einzige Unterschied darin besteht, ob 1 Bit an Speicherdaten eine Speicherzelle oder zwei Speicherzellen zugeordnet werden. Somit wäre es zweckmäßig, wenn im Verfahren der Herstellung der Halbleiterspeichervorrichtungen der Einspeicherzellentyp und der Zwillingsspeicherzellentyp nicht von Beginn an getrennt hergestellt würden, sondern mitten im Herstellungsverfahren von den Einspeicherzellen-Vorrichtungen auf die Zwillingsspeicherzellen-Vorrichtungen umgeschaltet werden könnte, da eine solche Umschaltung eine Verringerung der Anzahl der Verfahrensschritte, eine Flexibilität gemäß den Bestellungen und somit eine Senkung der Herstellungskosten ermöglicht.
  • Wenn die Einspeicherzellen-Vorrichtung auf die Zwillingsspeicherzellen-Vorrichtung umgeschaltet werden soll, kann eine Umschaltung dadurch ermöglicht werden, daß in dem Verdrahtungsschritt ein Muster der Aluminiumverdrahtung geändert wird. Wenn dieses Verfahren verwendet wird, muß aber ein gesondertes Maskenmuster verwendet werden, d. h. der Schritt des Maskierens ist ebenfalls verschieden. Somit kann keine ausreichende Senkung der Herstellungskosten erreicht werden.
  • Falls anstelle der Strukturumschaltung eine elektrische Umschaltung der Halbleiterspeichervorrichtung möglich ist, kann sowohl für die Einspeicherzellen-Vorrichtung als auch für die Zwillingsspeicherzellen-Vorrichtung ein gleiches Maskenmuster verwendet werden, wobei der Schritt des Maskierens der gleiche sein kann. Somit können die Herstellungskosten wesentlich gesenkt werden.
  • Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung zu schaffen, die die Umschaltung von der Einspeicherzellen-Konfiguration der Speicherzelle auf die Zwillingsspeicherzellen-Konfiguration ermöglicht, wobei die Umschaltung elektrisch ausgeführt wird, so daß die Halbleitervorrichtung die obenerwähnten Nachteile nicht besitzt.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1. Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
  • Die Halbleiterspeichervorrichtung gemäß der Erfindung enthält: eine Speicherzellenanordnung, die mehrere Speicherzellen enthält, die in einer Matrix von Zeilen und Spalten angeordnet sind; mehrere Wortleitungen, die in Zeilenrichtung angeordnet sind; mehrere Bitleitungspaare, die in Spaltenrichtung angeordnet sind; und einen Decodierer, der entsprechend einem Adressensignal, das jede der mehreren Speicherzellen unter den mehreren Wortleitungen bzw. unter den mehreren Bitleitungspaaren spezifiziert, eine Wortleitung und ein Bitleitungspaar auswählt, wobei, wenn ein Zwillingszellen- Betriebsartsignal aktiviert ist, um als Binärinformationen dargestellte Speicherdaten, die 1 Bit an Speicherinformationen entsprechen, unter Verwendung zweier Speicherzellen zu speichern, der Decodierer die Wortleitung und das Bitleitungspaar auswählt und die zwei Speicherzellen aktiviert und die zwei Speicherzellen die Speicherdaten bzw. die inversen Daten der Speicherdaten speichern.
  • Vorzugsweise erzeugt der Decodierer ein internes Zeilenadressensignal, das die dem Adressensignal entsprechende Wortleitung auswählt und, wenn das Zwillingszellen-Betriebsartsignal aktiviert ist, gleichzeitig eine erste Wortleitung auswählt, die einem vorgeschriebenen Bit des internen Zeilenadressensignals entspricht, das auf einem ersten Logikpegel ist, und eine zweite Wortleitung auswählt, die dem vorgeschriebenen Bit entspricht, das auf einem zweiten Logikpegel ist.
  • Vorzugsweise ist das vorgeschriebene Bit das niedrigstwertige Bit des internern Zeilenadressensignals; wobei der Decodierer das höchstwertige Bit des Adressensignals, das nicht verwendet wird, wenn das Zwillingszellen-Betriebsartsignal aktiviert ist, dem niedrigstwertigen Bit des internen Zeilenadressensignals zuordnet und das niedrigstwertige Bit des Adressensignals dem höchstwertigen Bit des internen Zeilenadressensignals zuordnet.
  • Vorzugsweise enthält die Halbleiterspeichervorrichtung ferner eine Auffrischsteuerschaltung, die periodisch die Auffrischoperation ausführt, um die gespeicherten Informationen zu erhalten. Die Auffrischsteuerschaltung erzeugt eine Auffrischzeilenadresse, die eine Speicherzellenzeile als Objekt der Auffrischoperation bestimmt, wobei die Auffrischzeilenadresse ein Teilselbstauffrisch-Adressenbit mit wenigstens 1 Bit enthält, das die Ausführung der Auffrischoperation an einem Teil der Speicherzellenanordnung bestimmt. Der Decodierer enthält eine Auswahlschaltung, die unter den Auffrischzeilenadressen ein Teilselbstauffrisch-Adressenbit mit wenigstens 1 Bit auswählt, das sich je nachdem unterscheidet, ob das Zwillingszellen-Betriebsartsignal aktiviert ist oder nicht.
  • Wie oben beschrieben wurde, wird die Halbleiterspeichervorrichtung, die als übliche Einspeicherzellen-Vorrichtung arbeitet, in der Halbleiterspeichervorrichtung gemäß der Erfindung anhand eines Zwillingszellen-Betriebsartsignals elektrisch auf eine Halbleiterspeichervorrichtung umgeschaltet, die als Zwillingsspeicherzellen-Vorrichtung arbeitet.
  • Somit brauchen in der Halbleiterspeichervorrichtung der Erfindung nicht mehr die Maskenmuster umgeschaltet und getrennt vorbereitet zu werden. Somit können die Anzahl der Masken und die Anzahl der Verfahrensschritte verringert werden, was eine Senkung der Herstellungskosten ermöglicht.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
  • Fig. 1 einen schematischen Blockschaltplan einer Gesamtkonfiguration einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform;
  • Fig. 2 einen Stromlaufplan einer Konfiguration einer in der Speicherzellenanordnung aus Fig. 1 angeordneten Speicherzelle;
  • Fig. 3 eine schematische Darstellung einer Konfiguration eines Speicherbereichs in jeder Bank der in Fig. 1 gezeigten Speicherzellenanordnung;
  • Fig. 4 einen Stromlaufplan einer Schaltungskonfiguration einer Schaltung zur Erzeugung von RAD<0>, die in dem Zeilenadressendecodierer aus Fig. 1 enthalten ist;
  • Fig. 5 eine schematische Darstellung einer Konfiguration eines Speicherbereichs in jeder Bank der Speicherzellenanordnung der Halbleiterspeichervorrichtung in Übereinstimmung mit einer zweiten Ausführungsform;
  • Fig. 6 einen schematischen Blockschaltplan einer Gesamtkonfiguration einer Halbleiterspeichervorrichtung in Übereinstimmung mit einer dritten Ausführungsform;
  • Fig. 7 einen Funktionsblockschaltplan, der eine Auffrischadressen-Erzeugungsschaltung aus Fig. 6 in funktioneller Hinsicht zeigt;
  • Fig. 8 einen Stromlaufplan einer Schaltungskonfiguration eines in Fig. 7 gezeigten Auffrischadressenzählers;
  • Fig. 9 einen Stromlaufplan einer Schaltungskonfiguration einer Adressenauswahlschaltung, die in einem in Fig. 6 gezeigten Zeilenadressendecodierer enthalten ist;
  • Fig. 10 einen Stromlaufplan einer Konfiguration einer Schaltung zur Auswahl eines zweithöchstwertigen Bits in Übereinstimmung mit der Betriebsart;
  • Fig. 11 einen Stromlaufplan einer Konfiguration einer Schaltung zur Auswahl des höchstwertigen Bits in Übereinstimmung mit der Betriebsart;
  • Fig. 12 einen Stromlaufplan einer Konfiguration einer Schaltung zur Erzeugung eines Selbstauffrisch-Haltsignals zum Anhalten der Selbstauffrischoperation;
  • Fig. 13 den bereits erwähnten Stromlaufplan einer Speicherzellenkonfiguration, die in einer Matrix von Zeilen und Spalten in einer Speicherzellenanordnung eines Einspeicherzellen-DRAM angeordnet ist; und
  • Fig. 14 einen Stromlaufplan einer Speicherzellenkonfiguration, die in einer Matrix von Zeilen und Spalten in einer Speicherzellenanordnung eines Zwillingsspeicherzellen-DRAM angeordnet ist.
  • Im folgenden werden anhand der Figuren Ausführungsformen der Erfindung ausführlich beschrieben. In den gesamten Figuren sind einander entsprechende Abschnitte mit den gleichen Bezugszeichen bezeichnet, wobei ihre Beschreibung nicht wiederholt wird.
    • Erste Ausführungsform
  • Fig. 1 ist ein schematischer Blockschaltplan einer Gesamtkonfiguration einer Halbleiterspeichervorrichtung in Übereinstimmung mit der ersten Ausführungsform der Erfindung.
  • Wie in Fig. 1 gezeigt ist, enthält eine Halbleiterspeichervorrichtung 10 einen Steuersignalanschluß 12, einen Adressenanschluß 14 und einen Daten-Eingabe/Ausgabe-Anschluß 16. Ferner enthält die Halbleiterspeichervorrichtung 10 einen Steuersignalpuffer 18, einen Adressenpuffer 20 und einen Eingabe/Ausgabe-Puffer 22. Ferner enthält die Halbleiterspeichervorrichtung 10 eine Steuerschaltung 24, einen Zeilenadressendecodierer 26, einen Spaltenadressendecodierer 28, eine Eingabe/Ausgabe-Steuerschaltung 30, einen Leseverstärker 32 und eine Speicherzellenanordnung 34. In Fig. 1 ist repräsentativ lediglich ein Hauptabschnitt in bezug auf die Daten- Eingabe/Ausgabe der Halbleiterspeichervorrichtung 10 gezeigt.
  • Die Speicherzellenanordnung 34 ist eine Gruppe von Speicherelementen, deren Speicherzellen in einer Matrix von Zeilen und Spalten angeordnet sind, wobei sie vier Bänke enthält, die jeweils unabhängig betreibbar sind. Da die Speicherzellenanordnung 34 vier Bänke enthält, gibt es jeweils vier Sätze des Zeilenadressendecodierers 26, des Spaltenadressendecodierers 28, der Eingabe/Ausgabe-Steuerschaltung 30 und des Leseverstärkers 32.
  • Der Steuersignalanschluß 12 empfängt die Befehlssteuersignale, die das Chipauswahlsignal /CS, das Zeilenadressen- Freigabesignal /RAS, das Spaltenadressen-Freigabesignal /CAS und das Schreibfreigabesignal /WE umfassen. Der Steuersignalpuffer 18 nimmt das Chipauswahlsignal /CS, das Zeilenadressen-Freigabesignal /RAS, das Spaltenadressen-Freigabesignal /CAS und das Schreibfreigabesignal /WE vom Steuersignalanschluß 12, zwischenspeichert sie und gibt sie an die Steuerschaltung 24 aus.
  • Der Adressenanschluß 14 empfängt die Adressensignale A0 bis An (wobei n eine natürliche Zahl ist) und die Bankadressensignale BA0 und BA1. Der Adressenpuffer 20 enthält einen Zeilenadressenpuffer und einen Spaltenadressenpuffer, die nicht gezeigt sind. Der Zeilenadressenpuffer des Adressenpuffers 20 nimmt die Adressensignale A0 bis An und die Bankadressensignale BA0 und BA1, zwischenspeichert sie und gibt die Zeilenadressensignale RA<0:n>, /RA<0:n> (für ein beliebiges Datenfeld X, wobei X<0:n> die Größe X<0>-X<n> repräsentiert) an einen Zeilenadressendecodierer 26 aus, der der durch die Bankadressensignale BA0, BA1 bestimmten Bank entspricht. Ferner nimmt der Spaltenadressenpuffer des Adressenpuffers 20 die Adressensignale A0 bis An und die Adressensignale BA0 und BA1, zwischenspeichert sie und gibt die Spaltenadressensignale CA<0:n>, /CA<0:n> an den Spaltenadressendecodierer 28 aus, der der durch die Bankadressensignale BA0 und BA1 bestimmten Bank entspricht.
  • Der Daten-Eingabe/Ausgabe-Anschluß 16 ist ein Anschluß für den Austausch von Daten, die von außen in die Halbleiterspeichervorrichtung 10 geschrieben bzw. nach außen aus ihr gelesen werden, wobei er zum Zeitpunkt des Datenschreibens von außen eingegebene Daten DQ0 bis DQi (wobei i eine natürliche Zahl ist) empfängt, während er zum Zeitpunkt des Datenlesens die Daten DQ0 bis DQi nach außen ausgibt. Der Eingabe/Ausgabe-Puffer 22 nimmt zum Zeitpunkt des Datenschreibens die Daten DQ0 bis DQi, zwischenspeichert sie und liefert die internen Daten IDQ an die Eingabe/Ausgabe-Steuerschaltung 30. Der Eingabe/Ausgabe-Puffer 22 gibt zum Zeitpunkt des Datenlesens die von der Eingabe/Ausgabe-Steuerschaltung 30 empfangenen internen Daten IDQ an den Daten-Eingabe/Ausgabe-Anschluß 16.
  • Die Steuerschaltung 24 nimmt das Befehlssteuersignal von dem Steuersignalpuffer 18 und steuert anhand des genommenen Befehlssteuersignals den Zeilenadressendecodierer 26, den Spaltenadressendecodierer 28 und den Eingabe/Ausgabe-Puffer 22.
  • Der Zeilenadressendecodierer 26 erzeugt anhand der vom Adressenpuffer 20 empfangenen Zeilenadressensignale RA<0:n>, /RA<0:n> die Signale RAD<0:n>, /RAD<0:n> zur Auswahl einer Wortleitung in der Speicherzellenanordnung 34. Der Zeilenadressendecodierer 26 decodiert anhand der Signale RAD<0:n>, /RAD<0:n> die Zeilenadresse und wählt die der decodierten Zeilenadresse entsprechende Wortleitung in der Speicherzellenanordnung 34 aus. Durch einen nicht gezeigten Worttreiber wird die ausgewählte Wortleitung aktiviert.
  • Der Spaltenadressendecodierer 28 decodiert anhand der vom Adressenpuffer 20 empfangenen Spaltenadressensignale CA<0:n>, /CA<0:n> die Spaltenadresse und wählt in der Speicherzellenanordnung 34 ein der decodierten Spaltenadresse entsprechendes Bitleitungspaar aus.
  • Zum Zeitpunkt des Datenschreibens gibt die Eingabe/Ausgabe- Steuerschaltung 30 die vom Eingabe/Ausgabe-Puffer 22 empfangenen internen Daten IDQ an den Leseverstärker 32 aus, wobei der Leseverstärker 32 das durch den Spaltenadressendecodierer 28 ausgewählte Bitleitungspaar in Übereinstimmung mit dem Logikpegel der internen Daten IDQ auf die Stromversorgungsspannung Vcc oder auf die Massespannung GND vorlädt. Folglich werden die internen Daten IDQ in diejenige Speicherzelle in der Speicherzellenanordnung 34 geschrieben, die an die durch den Zeilenadressendecodierer 26 aktivierte Wortleitung und an das durch den Spaltenadressendecodierer 28 ausgewählte und durch den Leseverstärker 32 vorgeladene Bitleitungspaar angeschlossen ist.
  • Zum Zeitpunkt des Datenlesens lädt der Leseverstärker 32 das durch den Spaltenadressendecodierer 28 ausgewählte Bitleitungspaar vor dem Datenlesen auf die Spannung Vcc/2 vor, erfaßt bzw. verstärkt er die entsprechend den Lesedaten in dem ausgewählten Bitleitungspaar erzeugte kleine Spannungsänderung zur Bestimmung des Logikpegels der Lesedaten und gibt er die Daten an die Eingabe/Ausgabe-Steuerschaltung 30 aus. Die Eingabe/Ausgabe-Steuerschaltung 30 gibt die vom Leseverstärker 32 empfangenen Lesedaten an den Eingabe/Ausgabe-Puffer 22 aus.
  • Wie bereits beschrieben wurde, enthält die Speicherzellenanordnung 34 vier Bänke, die jeweils unabhängig voneinander arbeiten können. Jede Bank der Speicherzellenanordnung 34 ist über die in Zeilenrichtung in der Bank angeordneten Wortleitungen an den Zeilenadressendecodierer 26 und über die in Spaltenrichtung in der Bank angeordneten Bitleitungspaare an den Leseverstärker 32 angeschlossen.
  • Fig. 2 ist ein Stromlaufplan einer Konfiguration von Speicherzellen, die in einer Matrix von Zeilen und Spalten in der Speicherzellenanordnung 34 der Halbleiterspeichervorrichtung 10 angeordnet sind. Fig. 2 zeigt vier Speicherzellen unter den in der Speicherzellenanordnung 34 angeordneten Speicherzellen, die entlang der Zeilenrichtung nebeneinander angeordnet sind.
  • Wie in Fig. 2 gezeigt ist, enthält die Speicherzelle 340 einen N-Kanal-MOS-Transistor N0 und einen Kondensator C0; enthält die Speicherzelle 341 einen N-Kanal-MOS-Transistor N1 und einen Kondensator C1; enthält die Speicherzelle 342 einen N-Kanal-MOS-Transistor N2 und einen Kondensator C2; und enthält die Speicherzelle 343 einen N-Kanal-MOS-Transistor N3 und einen Kondensator C3.
  • Der N-Kanal-MOS-Transistor N0 ist an die Bitleitung BL und an den Kondensator C0 angeschlossen, und sein Gate ist an die Wortleitung WL0 angeschlossen. Der N-Kanal-MOS-Transistor N0 wird durch die Wortleitung WL0 angesteuert, die nur zum Zeitpunkt des Datenschreibens und des Datenlesens aktiviert wird, um den Transistor einzuschalten, und ansonsten ausgeschaltet gehalten wird.
  • Der Kondensator C0 speichert je nachdem, ob Ladungen in ihm gespeichert sind oder nicht, die binären Informationen "1" und "0". Ein Anschluß des Kondensators C0 ist an den N-Kanal- MOS-Transistor N0 und der andere an die Zellenplatte 77 angeschlossen. Über den N-Kanal-MOS-Transistor N0 werden Ladungen mit der Bitleitung BL ausgetauscht und Daten in den Kondensator C0 geschrieben bzw. aus ihm gelesen.
  • Der N-Kanal-MOS-Transistor N1 ist an die Bitleitung /BL und an den Kondensator C1 angeschlossen, und sein Gate ist an die Wortleitung WL1 angeschlossen. Der N-Kanal-MOS-Transistor N1 wird durch die Wortleitung WL1 angesteuert, die nur zum Zeitpunkt des Datenschreibens und des Datenlesens aktiviert wird, um den Transistor einzuschalten, und ansonsten ausgeschaltet gehalten wird.
  • Der Kondensator C1 speichert je nachdem, ob Ladungen in ihm gespeichert sind oder nicht, die binären Informationen "1" und "0". Ein Anschluß des Kondensators C1 ist an den N-Kanal- MOS-Transistor N1 und der andere an die Zellenplatte 77 angeschlossen. Über den N-Kanal-MOS-Transistor N1 werden Ladungen mit der Bitleitung /BL ausgetauscht und Daten in den Kondensator C1 geschrieben bzw. aus ihm gelesen.
  • Der N-Kanal-MOS-Transistor N2 ist an die Bitleitung /BL und an den Kondensator C2 angeschlossen, und sein Gate ist an die Wortleitung WL2 angeschlossen. Der N-Kanal-MOS-Transistor N2 wird durch die Wortleitung WL2 angesteuert, die nur zum Zeitpunkt des Datenschreibens und des Datenlesens aktiviert wird, um den Transistor einzuschalten, und ansonsten ausgeschaltet gehalten wird.
  • Der Kondensator C2 speichert je nachdem, ob Ladungen in ihm gespeichert sind oder nicht, die binären Informationen "1" und "0". Ein Anschluß des Kondensators C2 ist an den N-Kanal- MOS-Transistor N2 und der andere an die Zellenplatte 77 angeschlossen. Über den N-Kanal-MOS-Transistor N2 werden Ladungen mit der Bitleitung /BL ausgetauscht und Daten in den Kondensator C2 geschrieben bzw. aus ihm gelesen.
  • Der N-Kanal-MOS-Transistor N3 ist an die Bitleitung BL und an den Kondensator C3 angeschlossen, und sein Gate ist an die Wortleitung WL3 angeschlossen. Der N-Kanal-MOS-Transistor N3 wird durch die Wortleitung WL3 angesteuert, die nur zum Zeitpunkt des Datenschreibens und des Datenlesens aktiviert wird, um den Transistor einzuschalten, und ansonsten ausgeschaltet gehalten wird.
  • Der Kondensator C3 speichert je nachdem, ob Ladungen in ihm gespeichert sind oder nicht, die binären Informationen "1" und "0". Ein Anschluß des Kondensators C3 ist an den N-Kanal- MOS-Transistor N3 und der andere an die Zellenplatte 77 angeschlossen. Über den N-Kanal-MOS-Transistor N3 werden Ladungen mit der Bitleitung BL ausgetauscht und Daten in den Kondensator C3 geschrieben bzw. aus ihm gelesen.
  • Wenn die Halbleiterspeichervorrichtung 10 als Einspeicherzellen-Halbleiterspeichervorrichtung arbeitet, wird 1 Bit an Daten in jeder der Speicherzellen 340 bis 343 gespeichert. Wenn Daten in jede der Speicherzellen 340 bis 343 geschrieben bzw. aus ihnen gelesen werden, wird eine entsprechende der Wortleitungen WL0 bis WL3 aktiviert, wobei mit der Bitleitung BL oder mit der Bitleitung /BL, an die die Speicherzelle angeschlossen ist, Ladungen ausgetauscht werden.
  • Wenn die Halbleiterspeichervorrichtung 10 als Zwillingsspeicherzellen-Halbleiterspeichervorrichtung arbeitet, wird jeweils 1 Bit an Daten durch die angrenzenden Speicherzellen 340 und 341 und durch die angrenzenden Speicherzellen 342, 343 gespeichert. Der Logikpegel der Daten, die die Speicherzelle 341 speichert, ist invers zu dem der Daten der Speicherzelle 340, und der Logikpegel der Speicherdaten der Speicherzelle 342 ist invers zu dem der Daten, die die Speicherzelle 343 speichert.
  • Wenn Daten in die Speicherzellen 340 und 341 geschrieben werden, die die Zwillingsspeicherzelle bilden, wird die Bitleitung BL auf eine vorgeschriebene Spannung vorgeladen, die den Speicherdaten entspricht, während die Bitleitung /BL auf eine vorgeschriebene Spannung vorgeladen wird, die den inversen Daten der Speicherdaten entspricht. Die Wortleitungen WL0 und WL1 werden gleichzeitig aktiviert, wobei den Speicherdaten entsprechende Ladungen von der Bitleitung BL an den Kondensator C0 geliefert werden und den inversen Daten der Speicherdaten entsprechenden Ladungen von der Bitleitung /BL an den Kondensator C1 geliefert werden.
  • Wenn Daten in die Speicherzellen 342 und 343 geschrieben werden, die die Zwillingsspeicherzelle bilden, wird die Bitleitung BL auf eine den Speicherdaten entsprechende vorgeschriebene Spannung vorgeladen und wird die Bitleitung /BL auf eine den inversen Daten der Speicherdaten entsprechende vorgeschriebene Spannung vorgeladen. Die Wortleitungen WL2 und WL3 werden gleichzeitig aktiviert, wobei den Speicherdaten entsprechende Ladungen von der Bitleitung BL an den Kondensator C2 geliefert werden und den inversen Daten der Speicherdaten entsprechende Ladungen von der Bitleitung /BL an den Kondensator C3 geliefert werden.
  • Wenn die Halbleiterspeichervorrichtung 10 auf diese Weise als Zwillingsspeicherzellen-Vorrichtung verwendet wird, werden in das Bitleitungspaar BL und /BL zueinander inverse Daten geschrieben, wobei dadurch, daß angrenzende Wortleitungen gleichzeitig aktiviert werden, zwei in Zeilenrichtung nebeneinanderliegende Speicherzellen 1 Bit an Daten speichern.
  • Fig. 3 ist eine schematische Darstellung der Speicherbereichskonfiguration in jeder Bank der Speicherzellenanordnung 34. Im folgenden wird angenommen, daß die Speicherkapazität, wenn die Halbleiterspeichervorrichtung 10 als normale Einspeicherzellen-Halbleitervorrichtung arbeitet, 128 MBits (Megabits) beträgt, und daß die Halbleiterspeichervorrichtung als Vorrichtung mit der "× 32"-Wortkonfiguration arbeitet. Das heißt, wenn die Halbleiterspeichervorrichtung 10 als normale Einspeicherzellen-Vorrichtung verwendet wird, ist das höchstwertige Bit des Adressensignals An das Bit A11 (n = 11).
  • Wie in Fig. 3 gezeigt ist, besitzt jede Bank der Speicherzellenanordnung 34 die Bereiche 51 bis 56, wobei sämtliche Bereiche die Speicherkapazität von 32 MBits (= 128 MBits/4 Bänke) bereitstellen. In jeder Bank der Speicherzellenanordnung 34 sind 8192 Wortleitungen angeordnet, wobei anhand der Signale RAD<0:11>, /RAD<0:11> eine vorgeschriebene Wortleitung ausgewählt wird. Die Zeilenadressensignale RA<11> und /RA<11> entsprechen jeweils den extern bestimmten Adressensignalen A0 bis All. Die Zeilenadressensignale RA<11> und /RA<11> repräsentieren das höchstwertige Bit der Zeilenadresse, während die Zeilenadressensignale RA<0> und /RA<0> das niedrigstwertige Bit der Zeilenadresse repräsentieren.
  • Die Speicherbereiche 51 bis 53 und die Speicherbereiche 54 bis 56 besitzen die gleiche Speicherkonfiguration, wobei anhand der Signale RAD<0:11> und /RAD<0:11> Wortleitungen an der gleichen relativen Stelle in den jeweiligen Bereichen ausgewählt werden.
  • Die Bereiche 51, 52 und 54, 55 werden durch den Logikpegel des Signals /RAD<11> ausgewählt, während die Bereiche 53, 56 durch den Logikpegel des Signals RAD<11> ausgewählt werden. Wenn durch das Signal /RAD<11> die Bereiche 51, 52 und die Bereiche 54, 55 ausgewählt werden, werden in Übereinstimmung mit dem Logikpegel des Signals /RAD<10> die Bereiche 51 und 54 ausgewählt und werden in Übereinstimmung mit dem Logikpegel des Signals RAD<10> die Bereiche 52, 55 ausgewählt. Ähnlich werden durch die unteren Bits der Signale RAD<0:11> und /RAD<0:11> Bereiche mit einer kleineren Unterteilung ausgewählt und wird schließlich durch die Signale RAD<0:11> und /RAD<0:11> die bestimmte Wortleitung ausgewählt.
  • Wenn in der Halbleiterspeichervorrichtung 10 anhand der Zeilenadressensignale RA<0:11> und /RA<0:11> die Signale RAD<0:11> und /RAD<0:11> erzeugt werden, werden das höchstwertige Bit und das niedrigstwertige Bit der Zeilenadressensignale RA<0:11> und /RA<0:11> umgeschaltet, so daß die Signale RAD<0:11> und /RAD<0:11> geliefert werden. Genauer sind die höchstwertigen Bits RA<11> und /RA<11> der Zeilenadresse den niedrigstwertigen Bits RAD<0> und /RAD<0> der Signale RAD<0:11> bzw. /RAD<0:11> zugeordnet, während die niedrigstwertigen Bits RA<0> und /RA<0> der Zeilenadresse den höchstwertigen Bits RAD<11> und /RAD<11> der Signale RAD<0:11> bzw. /RAD<0:11> zugeordnet sind.
  • Wenn die Halbleiterspeichervorrichtung 10 als Zwillingsspeicherzellen-Halbleiterspeichervorrichtung mit der Speicherkapazität von 64 MBits und der "× 32"-Wortkonfiguration arbeitet, werden die niedrigstwertigen Bits RAD<0> und /RAD<0> beide ausgewählt, wenn die Signale RAD<0:11> und /RAD<0:11> erzeugt werden. Wie in Fig. 3 gezeigt ist, werden somit die angrenzenden Wortleitungen 61 und 62 und die angrenzenden Wortleitungen 63 und 64 gleichzeitig verbunden und die angrenzenden Speicherzellen gleichzeitig ausgewählt, was die anhand von Fig. 2 beschriebenen Zwillingsspeicherzellen liefert.
  • Wenn die Halbleiterspeichervorrichtung 10 als Zwillingsspeicherzellen-Halbleiterspeichervorrichtung mit einer Speicherkapazität von 64 MBits und der "× 32"-Wortkonfiguration arbeitet, sind RA<10> und /RA<10> die höchstwertigen Bits der Zeilenadressensignale, während die Zeilenadressensignale RA<11> und /RA<11> nicht verwendet werden. Somit gibt es kein Problem mit der Adressenbestimmung, wenn die den Zeilenadressensignalen RA<11> und /RA<11> entsprechenden Signale RAD<0> und /RAD<0> in die Halbleiterspeichervorrichtung 10 neugeschrieben werden.
  • Fig. 4 ist ein Stromlaufplan einer Schaltungskonfiguration einer in dem Zeilenadressendecodierer 26 enthaltenen Schaltung zur Erzeugung von RAD<0>, die die niedrigstwertigen Bits RAD<0> und /RAD<0> der Signale RAD<0:11> und /RAD<0:11> erzeugt.
  • Wie in Fig. 4 gezeigt ist, enthält die Schaltung zur Erzeugung von RAD<0> ein NAND-Gatter 71, das ein Zwillingszellen- Betriebsartsignal /TWIN und das höchstwertige Bit RA<11> der Zeilenadresse empfängt; einen Inverter 72, der ein Ausgangssignal des NAND-Gatters 71 invertiert und das Signal RAD<0> ausgibt; ein NAND-Gatter 73, das das Zwillingszellen-Betriebsartsignal /TWIN und das höchstwertige Bit /RA<11> der Zeilenadresse empfängt; und einen Inverter 74, der das Ausgangssignal des NAND-Gatters 73 invertiert und das Signal /RAD<0> ausgibt.
  • Wenn die Halbleiterspeichervorrichtung 10 als Zwillingsspeicherzellen-Halbleiterspeichervorrichtung arbeitet, ist der Logikpegel des Zwillingszellen-Betriebsartsignals /TWIN auf L (logisch tief) eingestellt. Der Logikpegel wird während der Herstellung der Halbleiterspeichervorrichtung 10 dadurch eingestellt, daß die Signalleitung für das Zwillingszellen-Betriebsartsignal /TWIN mit dem Stromversorgungsknoten oder mit dem Masseknoten verdrahtet wird. Wenn das Zwillingszellen- Betriebsartsignal /TWIN auf dem L-Pegel ist, liefern die NAND-Gatter 71, 73 unabhängig von den Logikpegeln der Zeilenadressensignale RA<11> und /RA<11> jeweils H-Pegel-Signale, so daß die niedrigstwertigen Bits RAD<0> und /RAD<0> ausgewählt werden (die niedrigstwertigen Bits RAD<0> und /RAD<0> auf dem Logikpegel L, d. h. ausgewählt, sind).
  • Oben wurde beschrieben, daß das Zwillingszellen-Betriebsartsignal /TWIN durch Kontaktierungsschalten der Signalleitungen erzeugt wird. Allerdings kann das Signal als eines der von außen angelegten Befehle eingestellt werden oder kann ein hierzu vorgesehener Anschluß vorgesehen sein. Alternativ kann intern eine Sicherungsschaltung vorgesehen sein, wobei das Zwillingszellen-Betriebsartsignal /TWIN dadurch eingestellt werden kann, daß das Sicherungselement der Sicherungsschaltung während der Herstellung durchgeschmolzen oder nicht durchgeschmolzen wird.
  • Wie oben beschrieben wurde, werden in der Halbleiterspeichervorrichtung 10 der ersten Ausführungsform als Antwort auf das Zwillingszellen-Betriebsartsignal angrenzende Wortleitungen gleichzeitig aktiviert, wobei die Halbleiterspeichervorrichtung elektrisch aus dem Einspeicherzellentyp in den Zwillingsspeicherzellentyp umgeschaltet wird. Somit braucht in dem Schritt des Maskierens nicht umgeschaltet zu werden und brauchen keine getrennten Maskenmuster vorbereitet zu werden, so daß durch die verringerte Anzahl der Masken und Herstellungsschritte die Herstellungskosten gesenkt werden können.
    • Zweite Ausführungsform
  • Die Halbleiterspeichervorrichtung 10 in Übereinstimmung mit der ersten Ausführungsform kann von einer Einspeicherzellen- Halbleiterspeichervorrichtung mit einer Speicherkapazität von 128 MBits und einer "× 32"-Wortkonfiguration in eine Zwillingsspeicherzellen-Halbleiterspeichervorrichtung mit einer Speicherkapazität von 64 MBits und einer "× 32"-Wortkonfiguration umgeschaltet werden. Die Halbleiterspeichervorrichtung 10A in Übereinstimmung mit der zweiten Ausführungsform erlaubt ferner das Umschalten in eine Zwillingsspeicherzellen- Halbleiterspeichervorrichtung mit einer Speicherkapazität von 64 MBits und einer "× 16"-Wortkonfiguration.
  • Wie bereits beschrieben wurde, ist die Auffrischoperation in dem DRAM unvermeidlich, wobei in dieser das Datenlesen, die Verstärkung und das Neuschreiben in jeder der Speicherzellen als Objekt des Auffrischens ausgeführt und die Speicherdaten erhalten werden. Die Auffrischoperation wird an den in der Speicherzellenanordnung angeordneten Wortleitungen Wortleitung für Wortleitung durchgeführt, wobei die (im folgenden als Auffrischperiode bezeichnete) Betriebsperiode unter Berücksichtigung des Auffrischzeitraums, der den Datenerhalt in jeder Speicherzelle sicherstellt, und der Anzahl der Wortleitungen bestimmt wird.
  • Wenn wieder anhand von Fig. 3 die Auffrischoperation in jeder Bank der Speicherzellenanordnung 34 der Halbleiterspeichervorrichtung 10 in Übereinstimmung mit der ersten Ausführungsform anhand der Zeilenadressensignale RA<0:11> und /RA<0:11> durchgeführt wird, die anhand der an dem Adressenanschluß 14 empfangenen Adressensignale A0 bis A11 erzeugt werden, werden in jedem der Bereiche 51 bis 53 und 54 bis 56 aufeinanderfolgend 4096 Wortleitungen aktiviert. Genauer werden sämtliche Speicherzellen durch 4096 Auffrischoperationen aufgefrischt. (Im folgenden wird ein Beispiel, das für das vollständige Auffrischen aller Speicherzellen 4096 Auffrischoperationen erfordert, als "4 k-Auffrischen" bezeichnet, während ein Beispiel, das für das vollständige Auffrischen sämtlicher Speicherzellen mit allen 8192 Wortleitungen in den Bereichen 51 bis 56, die aufeinanderfolgend aktiviert werden, 8192 Auffrischoperationen erfordert, als "8 k-Auffrischen" bezeichnet wird.)
  • Die Halbleiterspeichervorrichtung 10A in Übereinstimmung mit der zweiten Ausführungsform ermöglicht ein 8 k-Auffrischen, wobei ferner die Zeilenadressensignale RA<12> und /RA<12> vorgesehen sind, um 8192 Wortleitungen aufeinanderfolgend auszuwählen. Zum Zeitpunkt der Auffrischoperation werden anhand der Zeilenadressensignale RA<0:12> und /RA<0:12> in jeder Bank der Speicherzellenanordnung 34 8192 Wortleitungen aufeinanderfolgend aktiviert, wobei durch die 8192 Operationen sämtliche Speicherzellen aufgefrischt werden.
  • In der Halbleiterspeichervorrichtung 10A werden die höchstwertigen Bits RA<12> und /RA<12> den niedrigstwertigen Bits RAD<0> und /RAD<0> der Signale RAD<0:12> und /RAD<0:12> zugeordnet, wobei wie in der Halbleiterspeichervorrichtung 10 in Übereinstimmung mit der ersten Ausführungsform die niedrigstwertigen Bits RAD<0> und /RAD<0> beide aktiviert werden, wodurch die Halbleiterspeichervorrichtung auch als Vorrichtung mit einer Speicherkapazität von 64 MBits und einer "× 16"-Wortkonfiguration arbeitet, wenn die Halbleiterspeichervorrichtung 10A als Zwillingsspeicherzellen-Halbleiterspeichervorrichtung arbeitet.
  • Daß dies möglich ist, liegt an folgendem. Wenn die Halbleiterspeichervorrichtung 10A als Zwillingsspeicherzellen-Halbleiterspeichervorrichtung mit einer Speicherkapazität von 64 MBits und einer "× 16"-Wortkonfiguration arbeitet, sind RA<11> und /RA<11> die höchstwertigen Bits des Zeilenadressensignals, während die Zeilenadressensignale RA<12> und /RA<12> nicht verwendet werden. Somit gibt es auch dann kein Problem bei der Adressenbestimmung, wenn die Signale RAD<0> und /RAD<0>, die den Zeilenadressensignalen RA<12> und /RA<12> entsprechen, in die Halbleitervorrichtung 10A neugeschrieben werden.
  • Die Gesamtkonfiguration der Halbleiterspeichervorrichtung 10A in Übereinstimmung mit der zweiten Ausführungsform ist die gleiche wie die der in Fig. 1 gezeigten Halbleiterspeichervorrichtung 10 in Übereinstimmung mit der ersten Ausführungsform. Somit wird ihre Beschreibung nicht wiederholt.
  • Fig. 5 ist eine schematische Darstellung des Speicherbereichs in jeder Bank der Speicherzellenanordnung 34 der Halbleiterspeichervorrichtung 10A.
  • Wie in Fig. 5 gezeigt ist, werden in jeder Bank der Speicherzellenanordnung 34 der Halbleiterspeichervorrichtung 10A, die von der in Fig. 3 gezeigten Bank der Speicherzellenanordnung 34 der Halbleiterspeichervorrichtung 10 verschieden ist, ferner durch den Logikpegel des Signals /RAD<12> die Bereiche 51 bis 53 ausgewählt und durch den Logikpegel des Signals RAD<12> die Bereiche 54 bis 56 ausgewählt.
  • Wenn hier in der Halbleiterspeichervorrichtung 10A anhand der Zeilenadressensignale RA<0:12> und /RA<0:12> die Signale RAD<0:12> und /RAD<0:12> erzeugt werden, werden die höchstwertigen Bits und die niedrigstwertigen Bits der Zeilenadressensignale RA<0:12> und /RA<0:12> umgeschaltet und die Signale RAD<0:12> und /RAD<0:12> erzeugt. Genauer werden die höchstwertigen Bits RA<12> und /RA<12> der Zeilenadresse den niedrigstwertigen Bits RAD<0> und /RAD<0> der Signale RAD<0:12> und /RAD<0:12> zugeordnet bzw. die niedrigstwertigen Bits RA<0> und /RA<0> der Zeilenadresse den höchstwertigen Bits RAD<12> und /RAD<12> der Signale RAD<0:12> und /RAD<0:12> zugeordnet.
  • Wenn die Halbleiterspeichervorrichtung 10A als Zwillingsspeicherzellen-Halbleitervorrichtung mit der Speicherkapazität von 64 MBits und der "× 16"-Wortkonfiguration arbeitet, werden die niedrigstwertigen Bits RAD<0> und /RAD<0> immer ausgewählt, wenn die Signale RAD<0:12> und /RAD<0:12> erzeugt werden. Somit werden die angrenzenden Wortleitungen 61 und 62und die angrenzenden Wortleitungen 63 und 64 gleichzeitig ausgewählt und, wie in Fig. 5 gezeigt ist, die angrenzenden Speicherzellen gleichzeitig ausgewählt, so daß sie die Zwillingsspeicherzellen bilden.
  • Wie oben beschrieben wurde, können in der Halbleiterspeichervorrichtung 10A in Übereinstimmung mit der zweiten Ausführungsform unter Verwendung der für das 8 k-Auffrischen vorgesehenen höchstwertigen Bits RA<12> und /RA<12> angrenzende Wortleitungen gleichzeitig aktiviert werden. Somit kann das Umschalten von einer Einspeicherzellen-Halbleiterspeichervorrichtung in eine Zwillingsspeicherzellen-Halbleiterspeichervorrichtung mit einer Speicherkapazität von 64 MBits und einer "× 16"-Wortkonfiguration auch elektrisch realisiert werden.
    • Dritte Ausführungsform
  • Die Halbleiterspeichervorrichtung in Übereinstimmung mit der dritten Ausführungsform, die der Halbleiterspeichervorrichtung 10A in Übereinstimmung mit der zweiten Ausführungsform entspricht, besitzt die Selbstauffrischfunktion und ferner die Funktion zum Auffrischen lediglich eines Teils des Speicherbereichs, d. h. eine sogenannte Teilselbstauffrischfunktion.
  • Wie oben beschrieben wurde, wird in der Auffrischoperation in jeder der Speicherzellen als Objekt des Auffrischens das Datenlesen, Verstärken und Neuschreiben periodisch ausgeführt, wobei die Speicherdaten erhalten werden. Die Auffrischoperation wird Wortleitung für Wortleitung ausgeführt.
  • Beim Selbstauffrischen werden die Zeilenadressen, die die Wortleitung als das Objekt des Auffrischens auswählen, intern erzeugt und wird die Auffrischoperation ausgeführt. Beim Teilselbstauffrischen wird die Auffrischoperation lediglich in dem Speicherbereich ausgeführt, für den die höchstwertigen 1 oder 2 Bits der Zeilenadresse beispielsweise den Logikpegel L haben.
  • Damit ein vorgeschriebener Teil der Bereiche beim Teilselbstauffrischen richtig aufgefrischt wird, muß somit je nachdem, ob die Halbleiterspeichervorrichtung als Einspeicherzellen- Halbleiterspeichervorrichtung oder als Zwillingsspeicherzellen-Halbleiterspeichervorrichtung arbeitet, und ferner je nachdem, ob die Vorrichtung das 8 k-Auffrischen ermöglicht, für das Teilselbstauffrischen eine Entsprechung des höchstwertigen Bits einer anderen Zeilenadresse mit dem Auffrischraum hergestellt werden.
  • Fig. 6 ist ein schematischer Blockschaltplan einer Gesamtkonfiguration der Halbleiterspeichervorrichtung in Übereinstimmung mit der dritten Ausführungsform der Erfindung.
  • Wie in Fig. 6 gezeigt ist, enthält eine Halbleiterspeichervorrichtung 11 außer den Komponenten der Halbleiterspeichervorrichtung 10A der zweiten Ausführungsform eine Auffrischsteuerschaltung 36. Die Auffrischsteuerschaltung 36 enthält die Selbstauffrischsteuerschaltung 38 und eine Auffrischadressen-Erzeugungsschaltung 40.
  • Die Auffrischsteuerschaltung 36 erzeugt anhand einer Anweisung von der Steuerschaltung 24 eine Zeilenadresse zum Ausführen der Auffrischoperation (die im folgenden als Auffrischzeilen-Adressensignal /QAD<0:n> bezeichnet wird) und gibt sie an den Zeilenadressendecodierer 26 aus. Der Zeilenadressendecodierer 26 wählt anhand einer Anweisung von der Steuerschaltung 24 und anhand der vom Adressenpuffer 20 im Normalbetrieb empfangenen Zeilenadressensignale RA<0:n> und /RA<0:n> eine Wortleitung in der Speicherzellenanordnung 34aus. In der Selbstauffrisch-Betriebsart wählt der Zeilenadressendecodierer 26 anhand des von der Auffrischsteuerschaltung 36 empfangenen Auffrischzeilen-Adressensignals /QAD<0:n> eine Wortleitung in der Speicherzellenanordnung 34 aus.
  • Die Selbst Auffrischsteuerschaltung 38 erzeugt anhand eines von einer nicht gezeigten Oszillatorschaltung erzeugten Impulssignals ein Auffrischsignal QCU und gibt es an die Adressenerzeugungsschaltung 40 aus. Das Auffrischsignal QCU wird in jeder vorgeschriebenen Auffrischperiode aktiviert, wobei diese in Anbetracht eines Auffrischintervalls, das den Datenerhalt in jeder Speicherzelle der Speicherzellenanordnung 34 sicherstellt, und der Anzahl der Wortleitungen in der Speicherzellenanordnung 34 bestimmt wird.
  • Die Auffrischadressen-Erzeugungsschaltung 40 aktualisiert als Antwort auf das Auffrischsignal QCU die Auffrischzeilenadresse und schaltet nachfolgend die Speicherzellenzeile als Objekt der Auffrischoperation um. Genauer wird als Reaktion auf das Auffrischsignal QCU das Auffrischzeilen-Adressensignal /QAD<0:n> vorwärtsgezählt.
  • Wie oben beschrieben wurde, besitzt die Halbleiterspeichervorrichtung 11, um in der Standby-Betriebsart den Leistungsverbrauch zu senken, in Übereinstimmung mit der dritten Ausführungsform eine Funktion, in der die Auffrischoperation in der Selbstauffrischbetriebsart nicht an dem gesamten Speicherbereich, sondern lediglich an einem Teil des Speicherbereichs als Objekt ausgeführt wird, d. h. eine sogenannte Teilselbstauffrischoperation.
  • Bei dem Teilselbstauffrischen wird in jeder der Bänke der Speicherzellenanordnung 34 lediglich derjenige Speicherbereich aufgefrischt, für den die höchstwertigen 1 oder 2 Bits des Auffrischzeilen-Adressensignals /QAD<0:n> auf dem L-Pegel sind. Dies ermöglicht eine Senkung des Leistungsverbrauchs in der Standby-Betriebsart, ohne die Auffrischperiode zu verlängern.
  • In der Halbleiterspeichervorrichtung 11 wird das höchstwertige Bit der Zeilenadresse, das sich je nachdem, ob die Vorrichtung als normale Einspeicherzellen-Halbleiterspeichervorrichtung oder als Zwillingsspeicherzellen-Halbleiterspeichervorrichtung arbeitet, und ferner je nachdem, ob die Vorrichtung die 8 k-Auffrischfunktion besitzt, unterscheidet, in Übereinstimmung mit der jeweiligen Betriebsart dem Auffrischraum für das Teilselbstauffrischen richtig zugeordnet.
  • Fig. 7 ist ein Funktionsblockschaltplan, der die in Fig. 6 gezeigte Auffrischadressen-Erzeugungsschaltung 40 in funktioneller Hinsicht zeigt.
  • Wie in Fig. 7 gezeigt ist, enthält die Auffrischadressen-Erzeugungsschaltung 40 die Auffrischadressenzähler 401 bis 412. Der Auffrischadressenzähler 401, der dem niedrigstwertigen Bit entspricht, führt als Reaktion auf das von der Selbstauffrischsteuerschaltung 38 ausgegebene Auffrischsignal QCU die Vorwärtszähloperation aus und gibt die Zähldaten als das Auffrischzeilen-Adressensignal /QAD<0> aus.
  • Jeder der Auffrischadressenzähler 402 bis 412 führt in Übereinstimmung mit den von dem Auffrischadressenzähler auf der Seite des niedrigeren Bits ausgegebenen Zähldaten die Vorwärtszähloperation aus und gibt die Zähldaten als Auffrischzeilen-Adressensignal /QAD<1> bis /QAD<11> aus.
  • Auf diese Weise wird zum Zeitpunkt des Selbstauffrischens das Selbstauffrisch-Zeilenadressensignal /QAD<0:11> erzeugt, um in jeder vorgeschriebenen Auffrischperiode jede Zeile der Speicherzellen aufeinanderfolgend auszuwählen.
  • Fig. 8 ist ein Stromlaufplan einer Schaltungskonfiguration der Auffrischadressenzähler 401 bis 412.
  • Wie in Fig. 8 gezeigt ist, enthält jeder der Auffrischadressenzähler 401 bis 412 die Inverter 82 und 86, die ein Eingangssignal invertieren, einen Inverter 81, der aktiviert wird, wenn der Logikpegel des Eingangssignals auf dem L-Pegel ist, um ein Ausgangssignal zu empfangen und zu invertieren; die Inverter 83 und 84, die eine Zwischenspeicherschaltung bilden, die ein Ausgangssignal des Inverters 81 zwischenspeichert; einen Inverter 85, der aktiviert wird, wenn der Logikpegel des Eingangssignals auf dem H-Pegel ist, um ein Ausgangssignal des Inverters 81 zu empfangen und zu invertieren; ein NAND-Gatter 87, dessen Eingangsknoten an einen Stromversorgungsknoten und an einen Ausgangsknoten des Inverters 85 angeschlossen ist; und einen Inverter 88, der gemeinsam mit dem NAND-Gatter 87 eine Zwischenspeicherschaltung bildet, die ein Ausgangssignal des Inverters 85 invertiert und zwischenspeichert.
  • Wenn der Logikpegel des Ausgangssignals auf dem L-Pegel und der des Eingangssignals auf dem L-Pegel ist, wird der Inverter 81 in jedem der Auffrischadressenzähler 401 bis 412 aktiviert, wobei ein Ausgangssignal des Inverters 81 den H-Pegel erreicht. In dieser Phase wird der Inverter 85 nicht aktiviert und das Ausgangssignal des Inverters 81 nicht an den Ausgangsknoten des Inverters 85 gesendet.
  • Wenn daraufhin der Logikpegel des Eingangssignals den H-Pegel erreicht, wird der Inverter 81 deaktiviert, während das Ausgangssignal des Inverters 81 durch die Inverter 83 und 84 zwischengespeichert wird. Der Inverter 85 wird aktiviert, wobei er das Eingangssignal auf dem H-Pegel invertiert und ein Signal auf dem L-Pegel ausgibt. Somit gibt das NAND-Gatter 87 ein Signal auf den H-Pegel aus, das durch das NAND- Gatter 87 und durch den Inverter 88 zwischengespeichert wird.
  • Somit wird der Inverter 81 aktiviert, wobei sein Ausgangssignal den L-Pegel erreicht, wenn der Logikpegel des Eingangssignals den L-Pegel erreicht. Der Inverter 85 wird deaktiviert, wobei das Ausgangssignal des Inverters 81 nicht an den Ausgangsknoten des Inverters 85 gesendet wird.
  • Somit wird der Inverter 81 deaktiviert, wobei sein Ausgangssignal durch die Inverter 83 und 84 zwischengespeichert wird, wenn der Logikpegel des Eingangssignals den H-Pegel erreicht. Der Inverter 85 wird aktiviert, wobei er das Eingangssignal auf den L-Pegel invertiert und ein Signal auf dem H-Pegel ausgibt. Somit gibt das NAND-Gatter 87 das Signal auf dem L- Pegel aus, das durch das NAND-Gatter 87 und durch den Inverter 88 zwischengespeichert wird.
  • Auf diese Weise gibt jeder der Auffrischadressenzähler 401 bis 412 ein Ausgangssignal aus, dessen Periode halb so groß wie die des Eingangssignals ist, wobei das Auffrischzeilen- Adressensignal /QAD<0:11> vorwärtsgezählt wird.
  • Fig. 9 ist ein Stromlaufplan einer Schaltungskonfiguration der in dem Zeilenadressendecodierer 26 enthaltenen Adressenauswahlschaltung: Die Adressenauswahlschaltung wählt als Reaktion auf das von der Steuerschaltung 24 empfangene Selbstauffrisch-Betriebsartsignal QADSEL entweder das Auffrischzeilen-Adressensignal /QAD<0:11> oder das vom Adressenpuffer 20 empfangene Zeilenadressensignal RA<0:11> aus und gibt das ausgewählte Signal als das Signal RAD<0:11> aus.
  • In Fig. 9 sind für eine zweckmäßige Beschreibung die von dem Selbstauffrisch-Betriebsartsignal QADSEL verschiedenen jeweiligen Bitdaten für die Eingangssignale und für die Ausgangssignale gemeinsam bezeichnet, wobei die Signale im folgenden als Signale für die gemeinsamen Bitdaten beschrieben werden. Tatsächlich sind allerdings für sämtliche Bitdaten Schaltungen vorgesehen.
  • Wie in Fig. 9 gezeigt ist, enthält die Adressenauswahlschaltung einen Inverter 91, der das Zeilenadressensignal RA<0:11> empfängt und invertiert; einen Inverter 94, der das Selbstauffrisch-Betriebsartsignal QADSEL empfängt und invertiert; einen Inverter 93, der aktiviert wird, wenn das Selbstauffrisch-Betriebsartsignal QADSEL auf dem H-Pegel ist, wobei er das Selbstauffrisch-Zeilenadressensignal /QAD<0:11> invertiert und ein Signal RAD<0:11> ausgibt; und einen Inverter 92, der aktiviert wird, wenn das Selbstauffrisch-Betriebsartsignal QADSEL auf dem L-Pegel ist, wobei er ein Ausgangssignal des Inverters 91 invertiert und das Signal RAD<0:11> ausgibt.
  • Das Selbstauffrisch-Betriebsartsignal QADSEL erreicht in der durch die Steuerschaltung 24 erzeugten Selbstauffrisch-Betriebsartsignal den H-Pegel.
  • Wenn das Selbstauffrisch-Betriebsartsignal QADSEL auf dem H- Pegel ist, gibt die Adressenauswahlschaltung das durch Invertieren des Auffrischzeilen-Adressensignals /QAD<0:11> erhaltene Signal als das Signal RAD<0:11> aus. Wenn das Selbstauffrisch-Betriebsartsignal QADSEL auf dem L-Pegel ist, gibt die Adressenauswahlschaltung das Zeilenadressensignal RA<0:11> als das Signal RAD<0:11> aus.
  • Die in den Fig. 10 bis 12 gezeigten Schaltungen sind in dem Zeilenadressendecodierer 26 enthalten, um in Übereinstimmung mit der Betriebsart in der Halbleiterspeichervorrichtung 11 die Entsprechung zwischen den oberen Bits der Zeilenadresse mit dem Auffrischraum des Teilselbstauffrischens herzustellen. Fig. 10 ist ein Stromlaufplan einer Konfiguration einer Schaltung, die in Übereinstimmung mit der Betriebsart das zweithöchstwertige Bit der Zeilenadresse auswählt. Fig. 11 ist ein Stromlaufplan einer Konfiguration einer Schaltung, die in Übereinstimmung mit der Betriebsart das höchstwertige Bit der Zeilenadresse auswählt. Fig. 12 ist ein Stromlaufplan einer Konfiguration einer Schaltung, die ein Selbstauffrisch- Haltsignal erzeugt, das die Selbstauffrischoperation anhält.
  • Die Betriebsarten umfassen hier die Normalbetriebsart, in der die Halbleiterspeichervorrichtung 11 als normale Einspeicherzellen-Halbleiterspeichervorrichtung arbeitet, eine Zwillingszellen-Betriebsart, in der die Halbleiterspeichervorrichtung 11 als Zwillingsspeicherzellen-Halbleiterspeichervorrichtung arbeitet, und eine 8 k-Auffrischbetriebsart, in der die Halbleiterspeichervorrichtung 11 eine 8 k-Auffrischoperation ausführt.
  • In der Normalbetriebsart ist /QAD<11> das höchstwertige Bit der Auffrischzeilenadresse, während in der Zwillingszellen- Betriebsart /QAD<10> das höchstwertige Bit der Auffrischzeilenadresse ist und in der 8 k-Auffrischbetriebsart /QAD<12> das höchstwertige Bit der Auffrischzeilenadresse ist.
  • Wie in Fig. 10 gezeigt ist, enthält die Schaltung einen Inverter 102, der das Zwillingszellen-Betriebsartsignal TWIN empfängt und invertiert; einen Inverter 101, der aktiviert wird, wenn das Zwillingszellen-Betriebsartsignal TWIN auf dem H-Pegel ist, wobei er das Auffrischzeilen-Adressensignal /QAD<9> empfängt und invertiert; einen Inverter 104, der das 8 k-Auffrischbetriebsartsignal 8 k empfängt und invertiert; einen Inverter 103, der aktiviert wird, wenn das 8 k-Auffrischbetriebsartsignal 8 k auf dem H-Pegel ist, wobei er das Auffrischzeilen-Adressensignal /QAD<11> empfängt und invertiert; einen Inverter 106, der das Normalbetriebsartsignal NORMAL empfängt und invertiert; einen Inverter 105, der aktiviert wird, wenn das Normalbetriebsartsignal NORMAL auf dem H-Pegel ist, wobei er das Auffrischzeilen-Adressensignal /QAD<10> empfängt und invertiert; einen Inverter 107, der die Ausgangssignale der Inverter 101, 103 und 105 empfängt und invertiert; und einen Inverter 108, der ein Ausgangssignal des Inverters 107 empfängt und invertiert und ein Signal QAD<10> ausgibt.
  • Wenn die Halbleiterspeichervorrichtung 11 als Zwillingsspeicherzellen-Halbleiterspeichervorrichtung arbeitet und das Zwillingszellen-Betriebsartsignal TWIN auf dem H-Pegel ist, gibt die Schaltung ein durch Invertieren des Auffrischzeilen- Adressensignals /QAD<9> erhaltenes Signal als das Signal QAD<10> aus. Wenn die Halbleiterspeichervorrichtung 11 für ein 8 k-Auffrischen arbeitet und das 8 k-Auffrisch-Betriebsartsignal 8 k auf dem H-Pegel ist, gibt die Schaltung das durch Invertieren des Auffrischzeilen-Adressensignals /QAD<11> erhaltene Signal als das Signal QAD<10> aus. Ferner gibt die Schaltung das durch Invertieren des Auffrischzeilen- Adressensignals /QAD<10> erhaltene Signal als das Signal QAD<10> aus, wenn die Halbleiterspeichervorrichtung 11 als normale Einspeicherzellen-Halbleiterspeichervorrichtung arbeitet und das Normalbetriebsartsignal NORMAL auf dem H-Pegel ist.
  • Wie in Fig. 11 gezeigt ist, enthält die Schaltung einen Inverter 112, der das Zwillingszellen-Betriebsartsignal TWIN empfängt und invertiert; einen Inverter 111, der aktiviert wird, wenn das Zwillingszellen-Betriebsartsignal TWIN auf dem H-Pegel ist, wobei er das Auffrischzeilen-Adressensignal /QAD<10> empfängt und invertiert; einen Inverter 114, der das 8 k-Auffrischbetriebsartsignal 8 k empfängt und invertiert; einen Inverter 113, der aktiviert wird, wenn das 8 k-Auffrischbetriebsartsignal 8 k auf dem H-Pegel ist, wobei er das Auffrischzeilen-Adressensignal /QAD<12> empfängt und invertiert; einen Inverter 116, der das Normalbetriebsartsignal NORMAL empfängt und invertiert; einen Inverter 115, der aktiviert wird, wenn das Normalbetriebsartsignal NORMAL auf dem H-Pegel ist; wobei er das Auffrischzeilen-Adressensignal /QAD<11> empfängt und invertiert; einen Inverter 117, der die Ausgangssignale der Inverter 111, 113 und 115 empfängt und invertiert; und einen Inverter 118, der ein Ausgangssignal des Inverters 117 empfängt und invertiert und das Signal QAD<11> ausgibt.
  • Wenn die Halbleiterspeichervorrichtung 11 als die Zwillingsspeicherzellen-Halbleiterspeichervorrichtung arbeitet und das Zwillingszellen-Betriebsartsignal TWIN auf dem H-Pegel ist, gibt die Schaltung das durch Invertieren des Auffrischzeilen- Adressensignals /QAD<10> erhaltene Signal als das Signal QAD<11> aus. Wenn die Halbleiterspeichervorrichtung 11 für das 8 k-Auffrischen arbeitet und das 8 k-Auffrischbetriebsartsignal 8 k auf dem H-Pegel ist, gibt die Schaltung das durch Invertieren des Auffrischzeilen-Adressensignals /QAD<12> erhaltene Signal als das Signal QAD<11> aus. Ferner gibt die Schaltung das durch Invertieren des Auffrischzeilen- Adressensignals /QAD<11> erhaltene Signal als das Signal QAD<11> aus, wenn die Halbleiterspeichervorrichtung 11 als eine normale Einspeicherzellen-Halbleiterspeichervorrichtung arbeitet und das Normalbetriebsartsignal NORMAL auf dem H- Pegel ist.
  • Wie in Fig. 12 gezeigt ist, enthält die Schaltung ein NAND- Gatter 123, das die Signale SELF_1MSB, SELFREF und QAD<11> empfängt; ein NAND-Gatter 121, das die Signale QAD<11> und QAD<10> empfängt; einen Inverter 122, der ein Ausgangssignal des NAND-Gatters 121 empfängt und invertiert; ein NAND-Gatter 124, das ein Ausgangssignal des Inverters 122 und die Signale SELFREF und SELE_2MSB empfängt; ein NAND-Gatter 125, dessen Eingangsgatter an einen Stromversorgungsknoten und an die Ausgangsknoten der NAND-Gatter 123, 124 angeschlossen ist; und einen Inverter 126, der ein Ausgangssignal des NAND-Gatters 125 empfängt und invertiert und das Selbstauffrisch- Haltsignal SELF_STOP ausgibt.
  • Das Signal SELF_1MSB ist ein Betriebsartsignal, das einer Auffrischbetriebsart eines Teilselbstauffrischens entspricht, wobei die Selbstauffrischoperation lediglich in dem Speicherbereich ausgeführt wird, in dem das höchstwertige Bit des Auffrischzeilen-Adressensignals auf dem L-Pegel ist. Das Signal SELF_2MSB ist ein Betriebsartsignal, das einer Auffrischbetriebsart eines Teilselbstauffrischens entspricht, wobei die Selbstauffrischoperation lediglich in dem Speicherbereich ausgeführt wird, in dem sowohl das höchstwertige als auch das zweithöchstwertige Bit des Auffrischzeilen-Adressensignals auf dem L-Pegel ist. Das Signal SELFREF erreicht den H-Pegel, wenn die Teilselbstauffrischoperation ausgeführt wird. Diese Signale werden sämtlich durch die Steuerschaltung 24 erzeugt.
  • Das Selbstauffrisch-Haltsignal SELF_STOP wird an die Steuerschaltung 24 ausgegeben, wobei diese die Auffrischoperation anhält, wenn es auf dem H-Pegel ist. Wenn das Selbstauffrisch-Haltsignal SELE_STOP während der Selbstauffrischoperation auf dem L-Pegel ist, weist die Steuerschaltung 24 die Ausführung der Auffrischoperation an.
  • Wenn in dieser Schaltung die Signale SELFREF und SELF_1MSB beide auf dem H-Pegel sind (das Signal SELF_2MSB auf dem L- Pegel ist) und das Signal QAD<11> auf dem H-Pegel ist, erreicht das Ausgangssignal des NAND-Gatters 123 den L-Pegel und erreicht das Selbstauffrisch-Haltsignal SELF_STOP den L- Pegel. Somit wird die Auffrischoperation in dem Speicherbereich ausgeführt, in dem das höchstwertige Bit des Auffrischzeilen-Adressensignals /QAD auf dem L-Pegel ist. Wenn das Signal QAD<11> auf dem L-Pegel ist, erreicht das Ausgangssignal des NAND-Gatters 123 den H-Pegel, wobei das Selbstauffrisch-Haltsignal SELF_STOP den H-Pegel erreicht. Somit wird die Auffrischoperation in dem Speicherbereich, in dem das höchstwertige Bit des Auffrischzeilen-Adressensignals /QAD auf dem H-Pegel ist, nicht ausgeführt.
  • Wenn die Signale SELFREF und SELF_2MSB beide auf dem H-Pegel sind (das Signal SELF_1MSB auf dem L-Pegel ist) und die Signale QAD<11> und QAD<10> beide auf dem H-Pegel sind, erreicht das Ausgangssignal des NAND-Gatters 124 den L-Pegel und das Selbstauffrisch-Haltsignal SELF_STOP den L-Pegel. Somit wird die Auffrischoperation in dem Speicherbereich ausgeführt, in dem das höchstwertige und das zweithöchstwertige Bit des Auffrischzeilen-Adressensignals /QAD beide auf dem L- Pegel sind. Wenn das Signal QAD<11> und/oder das Signal QAD<10> auf dem L-Pegel ist, erreicht das Ausgangssignal des NAND-Gatters 124 den H-Pegel und das Selbstauffrisch-Haltsignal SELF_STOP den H-Pegel. Somit wird die Auffrischoperation in dem Speicherbereich, in dem sowohl das höchstwertige als auch das zweithöchstwertige Bit des Auffrischzeilen-Adressensignals /QAD nicht auf dem L-Pegel ist, nicht ausgeführt.
  • Wie oben beschrieben wurde, kann in der Halbleiterspeichervorrichtung 11 in Übereinstimmung mit der dritten Ausführungsform ein vorgeschriebener Teilspeicherbereich, in dem die Auffrischoperation bei dem Teilselbstauffrischen ausgeführt wird, auch dann ausgewählt werden, wenn sich das höchstwertige Bit der Zeilenadresse je nach Betriebsart unterscheidet. Somit kann das Teilselbstauffrischen in jeder Betriebsart richtig ausgeführt werden.
  • Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, dient dies selbstverständlich lediglich zur Erläuterung und als Beispiel und soll nicht als Beschränkung verstanden werden, wobei der Erfindungsgedanke und der Umfang der Erfindung lediglich durch die beigefügten Ansprüche beschränkt sind.

Claims (10)

1. Halbleiterspeichervorrichtung (10, 10A, 11), mit:
einer Speicherzellenanordnung (34), die mehrere Speicherzellen enthält, die in einer Matrix aus Zeilen und Spalten angeordnet sind;
mehreren Wortleitungen, die in Zeilenrichtung angeordnet sind;
mehreren Bitleitungspaaren, die in Spaltenrichtung angeordnet sind; und
einem Decodierer (26, 28), der entsprechend einem Adressensignal (RA, CA), das jede der mehreren Speicherzellen unter den mehreren Wortleitungen bzw. unter den mehreren Bitleitungspaaren spezifiziert, eine Wortleitung und ein Bitleitungspaar auswählt, wobei
dann, wenn ein Zwillingszellen-Betriebsartsignal (/TWIN) aktiviert ist, um als Binärinformationen dargestellte Speicherdaten, die 1 Bit an Speicherinformationen entsprechen, unter Verwendung zweier Speicherzellen zu speichern,
der Decodierer (26, 28) die Wortleitung und das Bitleitungspaar auswählt und die zwei Speicherzellen aktiviert, und
die zwei Speicherzellen die Speicherdaten bzw. die inversen Daten der Speicherdaten speichern.
2. Halbleiterspeichervorrichtung (10, 10A, 11) nach Anspruch 1, dadurch gekennzeichnet, daß der Decodierer (26) ein internes Zeilenadressensignal (RAD) erzeugt, das die dem Adressensignal (RA) entsprechende Wortleitung auswählt und, wenn das Zwillingszellen-Betriebsartsignal (/TWIN) aktiviert ist, gleichzeitig eine erste Wortleitung (61, 63) auswählt, die einem vorgeschriebenen Bit des internen Zeilenadressensignals (RAD) entspricht, das auf einem ersten Logikpegel ist, und eine zweite Wortleitung (62, 64) auswählt, die dem vorgeschriebenen Bit entspricht, das auf einem zweiten Logikpegel ist.
3. Halbleiterspeichervorrichtung (10) nach Anspruch 2, dadurch gekennzeichnet, daß
das vorgeschriebene Bit das niedrigstwertige Bit (RAD<0>) des internern Zeilenadressensignals (RAD) ist; und
der Decodierer (26) das höchstwertige Bit (RA<11>) des Adressensignals (RA), das nicht verwendet wird, wenn das Zwillingszellen-Betriebsartsignal (/TWIN) aktiviert ist, dem niedrigstwertigen Bit (RAD<0>) des internen Zeilenadressensignals (RAD) zuordnet und das niedrigstwertige Bit (RA<0>) des Adressensignals (RA) dem höchstwertigen Bit (RAD<11>) des internen Zeilenadressensignals (RAD) zuordnet.
4. Halbleiterspeichervorrichtung (10) nach Anspruch 3, dadurch gekennzeichnet, daß
in einer Normalbetriebsart, in der das Zwillingszellen- Betriebsartsignal (/TWIN) inaktiv ist, die Speicherkapazität 2 × nBits (wobei n eine natürliche Zahl ist) und die Wortkonfiguration 2 × mBits (wobei m eine natürliche Zahl ist) beträgt; und
wenn das Zwillingszellen-Betriebsartsignal (/TWIN) aktiv ist, die Speicherkapazität nBits und die Wortkonfiguration 2 × mBits beträgt.
5. Halbleiterspeichervorrichtung (10A) nach Anspruch 2, gekennzeichnet durch
eine Auffrischsteuerschaltung, die periodisch eine Auffrischoperation ausführt, um die Speicherinformationen zu erhalten; wobei
die Auffrischsteuerschaltung die Auffrischoperation entweder in einer ersten Auffrischbetriebsart, in der sämtliche in der Speicherzellenanordnung (34) enthaltenen Speicherzellen durch k (wobei k eine natürliche Zahl ist) Auffrischoperationen aufgefrischt werden, oder in einer zweiten Auffrischbetriebsart, in der sämtliche in der Speicherzellenanordnung (34) enthaltenen Speicherzellen durch 2 × k Auffrischoperationen aufgefrischt werden, ausführt;
das Adressensignal (RA) an dem höchstwertigen Bit (RA<12>) ein Auffrischbetriebsart-Auswahlbit zur Auswahl entweder der ersten oder der zweiten Auffrischbetriebsart enthält;
das vorgeschriebene Bit das niedrigstwertige Bit (RAD<0>) des internen Zeilenadressensignals (RAD) ist; und
der Decodierer (26) das Auffrischbetriebsart-Auswahlbit dem niedrigstwertigen Bit (RAD<0>) des internen Zeilenadressensignals (RAD) zuordnet und das niedrigstwertige Bit (RA<0>) des Adressensignals (RA) dem höchstwertigen Bit (RAD<12>) des internen Zeilenadressensignals (RAD) zuordnet.
6. Halbleiterspeichervorrichtung (10A) nach Anspruch 5, dadurch gekennzeichnet, daß
in einer Normalbetriebsart, in der das Zwillingszellen- Betriebsartsignal (/TWIN) inaktiv ist, die Speicherkapazität 2 × nBits (wobei n eine natürliche Zahl ist) und die Wortkonfiguration 2 × mBits (wobei m eine natürliche Zahl ist) beträgt, und
wenn das Zwillingszellen-Betriebsartsignal (/TWIN) aktiv ist, die Speicherkapazität nBits und die Wortkonfiguration m Bits beträgt.
7. Halbleiterspeichervorrichtung (10, 10A, 11) nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß das Zwillingszellen-Betriebsartsignal (/TWIN) über einen vorgegebenen Anschluß von außen eingegeben wird.
8. Halbleiterspeichervorrichtung (10, 10A, 11) nach einem vorangehenden Anspruch, gekennzeichnet durch eine Sicherungsschaltung zum Umschalten des Logikpegels des Zwillingszellen- Betriebsartsignals (/TWIN).
9. Halbleiterspeichervorrichtung (11) nach einem vorangehenden Anspruch, gekennzeichnet durch
eine Auffrischsteuerschaltung (36), die periodisch eine Auffrischoperation ausführt, um die Speicherinformationen zu erhalten; wobei
die Auffrischsteuerschaltung (36) eine Auffrischzeilenadresse (QAD) erzeugt, die eine Zeile der Speicherzellen als Objekt der Auffrischoperation bestimmt;
die Auffrischzeilenadresse (QAD) wenigstens 1 Bit des Teilselbstauffrisch-Adressenbits enthält, das bestimmt, daß die Auffrischoperation an einem Teilbereich der Speicherzellenanordnung (34) als Objekt der Auffrischoperation auszuführen ist; und
der Decodierer (26) eine Auswahlschaltung enthält, die unter der Auffrischzeilenadresse (QAD) das wenigstens 1 Bit des Teilselbstauffrisch-Adressenbits auswählt, das sich je nachdem, ob das Zwillingszellen-Betriebsartsignal (TWIN) aktiv ist oder nicht, unterscheidet.
10. Halbleiterspeichervorrichtung (11) nach Anspruch 9, dadurch gekennzeichnet, daß
die Auffrischsteuerschaltung (36) die Auffrischoperation entweder in einer ersten Auffrischbetriebsart, in der sämtliche in der Speicherzellenanordnung (34) enthaltenen Speicherzellen durch k Auffrischoperationen (wobei k eine natürliche Zahl ist) aufgefrischt werden, oder in einer zweiten Auffrischbetriebsart, in der sämtliche in der Speicherzellenanordnung (34) enthaltenen Speicherzellen durch 2 × k Auffrischoperationen aufgefrischt werden, ausführt; und
die Auswahlschaltung unter der entsprechend der zweiten Auffrischbetriebsart erzeugten Auffrischzeilenadresse (QAD) das wenigstens 1 Bit des Teilselbstauffrisch-Adressenbits auswählt, wenn das Zwillingszellen-Betriebsartsignal (TWIN) inaktiv ist und die Auffrischsteuerschaltung (36) die Auffrischoperation in der zweiten Auffrischbetriebsart ausführt.
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