CN109817257B - 一种动态存储器刷新操作下的省电方法和动态存储器 - Google Patents

Abstract

为了改善DRAM刷新操作时瞬时功耗的最坏情况，即降低刷新边界segment时的瞬时功耗，本发明提供了一种动态存储器刷新操作下的省电方法和动态存储器。其中，省电方法为：对

个bank中的边界行模块地址译码作更改，将这

个bank中边界行模块block<0>对应的逻辑地址更改为这

个bank中任意一个非边界行模块block<n>对应的逻辑地址；N为动态存储器中bank的数目，且为偶数；n为自然数。

Description

一种动态存储器刷新操作下的省电方法和动态存储器

技术领域

本发明属于存储器技术领域，涉及一种动态存储器刷新操作下的省电方法和一种省电的动态存储器。

背景技术

DRAM刷新操作由ACT(激活)和PRE(预充电)操作组成。随着DRAM容量越来越大，DRAM数据保持时间之内要刷新的wl(字线)也越来越多(在数据保持时间内要把所有的cell(存储单元)都刷新一遍)，通常DRAM刷新是同时ACT多个bank的wl，然后将其PRE。

图1中所示为open-bit line结构，当位于中心的行模块的wl被激活时：其上偶数cell连接的bl通过该行模块右面的SA放大，这些SA的参考位线来自于该行模块右边的行模块；其上奇数cell连接的bl通过该行模块左面的SA放大，这些SA的参考位线的来自于该行模块左边的行模块。也就是说，SA的参考位线来自于相邻的行模块。而对于位于边界的两个行模块，如图1所示，由于其只有一边有SA分布，所以只有一半的存储单元和位线被用到，这两个位于边界的行模块组合起来相当于一个位于中心的行模块，即当外部地址要激活位于边界的行模块的字线时，需要同时激活两个边界行模块的字线，这样相比于激活位于中心的行模块的字线，增加了一倍的耗电。

以1G DDR3 chip(芯片)通常的刷新操作为例：

1G DDR3 chip由8个bank(存储阵列)组成，在芯片内部每个bank由两个分bank组成(split bank)；

如图2所示，当外部行地址为非边界地址时，DRAM的刷新命令(ref)在芯片内部由两次ACT和两次PRE组成：T1时间内ACT偶数bank的wl，然后将其PRE；T2时间内ACT奇数bank的wl，然后将其PRE。这样在一个tRFC内就刷新了一组外部行地址对应的wl，逻辑上和物理上都是刷新16根wl，具体为：T1时间内刷新偶数bank，逻辑和物理上都是刷新8根wl；T2时间内刷新奇数bank，逻辑上和物理上都是刷新8根wl。

如图3所示，当外部行地址在边界segment(行模块)时，每个bank要激活两根wl(属于两个边界segment)，这样在刷新操作时：T1时间内ACT偶数bank的wl，然后将其PRE；T2时间内ACT奇数bank的wl，然后将其PRE。这样在一个tRFC内就刷新了一组外部行地址对应的wl，逻辑上总共刷新16根wl，物理上总共刷新32根wl，具体为：T1时间内刷新偶数bank，逻辑上刷新8根wl，物理上刷新16根wl；T2时间内刷新奇数bank，逻辑上刷新8根wl，物理上刷新16根wl。由此可见，在刷新边界segment时，激活的wl是非边界情况下的两倍，刷新操作瞬时功耗的最坏情况就是这种刷新边界操作的情况。而瞬时功耗过大会引起DRAM内部电压下降从而导致DRAM的刷新操作在DRAM内部不能充分完成。

发明内容

基于以上背景，为了改善DRAM刷新操作时瞬时功耗的最坏情况，即降低刷新边界segment时的瞬时功耗，本发明提供了一种动态存储器刷新操作下的省电方法和一种省电的动态存储器。

本发明的技术方案是：

一种动态存储器刷新操作下的省电方法，其特殊之处在于：对

个bank中的边界行模块地址译码作更改，将这

个bank中边界行模块block<0>对应的逻辑地址更改为这

个bank中任意一个非边界行模块block<n>对应的逻辑地址；N为动态存储器中bank的数目，且为偶数；n为自然数。

进一步地，将边界行模块block<0>对应的逻辑地址更改为非边界行模块block<n>对应的逻辑地址的方法有以下两种：

第一种方法为：在所述

个bank的信号通路上分别增加反相器，使行地址在进入所述

个bank前先通过反相器进行处理。

第二种方法为：将边界行模块block<0>的译码电路与非边界行模块block<n>的译码电路互换。

本发明同时提供了一种省电的动态存储器，包括N个bank；N为偶数；其特殊之处在于：在

个bank的信号通路上分别增加反相器。

本发明还提供了另一种省电的动态存储器，包括N个bank；N为偶数；其特殊之处在于：将

个bank中边界行模块block<0>的译码电路与非边界行模块block<n>的译码电路互换。

本发明的有益效果：

本发明将动态存储器中一半的bank中边界行模块的逻辑地址更改为任一非边界行模块对应的逻辑地址，从而在刷新边界行模块时，使得物理上总共刷新的wl数量减少，从而节省了耗电量。

附图说明

图1是open-bitline结构示意图。

图2是外部行地址为非边界地址时，传统方法对1G DDR3DRAM进行刷新操作的原理示意图，其中，(A)为各bank中刷新wl的分布图，物理上都是同一根wl，(B)为刷新时序图，每个刷新周期，T1时间刷新偶数bank的wl，T2时间刷新奇数bank的wl。

图3为外部行地址为边界地址时，传统方法对1G DDR3DRAM进行刷新操作的原理示意图，其中，(A)为边界地址时各bank中刷新wl的分布图，物理上都是同一根wl，各bank同时激活边界wl，(B)为刷新时序图，每个刷新周期，T1时间刷新偶数bank的wl，T2时间刷新奇数bank的wl。

图4为外部行地址为边界地址时，利用本发明对1G DDR3DRAM进行刷新操作的原理示意图，其中，(A)为边界地址时各bank中刷新wl的分布图，bank0,3,4,7激活边界wl，bank1,2,5,6激活中心wl，所有bank不再同时激活边界wl；(B)为刷新时序图，每个刷新周期，T1时间刷新偶数bank的wl，T2时间刷新奇数bank的wl。

图5为本发明的第一种具体实现方式。

图6为现有技术各bank连接行地址方式，所有bank连接方式相同。

图7为本发明进行bank(1，2，5，6)中行模块译码更改的实现方式。

图8为本发明的第二种具体实现方式。

图9为现有技术中bank内部block<0>与block<8>的译码电路，其中，(a)为Block<0>的译码电路，(b)为Block<8>的译码电路。

图10为本发明互换后bank内部block<0>与block<8>的译码电路，其中，(a)为Block<8>的译码电路，(b)为Block<0>的译码电路。

具体实施方式

以下结合附图对本发明作进一步说明。

本发明所提供的动态存储器刷新操作下的省电方法，是通过对N/2个bank的边界行模块地址译码作更改，将这N/2个bank中边界行模块block<0>对应的逻辑地址更改为任一个非边界行模块block<n>(即任一个中心行模块)对应的逻辑地址，从而使得当外部地址对应边界行模块时，这N/2个bank激活的是非边界行模块block<n>的wl，其余N/2个bank激活的是边界行模块block<0>的wl，这样就使得在刷新边界行模块wl时的功耗变小；N为动态存储器中bank的数目，且为偶数；n为自然数。

以1G DDR3 DRAM刷新操作为例，如图4所示，当外部行地址在边界模块时，一半的bank要激活两根wl，一半的bank只激活一根wl，这样在刷新操作时：T1时间内ACT偶数bank的wl，然后将其PRE；T2时间内ACT奇数bank的wl，然后将其PRE。这样在一个tRFC内就刷新了一组外部行地址对应的wl，逻辑上总共刷新16根wl，物理上总共刷新24根wl，具体为：T1时间内刷新偶数bank，逻辑上刷新8根wl，物理上刷新12根wl；T2时间内刷新奇数bank，逻辑上刷新8根wl，物理上刷新12根wl。假设一根wl的耗电是x，则在刷新边界行模块时，本发明这种刷新方式耗电为24*x，而传统刷新方式下的耗电为32*x，相比之下，本发明比传统刷新方式节省了25％。

为便于理解，以下通过具体示例说明本发明方法的实现方式。

本发明的实现方式1：

如图5中A所示，一个split bank由17个行模块组成，其中有两个边界行模块，这两个边界行模块对应的逻辑地址为ra<12：9>＝0000，称为block<0>,其他block<1:15>对应的逻辑地址分别为ra<12:9>＝0001到1111，这样在刷新边界行模块，即外部地址ra<12:9>＝0000时，边界行模块的两个wl被激活。

如图5中B所示，本发明将bank(1，2，5，6)(一半的bank)的行模块译码进行更改，具体是将bank(1，2，5，6)中block<0:7>对应的逻辑地址改为ra<12:9>＝1000到1111，block<8：15>对应的逻辑地址改为ra<12:9>＝0000到0111，这样，当外部地址ra<12:9>＝0000时，bank(0，3，4，7)中激活的是边界行模块(每个bank中需激活两个wl)，而bank(1，2，5，6)中激活的是中心行模块(每个bank只有一根wl被激活)，从而达到省电的目的。

对bank(1，2，5，6)中行模块译码进行更改的实现方法为：

如图7所示，可在图6所示原有外围电路与bank1,2,5,6的信号通路上分别增加反相器，使行地址RA<12>在进入bank1,2,5,6前通过反相器进行处理(对外部地址ra<12:9>的最高位取反)，从而实现block<0:15>逻辑地址的更改。

本发明的实现方式2：

如图8中A所示，一个split bank由17个行模块组成，其中有两个边界行模块，这两个边界行模块对应的逻辑地址为ra<12：9>＝0000，称为block<0>,其他block<1:15>对应的逻辑地址分别为ra<12:9>＝0001到1111，这样在刷新边界行模块，即外部地址ra<12:9>＝0000时，边界行模块的两个wl被激活。

如图8中B所示，本发明将bank(1，2，5，6)(一半的bank)的行模块译码进行更改，具体是将bank(1，2，5，6)中边界block<0>对应的逻辑地址与blcok<1:15>中任一block逻辑地址交换，以block<0>与block<8>交换为例，将边界block<0>对应的逻辑地址改为ra<12:9>＝1000，将block<8>对应的逻辑地址改为ra<12:9>＝0000，这样，当外部地址ra<12:9>＝0000时，bank(0，3，4，7)中激活的是边界行模块block<0>(每个bank中需激活两个wl)，而bank(1，2，5，6)激活的是中心行模块block<8>，即每个bank只有一根wl被激活，从而达到省电的目的。

对bank(1，2，5，6)中行模块译码进行更改的实现方法为：

将图9所示的Block<0>的译码电路与Block<8>的译码电路进行互换，互换后的译码电路如图10所示，即将原Block<0>译码电路作为当前Block<8>的译码电路，将原Block<8>的译码电路作为当前Block<0>的译码电路，即可实现block<0>与block<8>的逻辑地址交换。

Claims (3)

1.一种动态存储器刷新操作下的省电方法，其特征在于：对

个bank中的边界行模块地址译码作更改，将这

个bank中边界行模块block<0>对应的逻辑地址更改为这

个bank中任意一个非边界行模块block<n>对应的逻辑地址；N为动态存储器中bank的数目，且为偶数；n为自然数；

将边界行模块block<0>对应的逻辑地址更改为非边界行模块block<n>对应的逻辑地址的方法包括：

在所述

个bank的信号通路上分别增加反相器，使行地址在进入所述

个bank前先通过反相器进行处理；

或者

将边界行模块block<0>的译码电路与非边界行模块block<n>的译码电路互换。

2.一种省电的动态存储器，所述动态存储器包括N个bank；N为偶数；其特征在于：在

个bank中边界行模块block<0>的信号通路上分别增加反相器，以将所述

个bank中边界行模块block<0>对应的逻辑地址更改为所述

个bank中任意一个非边界行模块block<n>对应的逻辑地址；n为自然数。

3.一种省电的动态存储器，所述动态存储器包括N个bank；N为偶数；其特征在于：将

个bank中边界行模块block<0>的译码电路与非边界行模块block<n>的译码电路互换，以将所述

个bank中边界行模块block<0>对应的逻辑地址更改为所述

个bank中任意一个非边界行模块block<n>对应的逻辑地址；n为自然数。

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