DE3530591A1

DE3530591A1 - Halbleiterspeicher

Info

Publication number: DE3530591A1
Application number: DE19853530591
Authority: DE
Inventors: Katsumi Dosaka; Kazuyasu Fujishima; Hideto Hidaka; Masaki Kumanoya; Hideshi Miyatake; Yasumasa Itami Hyogo Nishimura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-08-30
Filing date: 1985-08-27
Publication date: 1986-03-13
Also published as: KR900005666B1; DE3530591C2; KR860002100A; US4692901A

Description

Halbleiterspeicher

BESCHREIBUNG

Die vorliegende Erfindung bezieht sich auf einen Halbleiterspeicher und insbesondere auf die Art und Weise, wie das Einschreiben und Auslesen von Testdaten in eine Vielzahl von Speicherzellen durchführbar ist.

Bei bekannten Halbleiterspeichern müssen die einzelnen Speicherzellen eines Halbleiterplättchens zuerst geprüft werden, bevor der Zusammenbau des Halbleiterspeichers vorgenommen wird. Derartige Prüfvorgänge werden dabei durch Übertragung und Empfang von Signalen durchgeführt, welche zwischen einem Speicherprüfgerät und dem Halbleiterspeicher übermittelt werden. So wird beispielsweise ein bestimmter logischer Wert, beispielsweise der logische Wert "0", in alle Speicherzellen des Halbleiterspeichers mit Hilfe des Speicherprüfgerätes eingeschrieben. In der Folge wird dann der Speicherinhalt der Speicherzellen Bit-weise ausgelesen um festzustellen, ob der jeweilige Speicherinhalt mit dem zuvor eingeschriebenen logischen Wert übereinstimmt, worauf entschieden werden kann, ob die betreffende Speicherzelle korrekt arbeitet oder nicht. Bei konventionellen Halbleiterspeichern erfolgt ein Einschreiben und Auslesen der Prüfdaten in bzw. aus den jeweiligen Speicherzellen während des Prüfvorganges unter Einsatz normaler Eingangs-/Ausgangskreise.

Fig. 1 zeigt ein schematisches Blockdiagramm des elektrischen Aufbaues eines Eingangs- bzw. Einschreibkreises für einen konventionellen Halbleiterspeicher.

Die Schaltanordnung für einen Halbleiterspeicher gemäß Fig.

1 soll im folgenden beschrieben werden. Gemäß Fig. 1 werden die Eingangsdaten ¥ über eine Dateneinschreibklemme 1 einem Dateneingangspuffer 2 zugeführt. Dieses Dateneingangspuffer

2 erzeugt dabei ausgangsseitig die Eingangsdaten W sowie Signale W, welche durch Invertierung der Eingangsdaten W erzeugt werden. Die von dem Dateneingangspuffer 2 abgegebenen Signale W werden jeweils der einen leitenden Anschlußklemme von Transistoren 3, 5, 7 und 9 zugeführt, während die Signale W des Dateneingangspuffers 2 jeweils der einen leitenden Klemme von Transistoren 4, 6, 8 und 10 zugeführt werden. Die von den anderen leitenden Klemmen der Transistoren 3 und 4 abgegebenen Ausgangssignale werden mit Hilfe eines Vorverstärkers 11 verstärkt und einer 1-Bit-Speicherzelle 15 zugeführt. In gleicher Weise werden die Ausgangssignale der anderen leitenden Klemmen der Transistoren 5 und 6 mit Hilfe eines Vorverstärkers 12 verstärkt und einer I-Bit-Speicherzelle 16 zugeführt, während die von den anderen leitenden Klemmen der Transistoren 7 und 8 abgegebenen Ausgangssignale über einen Vorverstärker 13 verstärkt und einer 1-Bit-Speicherzelle 17 zugeführt werden. Die Ausgangssignale der anderen leitenden Klemmen der Transistoren 9 und 10 werden mit Hilfe eines Vorverstärkers 14 verstärkt und einer 1-Bit-Speicherzelle 18 zugeführt. Die Ein- und Ausschaltvorgänge der Transistoren 3 und 4 werden mit Hilfe eines Ausgangssignales C- eines Speicherzellenwählkreises 19 gesteuert, während die Ein- und Ausschaltvorgänge der Transistoren 5 und 6 mit Hilfe eines Ausgangssignales C_? eines Speicherzel-

lenwählkreises 20 gesteuert werden. Die Ein- und Ausschaltvorgänge der Transistoren 7 und 8 werden hingegen mit Hilfe eines Ausgangssignales C₃ eines Speicherzellenwählkreises 21 gesteuert, während die Ein- und Ausschaltvorgänge der Transistoren 9 und 10 schließlich durch ein Ausgangssignal C. eines Speicherzellenwählkreises 22 gesteuert werden. Ein Adressiersignal A_R wird einer Klemme 23 zugeführt, während ein Adressiersignal ÄT einer Klemme 24 zugeführt wird. Ein Adressiersignal A_ wird fernerhin einer Klemme 25 zugeführt, während ein Adressiersignal A_ einer Klemme 26 zugeleitet wird. Auf diese Weise kann erreicht werden, daß jeweils ein Speicherzellenwählkreis 19 bis 22 für den Betrieb gewählt wird.

Im folgenden soll nunmehr der Dateneinschreibvorgang für den Prüfvorgang bei einem konventionellen Halbleiterspeicher gemäß Fig. 1 beschrieben werden. Bei dem Dateneinschreibvorgang werden Eingangsdaten W der Dateneinschreibklemme 1 zugeführt. Das Dateneingangspuffer 2 erzeugt demzufolge ein komplementäres Paar von Signalen W und W. Um zu erreichen, daß diese Signale W und W die für den Einschreibvorgang ausgewählten Speicherzellen erreichen, müssen die Transistoren 3 bis 10 in den eingeschalteten Zustand gebracht werden. Bei dem konventionellen Halbleiterspeicher wird demzufolge ein Paar von Transistoren, beispielsweise die Transistoren 3 und 4, mit Hilfe von einem der Speicherzellenwählkreise unter Einsatz der Adressiersignale A_R, ÄT, A_n oder ÄT leitfähig gemacht, so daß die Daten in eine der l-Bit-Speicherzellen, beispielsweise die Speicherzelle 15, eingeschrieben werden. Die Adressiersignale werden in der Folge derart verändert, daß die anderen Speicherzellenwählkreise aufeinanderfolgend angesteuert werden, so daß in

die entsprechenden Speicherzellen die jeweiligen Daten Bitweise in sequentieller Art und Weise eingeschrieben werden.

Fig. 2 zeigt ein schematisches Blockdiagramm der elektrischen Anordnung eines Ausgangs- bzw. Auslesekreises für einen konventionellen Halbleiterspeicher.

Die Schaltanordnung für einen Halbleiterspeicher gemäß Fig. 2 soll im folgenden beschrieben werden. Gemäß Fig. werden die Speicherinhalte der Speicherzellen 27 bis 30 in entsprechende Vorverstärker 31 bis 34 ausgelesen. Die Vorverstärker 31 bis 34 erzeugen entsprechende Signale r7 bis R^ durch Invertierung der Signale R₁ bis R₄, welche aus den Speicherzellen 27 bis 30 ausgelesen werden, so daß auf diese Weise Ausgangspaare von Signalen R₁ und R- , R_? und Rp, Ro und R,-. bzw. R₄ und RT zur Verfügung stehen, welche in komplementären Beziehungen zueinander stehen. Diese von den Vorverstärkern 31 bis 34 abgegebenen Signale, welche im folgenden als interne Ausgangssignale bezeichnet werden sollen, werden über entsprechende Leitungspfade 35, 37, 39 und 41 jeweils der einen Eingangsklemme eines Hauptverstärkers 47 in Form eines Signales R zugeführt. Die internen Ausgangssignale Rl" bis RT werden hingegen über entsprechende Leitungspfade von Transistoren 36, 38, 40 und 42 jeweils der anderen Eingangsklemme des Hauptverstärkers 47 zugeführt. Diese Eingangssignale werden mit Hilfe des Hauptverstärkers 47 verstärkt und einer äußeren Ausgangsklemme 48 zugeführt, an welchem sie als externes Ausgangssignal zur Verfügung stehen.

Im folgenden soll nunmehr der Signalauslesevorgang beim Prüfablauf eines Halbleiterspeichers gemäß Fig. 2 beschrie-

ben werden.

In diesem Zusammenhang sei angenommen, daß in allen Speicherzellen 27 bis 30 zuvor logische Werte "0" mit Hilfe
des Speichertestgerätes eingeschrieben worden sind. Die in den entsprechenden Speicherzellen 27 bis 30 eingespeicherten logischen Werte "0" werden in die Vorverstärker 31 bis 34 ausgelesen, welche wiederum Ausgangssignale entsprechend den logischen Werten R₁ bis R-, d.h. Signalwerte "0" der
Speicherzellen 27 bis 30,sowie Signale r7 bis RT entsprechend Signalwerten "1" abgeben, wobei letztere als interne Ausgangssignale in komplimentärer Beziehung zu den zuerst genannten Signalen stehen. Das an der externen Ausgangsklemme 48 ausgelesene interne Ausgangssignal wird unter den Ausgangssignalen der Vorverstärker 31 bis 34 gewählt, indem
eines der von Untercodesignal-Eingangsklemmen 43 bis 46
abgegebenen Untercodesignale in einen hohen¹ Signalwert konvertiert wird. Wenn beispielsweise ein Untercodesignal mit hohem Signalwert nur der Eingangsklemme 43 zugeführt wird, werden allein die Transistoren 35 und 36 leitfähig, so daß die internen Ausgangssignale R, und IT" des Vorverstärkers
31 dem Hauptverstärker 47 in Form eines Signals R zugeführt werden, worauf dieses Signal R verstärkt und von der äußeren Ausgangsklemme 48 abgegeben wird. Um die verbleibenden internen Ausgangssignale R- bis R. und RT bis RT
auszulesen, müssen die anderen Untercodesignale der anderen Untercodesignaleingangsklemmen 44 bis 46 sequentiell in
hohe Signalwerte umgewandelt werden. Die während des Prüfvorganges in den Speicherzellen eingeschriebenen logischen Werte werden demzufolge Bit-weise an der äußeren Ausgangsklemme ausgelesen, so daß die einzelnen Speicherzellen individuell überprüft werden können.

Da bei einem konventionellen Halbleiterspeicher der beschriebenen Art die einzelnen Testdaten Bit-weise in die Vielzahl von Speicherzellen eingeschrieben werden müssen und der Speicherinhalt dieser Vielzahl von Speicherzellen ebenfalls Bit-weise ausgelesen werden muß, indem normale Eingangs-/Ausgangskreise verwendet werden, ist der Zeitbedarf für die Durchführung des Prüfvorganges eines Halbleiterspeichers relativ lang, was durch die Speicherkapazität des Halbleiterspeichers bedingt ist. Auf der anderen Seite ist es jedoch bekannt, eine Mehrzahl von Speicherzellen gleichzeitig zu überprüfen, indem auf dem Halbleiterplättchen bestimmte Prüfkreise, beispielsweise Rückhalte-Prüfkreise und Überlastungs-Prüfkreise, vorgesehen sind, so wie sie beispielsweise in dem Artikel "A Programmable 256K CMOS EPROM with On-Chip Test Circuits" von S. Tanaka und anderen, 1984 IEEE International Solid-State Circuit Conference, Seiten 148 bis 149, beschrieben werden. Bis zu diesem Zeitpunkt ist jedoch kein Konzept bekannt, aufgrund welchem ein gleichzeitiger Einschreib- und/oder Auslesevorgang für Prüfdaten bei einer Mehrzahl von Speicherzellen durchführbar ist.

Es ist demzufolge Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher zu schaffen, bei welchem die Zeitdauer für die Durchführung des Prüfvorganges der einzelnen Speicherzellen erheblich reduziert werden kann.

Erfindungsgemäß wird dies bei einem Halbleiterspeicher dadurch erreicht, daß derselbe zusätzlich folgende Elemente aufweist: eine Datenschreibklemme, welche mit den n-Bit-Speicherzellen verbunden ist; Festlegungssignalgeneratorelemente, mit welchen Festlegungssignale zur Festlegung

der einzelnen n-Bit-Speicherzellen für den Einschreibvorgang mit Daten festlegbar sind; den einzelnen Speicherzellen zugeordnete Speicherzellenschreibkreise, mit welchen in Abhängigkeit der Festlegungssignale der Festlegungssignalgeneratorkreise Daten in vorgegebene Speicherzellen einschreibbar sind und Treibersignalgeneratorkreise, mit welchen Treibersignale zum gleichzeitigen Ansteuern aller Speicherzellen-Schreibkreise während des Einschreibens von Funktionsprüfdaten in den Speicherzellen erzeugbar sind.

Entsprechend einer vorteilhaften Weiterbildung der Erfindung ist der mit n-Bit-Speicherzellen versehene Halbleiterspeicher mit einem internen Ausgangssignalgeneratorkreis versehen, welcher mit den einzelnen Speicherzellen derart verbunden ist, daß die in entsprechenden Speicherzellen eingespeicherten logischen Werte ausgelesen werden können. Fernerhin weist die Schaltanordnung einen Signalwählkreis auf, um jeweils einen von η-logischen Werten am Ausgang des internen Ausgangssignalgeneratorkreises auszuwählen. Die Schaltanordnung besitzt fernerhin eine Datenausleseklemme, um den mit Hilfe des Signalwählkreises festgelegten logischen Zustand auszulesen. Fernerhin ist ein Testdatenausgangskreis vorhanden, welcher mit dem internen Ausgangssignalgeneratorkreis verbunden ist, um die Prüfdaten der Speicherzellen auszulesen. Schließlich ist dann noch ein Testmodusschaltkreis vorgesehen, um den Testdatenausgangskreis nur zum Auslesen der Daten bei der Durchführung der Speicherzellenprüfung zu aktivieren.

Entsprechend einer anderen Ausführungsform der Erfindung weist der Halbleiterspeicher eine Datenschreibklemme auf, welche mit den parallel angeordneten n-Bit-Speicherzellen

verbunden ist. Fernerhin ist ein Festlegesignalgeneratorkreis vorgesehen, mit welchem Signale erzeugt werden können, die eine beliebige der mit Daten belegten Speicherzellen festlegen.Für die einzelnen Speicherzellen ist fernerhin eine entsprechende Anzahl von Speicherzellenschreibkreisen vorgesehen, um die Speicherzellenfestlegsignale aufzunehmen, um auf diese Weise Daten in die festgelegten Speicherzellen einzuschreiben. Fernerhin ist ein Treibersignalgenerator kreis vorhanden, mit welchem Treibersignale erzeugt werden können, die gleichzeitig alle n-Speicherzellen-Schreibkreise ansteuern, um während des Speicherzellen-Prüfvorganges Daten einzuschreiben. Die Schaltanordnung umfaßt fernerhin eine Anzahl η von internen Ausgangssignalgeneratorkreisen, welche den einzelnen Speicherzellen zugeordnet sind, um auf diese Weise logische Werte in den entsprechenden Speicherzellen auszulesen. Fernerhin ist ein Signalwählkreis vorhanden, um einen aus einer Anzahl η von logischen Werten von den entsprechenden internen Ausgangssignalgeneratorkreisen auszuwählen. Zusätzlich ist eine Datenausgangsklemme vorgesehen, um den durch den Signalwählkreis festgelegten logischen Wert nach außen abzugeben. Fernerhin weist die Schaltanordnung einen Prüfdatenausgangskreis auf, welcher mit den internen Ausgangssignalgeneratorkreisen derart verbunden ist, daß auf diese Weise die Testdaten zur Überprüfung der Speicherzellen abgegeben werden. Schließlich ist noch ein Testmodusschaltkreis vorgesehen, um den Testdatenausgangskreis nur beim Auslesevorgang während des PrüfVorganges der Speicherzellen zu aktivieren.

Entsprechend einer Weiterbildung der Erfindung werden die Testdatenausgangskreise durch eine Anzahl η von parallelen Auslesekreisen dargestellt, mit welchen die Anzahl η von

logischen Werten direkt von der Anzahl η von internen Ausgangssignalgeneratorkreisen in paralleler Weise abgegeben werden können.

Entsprechend einer Weiterbildung der Erfindung wird schließlich der Testdatenausgangskreis durch eine Logikschaltung gebildet, welche ein Ausgangssignal abgibt, sobald alle der η-logischen Werte der η-internen Ausgangssignalgeneratorkreise denselben Signalwert aufweisen.

Ein wesentlicher Vorteil der vorliegenden Erfindung besteht darin, daß eine Mehrzahl von Speicherzellen-Schreibkreisen gleichzeitig angetrieben werden, um zur Durchführung des Prüfvorganges den Einschreibvorgang in den Speicherzellen durchzuführen, so daß auf diese Weise gleichzeitig dieselben Daten in einer Mehrzahl von Speicherzellen eingeschrieben werden können.

Ein weiterer Vorteil der vorliegenden Erfindung besteht hingegen darin, daß der Speicherinhalt eine Mehrzahl von Speicherzellen gleichzeitig beim Auslesevorgang der Prüfdaten aus den Speicherzellen ausgelesen werden können.

Ein weiterer Vorteil der vorliegenden Erfindung ergibt sich aufgrund der Tatsache, daß der Speicherinhalt eine Mehrzahl von Bit, d.h. η-Bit, von Speicherzellen in paralleler Form nach außen abgegeben werden kann, so daß der PrüfVorgang für eine Mehrzahl von Speicherzellen in paralleler Form durchgeführt werden kann, so daß die Zeit zum Auslesen der Speicherzellen bei der Durchführung des Prüfvorganges auf ein n-tel im Vergleich zu konventionellen Speichern reduziert werden kann.

Ein weiterer Vorteil der vorliegenden Erfindung ergibt sich aufgrund der Tatsache, daß eine Mehrzahl von Bit, d.h. n-Bit von Speicherzellen gleichzeitig einem Prüfvorgang ausgesetzt werden kann, solange alle logischen Werte, welche aus einer Mehrzahl von Speicherzellen ausgelesen werden, denselben Wert aufweisen. Der Zeitbedarf für die Überprüfung der Speicherzellen kann demzufolge auf ein n-tel im Vergleich zu konventionellen Speichern mit Bit-weiser Überprüfung reduziert werden.

Die Erfindung soll nunmehr anhand von Ausführungsbeispielen näher erläutert und beschrieben werden, wobei auf die beigefügten Zeichnungen Bezug genommen wird. Es zeigen:

Fig. 1 ein schematisches Blockdiagramm einer elektrischen Schaltanordnung eines Schreibkreises eines konventionellen Halbleiterspeichers;

Fig. 2 ein schematisches Blockdiagramm eines elektrischen Schaltkreises eines Lesekreises eines konventionellen Halbleiterspeichers;

Fig. 3 ein schematisches Blockdiagramm eines Halbleiterspeichers gemäß einer Ausführungsform der Erfindung;

Fig. 4 und 5 schematische Schaltdiagramme von Treibersignalgeneratorkreisen entsprechend einer Ausführungsform der Erfindung;

Fig. 6 ein schematisches Blockdiagramm eines Halbleiterspeichers gemäß einer zweiten Ausführungsform der Erfindung;

Fig. 7A und 7B Kurvendiagramme zur Erläuterung der Funktionsweise eines Halbleiterspeichers gemäß Fig. 6;

Fig. 8 ein schematisches Blockdiagramm eines Halbleiterspeichers entsprechend einer dritten Ausführungsform der Erfindung;

Fig. 9 ein detailliertes Schaltdiagramm eines Halbleiterspeichers gemäß Fig. 8, welcher mit entsprechenden UND-Gattern versehen ist;

Fig. 1OA bis IOD Kurvendiagramme zur Erläuterung der Funktionsweise der Schaltanordnung von Fig. 9;

Fig.11 ein Schaltdiagramm eines Hauptverstärkers, welcher Teil des Halbleiterspeichers von Fig. 8 ist;

und

Fig.l2A bis 12D Kurvendiagramme zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 11.

Fig. 3 zeigt ein schematisches Blockdiagramm einer elektrischen Schaltanordnung eines Schreibkreises eines Halbleiterspeichers gemäß einer Ausführungsform der Erfindung.

Die in Fig. 3 dargestellte Schaltanordnung entspricht dabei weitgehend dem konventionellen Halbleiterspeicher von Fig. 1 mit der Ausnahme der folgenden Punkte: Anstelle der Speicherwählkreise 19 bis 22 sind Treibersignalgeneratorkreise 49 bis 52 vorgesehen, während zusätzlich eine Eingangsklemme 53 vorgesehen ist, um ein Testmodusschaltsignal TM den entsprechenden Treibersignalgeneratorkreisen 49 bis 52 zuzuführen.

Die Funktionsweise der in Fig. 3 dargestellten Ausführungsform soll nun im folgenden beschrieben werden: Das Signal TM nimmt im Prüfzustand einen hohen Signalwert an, während im normalen Betrieb, d.h. nicht innerhalb des

Prüfbetriebes, dieses Signal TM einen niedrigen Signalwert besitzt. Im letzteren Zustand arbeiten die Treibersignalgeneratorkreise 49 bis 52 in ähnlicher Weise wie die in Fig. 1 dargestellten Speicherzellenwählkreise 19 bis 22. Wenn nämlich das Signal TM einen niedrigen Signalwert aufweist, bewirkt der durch die Adressiersignale A_n, "Al, A₁-, und "X^ gewählte Treibersignalgeneratorkreis eine Ansteuerung eines Paares zugeordneter Transistoren, welche somit in ihren eingeschalteten Zustand gelangen, so daß auf diese Weise Eingangsdaten in jene Speicherzelle eingeschrieben werden, welche durch die oben erwähnten Adressiersignale in bekannter Weise festgelegt ist.

Im Prüfzustand, d.h. bei Vorhandensein eines hohen Signalwertes des Signales TM, geben alle Treibersignalgeneratorkreise 49 bis 52 gleichzeitig Ausgangssignale C₁ bis C₄ ab, um die entsprechenden Paare von Transistoren in den eingeschalteten Zustand zu bringen, und zwar unabhängig von dem Vorhandensein der jeweiligen Adressiersignale. Wenn demzufolge das Signal TM einen hohen Signalwert aufweist, werden alle Transistoren 3 bis 10 in einen leitenden Zustand gebracht, so daß die Ausgangssignale W und W des Dateneingangspuffers 2 in allen Speicherzellen 15 bis 18 eingeschrieben werden.

Die Treibersignalgeneratorkreise 49 bis 52 sind im wesentlichen gleichartig aufgebaut, wobei Fig. 4 ein detailliertes Schaltdiagramm des Treibersignalgeneratorkreises 49 zeigt, welches hier in dem vorliegenden Fall in Form eines Beispieles gezeigt ist.

Im folgenden soll nunmehr die Schaltanordnung des Treiber-

signalgeneratorkreises 49 gemäß Fig. 4 erläutert werden. Die Schaltanordnung von Fig. 4 umfaßt im wesentlichen einen Treibersignalgeneratorteil 54, einen Speicherzellenwählteil 55 sowie einen Verriegelungskreis 56. Einer Klemme wird das Signal TM der in Fig. 3 dargestellten Klemme 53 zugeführt. Das Signal TM wird dabei über einen Transistor 58 der Steuerelektrode eines Transistors 59 zugeführt.

Auf der anderen Seite empfangen beide Klemmen 60 und 61 jeweils niedrige Signalwerte, falls die Adressiersignale A_n und A_n dazu verwendet werden, um den Treibersignalgeneratorkreis 49 anzuwählen. Auf diese Weise werden die beiden Transistoren 62 und 63 in den ausgeschalteten Zustand gebracht. An der Klemme 64 wird ein Taktsignal φ angelegt, um auf diese Weise die zeitliche Ansteuerung für den Einschreibvorgang der Speicherzelle festzulegen. Ein Transistor 65 wird mit Hilfe des Taktsignals φ jeweils ein- und ausgesteuert, während die leitende Klemme mit den Transistoren 62, 63 und 66 verbunden ist. Die andere leitende Klemme des Transistors 66 ist mit der Steuerelektrode des Transistors 67 verbunden. Den Klemmen 68 bis 71 werden hohe Signalwerte zugeführt. Der Verriegelungskreis 56 ist mit einer Klemme 72 versehen, an welcher hohe Signalwerte zugeführt werden. Fernerhin weist dieser Verriegelungskreis eine Klemme 73 auf, an welcher das erwähnte Taktsignal φ zugeführt wird. Die vorhandenen Transistoren 74 und 75 werden mit Hilfe des Taktsignals φ gesteuert, wodurch erreicht wird, daß eine Klemme 76 einen niedrigen Signalwert aufweist.

Die Funktionsweise der Schaltanordnung von Fig. 4 soll nun im folgenden beschrieben werden:

Im normalen Betriebszustand, d.h. bei einem niedrigen Signalwert des Signales TM wird der Transistor 59 in den ausgeschalteten Zustand gebracht. Solange der Speicherzellenwählteil 55 als normaler Speicherwählkreis arbeitet und der Treibersignalgeneratorkreis 49 mit Hilfe der Adressiersignale gewählt wird, sind die Transistoren 62 und 63 ausgeschaltet, so daß hohe Signalwerte der Steuerelektrode des Transistors 67 in Übereinstimmung mit dem Taktsignal φ zugeführt werden, was zu Folge hat, daß der Transistor 67 in seinen eingeschalteten Zustand gelangt. In Abhängigkeit dieser Tatsache wird an der Klemme 76 ein Signal C₁ mit einem hohen Signalwert abgegeben, wodurch erreicht wird, daß die dazugehörigen Transistoren 3 und 4 in den eingeschalteten Zustand gelangen.

Während des Prüfzustandes, d.h. bei Vorhandensein eines Signales TM mit hohem Signalwert ist der Transistor 59 kontinuierlich durchgeschaltet, so daß ein Signal C₁ mit hohem Signalwert kontinuierlich an der Klemme 76 abgegeben wird. Auf diese Weise kann erreicht werden, daß unabhängig von den vorhandenen Adressiersignalen die dazugehörigen Transistoren 3 und 4 in den eingeschalteten Zustand gelangen.

Fig. -5 zeigt ein Sehaltdiagramm eines Treibersignalgeneratorkreises, welcher die dazugehörigen Transistoren nur dann in den eingeschalteten Zustand bringt, wenn der Einschreibvorgang zu den Speicherzellen während des erwähnten Prüfvorganges durchgeführt wird. Gemäß Fig. 5 erhält das Signal 0_W einen hohen Signalwert, sobald der Einschreibvorgang in die Speicherzellen während des Prüfmodus durchgeführt wird. Die Schaltanordnung von Fig. 5 entspricht dabei im wesentlichen der von Fig. 4, mit der Ausnahme der folgenden

Punkte:

Das Signal φ,, wird über eine Klemme 57 dem leitenden An-

Schluß eines Transistors 58 zugeführt. Der Steuerelektrode dieses Transistors 58 wird hingegen über eine Klemme 78 das Signal TM zugeführt. An eine Klemme 76 wird demzufolge das Treibersignal C- nur dann abgegeben, wenn sowohl das Signal TM wie auch das Signal φ., hohe Signal werte besitzen, wodurch erreicht wird, daß die dazugehörigen Transistoren 3 und 4 in den eingeschalteten Zustand gelangen.

Bei dieser Ausführungsform können demzufolge dieselben Testdaten gleichzeitig in eine Mehrzahl von Speicherzellen während des PrüfVorganges eingeschrieben werden.

Fig. 6 zeigt ein schematisches Blockdiagramm einer Schaltanordnung eines Auslesekreises für einen Halbleiterspeicher gemäß der Erfindung.

Die in Fig. 6 dargestellte Schaltanordnung entspricht dabei weitgehend einem konventionellen Halbleiterspeicher gemäß Fig. 2, mit der Ausnahme der folgenden Punkte: In Übereinstimmung mit den entsprechenden Vorverstärkern 31 bis 34 sind Parallelauslesekreise 79 bis 82 vorgesehen. Diese· Parallelauslesekreise 79 bis 82 sind dabei identisch ausgelegt, so daß im folgenden nur der Parallelauslesekreis 79 in Form eines Beispieles beschrieben werden muß. Das interne Ausgangssignal R- des Vorverstärkers 31 wird über einen Transistor 83 der Steuerelektrode eines Transistors 85 zugeführt, welcher Teil des Parallelauslesekreises 79 ist. In gleicher Weise wird das interne Ausgangssignal "RT" des Vorverstärkers 31 über einen Transistor 84 der Steuerelektrode eines Transistors 86 zugeführt. Die Steuerelektro-

den der Transistoren 83 und 84 sind mit einer Eingangsklemme 88 verbunden, über welche das von dem Speichertestgerät erzeugte Prüfmodusschaltsignal zugeführt wird, das im Prüfzustand einen hohen Signalwert besitzt. Die einen Hauptelektroden der Transistoren 85 und 86 sind gemeinsam mit einer externen Ausgangsklemme 87 verbunden, während die andere Hauptelektrode des Transistors 85 mit einer Spannungsversorgungsklemme 89 verbunden ist, welcher ein bestimmtes Spannungssignal zugeführt wird, das innerhalb des Speicherprüfgerätes erzeugt wird. Dieses Spannungssignal besitzt dabei einen Spannungsanstieg beim Auslesen von parallelen Signalen. Die andere Hauptelektrode des Transistors 86 ist hingegen geerdet.

Fig. 7A und 7B zeigen Spannungsverläufe zur Erläuterung der Funktionsweise der in Fig. 6 dargestellten zweiten Ausführungsform .

Im folgenden sei nunmehr die Funktionsweise der zweiten Ausführungsform der Erfindung beschrieben, wobei auf die Fig. 7A und 7B Bezug genommen ist.

Um die einzelnen Speicherzellen zu überprüfen, werden in allen. Speicherzellen mit Hilfe eines nicht dargestellten Speicherprüfgerätes logische Werte von "O" eingeschrieben. Falls die entsprechenden Speicherzellen korrekt arbeiten, werden logische Werte von "0" aus denselben ausgelesen, während ein Fehler vorhanden ist, falls das abgegebene Ausgangssignal nicht den Wert "0" besitzt. Unter der Annahme, daß die einzelnen Speicherzellen bei der in Fig. 6 dargestellten Ausführungsform korrekt funktionieren, weisen die von den Vorverstärkern 31 bis 34 ausgelesenen internen Aus-

gangssignale R. bis R₄ Signalwerte "O" auf, während die komplementären Signale r7 bis RT den Wert "1" besitzen. Die Funktionsweise des Parallelauslesekreises 79 soll nunmehr für den Fall beschrieben werden, daß das Signal R₁ den Wert ¹¹O" aufweist, während das Signal r7 den Wert "1" besitzt. So wie dies die Kurvenverläufe (1) und (2) von Fig. 7A zeigen, gibt der Vorverstärker 31 im Anschluß an den Zeitpunkt t₁ die internen Ausgangssignale R₁ und R₁ ab, wobei das Signal R₁ den Wert "0" bzw. einen niedrigen Signalwert aufweist, während das Signal ST den Wert "1" bzw. einen hohen Signalwert besitzt. Das Prüfmodusschaltsignal TM hingegen weist entsprechend dem Kurvenverlauf (3) von Fig. 7A innerhalb des Prüfbetriebes einen hohen Signalwert auf. Die Transistoren 83 und 84 gelangen nämlich während des Prüfbetriebes in einen leitenden Zustand, so daß die internen Ausgangssignale R₁ und r7 über den konventionellen Signalwählkreis dem Hauptverstärker 47 und über die Transistoren 83 und 84 den Steuerelektroden der Transistoren 85 und 86 zugeführt werden. Entsprechend dem Kurvenverlauf (4) von Fig. 7A wird das Taktsignal φ der Ausgangsklemme 89 zugeführt, um auf diese Weise den Zeitpunkt der Auslesung der parallelen Signale festzulegen, wobei dieses Taktsignal φ nach dem Zeitpunkt t„ einen hohen Signalwert annimmt, um auf diese Weise, die vorgegebene Spannung abzugeben. Dieses Taktsignal φ wird von der Eingangsklemme 89 der einen Hauptelektrode des Transistors 85 zugeführt. Die Steuerelektrode dieses Transistors 85 erhält hingegen das Signal R₁, welches einen niedrigen Signalwert aufweist, während der Steuerelektrode des Transistors 86 das Signal r7" mit einem hohen Signalwert zugeführt wird. Der Transistor 85 ist demzufolge abgeschaltet, während der Transistor 86 sich im eingeschalteten Zustand befindet. Dies wiederum hat zur Folge, daß an der

parallelen externen Ausgangsklemme 87 in diesem Fall ein Signal mit niedrigem Signalwert abgegeben wird.

Fig. 7B zeigt Kurvenverläufe zur Erläuterung der Funktionsweise für den Fall, daß in allen Speicherzellen im Gegensatz zum Fall von Fig. 7A logische Werte von "1" eingeschrieben werden. Entsprechend den Kurvenverläufen (1) und (2) von Fig. 7B besitzt das Signal R- in diesem Fall einen hohen Signalwert, während das Signal R₁ einen niedrigen Signalwert aufweist. Dies wiederum führt dazu, daß der Transistor 85 eingeschaltet ist, während der Transistor 86 abgeschaltet ist. Entsprechend dem Kurvenverlauf (5) von Fig. 7B wird in diesem Fall ein hoher Signalwert an der parallelen externen Ausgangsklemme 87 abgegeben. So wie sich dies anhand von Fig. 7A und 7B ergibt, wird ein Signalwert "O" direkt an der parallelen externen Ausgangsklemme 87 abgegeben, falls innerhalb der Speicherzellen Binärwerte "0" eingespeichert sind, während an der betreffenden Ausgangsklemme Signalwerte "1" auftreten, falls innerhalb der Speicherzellen Binärwerte "1" vorhanden sind. Die einzelnen parallelen Auslesekreise 79 bis 82 sind im wesentlichen gleichartig aufgebaut, so daß die betreffenden parallelen Auslesekreise die selbe Funktionsweise besitzen, wie dies bereits in Verbindung -mit den Fig. 7A und 7B beschrieben worden ist. Der Speicherinhalt der entsprechenden Speicherzellen kann demzufolge über die entsprechenden parallelen Auslesekreise in paralleler Form nach außen abgegeben werden.

Die erwähnten Funktionsprüfungen der Speicherzellen werden im Plättchenzustand des Halbleiterspeichers durchgeführt, bevor ein Zusammenbau vorgenommen worden ist. Die der Zufuhr des Prüfmodusschaltsignals dienende Eingangsklemme 88 kann

nach der Durchführung der Prüfvorgänge und dem Zusammenbau des Halbleiterspeichers geerdet werden, so daß in der Folge nur noch ein normaler Auslesevorgang durchführbar ist.

Bei der beschriebenen zweiten Ausführungsform können demzufolge eine Mehrzahl von Speicherzellen gleichzeitig einer Funktionsüberprufung ausgesetzt werden.

Fig. 8 zeigt ein schematisches Blockdiagramm einer elektrischen Schaltanordnung eines Halbleiterspeichers gemäß einer dritten Ausführungsform der Erfindung.

Die in Fig. 8 dargestellte Ausführungsform entspricht im Hinblick auf ihren Aufbau einem konventionellen Halbleiterspeicher, so wie er in Fig. 2 gezeigt ist, mit der Ausnahme der folgenden Punkte:

Der in Fig. 8 dargestellte Halbleiterspeicher ist mit einem UND-Gatter 90 versehen, welchem die internen Ausgangssignale R₁ bis R₄ der Vorverstärker 31 bis 34 zugeführt werden, während zusätzlich ein UND-Gatter 91 vorgesehen ist, welchem die Signale R₁ bis R₄ zugeführt werden. Fernerhin ist ein Ausgangskreis 94 vorhanden, welcher durch zwei Transistoren 92 und 93 gebildet ist, wobei die Steuerelektrode des Transistors 92 mit dem Ausgang des UND-Gatters 90 und die Steuerelektrode des Transistors 93 mit dem Ausgang des UND-Gatters 91 verbunden ist. Die einen Hauptelektroden der Transistoren 92 und 93 sind mit einer zur Prüfung verwendeten externen Ausgangsklemme 95 verbunden, während die andere Hauptelektrode des Transistors 92 mit einer Klemme 96 verbunden ist, welche ein Signal mit hohem Signalwert zur Durchführung des PrüfVorganges der Speicherzellen zugeführt wird. Die andere

Hauptelektrode des Transistors 93 ist hingegen geerdet.

Im folgenden soll nunmehr die Funktionsweise der in Fig. 8 dargestellten dritten Ausführungsform beschrieben werden.

Bei der Funktionsprüfung der Speicherzellen werden mit Hilfe eines nicht dargestellten Speicherprüfgerätes beispielsweise logische Werte "O" in den einzelnen Speicherzellen eingeschrieben. Falls die entsprechenden Speicherzellen korrekt arbeiten, werden aus den einzelnen Speicherzellen direkt Binärwerte "O" ausgelesen, während bei Vorhandensein eines Fehlers Binärwerte "1" ausgelesen werden. Unter der Annahme, daß bei der in Fig. 8 dargestellten Ausführungsform die einzelnen Speicherzellen korrekt arbeiten, weisen die internen Ausgangssignale R₁ bis R₄ der Vorverstärker 31 bis 34 Signalwerte "0" auf, welche den zuvor eingeschriebenen logischen Werten entsprechen, während die komplementären Signalwerte RT bis rT jeweils Binärwerte "1" aufweisen.

Gemäß Fig. 8 wird von dem UND-Gatter 90 mit Hilfe der vier internen Ausgangssignale R₁ bis R₄ ein UND-Signal R' erzeugt, während das UND-Gatter 91 aufgrund der vier internen Ausgangssignale r7 bis RT ein UND-Signal ΈΤ erzeugt. Das Ausgangssignal R¹ des UND-Gatters 90 besitzt dabei nur dann einen Binärwert "1", wenn alle Signale R₁ bis R₄ einen Binärwert "1" aufweisen, während in allen anderen Fällen das betreffende Ausgangssignal einen Binärwert "0" besitzt. Das von dem UND-Gatter 91 abgegebene Ausgangssignal W^r besitzt hingegen nur dann einen Signalwert "1", wenn alle Signale RT bis RT einen Binärwert "1" aufweisen, während

in allen anderen Fällen das betreffende Ausgangssignal einen Binärwert "O" aufweist.

Wenn demzufolge die Signale R bis R₄ alle den Binärwert "1" aufweisen, besitzen alle internen Ausgangssignale in komplementärer Beziehung den Binärwert "0", so daß R' den Signalwert ¹¹I" und R⁷" den Signalwert "0" besitzt.

Wenn hingegen alle Signale R₁ bis R₄ sich auf dem Signalwert "0" befinden, weisen alle in komplementärer Beziehung stehenden internen Ausgangssignale r7 bis RT den Binärwert "1" auf, so daß R¹ den Signal wert "0" und R¹" den Signal wert "1" besitzt.

Wenn hingegen die Signale R- bis R₄ sowohl Binärwerte "0" wie auch Binärwerte "1" aufweisen und demzufolge die Signale r7 bis rT ebenfalls sowohl Binärwerte "0" wie auch Binärwerte "1" aufweisen, sind die beiden Ausgangssignale R¹ und R"⁷" Signale mit den Binärwerten "0".

In dem erwähnten Fall, in welchem das Signal R¹ den Signalwert "1" und bT den Signalwert "0" aufweist, gelangt der Transistor 92 in den durchgeschalteten Zustand, während der Transistor 93 gesperrt ist. Demzufolge wird ein hoher Signalwert der Klemme 96 zugeführt, so daß an der zu Prüfzwecken verwendeten äußeren Ausgangsklemme 95 ein Signalwert "1" auftritt. In dem Fall, in welchem alle Signale R bis R₄ sich auf einem Signalwert "1" befinden, wird demzufolge der logische Wert '¹I" an der zu Prüfzwecken verwendeten äußeren Ausgangsklemme 95 abgegeben.

In dem Fall hingegen, in welchem das Signal R¹ den Binär-

wert "O" aufweist und R¹ den Binärwert "1", wird der Transistor 92 abgeschaltet und der Transistor 93 eingeschaltet. Die eine Hauptelektrode des Transistors 93 wird auf diese Weise geerdet, d.h. erhält einen niedrigen Signalwert, so daß in diesem Fall an der zu Prüfzwecken verwendeten äußeren Ausgangsklemme 95 ein Binärwert "0" auftritt. In dem Fall, in welchem alle Signale R₁ bis R₄ sich auf einen Binärwert "0" befinden, wird demzufolge von der zu Prüfzwecken verwendeten äußeren Ausgangsklemme 95 derselbe logische Wert "0" abgegeben.

In jenem Fall schließlich, bei welchem die Signale R¹ und ΈΤ beide einen Binärwert "0" aufweisen, werden beide Transistoren 92 und 93 abgeschaltet, so daß an der äußeren Ausgangsklemme 95 ein Zustand hoher Impedanz auftritt. Wenn die Signale R₁ bis R. demzufolge sowohl Binärwerte "0" wie auch "1" aufweisen, d.h. wenn die den internen Ausgangssignalen R₁ bis R₄ zugeordneten 4-Bit-Speicherzellen wenigstens eine Speicherzelle aufweisen, die nicht korrekt arbeitet, tritt an der zu Prüfzwecken verwendeten Ausgangsklemme 95 kein Ausgangssignal auf.

Fig. 9 zeigt ein detailliertes Schaltdiagramm der UND-Gatter 90 und 91 von Fig. 8 zusammen mit den dazugehörigen Schaltkreisen, welche in Fig. 8 nicht gezeigt sind.

Die in Fig. 9 dargestellte Schaltanordnung soll im folgenden beschrieben werden. Diese Schaltanordnung von Fig. 9 besteht im wesentlichen aus den UND-Gattern 90 und 91, einem Taktsignalgeneratorkreis 97 sowie Verriegelungskreisen 98 und 99. Den entsprechenden vier Eingangsklemmen 100 bis 103 des UND-Gatters 90 werden die internen Ausgangssignale R

bis R- der Vorverstärker 31 bis 34 zugeführt. An einer Klemme 104 wird ein hoher Signalwert zugeführt, während Transistoren 105 bis 108 sich im eingeschalteten Zustand befinden. Die internen Ausgangssignale R₁ bis R₄ werden hingegen den Steuerelektroden von Transistoren 109 bis 112 zugeführt. Auf der anderen Seite werden den vier Eingangsklemmen 113 bis 116 des UND-Gatters 91 die internen Ausgangssignale r7 bis R^ der Vorverstärker 31 bis 34 zugeführt. Einer Klemme 117 wird ein hoher Signalwert zugeführt, während Transistoren 118 bis 121 sich im eingeschalteten Zustand befinden. Die internen Ausgangssignale r7 bis RT werden dabei den Steuerelektroden von Transistoren 122 bis 125 zugeführt.

Der Taktsignalgeneratorkreis 97 besteht im wesentlichen aus zwei Transistoren 126 und 127. Der Steuerelektrode des Transistors 126 wird über eine Eingangsklemme 128 kontinuierlich das Grundtaktsignal (Jl ' zugeführt, während der einen Hauptelektrode dieses Transistors das Prüfmodusschaltsignal TM zugeleitet ist, das während des Prüfvorganges einen hohen Signalwert aufweist, wobei dieses Schaltsignal TM über eine Eingangsklemme 129 von einem nicht dargestellten Speichertestgerät hergeleitet ist. Der Steuerelektrode des Transistors 127 wird über eine Eingangsklemme 130 ein Signal TM zugeleitet, welches durch Invertierung des Prüfzustandschaltsignales TM gebildet ist. Die eine Hauptelektrode des Transistors 127 ist hingegen geerdet, während die anderen Hauptelektroden der Transistoren 126 und 127 zusammengeschaltet sind, um auf diese Weise ein Eingangstaktsignal φ., zu bilden, das den einen Hauptelektroden der Transistoren 109 und 122 der UND-Gatter 90 und 91 zugeleitet wird.

Das Ausgangssignal des UND-Gatters 90, welches an der einen Hauptelektrode des Transistors 112 abgeleitet ist, wird dem Verriegelungskreis 98 zugeführt. Dieser Verriegelungskreis 98 bewirkt, daß das Signal R' mit Hilfe eines über eine Klemme 131 zugeführten Taktsignales φ_? in den Zustand "0" gelangt, wobei der Abfall des Taktsignales φρ auf seinen niedrigen Signalwert vor dem Anstieg .des Taktsignales φ zustandekommt. Der Verriegelungskreis 99 hingegen ist derart ausgelegt, daß das Signal R¹ mit Hilfe des über eine Klemme 132 zugeführten Taktsignales φ_? einen Binärwert "0" annimmt. Das Ausgangssignal R¹ des UND-Gatters 90 wird schließlich einer Klemme 133 zugeführt, während das Ausgangssignal R¹ des UND-Gatters 91 einer Klemme 134 zugeleitet ist.

Die Fig. 1OA bis IOD zeigen Kurvendiagramme zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 9.

Im folgenden soll nunmehr die Funktionsweise der Schaltanordnung von Fig. 9 unter Bezugnahme auf die Fig. 1OA bis IOD beschrieben werden. Fig. 1OA zeigt dabei die Funktionsweise im Normalbetrieb, d.h. außerhalb des Prüfbetriebes. Das Prüfzustandschaltsignal TM wird der Klemme 129 des Taktsignalgeneratorkreises 97 von einem Speicherprüfgerät zugeleitet, wobei dieses Schaltsignal TM gemäß der Kurve (1) von Fig. 1OA einen niedrigen Signalwert (L) besitzt. Das durch Invertierung des Signales TM gebildete Signal TM befindet sich gemäß der Kurve (5) von Fig. 1OA hingegen auf einem hohen Signalwert (H), wodurch erreicht wird, daß der Transistor 127 in seinen leitenden Zustand gelangt. Falls das Grundtaktsignal φ ' gemäß der Kurve (2) von Fig. 1OA ansteigt, verbleibt hingegen das Signal φ entsprechend

der Kurvenform (3) auf einem niedrigen Signalwert. Solange das Signal 0„ gemäß der Kurve (4) von Fig. 1OA einen hohen Signalwert besitzt, werden die Verriegelungskreise 98 und 99 aktiviert, so daß die Signale R¹ und R¹ gemäß der Kurvenform (6) und (7) von Fig. 1OA auf niedrigen Signalwerten gehalten werden. Falls hingegen das Signal Φ₁ kontinuierlich auf einem niedrigen Signalwert verbleibt, selbst nachdem das Signal Φ₂ gemäß der Kurvenform (4) von Fig. 1OA auf einen niedrigen Signalwert abfällt, werden beide Signale R¹ und R⁷" entsprechend den Kurvenformen (6) und (7) von Fig. 1OA in niedrige Signalwerte, d.h. Binärwerte "0" umgewandelt und zwar unabhängig von den internen Ausgangssignalen R₁ bis R. und 57 bis RT. Demzufolge tritt während des normalen Betriebszustandes an der in Fig. 8 dargestellten, zu Prüfzwecken verwendeten externen Ausgangsklemme 95 kein Ausgangssignal auf.

Fig. 1OB zeigt die Funktionsweise der Schaltanordnung während des Prüfzustandes und zwar insbesondere für den Fall, in welchem die Signale R₁ bis R. Binärwerte "1" aufweisen. In diesem Fall ist das Signal TM entsprechend der Kurvenform (1) von Fig. 1OB kontinuierlich auf einem hohen Signalwert, während das invertierte Signal TM entsprechend der Kurvenform (5) von Fig. 1OB kontinuierlich einen niedrigen Signalwert aufweist. Der Transistor 127 ist demzufolge kontinuierlich abgeschaltet. Entsprechend der Kurvenform (2) und (3) von Fig. 1OB steigt das Taktsignal (Jh gleichzeitig mit dem Anstieg des Grundtaktsignales φ · an. Während die Verriegelungskreise 98 und 99 mit Hilfe des in der Kurvenform (4) von Fig. 1OB dargestellten Taktsignales φ« zum Ansprechen gebracht werden, verbleiben die Signale R¹ und BT auf niedrigen Signalwerten. Nachdem das Taktsignal φ

jedoch auf einen niedrigen Signalwert abgesunken ist, werden alle Transistoren 109 bis 112 in den eingeschalteten· Zustand gebracht, weil alle Signale R₁ bis R- den Signalwert "1" aufweisen. Das einen hohen Signalwert aufweisende Taktsignal (Jl wird demzufolge mit dem Signal R¹ abgegeben, wobei R¹ gemäß der Kurvenform (6) von Fig. 1OB den Binärwert "1" aufweist. Solange alle Signale R- bis R₄ den Signalwert "1" besitzen und alle Signale rT bis RT einen Signalwert "0" aufweisen, sind alle Transistoren 122 bis 125 im abgeschalteten Zustand, so daß das Signal ΈΤ einen niedrigen Signalwert "0" aufweist. Demzufolge wird ein Signal mit dem Binärwert "1" während des Prüfzustandes an der in Fig. 8 dargestellten zu Prüfzwecken verwendeten externen Ausgangsklemme 95 abgegeben.

Fig. IOC zeigt die Funktionsweise im Prüfzustand insbesondere für jenen Fall, in welchem die Signale R₁ bis R₄ Signalwerte "0" aufweisen. Das Signal TM besitzt dabei entsprechend der Kurvenform (1) von Fig. IOC kontinuierlich "einen hohen Signalwert, während das Signal TM entsprechend der Kurvenform (5) von Fig. IOC einen niedrigen Signalwert aufweist. Der Transistor 127 ist demzufolge kontinuierlich abgeschaltet. Entsprechend der Kurvenformen (2) und (3) von Fig. IOC besitzt das Taktsignal φ gleichzeitig mit dem Anstieg des Grundtaktsignales Φ₁ ' einen Signalanstieg. Während mit Hilfe des in der Kurvenform (4) von Fig. IOC dargestellten Taktsignales φ- die Verriegelungskreise 98 und 99 zum Ansprechen gebracht werden, befinden sich die Signale R¹ und R"¹" entsprechend den Kurvenformen (6) und (7) von Fig. IOC auf niedrigen Signalwerten. Nachdem das Taktsignal φρ jedoch entsprechend der Kurvenform (4) von Fig. IOC auf einen niedrigen Signalwert abfällt, werden

alle Transistoren 109 bis 112 abgeschaltet, weil die Signale R. bis R. jeweils Signalwerte "O" aufweisen. Das Ausgangssignal R' befindete sich demzufolge auf einem niedrigen Signalwert "0". Wenn auf der anderen Seite hingegen die Signale R₁ bis R. jeweils einen Signalwert "0" aufweisen und die Signale R~7 bis R₄ einen Signalwert ¹¹I" besitzen, werden alle Transistoren 122 bis 125 eingeschaltet, so daß mit Hilfe des einen hohen Signalwert aufweisenden Taktsignales φ. erreicht wird, daß das Signal R⁷" einen Signalwert "1" besitzt. In diesem Prüfzustand wird demzufolge ein Binärwert "0" an der in Fig. 8 dargestellten äußeren Ausgangsklemme 95 abgegeben.

Fig. IOD zeigt die Funktionsweise während des Prüfzustandes in jenem Fall, in welchem die Signale R. bis R₄ sowohl Binärwerte "0" wie auch Binärwerte "1" aufweisen. Das Signal TM besitzt dabei gemäß Kurvenform (1) von Fig. IOD kontinuierlich einen hohen Signalwert, während das Signal TM gemäß der Kurvenform (5) von Fig. IOD kontinuierlich einen niedrigen Signalwert aufweist. Der Transistor 127 befindet sich somit kontinuierlich im abgeschalteten Zustand. Entsprechend den Kurvenformen (2) und (3) von Fig. IOD steigt das Taktsignal (L gleichzeitig mit dem Anstieg des Grundtaktsignales (L ' an. Während die Verriegelungskreise 98 und 99 mit Hilfe des in der Kurvenform (4) von Fig. IOD dargestellten Taktsignales φ_? zum Ansprechen gebracht werden, befinden sich die Signale R¹ und R⁷" gemäß den Kurvenformen (6) und (7) von Fig. IOD auf niedrigen Signalwerten. Nachdem das Taktsignal φρ jedoch entsprechend der Kurvenform (4) von Fig. IOD auf einen niedrigen Signalwert abfällt, gelangen beliebige Transistoren 109 bis 112 in ihren ausgestalteten Zustand, weil ein beliebiges der Signale R₁ bis

R₄ einen Binärwert "O" besitzt. Das Ausgangssignal R¹ erhält demzufolge gemäß der Kurvenform (6) von Fig. IOD einen niedrigen Signalwert "0". Falls jedoch einer der Transistoren 122 bis 125 in seinen ausgeschalteten Zustand gelangt, was aufgrund der Tatsache bewirkt wird, daß eines der Signale Rl" bis rT einen Binärwert "0" aufweist, besitzt das Ausgangssignal R¹ gemäß der Kurvenform (7) von Fig. IOD einen niedrigen Signalwert "0". Die in Fig. 8 dargestellte, zu Prüfzwecken verwendete externe Ausgangsklemme 95 gelangt somit in einen Hochimpedanzzustand, so daß in diesem Prüfzustand kein Ausgangssignal von derselben abgegeben wird.

Der in Fig. 8 dargestellte Ausgangskreis 94 kann innerhalb des HauptVerstärkers 48 angeordnet sein, so daß bei der in Fig. 8 dargestellten Ausführungsform wahlweise das externe Ausgangssignal im normalen Betriebszustand oder das zu Prüfzwecken verwendete externe Ausgangssignal des Prüfzustandes an der zu Prüfzwecken verwendeten äußeren Ausgangsklemme 95 abgegeben werden kann. Das Ausgangssignal dieser Ausgangsklemme 95 kann dabei von einer äußeren Ausgangsklemme 48 durch Umschalten des Prüfzustandschaltsignales TM abgeleitet werden.

Fig. .11 zeigt ein Sehaltdiagramm eines Hauptverstärkers 47, welcher mit dem erwähnten zu Prüfzwecken verwendeten externen Ausgangskreis versehen ist. Im folgenden soll die betreffende Schaltanordnung von Fig. 11 beschrieben werden.

Eine Klemme 135 dient der Aufnahme eines internen Signales R, welches mit Hilfe eines normalen Unterdecodiersignales gewählt wird. Mit Hilfe einer Klemme 136 wird hingegen ein

internes Signal R empfangen, welches mit Hilfe eines Unterentcodiersignales erzeugt wird. Die Klemmen 137 und 138 dienen der Aufnahme des Ausgangssignales R¹ des UND-Gatters 90, während die Klemmen 139 und 140 der Aufnahme des Ausgangssignales R⁷" des UND-Gatters 91 dienen. Eine Klemme 141 dient der Aufnahme des Signales TM, welches durch Invertierung des Signales TM erzeugt wird. Fernerhin ist eine Klemme 142 vorgesehen, welche der Aufnahme eines Signales φ. dient, mit welcher der gesamte Hauptverstärker 47 aktiviert werden kann. Eine Klemme 143 dient der Aufnahme eines Ausgleichssignales φ-, welches vor der Aktivierung des Hauptverstärkers 47 auftritt. Schließlich ist noch eine Klemme 144 vorgesehen, welche der Aufnahme eines Ausgleichssignales φ... dient. Vorgesehene Transistoren 145 und 146 dienen als Erzeugerkreis für ein Signal φ₇, mit welchem die Klemmenpunkte N₁ und N_? niedrige Signalwerte erhalten, bevor innerhalb des Prüfzustandes der gesamte Hauptverstärker 47 mit Hilfe des Signales φ. aktiviert wird. Das der Klemme 135 zugeführte Signal R wird der Steuerelektrode eines Transistors 148 zugeführt, welche über einen Transistor 147 das Aktivierungssignal φ. erhält, wobei letzterer Transistor 147 durch das Signal TM gesteuert ist. Das der Klemme 136 zugeführte Signal R wird der Steuerelektrode eines Transistors 150 zugeführt, welcher über einen Transistor 149 das Aktivierungssignal φ₄ erhält, wobei letzterer Transistor 149 durch das Signal TM gesteuert ist. Die eine Hauptelektrode des Transistors 148 ist mit der Steuerelektrode eines einen Ausgangskreis bildenden Transistors 151 verbunden, während die eine Hauptelektrode des Transistors 150 mit der Steuerelektrode eines ebenfalls den Ausgangskreis bildenden Transistors 152 verbunden ist. Das der Klemme 137 zugeführte Signal R' wird der Steuerelektrode eines Transistors 153 zu-

geführt, während ein vorgegebenes Spannungssignal mit hohem Signalwert von einer Klemme 154 über den Transistor 153 der Steuerelektrode des Transistors 148 zugeführt ist. Das der Klemme 139 zugeführte Signal R⁷" wird der Steuerelektrode eines Transistors 155 zugeführt, während ein Spannungssignal mit hohem Signalwert von einer Klemme 156 über den Transistor 155 der Steuerelektrode des Transistors 150 zugeführt ist. Solange das Signal TM während des Prüfzustandes einen hohen Signalwert aufweist, wird der Transistor 146 abgeschaltet, so daß ein Grundtaktsignal φ ' als Eingangstaktsignal Φ₇ von der einen Hauptelektrode des Transistors 145 abgegeben und den Steuerelektroden von Transistoren 157 und 158 zugeführt wird. Das von der Klemme 140 empfangene Signal R' wird schließlich noch der Steuerelektrode eines Transistors 159 zugeführt, während das der Klemme 138 zugeführte Signal R¹ der Steuerelektrode eines Transistors 160 zugeführt wird.

Ein Signal mit hohem Signalwert wird einer Klemme 161 zugeführt. Sobald die Steuerelektroden der Transistoren 151 und 152 Signale mit jeweils einem hohen bzw. einem niedrigen Signalwert erhalten, wird ein Signal mit hohem Signalwert "1" an der äußeren Ausgangsklemme 48 abgegeben, während ein Signal mit niedrigem Signalwert "0" an der äußeren Ausgangsklemme 48 abgegeben wird,, falls die Steuerelektroden der Transistoren 151 und 152 Signale mit jeweils einem niedrigen und einem hohen Signalwert zugeführt werden. Die äußere Ausgangsklemme 48 gelangt jedoch in einen Hochimpedanzzustand, falls beiden Steuerelektroden der Transistoren 151 und 152 Signale mit niedrigem Signalwert zugeführt werden.

Fig. 12A bis 12D zeigen Kurvendiagramme zur Erläuterung der Funktionsweise der in Fig. 11 dargestellten Schaltanordnung .

Im folgenden soll nunmehr auf die Fig. 12A bis 12D Bezug genommen werden, welche die Funktionsweise der Schaltanordnung von Fig. 11 zeigen. Fig. 12A erläutert dabei die Funktionsweise im Normalbetrieb, bei welchem das Signal TM einen niedrigen Signalwert besitzt, während das Signal TM einen hohen Signalwert aufweist, wodurch die Transistoren 147 und 149 in den eingeschalteten Zustand gelangen. Die Signale R und R werden dabei den Steuerelektroden der Transistoren 148 und 150 zugeführt. Sobald das Signal φ. entsprechend der Kurvenform (5) von Fig. 12A einen hohen Signalwert einnimmt, wird das der Steuerelektrode des Transistors 148 zugeführte Signal R der Steuerelektrode des Transistors 151 zugeleitet, während das der Steuerelektrode des Transistors 150 zugeleitete Signal R" der Steuerelektrode des Transistors 152 zugeführt wird, so daß auf diese Weise die äußere Ausgangsklemme 48 entsprechend der Kurvenform (10) von Fig. 12A ein Ausgangssignal entsprechend dem normalen Betriebszustand abgibt.

Fig. '12B zeigt Kurvendiagramme zur Erläuterung der Funktionsweise im Prüfbetrieb und zwar insbesondere für den Fall, in welchem das Signal R¹ den Signalwert "1" aufweist, d.h. die Signale R₁ bis R. jeweils Binärwerte "1" besitzen, während das Signal BT den Binärwert "0" besitzt, d.h. die Signale RT bis R~7 jeweils Binärwerte "0" aufweisen. Das Signal TM befindet sich in diesem Fall auf einem hohen Signalwert, während das Signal TM einen niedrigen Signalwert aufweist, so daß die Transistoren 147 und 149 abgeschaltet

sind. Soweit das Signal (J). entsprechend dem Kurvenverlauf (5) von Fig. 12B einen hohen Signalwert einnimmt, wird das der Steuerelektrode des Transistors 153 zugeführte Signal R' der Steuerelektrode des Transistors 151 zugeleitet, während das der Steuerelektrode des Transistors 155 zugeleitete Signal R¹" an die Steuerelektrode des Transistors 152 gelangt, so daß an der äußeren Ausgangsklemme 48 gemäß der Kurvenform (10) von Fig. 12B ein logischer Wert "1" auftritt, welcher den logischen Werten der Signale R- bis R₄ entspricht.

Fig. 12C zeigt Kurvenverläufe zur Erläuterung der Funktionsweise im Prüfzustand insbesondere für den Fall, in welchem das Signal R¹ den Binärwert "0" besitzt, d.h. die Signale R₁ bis R. jeweils Binärwerte "0" aufweisen, während das Signal BT einen Binärwert "1" besitzt, d.h. die Signale r7 bis rT Binärwerte "1" aufweisen. Das Signal TM befindet sich dabei auf einem hohen Signalwert, während das Signal TM einen niedrigen Signalwert aufweist, so daß die Transistoren 147 und 149 abgeschaltet sind. Sobald das Signal O₄ entsprechend dem Kurvenverlauf (5) von Fig. 12C einen hohen Signalwert einnimmt, wird das der Steuerelektrode des Transistors 153 zugeleitete Signal R¹ der Steuerelektrode des Transistors 151 zugeführt, während das an der Steuerelektrode des Transistors 155 anstehende Signal R"⁷" an die Steuerelektrode des Transistors 152 gelangt. Dadurch wird erreicht, daß an der äußeren Ausgangsklemme 48 entsprechend der Kurvenform (10) von Fig. 12C ein logischer Wert "0" auftritt, welcher den logischen Zuständen der Signale R. bis R₄ entspricht.

Fig. 12D zeigt Kurvendiagramme zur Erläuterung der Funk-

tionsweise im Prüfzustand insbesondere für den Fall, in welchem das Signal R¹ einen Binärwert "0" aufweist, d.h. die Signale R₁ bis R₄ sowohl Binärwerte "0" als auch Binärwerte "1" besitzen, während das Signal R¹ einen Binärwert "0" aufweist, was bedeutet, daß die Signale R~7 bis RT sowohl Binärwerte "0" wie auch Binärwerte "1" besitzen. Das Signal TM besitzt in diesem Fall einen hohen Signalwert, während das Signal TM einen niedrigen Signalwert aufweist, so daß die Transistoren 147 und 149 abgeschaltet sind. Sobald das Signal φ. entsprechend der Kurvenform (5) von Fig. 12D einen Spannungsanstieg aufweist, wird das an der Steuerelektrode des Transistors 153 anstehende Signal R¹ der Steuerelektrode des Transistors 151 zugeleitet, während das an der Steuerelektrode des Transistors 155 vorhandene Signal R⁷" an die Steuerelektrode des Transistors 152 gelangt, was zur Folge hat, daß die äußere Ausgangsklemme 48 entsprechend der Kurvenform (10) von Fig. 12D in ihren Hochimpedanzzustand gelangt.

Wie beschrieben, kann der Speicherinhalt von 4-Bit-Speicherzellen unter Einsatz von UND-Gattern in ein Ausgangssignal in Form eines 4-Bit-degenerierten Signales vereinigt werden, um auf diese Weise die Entscheidung treffen zu können, 'daß die von der externen Ausgangsklemme abgegebenen logischen Werte in allen der 4-Bit-Speicherzellen gespeichert sind. Falls die logischen Werte gleich jenen sind, welche zur Durchführung der Funktionsüberprüfung zuvor in die Speicherzellen eingeschrieben worden sind, können alle 4-Bit-Speicherzellen als korrekt funktionierend angesehen werden. Falls jedoch kein logischer Wert abgegeben wird, d.h. an der äußeren Ausgangsklemme ein Hochimpedanzzustand auftritt, kann auf diese Weise erkannt werden, daß die

4-Bit-Speicherzellen teilweise Binärwerte "O" und teilweise Binärwerte "1" speichern, und demzufolge wenigstens eine Speicherzelle fehlerhaft ist.

Falls es notwendig sein sollte, die innerhalb der 4-Bit-Speicherzellen vorhandene fehlerhafte Speicherzelle genauer festzulegen, kann aus dem Prüfzustand in einen normalen Betriebszustand umgeschaltet werden, um dann sequentiell die Gruppe von 4-Bit-Speicherzellen einschließlich der fehlerhaften Speicherzelle mit Hilfe der allgemeinen Auslesekreise abzutasten, so daß auf diese Weise eine Bit-weise Entscheidung durchgeführt wird.

Obwohl bei den beschriebenen Ausführungsbeispielen ein Halbleiterspeicher beschrieben worden ist, bei welchem die Daten von einer Dateneinschreibklemme in die 4-Bit-Speicherzellen eingeschrieben werden und in der Folge der Speicherinhalt der 4-Bit-Speicherzellen an eine externe Ausgangsklemme ausgelesen werden, so ist die Anzahl von Bit nicht auf 4 beschränkt. Der Halbleiterspeicher kann hingegen in beliebiger Weise ausgebildet sein, wobei es sich beispielsweise um einen dynamischen Halbleiterspeicher handeln kann.

Die bei der ersten Ausführungsform vorgesehenen Schreibkreise zum gleichzeitigen Einschreiben einer Mehrzahl von Bit und die bei der zweiten und dritten Ausführungsform vorgesehenen Lesekreise zum gleichzeitigen Auslesen einer Mehrzahl von Bit können fernerhin miteinander kombiniert werden, um auf diese Weise die Zeit für die Durchführung des Prüfvorganges weiter zu reduzieren.

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Claims

PATENTANWALT DIPL.-PHYS. LUTZ H. PRÜFER · D-8OOO MÜNCHEN 9O FO 81-3533 P/vB/hu Mitsubishi Denki Kabushiki Kaisha, Tokyo / Japan Halbleiterspeicher PATENTANSPRÜCHE

1. Halbleiterspeicher mit

n-Bit-Speicherzellen (15 bis 18), wobei η eine ganze Zahl nicht kleiner als 2 ist,

dadurch gekennzeichnet, daß derselbe zusätzlich folgende Elemente aufweist:

a) eine Datenschreibklemme (1), welche mit den n-Bit-Speicherzellen (15 bis 18) verbunden ist;

b) Festlegungssignalgeneratorelemente (23 bis 26), mit welchen Festlegungssignale zur Festlegung der einzelnen n-Bit-Speicherzellen für den Einschreibvorgang mit Daten festlegbar sind;

c) den einzelnen Speicherzellen zugeordnete Speicherzellenschreibkreise (3 bis 10), mit welchen in Abhängigkeit der Festlegungssignale der Festlegsignalgeneratorkreise Daten in vorgegebene Speicherzellen einschreibbar sind

PATENTANWALT DIPL.-PHYS. LUTZ H. PRÜFER ■ D-8OOO MÜNCHEN 90 · WILLROIDERSTR. 8 · TEL. (Ο89)β4Οβ4Ο

und

d) Treibersignalgeneratorkreise (49 bis 52), mit welchen Treibersignale zum gleichzeitigen Ansteuern aller Speicherzellen-Schreibkreise während des Einschreibens von Funktionsprüfdaten in den Speicherzellen erzeugbar sind.

2. Halbleiterspeicher nach Anspruch 1,

dadurch gekennzeichnet, daß die Treibersignalgeneratorkreise (49 bis 52) ein Schaltelement (59) aufweisen, das in Abhängigkeit eines äußeren Steuersignales Treibersignale an die Speicherzellen-Schreibkreise während des Einschreibens der Funktionsprüfdaten in den Speicherzellen abgibt, während in anderen Fällen außer beim Einschreiben von Funktionsprüfdaten in den Speicherzellen Speicherzellenfestlegesignale an die Speicherzellen-Schreibkreise abgegeben werden.

3. Halbleiterspeicher nach Anspruch 1,

dadurch gekennzeichnet, daß die Treibersignalgeneratorkreise (49 bis 52) zusätzlich mit einem Taktsignalgeneratorkreis (57) versehen sind, welche Taktsignale entsprechend der zeitlichen Einschreibung von Daten über die Datenschreibklemme erzeugen, während gleichzeitig Treibersignale in Abhängigkeit dieser Taktsignale ableitbar sind.

4. Halbleiterspeicher mit n-Bit-Speicherzellen, wobei η eine ganze Zahl nicht kleiner als 2 ist, dadurch gekennzeichnet, daß derselbe zusätzlich folgende Einheiten aufweist:

a) den einzelnen n-Bit-Speicherzellen zugeordnete interne

Ausgangssignalgeneratorkreise (31 bis 34), welche die logischen Werte innerhalb der n-Bit-Speicherzellen auslesen;

b) Signalwählkreise (35 bis 42), welche von den logischen Werten der internen Ausgangssignalgeneratorkreise einen logischen Wert auswählen;

c) eine Datenausleseklemme (48), von welcher der eine logische Wert der Signalwählkreise abgebbar ist;

d) Prüfdatenausgangskreise (79 bis 82; 90, 91 und 94), welche mit den internen Ausgangssignalgeneratorkreisen verbunden sind und Speicherzellenfunktionstestdaten abgeben; und

e) Prüfmodusschaltkreise, welche die Prüfdatenausgangskreise nur beim Auslesen der Speicherzellenfunktionsprüfdaten aktivieren.

5. Halbleiterspeicher nach Anspruch 4,

dadurch gekennzeichnet, daß die Prüfdatenausgangskreise parallele Auslesekreise (79 bis 82) sind, welche die logischen Werte der internen Ausgangssignalgeneratorkreise in paralleler Form direkt abgeben.

6. Halbleiterspeicher nach Anspruch 5,

dadurch gekennzeichnet, daß die internen Eingangssignalgeneratorkreise (31 bis 34) logische Werte abgeben, welche in komplimentärer Beziehung zu den aus den Speicherzellen ausgelesenen logischen Werten stehen, ferner daß die parallelen Auslesekreise (79 bis 82) wie folgt aufgebaut sind:

a) einerAusgangsklemme (87),

b) einer ersten Signalquelle (89), welche Signale mit hohem Spannungswert abgibt,

c) einer zweiten Signalquelle, welche Signale mit niedrigem Spannungswert abgibt,

d) einem ersten Schaltelement (85), dessen Steuerelektrode mit dem internen Ausgangssignalgeneratorkreis verbunden ist, um auf diese Weise den in der betreffenden Speicherzelle gespeicherten logischen Wert zu empfangen, wobei eine erste Hauptelektrode mit der ersten Signalquelle verbunden ist, während die zweite Hauptelektrode mit der Ausgangsklemme verbunden ist und

e) einem zweiten Schaltelement (86), dessen Steuerelektrode mit dem internen Ausgangssignalgeneratorkreis verbunden ist, um den logischen Wert in komplimentärer Beziehung zu empfangen, wobei die erste Hauptelektrode mit der zweiten Signalquelle und die zweite Hauptelektrode mit der Ausgangsklemme verbunden ist,

daß der Prüfzustandschaltkreis wie folgt aufgebaut ist:

a) einem dritten Schaltelement (83), welches beim Auslesen der gespeicherten Prüfdaten von außen her ein Steuersignal erhält, um auf diese Weise zwischen dem internen Ausgangssignalgeneratorkreis und der Steuerelektrode des ersten Schaltelementes eine Verbindung herzustellen, und

b) einem vierten Schaltelement (84), welches bei dem Auslesen der eingespeicherten Prüfdaten ein Steuersignal von außen her empfängt, um auf diese Weise eine Verbindung zwischen dem internen Ausgangssignalgeneratorkreis und der Steuerelektrode des zweiten Schaltelementes herzustellen.

7. Halbleiterspeicher nach Anspruch 4,

dadurch gekennzeichnet, daß die Prüfdatenausgangskreise durch Logikkreise (90, 91 und 94) gebildet sind, welche einen logischen Wert als Ausgangssignal liefern, falls alle logischen Werte der internen Ausgangssignalgeneratorkreise denselben Signalwert besitzen.

8. Halbleiterspeicher nach Anspruch 7,

dadurch gekennzeichnet, daß die internen Ausgangssignalgeneratorkreise (31 bis 34) logische Ausgangssignale in komplimentärer Form zu den aus den Speicherzellen ausgelesenen logischen Werten bilden und daß der in diesem Zusammenhang verwendete Logikkreis wie folgt ausgebildet ist:

a) einer Ausgangsklemme (95),

b) einer dritten Signalquelle (96), welche ein Signal mit hohem Signalwert abgibt,

c) einer vierten Signalquelle, welche ein Signal mit niedrigem Signalwert abgibt,

d) einem ersten UND-Kreis (90), welcher ein Ausgangssignal entsprechend dem logischen Produkt der η-Bit logischen Werte innerhalb der η-Bit Speicherzellen abgibt, welche mit Hilfe des internen Ausgangssignalgeneratorkreises zum Auslesen gebracht sind,

e) einem zweiten UND-Kreis (91), welcher ein Ausgangssignal entsprechend dem logischen Produkt der η-Bit logischen Werte bildet, die mit Hilfe des internen Ausgangssignalgeneratorkreises in komplimentärer Weise hergestellt sind,

f) einem fünften Schaltelement (92), dessen Steuerelektrode mit dem Ausgang des ersten UND-Kreises verbunden ist,

während die erste Hauptelektrode mit der dritten Signalquelle und die zweite Hauptelektrode mit der Ausgangsklemme verbunden sind, und

g) einem sechsten Schaltelement (93), dessen Steuerelektrode mit dem Ausgang des zweiten UND-Kreises verbunden ist, während die erste Hauptelektrode mit der vierten Signalquelle und die zweite Hauptelektrode mit der Ausgangsklemme verbunden sind.

9. Halbleiterspeicher nach Anspruch 7,

dadurch gekennzeichnet, daß das Ausgangssignal des Logikkreises (90, 91 und 94) mit Hilfe eines über die Datenausleseklemme (48) geleiteten Signals erzeugt ist.

10. Halbleiterspeicher nach Anspruch 4,

dadurch gekennzeichnet, daß derselbe folgende Einheiten aufweist :

a) eine Datenschreibklemme (1), welche mit den η-Bit Speicherzellen verbunden ist,

b) einen Festlegungssignalgeneratorkreis (23 bis 26), welcher Speicherzellen-Festlegungssignale zur Festlegung der einzelnen η-Bit Speicherzellen für den Einschreibv-organg mit Daten festlegt,

c) den einzelnen η-Bit Speicherzellen zugeordnete Speicherzellen-Schreibkreise (3 bis 10), welche beim Empfangen der Speicherzellen-Festlegungssignale von den Festlegungssignalgeneratorkreisen Daten in die festgelegten Speicherzellen einschreiben, und

d) Treibersignalgeneratorkreise (49 bis 52), welche zum gleichzeitigen Ansteuern aller Speicherzellen beim Ein-

schreiben der Prüfdaten Treibersignale erzeugen.

11. Halbleiterspeicher nach Anspruch 10,

dadurch gekennzeichnet, daß die Treibersignalgeneratorkreise (49 bis 52) mit einem siebten Schaltelement (57) versehen sind, welches in Abhängigkeit eines von außen her zugeführten Steuersignales zum Ansprechen gebracht ist und dabei die Treibersignale an die Speicherzellen-Schreibkreise während des Prüfvorganges abgibt, während im Fall eines Nichteinschreibens von Prüfdaten Speicherzellen-Festlegungssignale an die einzelnen Speicherzellen-Schreibkreise abgegeben werden.

12. Halbleiterspeicher nach Anspruch 10,

dadurch gekennzeichnet, daß der Treibersignalgeneratorkreis (49 bis 52) zusätzlich mit einem Taktsignalgeneratorkreis (57) versehen ist, welcher Taktsignale zum zeitlichen Ansteuern beim Einschreiben von Daten über die Dateneinschreibklemme erzeugt, wobei in Abhängigkeit dieser Taktsignale zusätzlich die Treibersignale ableitbar sind.