JPH0612640B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0612640B2 JPH0612640B2 JP59183020A JP18302084A JPH0612640B2 JP H0612640 B2 JPH0612640 B2 JP H0612640B2 JP 59183020 A JP59183020 A JP 59183020A JP 18302084 A JP18302084 A JP 18302084A JP H0612640 B2 JPH0612640 B2 JP H0612640B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に、メモリセル
の機能テスト時に、複数のメモリセルの機能テストを同
時に行なうことができる半導体記憶装置に関するもので
ある。
の機能テスト時に、複数のメモリセルの機能テストを同
時に行なうことができる半導体記憶装置に関するもので
ある。
［従来の技術］ 第６図は、従来のダイナミック型半導体記憶装置の主に
出力（読出）回路の電気的構成を示す概略ブロック図で
ある。
出力（読出）回路の電気的構成を示す概略ブロック図で
ある。
まず、第６図に示す半導体記憶装置の構成について説明
する。第６図において、メモリセル・アレイ１は、たと
えば２次元に配列された複数のメモリセルからなるもの
であり、個々のメモリセルは図示されていない。第６図
においては、メモリセルアレイ１は、たとえば４つのブ
ロック（図示せず）に分割されており、各ブロックを構
成するメモリセルのうちの選択されたメモリセルの記憶
内容が、対応する前置増幅器２ないし５に読出される。
前置増幅器２ないし５はそれぞれ、メモリセル・アレイ
１から読出した信号Ｒ１〜Ｒ４を反転した信号▲▼
〜▲▼を発生し、（Ｒ１，▲▼）、（Ｒ２，▲
▼）、（Ｒ３，▲▼）および（Ｒ４，▲
▼）という相補的な関係にある信号の組を出力する。前
置増幅器２ないし５から出力された信号（以下、内部出
力信号という）Ｒ１〜Ｒ４はそれぞれ、トランジスタ
６，８，１０および１２の導通経路を介して１つのライ
ンに結合され、信号Ｒとして主増幅器１８の一方の入力
端子に与えられる。また、内部出力信号▲▼〜▲
▼はそれぞれ、トランジスタ７，９，１１および１３
の導通経路を介して１つのラインに結合され、信号と
して主増幅器１８の他方の入力端子に与えられる。これ
らの入力信号は主増幅器１８で増幅された後、外部出力
信号として外部出力端子１９に与えられる。
する。第６図において、メモリセル・アレイ１は、たと
えば２次元に配列された複数のメモリセルからなるもの
であり、個々のメモリセルは図示されていない。第６図
においては、メモリセルアレイ１は、たとえば４つのブ
ロック（図示せず）に分割されており、各ブロックを構
成するメモリセルのうちの選択されたメモリセルの記憶
内容が、対応する前置増幅器２ないし５に読出される。
前置増幅器２ないし５はそれぞれ、メモリセル・アレイ
１から読出した信号Ｒ１〜Ｒ４を反転した信号▲▼
〜▲▼を発生し、（Ｒ１，▲▼）、（Ｒ２，▲
▼）、（Ｒ３，▲▼）および（Ｒ４，▲
▼）という相補的な関係にある信号の組を出力する。前
置増幅器２ないし５から出力された信号（以下、内部出
力信号という）Ｒ１〜Ｒ４はそれぞれ、トランジスタ
６，８，１０および１２の導通経路を介して１つのライ
ンに結合され、信号Ｒとして主増幅器１８の一方の入力
端子に与えられる。また、内部出力信号▲▼〜▲
▼はそれぞれ、トランジスタ７，９，１１および１３
の導通経路を介して１つのラインに結合され、信号と
して主増幅器１８の他方の入力端子に与えられる。これ
らの入力信号は主増幅器１８で増幅された後、外部出力
信号として外部出力端子１９に与えられる。
次に、第６図に示した半導体記憶装置の機能テスト時の
動作の概略について説明する。
動作の概略について説明する。
一般に、従来の半導体記憶装置においては、半導体記憶
装置をパッケージに入れる前のウエハ状態で、メモリセ
ルの機能テストを行なっている。この機能テストは、メ
モリ試験装置（図示せず）と半導体記憶装置との間の信
号のやり取りによって実行される。たとえば、最初に半
導体記憶装置を構成するすべてのメモリセルに、メモリ
試験装置によって一定の論理値（たとえば“０”）を書
込む。次に、メモリセルの記憶内容を１ビットずつ読出
し、予め書込まれている論理値と一致するか否かを調べ
ることによって当該メモリセルが正常に機能しているか
否かを判定する。
装置をパッケージに入れる前のウエハ状態で、メモリセ
ルの機能テストを行なっている。この機能テストは、メ
モリ試験装置（図示せず）と半導体記憶装置との間の信
号のやり取りによって実行される。たとえば、最初に半
導体記憶装置を構成するすべてのメモリセルに、メモリ
試験装置によって一定の論理値（たとえば“０”）を書
込む。次に、メモリセルの記憶内容を１ビットずつ読出
し、予め書込まれている論理値と一致するか否かを調べ
ることによって当該メモリセルが正常に機能しているか
否かを判定する。
以上のテスト動作を第６図を参照して説明する。第６図
において、メモリセル・アレイ１を構成するすべてのメ
モリセルには、メモリ試験装置によって予め“０”が書
込まれているものとする。これらのメモリセルの中から
４ビットのメモリセルが選択され、それぞれが保持して
いる論理値すなわち“０”が前置増幅器２ないし５に読
出される。前置増幅器２ないし５はそれぞれメモリセル
・アレイ１から読出した論理値Ｒ１〜Ｒ４（“０”）
と、その相補的関係にある信号▲▼〜▲▼
（“１”）とを内部出力信号として出力する。次に、前
置増幅器２ないし５の出力する内部出力信号のうちのど
れを外部出力端子１９へ読出すかは、サブデコード信号
入力端子１４ないし１７に与えられるサブデコード信号
のいずれかをハイレベルにするかによって決定される。
たとえば、入力端子１４にのみハイレベルのサブデコー
ド信号を与えると、トランジスタ６および７のみが導通
状態となり、前置増幅器２の内部出力信号Ｒ１および▲
▼がＲおよびとして主増幅器１８に与えられ、増
幅されて外部出力端子１９から読出される。残りの内部
出力端子を読出すためには、他のサブデコード信号を順
次ハイレベルにすればよい。このようにして、メモリセ
ルに書込まれた機能テストのための論理値は、外部出力
端子ごとに１ビットずつ読出され、各メモリセルの良否
が個別的に判定される。
において、メモリセル・アレイ１を構成するすべてのメ
モリセルには、メモリ試験装置によって予め“０”が書
込まれているものとする。これらのメモリセルの中から
４ビットのメモリセルが選択され、それぞれが保持して
いる論理値すなわち“０”が前置増幅器２ないし５に読
出される。前置増幅器２ないし５はそれぞれメモリセル
・アレイ１から読出した論理値Ｒ１〜Ｒ４（“０”）
と、その相補的関係にある信号▲▼〜▲▼
（“１”）とを内部出力信号として出力する。次に、前
置増幅器２ないし５の出力する内部出力信号のうちのど
れを外部出力端子１９へ読出すかは、サブデコード信号
入力端子１４ないし１７に与えられるサブデコード信号
のいずれかをハイレベルにするかによって決定される。
たとえば、入力端子１４にのみハイレベルのサブデコー
ド信号を与えると、トランジスタ６および７のみが導通
状態となり、前置増幅器２の内部出力信号Ｒ１および▲
▼がＲおよびとして主増幅器１８に与えられ、増
幅されて外部出力端子１９から読出される。残りの内部
出力端子を読出すためには、他のサブデコード信号を順
次ハイレベルにすればよい。このようにして、メモリセ
ルに書込まれた機能テストのための論理値は、外部出力
端子ごとに１ビットずつ読出され、各メモリセルの良否
が個別的に判定される。
［発明が解決しようとする問題点］ 従来の半導体記憶装置は、上述のように、メモリセルの
機能テストを、メモリセルの記憶内容を１ビットずつ順
次読出すことによって行なっていたので、半導体記憶装
置の大容量化に伴い、１つの半導体記憶装置あたりのテ
スト時間が非常に長くなるという問題点があった。
機能テストを、メモリセルの記憶内容を１ビットずつ順
次読出すことによって行なっていたので、半導体記憶装
置の大容量化に伴い、１つの半導体記憶装置あたりのテ
スト時間が非常に長くなるという問題点があった。
それゆえに、この発明の主たる目的は、上述の問題点を
解消し、複数ビットのメモリセルから読出された論理値
がすべて同一のときにその論理値を外部出力することに
よって、複数のメモリセルの機能テストを同時に行なう
ことができ、テスト時間を大幅に短縮することができる
半導体記憶装置を提供することである。
解消し、複数ビットのメモリセルから読出された論理値
がすべて同一のときにその論理値を外部出力することに
よって、複数のメモリセルの機能テストを同時に行なう
ことができ、テスト時間を大幅に短縮することができる
半導体記憶装置を提供することである。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、メモリセルの機能テ
スト時に、複数のメモリセルブロックの各々における選
択されたメモリセルから読出された論理値がすべて同一
のときにのみ、その論理値と同じ論理値をテスト用外部
出力として出力する論理回路手段を備えるものである。
スト時に、複数のメモリセルブロックの各々における選
択されたメモリセルから読出された論理値がすべて同一
のときにのみ、その論理値と同じ論理値をテスト用外部
出力として出力する論理回路手段を備えるものである。
［作用］ この発明においては、メモリセルの記憶内容を１ビット
ずつ読出す通常の読出手段とは別に、論理回路手段を有
しているので、複数ビットのメモリセルに保持されてい
る論理値が同一であることと、その当該論理値の値とを
知ることができる。
ずつ読出す通常の読出手段とは別に、論理回路手段を有
しているので、複数ビットのメモリセルに保持されてい
る論理値が同一であることと、その当該論理値の値とを
知ることができる。
［実施例］ 第１図は、この発明の一実施例である半導体記憶装置の
電気的構成を示す概略ブロック図である。
電気的構成を示す概略ブロック図である。
第１図に示した実施例の構成は、以下の点を除いて第６
図に示した従来の半導体記憶装置の構成と同じである。
図に示した従来の半導体記憶装置の構成と同じである。
すなわち、前置増幅器２ないし５の各々から出力される
内部出力信号Ｒ１〜Ｒ４を入力とするＡＮＤゲート２０
と、▲▼〜▲▼を入力とするＡＮＤゲート２１
とが設けられており、さらに、ＡＮＤゲート２０の出力
に結合された制御端子を有するトランジスタ２２と、Ａ
ＮＤゲート２１の出力に結合された制御端子を有するト
ランジスタ２３とからなる出力回路２４が設けられてい
る点である。より詳細に説明すると、トランジスタ２２
およびトランジスタ２３の各々の一方の導通端子は結合
されてテスト用外部出力端子２５となり、トランジスタ
２２の他方の導通端子は、メモリセルの機能テスト時に
ハイレベルの一定電圧になる信号を供給する端子２６に
結合され、トランジスタ２３の他方の導通端子は接地さ
れている。
内部出力信号Ｒ１〜Ｒ４を入力とするＡＮＤゲート２０
と、▲▼〜▲▼を入力とするＡＮＤゲート２１
とが設けられており、さらに、ＡＮＤゲート２０の出力
に結合された制御端子を有するトランジスタ２２と、Ａ
ＮＤゲート２１の出力に結合された制御端子を有するト
ランジスタ２３とからなる出力回路２４が設けられてい
る点である。より詳細に説明すると、トランジスタ２２
およびトランジスタ２３の各々の一方の導通端子は結合
されてテスト用外部出力端子２５となり、トランジスタ
２２の他方の導通端子は、メモリセルの機能テスト時に
ハイレベルの一定電圧になる信号を供給する端子２６に
結合され、トランジスタ２３の他方の導通端子は接地さ
れている。
次に、第１図に示したこの発明の一実施例の動作の概略
について説明する。
について説明する。
まず、メモリセルの機能テスト時に、メモリ試験装置
（図示せず）によってメモリセル・アレイ１を構成する
すべてのメモリセルにたとえば、論理値“０”を書込
む。各メモリセルが正常に機能していれば、各メモリセ
ルからは書込まれた“０”がそのまま読出されるであろ
うし、もしも“０”出力が得られなければ、そのメモリ
セルは不良セルと判定される。第１図の実施例におい
て、各メモリセルブロックにおける選択されたメモリセ
ルが正常に機能しているとすると、各前置増幅器２ない
し５によって読出された内部出力信号Ｒ１〜Ｒ４は、予
め書込まれた論理値と同一の“０”となり、その相補的
信号▲▼〜▲▼は“１”となる。
（図示せず）によってメモリセル・アレイ１を構成する
すべてのメモリセルにたとえば、論理値“０”を書込
む。各メモリセルが正常に機能していれば、各メモリセ
ルからは書込まれた“０”がそのまま読出されるであろ
うし、もしも“０”出力が得られなければ、そのメモリ
セルは不良セルと判定される。第１図の実施例におい
て、各メモリセルブロックにおける選択されたメモリセ
ルが正常に機能しているとすると、各前置増幅器２ない
し５によって読出された内部出力信号Ｒ１〜Ｒ４は、予
め書込まれた論理値と同一の“０”となり、その相補的
信号▲▼〜▲▼は“１”となる。
第１図に示すように、ＡＮＤゲート２０は、４つの内部
出力信号Ｒ１，Ｒ２，Ｒ３およびＲ４の論理積信号Ｒ′
を出力し、ＡＮＤゲート２１は、４つの内部出力信号▲
▼，▲▼，▲▼および▲▼の論理積信
号▲▼を出力する。すなわちＲ１〜Ｒ４がすべて
“１”のときにのみ、ＡＮＤゲート２０の出力Ｒ′は
“１”となり、それ以外の場合にはＲ′は“０”とな
る。また、▲▼〜▲▼がすべて“１”のときに
のみ、ＡＮＤゲート２１の出力▲▼は“１”とな
り、それ以外の場合にはＲ′は“０”となる。
出力信号Ｒ１，Ｒ２，Ｒ３およびＲ４の論理積信号Ｒ′
を出力し、ＡＮＤゲート２１は、４つの内部出力信号▲
▼，▲▼，▲▼および▲▼の論理積信
号▲▼を出力する。すなわちＲ１〜Ｒ４がすべて
“１”のときにのみ、ＡＮＤゲート２０の出力Ｒ′は
“１”となり、それ以外の場合にはＲ′は“０”とな
る。また、▲▼〜▲▼がすべて“１”のときに
のみ、ＡＮＤゲート２１の出力▲▼は“１”とな
り、それ以外の場合にはＲ′は“０”となる。
すなわち、Ｒ１〜Ｒ４がすべて“１”のときには、その
相補的関係にある内部出力信号▲▼〜▲▼はす
べて“０”となるので、この場合、Ｒ′＝“１”、▲
▼＝“０”となる。
相補的関係にある内部出力信号▲▼〜▲▼はす
べて“０”となるので、この場合、Ｒ′＝“１”、▲
▼＝“０”となる。
また、Ｒ１〜Ｒ４がすべて“０”のときには、その相補
的関係にある内部出力信号▲▼〜▲▼はすべて
“１”となるので、この場合Ｒ′＝“０”、▲▼＝
“１”となる。
的関係にある内部出力信号▲▼〜▲▼はすべて
“１”となるので、この場合Ｒ′＝“０”、▲▼＝
“１”となる。
その他の場合、すなわちＲ１〜Ｒ４に“０”と“１”と
が含まれる場合には、▲▼〜▲▼にも“０”と
“１”とが含まれ、Ｒ′および▲▼はときに“０”
となる。
が含まれる場合には、▲▼〜▲▼にも“０”と
“１”とが含まれ、Ｒ′および▲▼はときに“０”
となる。
次に、上述のようにＲ′＝“１”、▲▼＝“０”の
ときには、トランジスタ２２がオン、トランジスタ２３
がオフとなる。端子２６には、ハイレベルの信号が供給
されており、テスト用外部出力端子２５には“１”が出
力される。すなわちＲ１〜Ｒ４がすべて“１”のとき
に、同じ論理値“１”がテスト用外部出力端子２５から
出力される。
ときには、トランジスタ２２がオン、トランジスタ２３
がオフとなる。端子２６には、ハイレベルの信号が供給
されており、テスト用外部出力端子２５には“１”が出
力される。すなわちＲ１〜Ｒ４がすべて“１”のとき
に、同じ論理値“１”がテスト用外部出力端子２５から
出力される。
また、Ｒ′＝“０”、▲▼＝“１”のときには、ト
ランジスタ２２がオフ、トランジスタ２３がオンとな
る。トランジスタ２３の一方の導通端子は接地（ローレ
ベル）されており、テスト用外部出力端子２５には
“０”が出力される。すなわち、Ｒ１〜Ｒ４がすべて
“０”のときに、同じ値“０”がテスト用外部出力端子
２５から出力される。
ランジスタ２２がオフ、トランジスタ２３がオンとな
る。トランジスタ２３の一方の導通端子は接地（ローレ
ベル）されており、テスト用外部出力端子２５には
“０”が出力される。すなわち、Ｒ１〜Ｒ４がすべて
“０”のときに、同じ値“０”がテスト用外部出力端子
２５から出力される。
さらにＲ′＝“０”、▲▼＝“０”のときには、ト
ランジスタ２２およびトランジスタ２３は双方ともにオ
フとなり、テスト用外部出力端子２５は高インピーダン
ス状態となる。したがって、Ｒ１〜Ｒ４に“０”と
“１”の双方が含まれる場合、すなわち内部出力信号Ｒ
１〜Ｒ４に対応する４ビットのメモリセルの中に正常に
機能していないメモリセルが存在する場合には、テスト
用外部出力端子２５には出力が現われない。
ランジスタ２２およびトランジスタ２３は双方ともにオ
フとなり、テスト用外部出力端子２５は高インピーダン
ス状態となる。したがって、Ｒ１〜Ｒ４に“０”と
“１”の双方が含まれる場合、すなわち内部出力信号Ｒ
１〜Ｒ４に対応する４ビットのメモリセルの中に正常に
機能していないメモリセルが存在する場合には、テスト
用外部出力端子２５には出力が現われない。
次に、第２図は、第１図に示したＡＮＤゲート２０およ
び２１と、第１図には示されていないがこれらのＡＮＤ
ゲートに付随する各種回路の詳細を示す図である。
び２１と、第１図には示されていないがこれらのＡＮＤ
ゲートに付随する各種回路の詳細を示す図である。
次に、第２図に示した回路の構成について説明する。第
２図に示した回路は、大きくはＡＮＤゲート２０と、Ａ
ＮＤゲート２１と、クロック信号発生回路２７と、ラッ
チ回路２８と、ラッチ回路２９とから構成されている。
ＡＮＤゲート２０の４つの入力端子３０〜３３の各々に
は、前置増幅器２〜５から内部出力信号Ｒ１〜Ｒ４が与
えられる。端子３４にはハイレベルの信号が供給されて
おり、トランジスタ３５，３６，３７および３８はオン
状態となっている。すなわち、内部出力信号Ｒ１〜Ｒ４
は、トランジスタ３９，４０，４１および４２の制御端
子に与えられる。一方ＡＮＤゲート２１の４つの入力端
子４３〜４６の各々には、前置増幅器２〜５から内部出
力信号▲▼〜▲▼が与えられる。端子４７に
は、ハイレベルの信号が供給されており、トランジスタ
４８，４９，５０および５１はオン状態となっている。
すなわち、内部出力信号▲▼〜▲▼はトランジ
スタ５２，５３，５４および５５の制御端子に与えられ
る。
２図に示した回路は、大きくはＡＮＤゲート２０と、Ａ
ＮＤゲート２１と、クロック信号発生回路２７と、ラッ
チ回路２８と、ラッチ回路２９とから構成されている。
ＡＮＤゲート２０の４つの入力端子３０〜３３の各々に
は、前置増幅器２〜５から内部出力信号Ｒ１〜Ｒ４が与
えられる。端子３４にはハイレベルの信号が供給されて
おり、トランジスタ３５，３６，３７および３８はオン
状態となっている。すなわち、内部出力信号Ｒ１〜Ｒ４
は、トランジスタ３９，４０，４１および４２の制御端
子に与えられる。一方ＡＮＤゲート２１の４つの入力端
子４３〜４６の各々には、前置増幅器２〜５から内部出
力信号▲▼〜▲▼が与えられる。端子４７に
は、ハイレベルの信号が供給されており、トランジスタ
４８，４９，５０および５１はオン状態となっている。
すなわち、内部出力信号▲▼〜▲▼はトランジ
スタ５２，５３，５４および５５の制御端子に与えられ
る。
次に、クロック信号発生回路２７は、トランジスタ５６
および５７から構成される。トランジスタ５６の制御端
子には、入力端子５８を介して基本クロック信号φ１′
が常に与えられており、トランジスタ５６の一方の導通
端子には、外部のメモリ試験装置（図示せず）から機能
テスト時にハイレベルとなるテストモード切換信号ＴＭ
が入力端子５９を介して与えられる。また、トランジス
タ５７の制御端子には、テストモード切換信号ＴＭを反
転した信号▲▼が入力端子６０を介して与えられ、
トランジスタ５７の一方の導通端子は接地される。
および５７から構成される。トランジスタ５６の制御端
子には、入力端子５８を介して基本クロック信号φ１′
が常に与えられており、トランジスタ５６の一方の導通
端子には、外部のメモリ試験装置（図示せず）から機能
テスト時にハイレベルとなるテストモード切換信号ＴＭ
が入力端子５９を介して与えられる。また、トランジス
タ５７の制御端子には、テストモード切換信号ＴＭを反
転した信号▲▼が入力端子６０を介して与えられ、
トランジスタ５７の一方の導通端子は接地される。
トランジスタ５６および５７の各々の他方の導通端子は
結合されて入力クロック信号φ１をＡＮＤゲート２０の
トランジスタ３９の導通端子とＡＮＤゲート２１トラン
ジスタ５２の導通端子とに与える。
結合されて入力クロック信号φ１をＡＮＤゲート２０の
トランジスタ３９の導通端子とＡＮＤゲート２１トラン
ジスタ５２の導通端子とに与える。
次に、ＡＮＤゲート２０の出力すなわちトランジスタ４
２の一方の導通端子はラッチ回路２８に結合される。こ
のラッチ回路２８は、端子６１に与えられる、φ１の立
上がりよりも早くローレベルに下がるクロック信号φ２
によってＲ′を予め“０”状態にしておくための回路で
ある。また、ラッチ回路２９も同様に、端子６２に与え
られるφ２のタイミングで▲▼を予め“０”状態に
しておくための回路である。最後にＡＮＤゲート２０の
ＡＮＤ出力Ｒ′は端子６３に、ＡＮＤゲート２１のＡＮ
Ｄ出力▲▼は端子６４に与えられる。
２の一方の導通端子はラッチ回路２８に結合される。こ
のラッチ回路２８は、端子６１に与えられる、φ１の立
上がりよりも早くローレベルに下がるクロック信号φ２
によってＲ′を予め“０”状態にしておくための回路で
ある。また、ラッチ回路２９も同様に、端子６２に与え
られるφ２のタイミングで▲▼を予め“０”状態に
しておくための回路である。最後にＡＮＤゲート２０の
ＡＮＤ出力Ｒ′は端子６３に、ＡＮＤゲート２１のＡＮ
Ｄ出力▲▼は端子６４に与えられる。
次に、第３Ａ図ないし第３Ｄ図は第２図に示した回路の
動作を説明するための波形図である。
動作を説明するための波形図である。
次に、第３Ａ図ないし第３Ｄ図を参照して第２図に示し
た回路の動作について説明する。まず、第３Ａ図はテス
トモード時以外の通常の状態（以下、ノーマルモード）
における動作を表わしている。すなわち、外部のメモリ
試験装置からクロック信号発生回路２７の端子５９に与
えられるテストモード切換信号ＴＭは、第３Ａ図（１）
に示すようにローレベル（Ｌ）である。また、ＴＭを反
転した信号▲▼は第３Ａ図（５）に示すようにハイ
レベル（Ｈ）であり、これによってトランジスタ５７は
オン状態になっている。したがって、基本クロック信号
φ１′が第３Ａ図（２）に示すように立上がっても、φ
１は第３Ａ図（３）に示すように常にＬレベルの信号で
ある。またφ２が第３Ａ図（４）に示すようにＨレベル
のときには、ラッチ回路２８および２９が働いて、Ｒ′
および▲▼が第３Ａ図（６）および（７）に示すよ
うにＬレベルに保たれる。しかしながら、φ２が（４）
に示すようにＬレベルに下がった後でも、φ１が常にＬ
レベルなので、内部出力信号Ｒ１〜Ｒ４および▲▼
〜▲▼に関係なく、Ｒ′および▲▼は双方とも
に、第３Ａ図（６）および（７）に示すようにＬレベル
すなわち“０”となる。したがって、このノーマルモー
ド時には第１図のテスト用外部出力端子２５には出力が
現われない。
た回路の動作について説明する。まず、第３Ａ図はテス
トモード時以外の通常の状態（以下、ノーマルモード）
における動作を表わしている。すなわち、外部のメモリ
試験装置からクロック信号発生回路２７の端子５９に与
えられるテストモード切換信号ＴＭは、第３Ａ図（１）
に示すようにローレベル（Ｌ）である。また、ＴＭを反
転した信号▲▼は第３Ａ図（５）に示すようにハイ
レベル（Ｈ）であり、これによってトランジスタ５７は
オン状態になっている。したがって、基本クロック信号
φ１′が第３Ａ図（２）に示すように立上がっても、φ
１は第３Ａ図（３）に示すように常にＬレベルの信号で
ある。またφ２が第３Ａ図（４）に示すようにＨレベル
のときには、ラッチ回路２８および２９が働いて、Ｒ′
および▲▼が第３Ａ図（６）および（７）に示すよ
うにＬレベルに保たれる。しかしながら、φ２が（４）
に示すようにＬレベルに下がった後でも、φ１が常にＬ
レベルなので、内部出力信号Ｒ１〜Ｒ４および▲▼
〜▲▼に関係なく、Ｒ′および▲▼は双方とも
に、第３Ａ図（６）および（７）に示すようにＬレベル
すなわち“０”となる。したがって、このノーマルモー
ド時には第１図のテスト用外部出力端子２５には出力が
現われない。
次に、第３Ｂ図は、テストモード時における動作を表わ
しており、特に、Ｒ１〜Ｒ４が“１”の場合を表わして
いる。すなわち、この場合には第３Ｂ図（１）に示すよ
うにＴＭ信号は常にＨレベルであり、（５）に示すよう
にＴＭ信号は常にＬレベルとなるので、トランジスタ５
７は常にオフ状態となる。したがって、第３Ｂ図（２）
および（３）に示すように、基本クロック信号φ１′が
立上がると同時にクロック信号φ１が立上がる。（４）
に示すクロック信号φ２によってラッチ回路２８および
２９が働いている間は、Ｒ′および▲▼は双方とも
にＬレベルに保たれる。しかし、クロック信号φ２がＬ
レベルに下がった後は、Ｒ１〜Ｒ４がすべて“１”のた
めに、トランジスタ３９〜４２がすべてオン状態とな
り、Ｈレベルのクロック信号φ１がＲ′に出力されて
（６）に示すようにＲ′＝“１”となる。また、Ｒ１〜
Ｒ４がすべて“１”のときには、▲▼〜▲▼は
すべて“０”のため、トランジスタ５２〜５５はすべて
オフ状態となり、▲▼はＬレベルの“０”となる。
したがってこのテストモード時には、第１図のテスト用
外部出力端子２５には“１”の信号が出力される。
しており、特に、Ｒ１〜Ｒ４が“１”の場合を表わして
いる。すなわち、この場合には第３Ｂ図（１）に示すよ
うにＴＭ信号は常にＨレベルであり、（５）に示すよう
にＴＭ信号は常にＬレベルとなるので、トランジスタ５
７は常にオフ状態となる。したがって、第３Ｂ図（２）
および（３）に示すように、基本クロック信号φ１′が
立上がると同時にクロック信号φ１が立上がる。（４）
に示すクロック信号φ２によってラッチ回路２８および
２９が働いている間は、Ｒ′および▲▼は双方とも
にＬレベルに保たれる。しかし、クロック信号φ２がＬ
レベルに下がった後は、Ｒ１〜Ｒ４がすべて“１”のた
めに、トランジスタ３９〜４２がすべてオン状態とな
り、Ｈレベルのクロック信号φ１がＲ′に出力されて
（６）に示すようにＲ′＝“１”となる。また、Ｒ１〜
Ｒ４がすべて“１”のときには、▲▼〜▲▼は
すべて“０”のため、トランジスタ５２〜５５はすべて
オフ状態となり、▲▼はＬレベルの“０”となる。
したがってこのテストモード時には、第１図のテスト用
外部出力端子２５には“１”の信号が出力される。
次に、第３Ｃ図は同じくテストモード時における動作を
表わしており、特にＲ１〜Ｒ４が“０”の場合を表わし
ている。すなわち、第３Ｃ図（１）に示すようにＴＭ信
号は常にＨレベルであり、（５）に示すように▲▼
信号はＬレベルとなるので、トランジスタ５７は常にオ
フ状態となる。したがって、第３Ｃ図（２）および
（３）に示すように、基本クロック信号φ１′が立上が
ると同時に、クロック信号φ１が立上がる。（４）に示
すクロック信号φ２によってラッチ回路２８および２９
が働いている間は、（６）および（７）に示すように
Ｒ′および▲▼はＬレベルである。しかし、クロッ
ク信号φ２が（４）に示すようにＬレベルに下がった後
は、Ｒ１〜Ｒ４がすべて“０”のため、トランジスタ３
９〜４２はすべてオフ状態となり、Ｒ′の出力はＬレベ
ルの“０”となる。一方、Ｒ１〜Ｒ４がすべて“０”の
ときは▲▼〜▲▼はすべて“１”のため、トラ
ンジスタ５２〜５５はすべてオン状態となり、（７）に
示すようにＨレベルのφ１が▲▼に出力されて▲
▼＝“１”となる。したがって、このテストモード時
には第１図のテスト用外部出力端子２５には“０”の信
号が出力される。
表わしており、特にＲ１〜Ｒ４が“０”の場合を表わし
ている。すなわち、第３Ｃ図（１）に示すようにＴＭ信
号は常にＨレベルであり、（５）に示すように▲▼
信号はＬレベルとなるので、トランジスタ５７は常にオ
フ状態となる。したがって、第３Ｃ図（２）および
（３）に示すように、基本クロック信号φ１′が立上が
ると同時に、クロック信号φ１が立上がる。（４）に示
すクロック信号φ２によってラッチ回路２８および２９
が働いている間は、（６）および（７）に示すように
Ｒ′および▲▼はＬレベルである。しかし、クロッ
ク信号φ２が（４）に示すようにＬレベルに下がった後
は、Ｒ１〜Ｒ４がすべて“０”のため、トランジスタ３
９〜４２はすべてオフ状態となり、Ｒ′の出力はＬレベ
ルの“０”となる。一方、Ｒ１〜Ｒ４がすべて“０”の
ときは▲▼〜▲▼はすべて“１”のため、トラ
ンジスタ５２〜５５はすべてオン状態となり、（７）に
示すようにＨレベルのφ１が▲▼に出力されて▲
▼＝“１”となる。したがって、このテストモード時
には第１図のテスト用外部出力端子２５には“０”の信
号が出力される。
次に、第３Ｄ図は同じくテストモード時における動作を
表わしており、特に、Ｒ１〜Ｒ４に“０”と“１”とが
含まれる場合を表わしている。すなわち、第３Ｄ図
（１）に示すようにＴＭ信号は常にＨレベルであり、
（５）に示すように▲▼信号は常にＬレベルとなる
ので、トランジスタ５７は常にオフ状態となる。したが
って、第３Ｄ図（２）および（３）に示すように、基本
クロック信号φ１′が立上がると同時にクロック信号φ
１が立上がる。（４）に示すクロック信号φ２によって
ラッチ回路２８および２９が働いている間は、（６）お
よび（７）に示すようにＲ′および▲▼はＬレベル
である。そして、クロック信号φ２が（４）に示すよう
にＬレベルに下がった後でも、Ｒ１〜Ｒ４のいずれかは
“０”であるため、トランジスタ３９〜４２のいずれか
がオフ状態となり、Ｒ′の出力は（６）に示すようにＬ
レベルの“０”となる。一方、▲▼〜▲▼のい
ずれかも“０”であるため、トランジスタ５２〜５５の
いずれかがオフ状態となり、Ｒ′の出力は（７）に示す
ようにＬレベルの“０”となる。したがって、このテス
トモード時には、第１図のテスト用外部出力端子２５は
高インピーダンス状態となり、出力が現われない。
表わしており、特に、Ｒ１〜Ｒ４に“０”と“１”とが
含まれる場合を表わしている。すなわち、第３Ｄ図
（１）に示すようにＴＭ信号は常にＨレベルであり、
（５）に示すように▲▼信号は常にＬレベルとなる
ので、トランジスタ５７は常にオフ状態となる。したが
って、第３Ｄ図（２）および（３）に示すように、基本
クロック信号φ１′が立上がると同時にクロック信号φ
１が立上がる。（４）に示すクロック信号φ２によって
ラッチ回路２８および２９が働いている間は、（６）お
よび（７）に示すようにＲ′および▲▼はＬレベル
である。そして、クロック信号φ２が（４）に示すよう
にＬレベルに下がった後でも、Ｒ１〜Ｒ４のいずれかは
“０”であるため、トランジスタ３９〜４２のいずれか
がオフ状態となり、Ｒ′の出力は（６）に示すようにＬ
レベルの“０”となる。一方、▲▼〜▲▼のい
ずれかも“０”であるため、トランジスタ５２〜５５の
いずれかがオフ状態となり、Ｒ′の出力は（７）に示す
ようにＬレベルの“０”となる。したがって、このテス
トモード時には、第１図のテスト用外部出力端子２５は
高インピーダンス状態となり、出力が現われない。
さらに、第１図に示した出力回路２４を主増幅器１８に
組み入れ、テストモード切換信号ＴＭの切換えによって
１つの外部出力端子１９から、ノーマルモードの外部出
力と、第１図の実施例でテスト用外部出力端子２５から
出力されたテストモードのテスト外部出力のうちいずれ
かを選択して出力することも可能である。
組み入れ、テストモード切換信号ＴＭの切換えによって
１つの外部出力端子１９から、ノーマルモードの外部出
力と、第１図の実施例でテスト用外部出力端子２５から
出力されたテストモードのテスト外部出力のうちいずれ
かを選択して出力することも可能である。
第４図は、上述のようにテスト用の外部出力回路を兼ね
た主増幅器１８の回路図である。まず、第４図に示す回
路の構成について説明する。
た主増幅器１８の回路図である。まず、第４図に示す回
路の構成について説明する。
端子６５には、従来のサブデコード信号によって選択さ
れた内部信号Ｒが与えられ、端子６６にも同じサブデコ
ード信号によって選択された内部信号が与えられる。
さらに、端子６７および６８には、ＡＮＤゲート２０の
出力Ｒ′が与えられ、端子６９および７０には、ＡＮＤ
ゲート２１の出力▲▼が与えられる。また、端子７
１にはＴＭ信号を反転した▲▼信号が与えられ、端
子７２には主増幅器全体を活性化する信号φ４が与えら
れ、端子７３には主増幅器活性化前のイコライズ信号φ
５が与えられ、端子７４には同じイコライズ信号φ６が
与えられる。トランジスタ７５および７６は、テストモ
ード時のみ、φ４によって主増幅器全体が活性化される
前に、ノードＮ１およびＮ２をＬレベルにする信号φ７
を発生するための回路である。端子６５に与えられたＲ
は、▲▼によって制御されるトランジスタ７７を介
して、活性化信号φ４に結合されたトランジスタ７８の
制御端子に結合される。また、端子６６に与えられた
は、▲▼によって制御されるトランジスタ７９を介
して、活性化信号φ４に結合されたトランジスタ８０の
制御端子に結合される。さらに、トランジスタ７８の一
方の導通端子は、出力回路を構成するトランジスタ８１
の制御端子に結合され、トランジスタ８０の一方の導通
端子は同じく出力回路を構成するトランジスタ８２の制
御端子に結合される。また、端子６７に与えられたＲ′
は、トランジスタ８３の制御端子に与えられ、端子８４
から供給されるＨレベルの一定電圧の信号はトランジス
タ８３を介してトランジスタ７８の制御端子に結合され
る。また、端子６９に与えられた▲▼はトランジス
タ８５の制御端子に与えられ、端子８６から供給される
Ｈレベルの一定電圧の信号はトランジスタ８５を介して
トランジスタ８０の制御端子に結合される。また、ＴＭ
信号がテストモードのＨレベルのときに、トランジスタ
７６はオフとなり、基本クロック信号φ７′が入力クロ
ック信号φ７として、トランジスタ７５の一方の導通端
子から出力され、トランジスタ８７および８８の制御端
子に与えられる。さらに、端子７０に与えられた▲
▼はトランジスタ８９の制御端子に結合され、端子６８
に与えられたＲ′はトランジスタ９０の制御端子に結合
される。
れた内部信号Ｒが与えられ、端子６６にも同じサブデコ
ード信号によって選択された内部信号が与えられる。
さらに、端子６７および６８には、ＡＮＤゲート２０の
出力Ｒ′が与えられ、端子６９および７０には、ＡＮＤ
ゲート２１の出力▲▼が与えられる。また、端子７
１にはＴＭ信号を反転した▲▼信号が与えられ、端
子７２には主増幅器全体を活性化する信号φ４が与えら
れ、端子７３には主増幅器活性化前のイコライズ信号φ
５が与えられ、端子７４には同じイコライズ信号φ６が
与えられる。トランジスタ７５および７６は、テストモ
ード時のみ、φ４によって主増幅器全体が活性化される
前に、ノードＮ１およびＮ２をＬレベルにする信号φ７
を発生するための回路である。端子６５に与えられたＲ
は、▲▼によって制御されるトランジスタ７７を介
して、活性化信号φ４に結合されたトランジスタ７８の
制御端子に結合される。また、端子６６に与えられた
は、▲▼によって制御されるトランジスタ７９を介
して、活性化信号φ４に結合されたトランジスタ８０の
制御端子に結合される。さらに、トランジスタ７８の一
方の導通端子は、出力回路を構成するトランジスタ８１
の制御端子に結合され、トランジスタ８０の一方の導通
端子は同じく出力回路を構成するトランジスタ８２の制
御端子に結合される。また、端子６７に与えられたＲ′
は、トランジスタ８３の制御端子に与えられ、端子８４
から供給されるＨレベルの一定電圧の信号はトランジス
タ８３を介してトランジスタ７８の制御端子に結合され
る。また、端子６９に与えられた▲▼はトランジス
タ８５の制御端子に与えられ、端子８６から供給される
Ｈレベルの一定電圧の信号はトランジスタ８５を介して
トランジスタ８０の制御端子に結合される。また、ＴＭ
信号がテストモードのＨレベルのときに、トランジスタ
７６はオフとなり、基本クロック信号φ７′が入力クロ
ック信号φ７として、トランジスタ７５の一方の導通端
子から出力され、トランジスタ８７および８８の制御端
子に与えられる。さらに、端子７０に与えられた▲
▼はトランジスタ８９の制御端子に結合され、端子６８
に与えられたＲ′はトランジスタ９０の制御端子に結合
される。
端子９１にはＨレベルの信号が供給されているため、ト
ランジスタ８１の制御端子にＨレベルの信号が、トラン
ジスタ８２の制御端子にＬレベルの信号が与えられたと
きに、外部出力端子１９にはＨレベルの信号“１”が出
力され、トランジスタ８１の制御端子にＬレベルの信号
が、トランジスタ８２の制御端子にＨレベルの信号が与
えられたときに、外部出力端子１９にはＬレベルの信号
“０”が出力され、トランジスタ８１および８２の双方
の制御端子にＬレベルの信号が与えられたときには、外
部出力端子１９は高インピーダンス状態（開放状態）と
なる。
ランジスタ８１の制御端子にＨレベルの信号が、トラン
ジスタ８２の制御端子にＬレベルの信号が与えられたと
きに、外部出力端子１９にはＨレベルの信号“１”が出
力され、トランジスタ８１の制御端子にＬレベルの信号
が、トランジスタ８２の制御端子にＨレベルの信号が与
えられたときに、外部出力端子１９にはＬレベルの信号
“０”が出力され、トランジスタ８１および８２の双方
の制御端子にＬレベルの信号が与えられたときには、外
部出力端子１９は高インピーダンス状態（開放状態）と
なる。
次に、第５Ａ図ないし第５Ｄ図は第４図に示した回路の
動作を説明するための波形図である。
動作を説明するための波形図である。
次に、第５Ａ図ないし第５Ｄ図を参照して、第４図に示
した回路の動作について説明する。まず、第５Ａ図はノ
ーマルモードにおける動作を表わしている。すなわち、
ＴＭ信号はＬレベルであり、▲▼信号はＨレベルで
あり、トランジスタ７７および７９はオン状態となる。
したがって、Ｒおよびは、トランジスタ７８および８
０の制御端子に与えられる。次に、（５）に示すタイミ
ングで、φ４がＨレベルに立上がると、それ以後はトラ
ンジスタ７８の制御端子に与えられている信号Ｒがトラ
ンジスタ８１の制御端子に与えられ、トランジスタ８０
の制御端子に与えられている信号がトランジスタ８２
の制御端子に与えられ、外部出力端子１９からは（１
０）に示すようなノーマル・モードの信号が出力され
る。
した回路の動作について説明する。まず、第５Ａ図はノ
ーマルモードにおける動作を表わしている。すなわち、
ＴＭ信号はＬレベルであり、▲▼信号はＨレベルで
あり、トランジスタ７７および７９はオン状態となる。
したがって、Ｒおよびは、トランジスタ７８および８
０の制御端子に与えられる。次に、（５）に示すタイミ
ングで、φ４がＨレベルに立上がると、それ以後はトラ
ンジスタ７８の制御端子に与えられている信号Ｒがトラ
ンジスタ８１の制御端子に与えられ、トランジスタ８０
の制御端子に与えられている信号がトランジスタ８２
の制御端子に与えられ、外部出力端子１９からは（１
０）に示すようなノーマル・モードの信号が出力され
る。
次に、第５Ｂ図は、テストモードにおいて、特にＲ′＝
“１”（Ｒ１〜Ｒ４＝“１”）かつ▲▼＝“０”
（▲▼〜▲▼＝“０”）の場合の動作を説明す
るための波形図である。この場合、ＴＭ信号はＨレベル
であり、ＴＭ信号はＬレベルであり、トランジスタ７７
および７９はオフ状態となる。次に（５）に示すタイミ
ングでφ４がＨレベルに立上がると、それ以後はトラン
ジスタ８３の制御端子に与えられているＲ′がトランジ
スタ８１の制御端子に与えられ、トランジスタ８５の制
御端子に与えられている▲▼がトランジスタ８２の
制御端子に与えられ、外部出力端子１９からは（１０）
に示すように、Ｒ１〜Ｒ４と等しい論理値“１”が出力
される。
“１”（Ｒ１〜Ｒ４＝“１”）かつ▲▼＝“０”
（▲▼〜▲▼＝“０”）の場合の動作を説明す
るための波形図である。この場合、ＴＭ信号はＨレベル
であり、ＴＭ信号はＬレベルであり、トランジスタ７７
および７９はオフ状態となる。次に（５）に示すタイミ
ングでφ４がＨレベルに立上がると、それ以後はトラン
ジスタ８３の制御端子に与えられているＲ′がトランジ
スタ８１の制御端子に与えられ、トランジスタ８５の制
御端子に与えられている▲▼がトランジスタ８２の
制御端子に与えられ、外部出力端子１９からは（１０）
に示すように、Ｒ１〜Ｒ４と等しい論理値“１”が出力
される。
次に、第５Ｃ図は、テストモードにおいて、特にＲ′＝
“０”（Ｒ１〜Ｒ４＝“０”）かつ▲▼＝“１”
（▲▼〜▲▼＝“１”）の場合の動作を説明す
るための波形図である。すなわち、ＴＭ信号はＨレベル
であり、▲▼信号はＬレベルであり、トランジスタ
７７および７９はオフ状態となり、次に（５）に示すタ
イミングφ４がＨレベルに立上がると、それ以後はトラ
ンジスタ８３の制御端子に与えられているＲ′がトラン
ジスタ８１の制御端子に与えられ、トランジスタ８５の
制御端子に与えらているＲ′がトランジスタ８２の制御
端子に与えられ、外部出力端子１９からは（１０）に示
すようにＲ１〜Ｒ４と等しい論理値“０”が出力され
る。
“０”（Ｒ１〜Ｒ４＝“０”）かつ▲▼＝“１”
（▲▼〜▲▼＝“１”）の場合の動作を説明す
るための波形図である。すなわち、ＴＭ信号はＨレベル
であり、▲▼信号はＬレベルであり、トランジスタ
７７および７９はオフ状態となり、次に（５）に示すタ
イミングφ４がＨレベルに立上がると、それ以後はトラ
ンジスタ８３の制御端子に与えられているＲ′がトラン
ジスタ８１の制御端子に与えられ、トランジスタ８５の
制御端子に与えらているＲ′がトランジスタ８２の制御
端子に与えられ、外部出力端子１９からは（１０）に示
すようにＲ１〜Ｒ４と等しい論理値“０”が出力され
る。
次に、第５Ｄ図はテストモードにおいて、特にＲ′＝
“０”（Ｒ１〜Ｒ４に“０”と“１”とが含まれる）か
つ▲▼＝“０”（▲▼〜▲▼に“０”と
“１”とが含まれる）の場合の動作を説明するための波
形図である。この場合、ＴＭ信号はＨレベルであり、▲
▼信号はＬレベルであり、トランジスタ７７および
７９はオフ状態となる。次に（５）に示すタイミングで
ψ４がＨレベルに立上がると、それ以後はトランジスタ
８３の制御端子に与えられている▲▼がトランジス
タ８１の制御端子に与えられ、トランジスタ８５の制御
端子に与えらているＲ′がトランジスタ８２の制御端子
に与えられ、外部出力端子１９からは（１０）に示すよ
うに高インピーダンス状態となる。
“０”（Ｒ１〜Ｒ４に“０”と“１”とが含まれる）か
つ▲▼＝“０”（▲▼〜▲▼に“０”と
“１”とが含まれる）の場合の動作を説明するための波
形図である。この場合、ＴＭ信号はＨレベルであり、▲
▼信号はＬレベルであり、トランジスタ７７および
７９はオフ状態となる。次に（５）に示すタイミングで
ψ４がＨレベルに立上がると、それ以後はトランジスタ
８３の制御端子に与えられている▲▼がトランジス
タ８１の制御端子に与えられ、トランジスタ８５の制御
端子に与えらているＲ′がトランジスタ８２の制御端子
に与えられ、外部出力端子１９からは（１０）に示すよ
うに高インピーダンス状態となる。
以上のように、ＡＮＤゲートを用いて４ビットのメモリ
セルの記憶内容を１つのＡＮＤ出力信号（４ビット縮退
信号）にまとめることによって、外部出力端子から出力
された論理値が４ビットのメモリセルのすべてに記憶さ
れているものと判断することができ、その論理値がテス
トのためにメモリセルに予め書込んだ論理値と等しけれ
ば、４ビットのメモリセルはすべて正しく機能している
ものと考えることができ、また、論理値が出力されない
とき、すなわち外部出力端子が高インピーダンス状態の
ときには、４ビットのメモリセルの中に“０”を記憶し
ているメモリセルと“１”を記憶しているメモリセルと
が含まれており、少なくとも１つのメモリセルが不良で
あることがわかる。
セルの記憶内容を１つのＡＮＤ出力信号（４ビット縮退
信号）にまとめることによって、外部出力端子から出力
された論理値が４ビットのメモリセルのすべてに記憶さ
れているものと判断することができ、その論理値がテス
トのためにメモリセルに予め書込んだ論理値と等しけれ
ば、４ビットのメモリセルはすべて正しく機能している
ものと考えることができ、また、論理値が出力されない
とき、すなわち外部出力端子が高インピーダンス状態の
ときには、４ビットのメモリセルの中に“０”を記憶し
ているメモリセルと“１”を記憶しているメモリセルと
が含まれており、少なくとも１つのメモリセルが不良で
あることがわかる。
なお、このような場合４ビットのメモリセルの中からさ
らに不良セルを特定する必要があるときは、テストモー
ドをノーマルモードに切換え、不良セルが含まれている
４ビットのメモリセルのグループを通常の読出手段によ
って順次読出し、１ビットずつ判定すればよい。
らに不良セルを特定する必要があるときは、テストモー
ドをノーマルモードに切換え、不良セルが含まれている
４ビットのメモリセルのグループを通常の読出手段によ
って順次読出し、１ビットずつ判定すればよい。
また、上述の実施例では、１つの外部出力信号に対し４
ビットのメモリセルから記憶内容が読出される半導体記
憶装置について説明したが、これは何ビットであっても
よく、半導体記憶装置の型式も上述のダイナミック型半
導体記憶装置に限らずどのような型式のものであっても
よい。
ビットのメモリセルから記憶内容が読出される半導体記
憶装置について説明したが、これは何ビットであっても
よく、半導体記憶装置の型式も上述のダイナミック型半
導体記憶装置に限らずどのような型式のものであっても
よい。
さらに、複数ビットの並列書込手段を兼ね備えれば、さ
らにテスト時間を短縮できることは明白である。
らにテスト時間を短縮できることは明白である。
［発明の効果］ この発明は、以上に述べたように、対応したメモリセル
ブロックにおける選択されたメモリセルに記憶された情
報に応じた第１の論理値とこの第１の論理値に対して反
転した関係にある第２の論理値とを出力する複数の前置
増幅器からの第１の論理値を受け、これら入力された第
１の論理値を論理演算する第１の演算部と、この第１の
演算部の出力をラッチするとともにノーマルモード時に
出力を第２の電位にラッチする第１のラッチ回路とを有
した第１の演算手段、及び上記複数の前置増幅器からの
第２の論理値を受け、これら入力された第２の論理値を
論理演算する第２の演算部と、この第２の演算部の出力
をラッチするとともに、ノーマルモード時に出力を第２
の電位にラッチする第２のラッチ回路とを有した第２の
演算手段を設け、第１及び第２の演算手段からの出力に
応じて、テスト用出力ノードを第１の電位ノードに接続
する、第２の電位ノードに接続する、及び第１及び第２
の電位モードともに接続しないの３つの状態をとる信号
出力回路を設けたので、メモリセルの機能テストを、メ
モリセルブロックの数と同数のメモリセルについて同時
に行え、メモリセル１ビット当たりのテスト時間が大幅
に短縮でき、しかも、第１及び第２の演算部の出力はそ
れぞれ第１及び第２のラッチ回路によってラッチされる
ため、テスト結果を読み出している時にメモリセルのリ
フレッシュを行え、使い勝手が良く、さらに、テスト信
号出力回路のテスト用出力ノードをデータ出力端子とは
別のテスト用出力端子に接続し、テスト用出力端子にて
テスト結果を読み出すようにすると、不良セルが存在す
るとテスト用出力端子はハイインピーダンス状態になる
ため、外部でのメモリセルの良、不良の判定が容易であ
り、また、主増幅器がテスト信号出力回路を含む構成に
して、データ出力端子をテスト用出力端子に兼用して
も、ノーマルモード時に第１及び第２の演算手段からの
出力がデータ用出力端子からのデータの読み出しに対し
て影響を与えないという効果を有するものである。
ブロックにおける選択されたメモリセルに記憶された情
報に応じた第１の論理値とこの第１の論理値に対して反
転した関係にある第２の論理値とを出力する複数の前置
増幅器からの第１の論理値を受け、これら入力された第
１の論理値を論理演算する第１の演算部と、この第１の
演算部の出力をラッチするとともにノーマルモード時に
出力を第２の電位にラッチする第１のラッチ回路とを有
した第１の演算手段、及び上記複数の前置増幅器からの
第２の論理値を受け、これら入力された第２の論理値を
論理演算する第２の演算部と、この第２の演算部の出力
をラッチするとともに、ノーマルモード時に出力を第２
の電位にラッチする第２のラッチ回路とを有した第２の
演算手段を設け、第１及び第２の演算手段からの出力に
応じて、テスト用出力ノードを第１の電位ノードに接続
する、第２の電位ノードに接続する、及び第１及び第２
の電位モードともに接続しないの３つの状態をとる信号
出力回路を設けたので、メモリセルの機能テストを、メ
モリセルブロックの数と同数のメモリセルについて同時
に行え、メモリセル１ビット当たりのテスト時間が大幅
に短縮でき、しかも、第１及び第２の演算部の出力はそ
れぞれ第１及び第２のラッチ回路によってラッチされる
ため、テスト結果を読み出している時にメモリセルのリ
フレッシュを行え、使い勝手が良く、さらに、テスト信
号出力回路のテスト用出力ノードをデータ出力端子とは
別のテスト用出力端子に接続し、テスト用出力端子にて
テスト結果を読み出すようにすると、不良セルが存在す
るとテスト用出力端子はハイインピーダンス状態になる
ため、外部でのメモリセルの良、不良の判定が容易であ
り、また、主増幅器がテスト信号出力回路を含む構成に
して、データ出力端子をテスト用出力端子に兼用して
も、ノーマルモード時に第１及び第２の演算手段からの
出力がデータ用出力端子からのデータの読み出しに対し
て影響を与えないという効果を有するものである。
第１図はこの発明の一実施例の電気的構成を示す概略ブ
ロック図である。第２図は第１図に示したＡＮＤゲート
の詳細を示す回路図である。第３Ａ図ないし第３Ｄ図
は、第２図に示した回路の動作を説明するための波形図
である。第４図はこの発明の一実施例を構成する主増幅
器の回路図である。第５Ａ図ないし第５Ｄ図は第４図に
示した回路の動作を説明するための波形図である。第６
図は従来の半導体記憶装置の電気的構成を示す概略ブロ
ック図である。 図において、１はメモリセル・アレイ、２，３，４，５
は前置増幅器、１８は主増幅器、１９は外部出力端子、
２０，２１はＡＮＤゲート、２４は出力回路、２５はテ
スト用外部出力端子、２７はクロック信号発生回路、２
８，２９はラッチ回路を示す。
ロック図である。第２図は第１図に示したＡＮＤゲート
の詳細を示す回路図である。第３Ａ図ないし第３Ｄ図
は、第２図に示した回路の動作を説明するための波形図
である。第４図はこの発明の一実施例を構成する主増幅
器の回路図である。第５Ａ図ないし第５Ｄ図は第４図に
示した回路の動作を説明するための波形図である。第６
図は従来の半導体記憶装置の電気的構成を示す概略ブロ
ック図である。 図において、１はメモリセル・アレイ、２，３，４，５
は前置増幅器、１８は主増幅器、１９は外部出力端子、
２０，２１はＡＮＤゲート、２４は出力回路、２５はテ
スト用外部出力端子、２７はクロック信号発生回路、２
８，２９はラッチ回路を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 秀司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 熊野谷 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 堂阪 勝己 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 西村 安正 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭57−105897（ＪＰ，Ａ) 特開 昭59−119597（ＪＰ，Ａ) 特開 昭57−208697（ＪＰ，Ａ) 特開 昭57−179997（ＪＰ，Ａ)
Claims (4)
- 【請求項１】それぞれが複数ビットのメモリセルを有し
た複数のメモリセルブロック、 それぞれが各メモリセルブロック毎に対応して設けら
れ、対応したメモリセルブロックにおける選択されたメ
モリセルに記憶された情報に応じた第１の論理値とこの
第１の論理値に対して反転した関係にある第２の論理値
とを出力する複数の前置増幅器、 これら複数の前置増幅器からの第１の論理値を選択的に
出力するとともに、上記複数の前置増幅器からの第２の
論理値を選択的に出力するための信号選択手段、 この信号選択手段からの選択された第１及び第２の論理
値を受け、データ出力端子に上記選択された第１の論理
値に相当するデータを出力する主増幅器、 上記複数の前置増幅器からの第１の論理値を受け、これ
ら入力された第１の論理値を論理演算し、入力された第
１の論理値がすべて第１の値であるとこの第１の値に対
応した第１の電位を出力し、入力された第１の論理値が
すべて第２の値であるとこの第２の値に対応した第２の
電位を出力し、入力された第１の論理値が第１及び第２
の論理値を含んでいると上記第２の電位を出力する第１
の演算部と、この第１の演算部の出力をラッチするとと
もにノーマルモード時に出力を上記第２の電位にラッチ
する第１のラッチ回路とを有した第１の演算手段、 上記複数の前置増幅器からの第２の論理値を受け、これ
ら入力された第２の論理値を論理演算し、入力された第
２の論理値がすべて第２の値であるとこの第２の値に対
応した第２の電位を出力し、入力された第２の論理値が
すべて第１の値であるとこの第１の値に対応した第１の
電位を出力し、入力された第２の論理値が第１及び第２
の論理値を含んでいると上記第２の電位を出力する第２
の演算部と、この第２の演算部の出力をラッチするとと
もに、ノーマルモード時に出力を上記第２の電位にラッ
チする第２のラッチ回路とを有した第２の演算手段、 第１の電位ノードとテスト用出力ノードとの間に接続さ
れるとともに、上記第１の演算手段からの出力を受け、
第１の演算手段からの出力が第１の電位であると第１の
電位ノードとテスト用出力ノードとを接続状態となし、
第１の演算手段からの出力が第２の電位であると第１の
電位ノードとテスト用出力ノードとを非接続状態となす
第１のトランジスタと、第２の電位ノードと上記テスト
用出力ノードとの間に接続されるとともに、上記第２の
演算手段からの出力を受け、第１の演算手段からの出力
が第１の電位であると第２の電位ノードとテスト用出力
ノードとを接続状態となし、第２の演算手段からの出力
が第２の電位であると第２の電位ノードとテスト用出力
ノードとを非接続状態となす第２のトランジスタとを有
したテスト信号出力回路を備えた半導体記憶装置。 - 【請求項２】テスト用出力ノードはデータ出力端子とは
別のテスト用出力端子に接続されていることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。 - 【請求項３】主増幅器は、上記テスト信号出力回路を含
み、上記テスト信号出力回路のテスト用出力ノードが入
力ノードとなるとともに、この入力ノードがノーマルモ
ード時に上記信号選択手段からの選択された第１の論理
値を伝達するとももにテストモード時に上記信号選択手
段からの選択された第１の論理値を遮断するトランジス
タを介して接続されたものとし、テストモード時にデー
タ出力端子が上記テスト信号出力回路のテスト用出力ノ
ードの状態に応じた出力状態となることを特徴とする特
許請求の範囲第１項記載の半導体記憶装置。 - 【請求項４】第１の演算部は、テストモード時にクロッ
ク信号を発生するクロック発生手段からの上記クロック
信号が入力される第１の入力ノードと、出力するための
第１の出力ノードと、これら第１の入力ノードと第１の
出力ノードとの間に直列に接続され、それぞれの制御電
極に対応した前置増幅器からの第１の論理値が入力され
る複数のトランジスタとを有したものであり、第２の演
算部は、上記クロック発生手段からのクロック信号が入
力される第２の入力ノードと、出力するための第２の出
力ノードと、これら第２の入力ノードと第２の出力ノー
ドとの間に直列に接続され、それぞれの制御電極に対応
した前値増幅器からの第２の論理値が入力される複数の
トランジスタとを有したものであることを特徴とする特
許請求の範囲第１項ないし第３項のいずれかに記載の半
導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183020A JPH0612640B2 (ja) | 1984-08-30 | 1984-08-30 | 半導体記憶装置 |
| KR1019850005459A KR900005666B1 (ko) | 1984-08-30 | 1985-07-29 | 반도체기억장치 |
| US06/762,632 US4692901A (en) | 1984-08-30 | 1985-08-05 | Semiconductor memory |
| DE19853530591 DE3530591A1 (de) | 1984-08-30 | 1985-08-27 | Halbleiterspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183020A JPH0612640B2 (ja) | 1984-08-30 | 1984-08-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159700A JPS6159700A (ja) | 1986-03-27 |
| JPH0612640B2 true JPH0612640B2 (ja) | 1994-02-16 |
Family
ID=16128333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183020A Expired - Lifetime JPH0612640B2 (ja) | 1984-08-30 | 1984-08-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612640B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140499A (ja) * | 1986-12-03 | 1988-06-13 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57105897A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Semiconductor storage device |
| JPS57179997A (en) * | 1981-04-25 | 1982-11-05 | Toshiba Corp | Semiconductor memory |
| JPS57208697A (en) * | 1981-06-16 | 1982-12-21 | Matsushita Electric Ind Co Ltd | Semiconductor storage device |
-
1984
- 1984-08-30 JP JP59183020A patent/JPH0612640B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6159700A (ja) | 1986-03-27 |
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| JP2804212B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |