DE3530591C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Halbleiter­ speicher nach dem Oberbegriff des Patentanspruches 1 bzw. 4 bzw. 10.

Bei bekannten Halbleiterspeichern müssen die einzelnen Spei­ cherzellen eines Halbleiterplättchens zuerst geprüft werden, bevor der Zusammenbau des Halbleiterspeichers vorgenommen wird. Derartige Prüfvorgänge werden dabei durch Übertra­ gung und Empfang von Signalen durchgeführt, welche zwischen einem Speicherprüfgerät und dem Halbleiterspeicher über­ mittelt werden. So wird beispielsweise ein bestimmter logi­ scher Wert, beispielsweise der logische Wert "0", in alle Speicherzellen des Halbleiterspeichers mit Hilfe des Spei­ cherprüfgerätes eingeschrieben. In der Folge wird dann der Speicherinhalt der Speicherzellen Bit-weise ausgelesen um festzustellen, ob der jeweilige Speicherinhalt mit dem zu­ vor eingeschriebenen logischen Wert übereinstimmt, worauf entschieden werden kann, ob die betreffende Speicherzelle korrekt arbeitet oder nicht. Bei konventionellen Halb­ leiterspeicher erfolgt ein Einschreiben und Auslesen der Prüf­ daten in bzw. aus den jeweiligen Speicherzellen während des Prüfvorganges unter Einsatz normaler Eingangs-/Ausgangs­ kreise.

Fig. 1 zeigt ein schematisches Blockdiagramm des elektri­ schen Aufbaues eines Eingangs- bzw. Einschreibkreises für einen konventionellen Halbleiterspeicher.

Die Schaltanordnung für einen Halbleiterspeicher gemäß Fig. 1 soll im folgenden beschrieben werden. Gemäß Fig. 1 werden die Eingangsdaten W über eine Datenschreibklemme 1 einem Dateneingangspuffer 2 zugeführt. Dieser Dateneingangspuffer 2 erzeugt dabei ausgangsseitig die Eingangsdaten W sowie Signale , welche durch Invertierung der Eingangsdaten W er­ zeugt werden. Die von dem Dateneingangspuffer 2 abgegebenen Signale W werden jeweils der einen leitenden Anschlußklemme von Transistoren 3, 5, 7 und 9 zugeführt, während die Sig­ nale des Dateneingangspuffers 2 jeweils der einen leitenden Klemme von Transistoren 4, 6, 8 und 10 zugeführt werden. Die von den anderen leitenden Klemmen der Transistoren 3 und 4 abgegebenen Ausgangssignale werden mit Hilfe eines Vorverstärkers 11 verstärkt und einer 1-Bit-Speicherzelle 15 zugeführt. In gleicher Weise werden die Ausgangssignale der anderen leitenden Klemmen der Transistoren 5 und 6 mit Hilfe eines Vorverstärkers 12 verstärkt und einer 1-Bit-Speicher­ zelle 16 zugeführt, während die von den anderen leitenden Klemmen der Transistoren 7 und 8 abgegebenen Ausgangssig­ nale über einen Vorverstärker 13 verstärkt und einer 1-Bit- Speicherzelle 17 zugeführt werden. Die Ausgangssignale der anderen leitenden Klemmen der Transistoren 9 und 10 werden mit Hilfe eines Vorverstärkers 14 verstärkt und einer 1-Bit- Speicherzelle 18 zugeführt. Die Ein- und Ausschaltvorgänge der Transistoren 3 und 4 werden mit Hilfe eines Ausgangs­ signales C₁ eines Speicherzellenwählkreises 19 gesteuert, während die Ein- und Ausschaltvorgänge der Transistoren 5 und 6 mit Hilfe eines Ausgangssignales C₂ eines Speicherzel­ lenwählkreises 20 gesteuert werden. Die Ein- und Ausschalt­ vorgänge der Transistoren 7 und 8 werden hingegen mit Hilfe eines Ausgangssignales C₃ eines Speicherzellenwählkreises 21 gesteuert, während die Ein- und Ausschaltvorgänge der Transistoren 9 und 10 schließlich durch ein Ausgangssignal C₄ eines Speicherzellenwählkreises 22 gesteuert werden. Ein Adressiersignal A _R wird einer Klemme 23 zugeführt, wäh­ rend ein Adressiersignal einer Klemme 24 zugeführt wird. Ein Adressiersignal A _C wird fernerhin einer Klemme 25 zuge­ führt, während ein Adressiersignal einer Klemme 26 zuge­ leitet wird. Auf diese Weise kann erreicht werden, daß je­ weils ein Speicherzellenwählkreis 19 bis 22 für den Betrieb gewählt wird.

Im folgenden soll nunmehr der Dateneinschreibvorgang für den Prüfvorgang bei einem konventionellen Halbleiterspeicher gemäß Fig. 1 beschrieben werden. Bei dem Datenein­ schreibvorgang werden Eingangsdaten W der Dateneinschreib­ klemme 1 zugeführt. Der Dateneingangspuffer 2 erzeugt dem­ zufolge ein komplementäres Paar von Signalen W und . Um zu erreichen, daß diese Signale W und die für den Einschreib­ vorgang ausgewählten Speicherzellen erreichen, müssen die Transistoren 3 bis 10 in den eingeschalteten Zustand ge­ bracht werden. Bei dem konventionellen Halbleiterspeicher wird demzufolge ein Paar von Transistoren, beispielsweise die Transistoren 3 und 4, mit Hilfe von einem der Speicher­ zellenwählkreise unter Einsatz der Adressiersignale A _R, , A _C oder leitfähig gemacht, so daß die Daten in einer der 1-Bit-Speicherzellen, beispielsweise die Speicherzelle 15, eingeschrieben werden. Die Adressiersignale werden in der Folge derart verändert, daß die anderen Speicherzellenwähl­ kreise aufeinanderfolgend angesteuert werden, so daß in die entsprechenden Speicherzellen die jeweiligen Daten Bit­ weise in sequentieller Art und Weise eingeschrieben werden.

Fig. 2 zeigt ein schematisches Blockdiagramm der elektri­ schen Anordnung eines Ausgangs- bzw. Auslesekreises für einen konventionellen Halbleiterspeicher.

Die Schaltanordnung für einen Halbleiterspeicher gemäß Fig. 2 soll im folgenden beschrieben werden. Gemäß Fig. 2 werden die Speicherinhalte der Speicherzellen 27 bis 30 in entsprechende Vorverstärker 31 bis 34 ausgelesen. Die Vor­ verstärker 31 bis 34 erzeugen entsprechende Signale bis durch Invertierung der Signale R₁ bis R₄, welche aus den Speicherzellen 27 bis 30 ausgelesen werden, so daß auf diese Weise Ausgangspaare von Signalen R₁ und , R₂ und , R₃ und bzw. R₄ und zur Verfügung stehen, welche in komplementären Beziehungen zueinander stehen. Diese von den Vorverstärkern 31 bis 34 abgegebenen Signale, welche im folgenden als interne Ausgangssignale bezeichnet werden sollen, werden über entsprechende Leitungspfade 35, 37, 39 und 41 jeweils der einen Eingangsklemme eines Hauptverstärkers 47 in Form eines Signales R zugeführt. Die internen Ausgangssignale bis werden hingegen über entsprechende Leitungspfade von Transistoren 36, 38, 40 und 42 jeweils der anderen Eingangsklemme des Hauptverstär­ kers 47 zugeführt. Diese Eingangssignale werden mit Hilfe des Hauptverstärkers 47 verstärkt und einer äußeren Aus­ gangsklemme 48 zugeführt, an welchem sie als externes Aus­ gangssignal zur Verfügung stehen.

Im folgenden soll nunmehr der Signalauslesevorgang beim Prüfablauf eines Halbleiterspeichers gemäß Fig. 2 beschrie­ ben werden.

In diesem Zusammenhang sei angenommen, daß in allen Speicher­ zellen 27 bis 30 zuvor logische Werte "0" mit Hilfe des Speichertestgerätes eingeschrieben worden sind. Die in den entsprechenden Speicherzellen 27 bis 30 eingespeicher­ ten logischen Werte "0" werden in die Vorverstärker 31 bis 34 ausgelesen, welche wiederum Ausgangssignale entsprechend den logischen Werten R₁ bis R₄, d. h. Signalwerte "0" der Speicherzellen 27 bis 30, sowie Signale bis entsprechend Signalwerten "1" abgeben, wobei letztere als interne Aus­ gangssignale in komplementärer Beziehung zu den zuerst ge­ nannten Signalen stehen. Das an der externen Ausgangsklemme 48 ausgelesene interne Ausgangssignal wird unter den Aus­ gangssignalen der Vorverstärker 31 bis 34 gewählt, indem eines der von Untercodesignal-Eingangsklemmen 43 bis 46 abgegebenen Untercodesignale in einen hohen Signalwert kon­ vertiert wird. Wenn beispielsweise ein Untercodesignal mit hohem Signalwert nur der Eingangsklemme 43 zugeführt wird, werden allein die Transistoren 35 und 36 leitfähig, so daß die internen Ausgangssignale R₁ und des Vorverstärkers 31 dem Hauptverstärker 47 in Form eines Signals R zuge­ führt werden, worauf dieses Signal R verstärkt und von der äußeren Ausgangsklemme 48 abgegeben wird. Um die verblei­ benden internen Ausgangssignale R₂ bis R₄ und bis auszulesen, müssen die anderen Untercodesignale der anderen Untercodesignaleingangsklemmen 44 bis 46 sequentiell in hohe Signalwerte umgewandelt werden. Die während des Prüf­ vorganges in die Speicherzellen eingeschriebenen logischen Werte werden demzufolge Bit-weise an der äußeren Ausgangs­ klemme ausgelesen, so daß die einzelnen Speicherzellen indi­ viduell überprüft werden können.

Da bei einem konventionellen Halbleiterspeicher der be­ schriebenen Art die einzelnen Testdaten Bit-weise in die Vielzahl von Speicherzellen eingeschrieben werden müssen und der Speicherinhalt dieser Vielzahl von Speicherzellen ebenfalls Bit-weise ausgelesen werden muß, indem normale Eingangs-/Ausgangskreise verwendet werden, ist der Zeitbe­ darf für die Durchführung des Prüfvorganges eines Halblei­ terspeichers relativ lang, was durch die Speicherkapazität des Halbleiterspeichers bedingt ist. Auf der anderen Seite ist es jedoch bekannt, eine Mehrzahl von Speicherzellen gleichzeitig zu überprüfen, indem auf dem Halbleiterplätt­ chen bestimmte Prüfkreise, beispielsweise Rückhalte-Prüf­ kreise und Überlastungs-Prüfkreise, vorgesehen sind, so wie sie beispielsweise in dem Artikel "A Programmable 256K CMOS EPROM with On-Chip Test Circuits" von S. Tanaka und anderen, 1984 IEEE International Solid-State Circuit Con­ ference, Seiten 148 bis 149, beschrieben werden.

Aus der EP 00 55 594 A2 ist es zum Vermindern der Testzeit eines Speichers bekannt, gleichzeitig alle Speicherzellen anzusteuern. Aus dieser EP 00 55 594 A2 ist eine elektrisch programmierbarer, nicht-flüchtiger Halbleiterspeicher be­ kannt, der auch als EPROM bezeichnet wird. Eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bit-Leitungen sind bei diesem Halbleiterspeicher vorgesehen, und in den Schnittpunkten der Wortleitungen und der Bit-Leitungen sind Zellentran­ sistoren angeordnet, die jeweils ein mit einer Wortleitung verbundenes Steuergerät und jeweils eine mit einer Bit-Leitung verbundene Drain sowie einen schwimmenden Bereich zum Spei­ chern der elektrischen Ladung aufweisen. Für Testzwecke ist mindestens ein weiterer Schaltkreis vorgesehen, um gleich­ zeitig alle Bit-Leitungen und/oder alle Wortleitungen in einen ausgewählten oder nicht-ausgewählten Zustand zu bringen und damit die Testzeit und die elektrische Belastung der halb ausgewählten Zellen zu vermindern. Dieser Halbleiter­ speicher weist einen völlig anderen Aufbau auf, da, wie er­ wähnt, die Speicherzellen durch Bit- und Wortleitungen matrixförmig angesteuert werden.

Aus der EP 00 43 415 A1 ist ein Speicherfeldtester bekannt, bei dem zu Prüfzwecken zusätzliche, mit den vorhandenen Ausgangs­ schaltungen des Speichers verbundene Prüfdatenausgangsschaltungen vorgesehen sind, welche nur bei der Prüfung aktiviert werden.

Der Erfindung liegt die Aufgabe zugrunde, bei einem Halblei­ terspeicher, bei dem den einzelnen Speicherzellen Speicher­ zellenschaltkreise zugeordnet sind, mit welchen in Abhängigkeit von Adreßsignalen Daten in die Speicherzellen ein­ schreibbar sind, ebenfalls die Zeitdauer für die Durchführung des Prüfvorgangs der einzelnen Speicherzellen erheb­ lich zu reduzieren.

Erfindungsgemäß wird die Aufgabe bei dem Halbleiterspeicher der eingangs genannten Art durch die in den kennzeichnenden Teilen der Patentansprüche 1, 4 bzw. 10 angegebenen Merkmale gelöst.

Ein wesentlicher Vorteil der vorliegenden Erfindung besteht darin, daß eine Mehrzahl von Speicherzellen-Schreibkreisen gleichzeitig angesteuert wird, um zur Durchführung des Prüf­ vorganges den Einschreibvorgang in den Speicherzellen durch­ zuführen, so daß auf diese Weise gleichzeitig dieselben Daten in einer Mehrzahl von Speicherzellen eingeschrieben werden können.

Ein weiterer Vorteil der vorliegenden Erfindung besteht hingegen darin, daß der Speicherinhalt einer Mehrzahl von Speicherzellen gleichzeitig beim Auslesevorgang der Prüf­ daten aus den Speicherzellen ausgelesen werden können.

Ein weiterer Vorteil der vorliegenden Erfindung ergibt sich auf Grund der Tatsache, daß der Speicherinhalt eine Mehrzahl von Bit, d. h. n-Bit, von Speicherzellen in paralleler Form nach außen abgegeben werden kann, so daß der Prüfvorgang für eine Mehrzahl von Speicherzellen in paralleler Form durchgeführt werden kann, so daß die Zeit zum Auslesen der Speicherzellen bei der Durchführung des Prüfvorganges auf ein n-tel im Vergleich zu konventionellen Speichern redu­ ziert werden kann.

Ein weiterer Vorteil der vorliegenden Erfindung ergibt sich auf Grund der Tatsache, daß eine Mehrzahl von Bit, d. h. n-Bit von Speicherzellen gleichzeitig einem Prüfvorgang ausge­ setzt werden kann, solange alle logischen Werte, welche aus einer Mehrzahl von Speicherzellen ausgelesen werden, den­ selben Wert aufweisen. Der Zeitbedarf für die Überprüfung der Speicherzellen kann demzufolge auf ein n-tel im Ver­ gleich zu konventionellen Speichern mit Bit-weiser Über­ prüfung reduziert werden.

Es folgt die Beschreibung von Ausführungsbeispielen, wobei auf die beigefügten Zeichnungen Bezug genommen wird. Es zeigen:

Fig. 1 ein schematisches Blockdiagramm einer elektrischen Schaltanordnung eines Schreibkreises eines konven­ tionellen Halbleiterspeichers;

Fig. 2 ein schematisches Blockdiagramm eines elektrischen Schaltkreises eines Lesekreises einen konventionellen Halbleiterspeichers;

Fig. 3 ein schematisches Blockdiagramm eines Halbleiter­ speichers gemäß einer ersten Ausführungsform der Erfin­ dung;

Fig. 4 und 5 schematische Schaltdiagramme von Treiber­ signalgeneratorkreisen entsprechend der ersten Ausfüh­ rungsform;

Fig. 6 ein schematisches Blockdiagramm eines Halbleiter­ speichers gemäß einer zweiten Ausführungsform der Erfindung;

Fig. 7A und 7B Kurvendiagramme zur Erläuterung der Funk­ tionsweise eines Halbleiterspeichers gemäß Fig. 6;

Fig. 8 ein schematisches Blockdiagramm eines Halbleiter­ speichers entsprechend einer dritten Ausführungs­ form der Erfindung;

Fig. 9 ein detailliertes Schaltdiagramm eines Halbleiter­ speichers gemäß Fig. 8, welcher mit entsprechenden UND-Gattern versehen ist;

Fig. 10A und 10D Kurvendiagramme zur Erläuterung der Funk­ tionsweise der Schaltanordnung von Fig. 9;

Fig. 11 ein Schaltdiagramm eines Hauptverstärkers, welcher Teil des Halbleiterspeichers von Fig. 8 ist; und

Fig. 12A bis 12D Kurvendiagramme zur Erläuterung der Funk­ tionsweise des Schaltkreises von Fig. 11.

Fig. 3 zeigt ein schematisches Blockdiagramm einer elektri­ schen Schaltanordnung eines Schreibkreises eines Halbleiter­ speichers gemäß einer ersten Ausführungsform.

Die in Fig. 3 dargestellte Schaltanordnung entspricht dabei weitgehend dem konventionellen Halbleiterspeicher von Fig. 1 mit der Ausnahme der folgenden Punkte:
An Stelle der Speicherwählkreise 19 bis 22 sind Treibersig­ nalgeneratorkreise 49 bis 52 vorgesehen, während zusätz­ lich eine Eingangsklemme 53 vorgesehen ist, um ein Test­ modusschaltsignal TM den entsprechenen Treibersignalgene­ ratorkreisen 49 bis 52 zuzuführen.

Die Funktionsweise der in Fig. 3 dargestellten Ausführungs­ form soll nun im folgenden beschrieben werden: Das Signal TM nimmt im Prüfzustand einen hohen Signalwert an, während im normalen Betrieb, d. h. nicht innerhalb des Prüfbetriebes, dieses Signal TM einen niedrigen Signalwert besitzt. Im letzteren Zustand arbeiten die Treibersignal­ generatorkreise 49 bis 52 in ähnlicher Weise wie die in Fig. 1 dargestellten Speicherzellenwählkreise 19 bis 22. Wenn nämlich das Signal TM einen niedrigen Signalwert auf­ weist, bewirkt der durch die Adressiersignale A _R , A _C und gewählte Treibersignalgeneratorkreis eine Ansteue­ rung eines Paares zugeordneter Transistoren, welche somit in ihren eingeschalteten Zustand gelangen, so daß auf diese Weise Eingangsdaten in jene Speicherzelle eingeschrieben werden, welche durch die oben erwähnten Adressiersig­ nale in bekannter Weise festgelegt ist.

Im Prüfzustand, d. h. bei Vorhandensein eines hohen Signal­ wertes des Signales TM, geben alle Treibersignalgenerator­ kriese 49 bis 52 gleichzeitig Ausgangssignale C₁ bis C₄ ab, um die entsprechenden Paare von Transistoren in den ein­ geschalteten Zustand zu bringen, und zwar unabhängig von dem Vorhandensein der jeweiligen Adressiersignale. Wenn demzufolge das Signal TM einen hohen Signalwert aufweist, werden alle Transistoren 3 bis 10 in einen leitenden Zu­ stand gebracht, so daß die Ausgangssignale W und des Da­ teneingangspuffers 2 in allen Speicherzellen 15 bis 18 ein­ geschrieben werden.

Die Treibersignalgeneratorkreise 49 bis 52 sind im wesent­ lichen gleichartig aufgebaut, wobei Fig. 4 ein detailliertes Schaltdiagramm des Treibersignalgeneratorkreises 49 zeigt, welches hier in dem vorliegenden Fall in Form eines Beispieles gezeigt ist.

Im folgenden soll nunmehr die Schaltanordnung des Treiber­ signalgeneratorkreises 49 gemäß Fig. 4 erläutert werden. Die Schaltanordnung von Fig. 4 umfaßt im wesentlichen einen Treibersignalgeneratorteil 54, eine Speicherzellenwähl­ teil 55 sowie einen Verriegelungskreis 56. Einer Klemme 57 wird das Signal TM der in Fig. 3 dargestellten Klemme 53 zugeführt. Das Signal TM wird dabei über einen Transistor 58 der Steuerelektrode eines Transistors 59 zugeführt.

Auf der anderen Seite empfangen beide Klemmen 60 und 61 jeweils niedrige Signalwerte, falls die Adressiersignale A _R und A _C dazu verwendet werden, um den Treibersignalgene­ ratorkreis 49 anzuwählen. Auf diese Weise werden die beiden Transistoren 62 und 63 in den ausgeschalteten Zustand gebracht. An der Klemme 64 wird ein Taktsignal Φ angelegt, um auf diese Weise die zeitliche Ansteuerung für den Ein­ schreibvorgang der Speicherzelle festzulegen. Ein Tran­ sistor 65 wird mit Hilfe des Taktsignals Φ jeweils ein- und ausgeschaltet, während die leitende Klemme mit den Tran­ sistoren 62, 63 und 66 verbunden ist. Die andere leitende Klemme des Transistors 66 ist mit der Steuerelektrode des Transistors 67 verbunden. Den Klemmen 68 bis 71 werden hohe Signalwerte zugeführt. Der Verriegelungskreis 56 ist mit einer Klemme 72 versehen; an welcher hohe Signalwerte zu­ geführt werden. Fernerhin weist dieser Verriegelungskreis eine Klemme 73 auf, an welcher das erwähnte Taktsignal Φ zugeführt wird. Die vorhandenen Transistoren 74 und 75 werden mit Hilfe des Taktsignals Φ gesteuert, wodurch er­ reicht wird, daß eine Klemme 76 einen niedrigen Signalwert aufweist.

Die Funktionsweise der Schaltanordnung von Fig. 4 soll nun im folgenden beschrieben werden:
Im normalen Betriebszustand, d. h. bei einem niedrigen Sig­ nalwert des Signales TM wird der Transistor 59 in den aus­ geschalteten Zustand gebracht. Solange der Speicherzellen­ wählteil 55 als normaler Speicherwählkreis arbeitet und der Treibersignalgeneratorkreis 49 mit Hilfe der Adressier­ signale gewählt wird, sind die Transistoren 62 und 63 aus­ geschaltet, so daß hohe Signalwerte der Steuerelektrode des Transistors 67 in Übereinstimmung mit dem Taktsignal Φ zugeführt werden, was zur Folge hat, daß der Transistor 67 in seinen eingeschalteten Zustand gelangt. In Abhängigkeit dieser Tatsache wird an der Klemme 76 ein Signal C₁ mit einem hohen Signalwert abgegeben, wodurch erreicht wird, daß die dazugehörigen Transistoren 3 und 4 in den eingeschal­ teten Zustand gelangen.

Während des Prüfzustandes, d. h. bei Vorhandensein eines Sig­ nales TM mit hohem Signalwert ist der Transistor 59 konti­ nuierlich durchgeschaltet, so daß ein Signal C₁ mit hohem Signalwert kontinuierlich an der Klemme 76 abgegeben wird. Auf diese Weise kann erreicht werden, daß unabhängig von den vorhandenen Adressiersignalen die dazugehörigen Tran­ sistoren 3 und 4 in den eingeschalteten Zustand gelangen.

Fig. 5 zeigt ein Schaltdiagramm eines Treibersignalgenera­ torkreises, welcher die dazugehörigen Transistoren nur dann in den eingeschalteten Zustand bringt, wenn der Einschreib­ vorgang zu den Speicherzellen während des erwähnten Prüf­ vorganges durchgeführt wird. Gemäß Fig. 5 erhält das Signal Φ _W einen hohen Signalwert, sobald der Einschreibvorgang in die Speicherzellen während des Prüfmodus durchgeführt wird. Die Schaltanordnung von Fig. 5 entspricht dabei im wesentlichen der von Fig. 4, mit der Ausnahme der folgenden Punkte:
Das Signal Φ _W wird über eine Klemme 57′ dem leitenden An­ schluß eines Transistors 58 zugeführt. Der Steuerelektrode dieses Transistors 58 wird hingegen über eine Klemme 78 das Signal TM zugeführt. An eine Klemme 76 wird demzufolge das Treibersignal C₁ nur dann abgegeben, wenn sowohl das Signal TM wie auch das Signal Φ _W hohe Signalwerte besitzen, wodurch erreicht wird, daß die dazugehörigen Transistoren 3 und 4 in den eingeschalteten Zustand gelangen.

Bei dieser Ausführungsform können demzufolge dieselben Test­ daten gleichzeitig in eine Mehrzahl von Speicherzellen wäh­ rend des Prüfvorganges eingeschrieben werden.

Fig. 6 zeigt ein schematisches Blockdiagramm einer Schalt­ anordnung eines Auslesekreises für einen Halbleiterspeicher.

Die in Fig. 6 dargestellte Schaltanordnung entspricht dabei weitgehend einem konventionellen Halbleiterspeicher gemäß Fig. 2, mit der Ausnahme der folgenden Punkte:
In Übereinstimmung mit den entsprechenden Vorverstärkern 31 bis 34 sind Parallelauslesekreise 79 bis 82 vorgesehen. Diese Parallelauslesekreise 79 bis 82 sind dabei identisch ausgelegt, so daß im folgenden nur der Parallelauslesekreis 79 in Form eines Beispieles beschrieben werden muß. Das in­ terne Ausgangssignal R₁ des Vorverstärkers 31 wird über einen Transistor 83 der Steuerelektrode eines Transistors 85 zugeführt, welcher Teil des Parallelauslesekreises 79 ist. In gleicher Weise wird das interne Ausgangssignal des Vorverstärkers 31 über einen Transistor 84 der Steuer­ elektrode eines Transistors 86 zugeführt. Die Steuerelektro­ den der Transistoren 83 und 84 sind mit einer Eingangsklemme 88 verbunden, über welche das von dem Speichertestgerät erzeugte Prüfmodusschaltsignal zugeführt wird, das im Prüf­ zustand einen hohen Signalwert besitzt. Die einen Haupt­ elektroden der Transistoren 85 und 86 sind gemeinsam mit einer externen Ausgangsklemme 87 verbunden, während die andere Hauptelektrode des Transistors 85 mit einer Spannungs­ versorgungsklemme 89 verbunden ist, welcher ein bestimmtes Spannungssignal zugeführt wird, das innerhalb des Speicher­ prüfgerätes erzeugt wird. Dieses Spannungssignal besitzt dabei einen Spannungsanstieg beim Auslesen von parallelen Signalen. Die andere Hauptelektrode des Transistors 86 ist hingegen geerdet.

Fig. 7A und 7B zeigen Spannungsverläufe zur Erläuterung der Funktionsweise der in Fig. 6 dargestellten zweiten Aus­ führungsform.

Im folgenden sei nunmehr die Funktionsweise der zweiten Aus­ führungsform beschrieben, wobei auf die Fig. 7A und 7B Bezug genommen ist.

Um die einzelnen Speicherzellen zu überprüfen, werden in allen Speicherzellen mit Hilfe eines nicht dargestellten Speicherprüfgerätes logische Werte von "0" eingeschrieben. Falls die entsprechenden Speicherzellen korrekt arbeiten, werden logische Werte von "0" aus denselben ausgelesen, während ein Fehler vorhanden ist, falls das abgegebene Aus­ gangssignal nicht den Wert "0" besitzt. Unter der Annahme, daß die einzelnen Speicherzellen bei der in Fig. 6 darge­ stellten Ausführungsform korrekt funktionieren, weisen die von den Vorverstärkern 31 bis 34 ausgelesenen internen Aus­ gangssignale R₁ bis R₄ Signalwerte "0" auf, während die komplementären Signale bis den Wert "1" besitzen. Die Funktionsweise des Parallelauslesekreises 79 soll nun­ mehr für den Fall beschrieben werden, daß das Signal R₁ den Wert "0" aufweist, während das Signal den Wert "1" besitzt. So wie dies die Kurvenverläufe (1) und (2) von Fig. 7A zeigen, gibt der Vorverstärker 31 im Anschluß an den Zeitpunkt t₁ die internen Ausgangssignale R₁ und ab, wobei das Signal R₁ den Wert "0" bzw. einen niedrigen Signal­ wert aufweist, während das Signal den Wert "1" bzw. einen hohen Signalwert besitzt. Das Prüfmodusschaltsignal TM hin­ gegen weist entsprechend dem Kurvenverlauf (3) von Fig. 7A innerhalb des Prüfbetriebes einen hohen Signalwert auf. Die Transistoren 83 und 84 gelangen nämlich während des Prüf­ betriebes in einen leitenden Zustand, so daß die internen Ausgangssignale R₁ und über den konventionellen Signal­ wählkreis dem Hauptverstärker 47 und über die Transistoren 83 und 84 die Steuerelektroden der Transistoren 85 und 86 zugeführt werden. Entsprechend dem Kurvenverlauf (4) von Fig. 7A wird das Taktsignal Φ der Ausgangsklemme 89 zugeführt, um auf diese Weise den Zeitpunkt der Auslesung der paralle­ len Signale festzulegen, wobei dieses Taktsignal Φ nach dem Zeitpunkt t₂ einen hohen Signalwert annimmt, um auf diese Weise die vorgegebene Spannung abzugeben. Dieses Taktsignal Φ wird von der Eingangsklemme 89 der einen Hauptelektrode des Transistors 85 zugeführt. Die Steuerelektrode dieses Transistors 85 erhält hingegen das Signal R₁, welches einen niedrigen Signalwert aufweist, während der Steuerelektrode des Transistors 86 das Signal mit einem hohen Signalwert zugeführt wird. Der Transistor 85 ist demzufolge abgeschaltet, während der Transistor 86 sich im eingeschalteten Zu­ stand befindet. Dies wiederum hat zur Folge, daß an der parallelen externen Ausgangsklemme 87 in diesem Fall ein Signal mit niedrigem Signalwert abgegeben wird.

Fig. 7B zeigt Kurvenverläufe zur Erläuterung der Funktions­ weise für den Fall, daß in allen Speicherzellen im Gegensatz zum Fall von Fig. 7A logische Werte von "1" eingeschrieben werden. Entsprechend den Kurvenverläufen (1) und (2) von Fig. 7B besitzt das Signal R₁ in diesem Fall einen hohen Signalwert, während das Signal einen niedrigen Signal­ wert aufweist. Dies wiederum führt dazu, daß der Transistor 85 eingeschaltet ist, während der Transistor 86 abgeschaltet ist. Entsprechend dem Kurvenverlauf (5) von Fig. 7B wird in diesem Fall ein hoher Signalwert an der parallelen ex­ ternen Ausgangsklemme 87 abgegeben. So wie sich dies an Hand von Fig. 7A und 7B ergibt, wird ein Signalwert "0" direkt an der parallelen externen Ausgangsklemme 87 abgegeben, falls innerhalb der Speicherzellen Binärwerte "0" einge­ speichert sind, während an der betreffenden Ausgangsklemme Signalwerte "1" auftreten, falls innerhalb der Speicherzellen Binärwerte "1" vorhanden sind. Die einzelnen parallelen Aus­ lesekreise 79 bis 82 sind im wesentlichen gleichartig aufge­ baut, so daß die betreffenden parallelen Auslesekreise die selbe Funktionsweise besitzen, wie dies bereits in Verbin­ dung mit den Fig. 7A und 7B beschrieben worden ist. Der Speicherinhalt der entsprechenden Speicherzellen kann dem­ zufolge über die entsprechenden parallelen Auslesekreise in paralleler Form nach außen abgegeben werden.

Die erwähnten Funktionsprüfungen der Speicherzellen werden im Plättchenzustand des Halbleiterspeichers durchgeführt, bevor ein Zusammenbau vorgenommen worden ist. Die der Zufuhr des Prüfmodusschaltsignals dienende Eingangsklemme 88 kann nach der Durchführung der Prüfvorgänge und dem Zusammenbau des Halbleiterspeichers geerdet werden, so daß in der Folge nur noch ein normaler Auslesevorgang durchführbar ist.

Bei der beschriebenen zweiten Ausführungsform können dem­ zufolge eine Mehrzahl von Speicherzellen gleichzeitig einer Funktionsüberprüfung ausgesetzt werden.

Fig. 8 zeigt ein schematisches Blockdiagramm einer elektri­ schen Schaltanordnung eines Halbleiterspeichers gemäß einer dritten Ausführungsform.

Die in Fig. 8 dargestellte Ausführungsform entspricht im Hinblick auf ihren Aufbau einem konventionellen Halblei­ terspeicher, so wie er in Fig. 2 gezeigt ist, mit der Aus­ nahme der folgenden Punkte:
Der in Fig. 8 dargestellte Halbleiterspeicher ist mit einem UND-Gatter 90 versehen, welchem die internen Ausgangssignale R₁ bis R₄ der Vorverstärker 31 bis 34 zugeführt werden, wäh­ rend zusätzlich ein UND-Gatter 91 vorgesehen ist, welchem die Signale bis zugeführt werden. Fernerhin ist eine Ausgangsschaltung 94 vorhanden, welcher durch zwei Transistoren 92 und 93 gebildet ist, wobei die Steuerelektrode des Tran­ sistors 92 mit dem Ausgang des UND-Gatters 90 und die Steuer­ elektrode des Transistors 93 mit dem Ausgang des UND-Gatters 91 verbunden ist. Die einen Hauptelektroden der Transistoren 92 und 93 sind mit einer zur Prüfung verwendeten externen Ausgangsklemme 95 verbunden, während die andere Hauptelektrode des Transistors 92 mit einer Klemme 96 verbunden ist, welche ein Signal mit hohem Signalwert zur Durchführung des Prüfvorganges der Speicherzellen zugeführt wird. Die andere Hauptelektrode des Transistors 93 ist hingegen geerdet.

Im folgenden soll nunmehr die Funktionsweise der in Fig. 8 dargestellten dritten Ausführungsform beschrieben wer­ den.

Bei der Funktionsprüfung der Speicherzellen werden mit Hilfe eines nicht dargestellten Speicherprüfgerätes beispiels­ weise logische Werte "0" in den einzelnen Speicherzellen eingeschrieben. Falls die entsprechenden Speicherzellen korrekt arbeiten, werden aus den einzelnen Speicherzellen direkte Binärwerte "0" ausgelesen, während bei Vorhandensein eines Fehlers Binärwerte "1" ausgelesen werden. Unter der Annahme, daß bei der in Fig. 8 dargestellten Ausführungs­ form die einzelnen Speicherzellen korrekt arbeiten, weisen die internen Ausgangssignale R₁ bis R₄ der Vorverstärker 31 bis 34 Signalwerte "0" auf, welche den zuvor einge­ schriebenen logischen Werten entsprechen, während die komple­ mentären Signalwerte bis jeweils Binärwerte "1" auf­ weisen.

Gemäß Fig. 8 wird von dem UND-Gatter 90 mit Hilfe der vier internen Ausgangssignale R₁ bis R₄ ein UND-Signal R′ erzeugt, während das UND-Gatter 91 auf Grund der vier internen Aus­ gangssignale bis ein UND-Signal erzeugt. Das Aus­ gangssignal R′ des UND-Gatters 90 besitzt dabei nur dann einen Binärwert "1", wenn alle Signale R₁ bis R₄ einen Bi­ närwert "1" aufweisen, während in allen anderen Fällen das betreffende Ausgangssignal einen Binärwert "0" besitzt. Das von dem UND-Gatter 91 abgegebene Ausgangssignal be­ sitzt hingegen nur dann einen Signalwert "1", wenn alle Signale bis einen Binärwert "1" aufweisen, während in allen anderen Fällen das betreffende Ausgangssignal einen Binärwert "0" aufweist.

Wenn demzufolge die Signale R₁ bis R₄ alle den Binärwert "1" aufweisen, besitzen alle internen Ausgangssignale in komplementärer Beziehung den Binärwert "0", so daß R′ den Signalwert "1" und den Signalwert "0" besitzt.

Wenn hingegen alle Signale R₁ bis R₄ sich auf dem Signalwert "0" befinden, weisen alle in komplementärer Beziehung stehen­ den internen Ausgangssignale bis den Binärwert "1" auf, so daß R′ den Signalwert "0" und den Signalwert "1" besitzt.

Wenn hingegen die Signale R₁ bis R₄ sowohl Binärwerte "0" wie auch Binärwerte "1" aufweisen und demzufolge die Sig­ nale bis ebenfalls sowohl Binärwerte "0" wie auch Binärwerte "1" aufweisen, sind die beiden Ausgangssignale R′ und Signale mit den Binärwerten "0".

In dem erwähnten Fall, in welchem das Signal R′ den Signal­ wert "1" und den Signalwert "0" aufweist, gelangt der Transistor 92 in den durchgeschalteten Zustand, während der Transistor 93 gesperrt ist. Demzufolge wird ein hoher Signalwert der Klemme 96 zugeführt, so daß an der zu Prüf­ zwecken verwendeten äußeren Ausgangsklemme 95 ein Signal­ wert "1" auftritt. In dem Fall, in welchem alle Signale R₁ bis R₄ sich auf einem Signalwert "1" befinden, wird demzu­ folge der logische Wert "1" an der zu Prüfzwecken verwen­ deten äußeren Ausgangsklemme 95 abgegeben.

In dem Fall hingegen, in welchem das Signal R′ den Binär­ wert "0" aufweist und den Binärwert "1", wird der Tran­ sistor 92 abgeschaltet und der Transistor 93 eingeschaltet. Die eine Hauptelektrode des Transistors 93 wird auf diese Weise geerdet, d. h. erhält einen niedrigen Signalwert, so daß in diesem Fall an der zu Prüfzwecken verwendeten äußeren Ausgangsklemme 95 ein Binärwert "0" auftritt. In dem Fall, in welchem alle Signale R₁ bis R₄ sich auf einen Binärwert "0" befinden wird, demzufolge von der zu Prüf­ zwecken verwendeten äußeren Ausgangsklemme 95 derselbe lo­ gische Wert "0" abgegeben.

In jenem Fall schließlich, bei welchem die Signale R′ und beide einen Binärwert "0" aufweisen, werden Tran­ sistoren 92 und 93 abgeschaltet, so daß an der äußeren Aus­ gangsklemme 95 ein Zustand hoher Impedanz auftritt. Wenn die Signale R₁ bis R₄ demzufolge sowohl Binärwerte "0" wie auch "1" aufweisen, d. h. wenn die den internen Ausgangs­ signalen R₁ bis R₄ zugeordnete 4-Bit-Speicherzellen we­ nigstens eine Speicherzelle aufweisen, die nicht korrekt arbeitet, tritt an der zu Prüfzwecken verwendeten Ausgangs­ klemme 95 kein Ausgangssignal auf.

Fig. 9 zeigt ein detailliertes Schaltdiagramm der UND-Gatter 90 und 91 von Fig. 8 zusammen mit den dazugehörigen Schalt­ kreisen, welche in Fig. 8 nicht gezeigt sind.

Die in Fig. 9 dargestellte Schaltanordnung soll im folgenden beschrieben werden. Diese Schaltanordnung von Fig. 9 besteht im wesentlichen aus den UND-Gattern 90 und 91, einem Takt­ signalgeneratorkreis 97 sowie Verriegelungskreisen 98 und 99. Den entsprechenden vier Eingangsklemmen 100 bis 103 des UND-Gatters 90 werden die internen Ausgangssignale R₁ bis R₄ der Vorverstärker 31 bis 34 zugeführt. An einer Klemme 104 wird ein hoher Signalwert zugeführt, während Transistoren 105 bis 108 sich im eingeschalteten Zustand befinden. Die internen Ausgangssignale R₁ bis R₄ werden hin­ gegen den Steuerelektroden von Transistoren 109 bis 112 zugeführt. Auf der anderen Seite werden den vier Eingangs­ klemmen 113 bis 116 des UND-Gatters 91 die internen Ausgangs­ signale bis der Vorverstärker 31 bis 34 zugeführt. Eine Klemme 117 wird ein hoher Signalwert zugeführt, wäh­ rend Transistoren 118 bis 121 sich im eingeschalteten Zu­ stand befinden. Die internen Ausgangssignale bis wer­ den dabei den Steuerelektroden von Transistoren 122 bis 125 zugeführt.

Der Taktsignalgeneratorkreis 97 besteht im wesentlichen aus zwei Transistoren 126 und 127. Der Steuerelektrode des Transistors 126 wird über eine Eingangsklemme 128 konti­ nuierlich das Grundtaktsignal Φ₁′ zugeführt, während der einen Hauptelektrode dieses Transistors das Prüfmodusschalt­ signal TM zugeleitet ist, das während des Prüfvorganges einen hohen Signalwert aufweist, wobei dieses Schaltsignal TM über eine Eingangsklemme 129 von einem nicht dargestell­ ten Speichertestgerät hergeleitet ist. Der Steuerelektrode des Transistors 127 wird über eine Eingangsklemme 130 ein Signal zugeleitet, welches durch Invertierung des Prüf­ zustandschaltsignales TM gebildet ist. Die eine Hauptelek­ trode des Transistors 127 ist hingegen geerdet, während die anderen Hauptelektroden der Transistoren 126 und 127 zusammengeschaltet sind, um auf diese Weise ein Eingangs­ taktsignal Φ₁ zu bilden, das den einen Hauptelektroden der Transistoren 109 und 122 der UND-Gatter 90 und 91 zugelei­ tet wird.

Das Ausgangssignal des UND-Gatters 90, welches an der einen Hauptelektrode des Transistors 112 abgeleitet ist, wird dem Verriegelungskreis 98 zugeführt. Dieser Verriegelungs­ kreis 98 bewirkt, daß das Signal R′ mit Hilfe eines über eine Klemme 131 zugeführten Taktsignales Φ₂ in den Zustand "0" gelangt, wobei der Abfall des Taktsignales Φ₂ auf sei­ nen niedrigen Signalwert vor dem Anstieg des Taktsignales Φ₁ zustandekommt. Der Verriegelungskreis 99 hingegen ist derart ausgelegt, daß das Signal mit Hilfe des über eine Klemme 132 zugeführten Taktsignales Φ₂ einen Binärwert "0" annimmt. Das Ausgangssignal R′ des UND-Gatters 90 wird schließlich einer Klemme 133 zugeführt, während das Aus­ gangssignal des UND-Gatters 91 einer Klemme 134 zugeleitet ist.

Die Fig. 10A bis 10D zeigen Kurvendiagramme zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 9.

Im folgenden soll nunmehr die Funktionsweise der Schaltan­ ordnung von Fig. 9 unter Bezugnahme auf die Fig. 10A bis 10D beschrieben werden. Fig. 10A zeigt dabei die Funktions­ weise im Normalbetrieb, d. h. außerhalb des Prüfbetriebes. Das Prüfzustandschaltsignal TM wird der Klemme 129 des Taktsignalgeneratorkreises 97 von einem Speicherprüfgerät zugeleitet, wobei dieses Schaltsignal TM gemäß der Kurve (1) von Fig. 10A einen niedrigen Signalwert (L) besitzt. Das durch Invertierung des Signals TM gebildeten Signal befindet sich gemäß der Kurve (5) von Fig. 10A hingegen auf einem hohen Signalwert (H), wodurch erreicht wird, daß der Transistor 127 in seinen leitenden Zustand gelangt. Falls das Grundtaktsignal Φ₁′ gemäß der Kurve (2) von Fig. 10A ansteigt, verbleibt hingegen das Signal Φ₁ entsprechend der Kurvenform (3) auf einem niedrigen Signalwert. Solange das Signal Φ₂ gemäß der Kurve (4) von Fig. 10A einen hohen Signalwert besitzt, werden die Verriegelungskreise 98 und 99 aktiviert, so daß die Signale R′ und gemäß der Kur­ venform (6) und (7) von Fig. 10A auf niedrigen Signalwerten gehalten werden. Falls hingegen das Signal Φ₁ kontinuierlich auf einem niedrigen Signalwert verbleibt, selbst nach­ dem das Signal Φ₂ gemäß der Kurvenform (4) von Fig. 10A auf einen niedrigen Signalwert abfällt, werden beide Sig­ nale R′ und entsprechend den Kurvenformen (6) und (7) von Fig. 10A in niedrige Signalwerte, d. h. Binärwerte "0" umgewandelt und zwar unabhängig von den internen Ausgangs­ signalen R₁ bis R₄ und bis . Demzufolge tritt während des normalen Betriebszustandes an der in Fig. 8 dargestellten, zu Prüfzwecken verwendeten externen Ausgangsklemme 95 kein Ausgangssignal auf.

Fig. 10B zeigt die Funktionsweise der Schaltanordnung während des Prüfzustandes und zwar insbesondere für den Fall, in welchem die Signale R₁ bis R₄ Binärwerte "1" aufweisen. In diesem Fall ist das Signal TM entsprechend der Kurven­ form (1) von Fig. 10B kontinuierlich auf einem hohen Sig­ nalwert, während das invertierte Signal entsprechend der Kurvenform (5) von Fig. 10B kontinuierlich einen niedrigen Signalwert aufweist. Der Transistor 127 ist demzufolge kon­ tinuierlich abgeschaltet. Entsprechend der Kurvenform (2) und (3) von Fig. 10B steigt das Taktsignal Φ₁ gleichzeitig mit dem Anstieg des Grundtaktsignales Φ′ an. Während die Verriegelungskreise 98 und 99 mit Hilfe des in der Kurven­ form (4) von Fig. 10B dargestellten Taktsignales Φ₂ zum An­ sprechen gebracht werden, verbleiben die Signale R′ und auf niedrigen Signalwerten. Nachdem das Taktsignal Φ₂ jedoch auf einen niedrigen Signalwert abgesunken ist, werden alle Transistoren 109 bis 112 in den eingeschalteten Zustand gebracht, weil alle Signale R₁ bis R₄ den Signal­ wert "1" aufweisen. Das einen hohen Signalwert aufweisende Taktsignal Φ₁ wird demzufolge mit dem Signal R′ abgegeben, wobei R′ gemäß der Kurvenform (6) von Fig. 10B den Binär­ wert "1" aufweist. Solange alle Signale R₁ bis R₄ den Sig­ nalwert "1" besitzen und alle Signale bis einen Sig­ nalwert "0" aufweisen, sind alle Transistoren 122 bis 125 im abgeschalteten Zustand, so daß das Signal einen nied­ rigen Signalwert "0" aufweist. Demzufolge wird ein Signal mit dem Binärwert "1" während des Prüfzustandes an der in Fig. 8 dargestellten zu Prüfzwecken verwendeten externen Ausgangsklemme 95 abgegeben.

Fig. 10C zeigt die Funktionsweise im Prüfzustand insbesondere für jenen Fall, in welchem die Signale R₁ bis R₄ Sig­ nalwerte "0" aufweisen. Das Signal TM besitzt dabei ent­ sprechend der Kurvenform (1) von Fig. 10C kontinuierlich einen hohen Signalwert, während das Signal entsprechend der Kurvenform (5) von Fig. 10C einen niedrigen Signalwert aufweist. Der Transistor 127 ist demzufolge kontinuierlich abgeschaltet. Entsprechend der Kurvenformen (2) und (3) von Fig. 10C besitzt das Taktsignal Φ₁ gleichzeitig mit dem Anstieg des Grundtaktsignales Φ₁′ einen Signalanstieg. Während mit Hilfe des in der Kurvenform (4) von Fig. 10C dargestellten Taktsignales Φ₂ die Verriegelungskreise 98 und 99 zum Ansprechen gebracht werden, befinden sich die Signale R′ und entsprechend den Kurvenformen (6) und (7) von Fig. 10C auf niedrigen Signalwerten. Nachdem das Taktsignal Φ₂ jedoch entsprechend der Kurvenform (4) von Fig. 10C auf einen niedrigen Signalwert abfällt, werden alle Transistoren 109 bis 112 abgeschaltet, weil die Sig­ nale R₁ bis R₄ jeweils Signalwerte "0" aufweisen. Das Aus­ gangssignal R′ befindet sich demzufolge auf einem niedri­ gen Signalwert "0". Wenn auf der anderen Seite hingegen die Signale R₁ bis R₄ jeweils einen Signalwert "0" aufweisen und die Signale bis einen Signalwert "1" besitzen, werden alle Transistoren 122 bis 125 eingeschaltet, so daß mit Hilfe des einen hohen Signalwert aufweisenden Takt­ signales Φ₁ erreicht wird, daß das Signal einen Signal­ wert "1" besitzt. In diesem Prüfzustand wird demzufolge ein Binärwert "0" an der in Fig. 8 dargestellten äußeren Aus­ gangsklemme 95 abgegeben.

Fig. 10D zeigt die Funktionsweise während des Prüfzustandes in jenem Fall, in welchem die Signale R₁ bis R₄ sowohl Binär­ werte "0" wie auch Binärwerte "1" aufweisen. Das Signal TM besitzt dabei gemäß Kurvenform (1) von Fig. 10D konti­ nuierlich einen hohen Signalwert, während das Signal gemäß der Kurvenform (5) von Fig. 10D kontinuierlich einen niedrigen Signalwert aufweist. Der Transistor 127 befindet sich somit kontinuierlich im abgeschalteten Zustand. Ent­ sprechend den Kurvenformen (2) und (3) von Fig. 10D steigt das Taktsignal Φ₁, gleichzeitig mit dem Anstieg des Grund­ taktsignales Φ₁′an. Während die Verriegelungskreise 98 und 99 mit Hilfe des in der Kurvenform (4) von Fig. 10D dargestellten Taktsignales Φ₂ zum Ansprechen gebracht werden, befinden sich die Signale R′ und gemäß den Kurven­ formen (6) und (7) von Fig. 10D auf niedrigen Signalwerten. Nachdem das Taktsignal Φ₂ jedoch entsprechend der Kurvenform (4) von Fig. 10D auf einen niedrigen Signalwert abfällt, ge­ langen beliebige Transistoren 109 bis 112 in ihren ausge­ stalteten Zustand, weil ein beliebiges der Signale R₁ bis R₄ einen Binärwert "0" besitzt. Das Ausgangssignal R′ er­ hält demzufolge gemäß der Kurvenform (6) von Fig. 10D einen niedrigen Signalwert "0". Falls jedoch einer der Transistoren 122 bis 125 in seinen ausgeschalteten Zustand gelangt, was auf Grund der Tatsache bewirkt wird, daß eines der Sig­ nale bis einen Binärwert "0" aufweist, besitzt das Ausgangssignal R′ gemäß der Kurvenform (7) von Fig. 10D einen niedrigen Signalwert "0". Die in Fig. 8 dargestellte, zu Prüfzwecken verwendete externe Ausgangsklemme 95 gelangt somit in einen Hochimpedanzzustand, so daß in diesem Prüf­ zustand kein Ausgangssignal von derselben abgegeben wird.

Die in Fig. 8 dargestellte Ausgangsschaltung 94 kann innerhalb des Hauptverstärkers 47 angeordnet sein, so daß bei der in Fig. 8 dargestellten Ausführungsform wahlweise das externe Ausgangssignal im normalen Betriebszustand oder das zu Prüf­ zwecken verwendete externe Ausgangssignal des Prüfzustandes an der zu Prüfzwecken verwendeten äußeren Ausgangsklemme 95 abgegeben werden kann. Das Ausgangssignal dieser Ausgangs­ klemme 95 kann dabei von einer äußeren Ausgangsklemme 48 durch Umschalten des Prüfzustandschaltsignales TM abgeleitet werden.

Fig. 11 zeigt ein Schaltdiagramm eines Hauptverstärkers 47, welcher mit der erwähnten zu Prüfzwecken verwendeten ex­ ternen Ausgangsschaltung 94 versehen ist. Im folgenden soll die betreffende Schaltanordnung von Fig. 11 beschrieben wer­ den.

Eine Klemme 135 dient der Aufnahme eines internen Signales R, welches mit Hilfe eines normalen Unterdecodiersignales gewählt wird. Mit Hilfe einer Klemme 136 wird hingegen ein internes Signal empfangen, welches mit Hilfe eines Unter­ entcodiersignales erzeugt wird. Die Klemmen 137 und 138 dienen der Aufnahme des Ausgangssignales R′ des UND-Gatters 90, während die Klemme 139 und 140 der Aufnahme des Aus­ gangssignales des UND-Gatters 91 dienen. Eine Klemme 141 dient der Aufnahme des Signales , welches durch In­ vertierung des Signales TM erzeugt wird. Fernerhin ist eine Klemme 142 vorgesehen, welche der Aufnahme eines Signales Φ₄ dient, mit welcher der gesamte Hauptverstärker 47 akti­ viert werden kann. Eine Klemme 143 dient der Aufnahme eines Ausgleichssignales Φ₅, welches vor der Aktivierung des Hauptverstärkers 47 auftritt. Schließlich ist noch eine Klemme 144 vorgesehen, welche der Aufnahme eines Ausgleichs­ signales Φ₆ dient. Vorgesehene Transistoren 145 und 146 dienen als Erzeugerkreis für ein Signal Φ₇, mit welchem die Klemmenpunkte N₁ und N₂ niedrige Signalwerte erhalten, bevor innerhalb des Prüfzustandes der gesamte Hauptverstärker 47 mit Hilfe des Signales Φ₄ aktiviert wird. Das der Klemme 135 zugeführte Signal R wird der Steuerelektrode eines Transistors 148 zugeführt, welche über eine Tran­ sistor 147 das Aktivierungssignal Φ₄ erhält, wobei letzterer Transistor 147 durch das Signal gesteuert ist. Das der Klemme 136 zugeführte Signal wird der Steuerelektrode eines Transistors 150 zugeführt, welcher über einen Tran­ sistor 149 das Aktivierungssignal Φ₄ erhält, wobei letzterer Transistor 149 durch das Signal gesteuert ist. Die eine Hauptelektrode des Transistors 148 ist mit der Steuerelek­ trode eines einen Ausgangskreis bildenden Transistors 151 ver­ bunden, während die eine Hauptelektrode des Transistors 150 mit der Steuerelektrode eines ebenfalls den Ausgangskreis bildenden Transistors 152 verbunden ist. Das der Klemme 137 zugeführte Signal R′ wird der Steuerelektrode eines Transistors 153 zu­ geführt, während ein vorgegebenes Spannungssignal mit hohem Signalwert von einer Klemme 154 über den Transistor 153 der Steuerelektrode des Transistors 148 zugeführt ist. Das der Klemme 139 zugeführte Signal wird der Steuerelektrode eines Transistors 155 zugeführt, während ein Spannungssignal mit hohem Signalwert von einer Klemme 156 über den Tran­ sistor 155 der Steuerelektrode des Transistors 150 zuge­ führt ist. Solange das Signal TM während des Prüfzustandes einen hohen Signalwert aufweist, wird der Transistor 146 abgeschaltet, so daß ein Grundtaktsignal Φ₇′ als Eingangs­ taktsignal Φ₇ von der einen Hauptelektrode des Transistors 145 abgegeben und den Steuerelektroden von Transistoren 157 und 158 zugeführt wird. Das von der Klemme 140 empfangene Signal wird schließlich noch der Steuerelektrode eines Transistors 159 zugeführt, während das der Klemme 138 zu­ geführte Signal R′ der Steuerelektrode eines Transistors 160 zugeführt wird.

Ein Signal mit hohem Signalwert wird einer Klemme 161 zu­ geführt. Sobald die Steuerelektroden der Transistoren 151 und 152 Signale mit jeweils einem hohen bzw. einem niedrigen Signalwert erhalten, wird ein Signal mit hohem Signal­ wert "1" an der äußeren Ausgangsklemme 48 abgegeben, während ein Signal mit niedrigem Signalwert "0" an der äußeren Aus­ gangsklemme 48 abgegeben wird, falls die Steuerelektroden der Transistoren 151 und 152 Signale mit jeweils einem niedrigen und einem hohen Signalwert zugeführt werden. Die äußere Ausgangsklemme 48 gelangt jedoch in einen Hochimpe­ danzzustand, falls beiden Steuerelektroden der Transistoren 151 und 152 Signale mit niedrigem Signalwert zugeführt werden.

Fig. 12A bis 12D zeigen Kurvendiagramme zur Erläuterung der Funktionsweise der in Fig. 11 dargestellten Schaltan­ ordnung.

Im folgenden soll nunmehr auf die Fig. 12A bis 12D Bezug genommen werden, welche die Funktionsweise der Schaltan­ ordnung von Fig. 11 zeigen. Fig. 12A erläutert dabei die Funktionsweise im Normalbetrieb, bei welchem das Signal TM einen niedrigen Signalwert besitzt, während das Signal einen hohen Signalwert aufweist, wodurch die Transistoren 147 und 149 in den eingeschalteten Zustand gelangen. Die Signale R und werden dabei den Steuerelektroden der Tran­ sistoren 148 und 150 zugeführt. Sobald das Signal Φ₄ ent­ sprechend der Kurvenform (5) von Fig. 12A einen hohen Sig­ nalwert einnimmt, wird das der Steuerelektrode des Tran­ sistors 148 zugeführte Signal R der Steuerelektrode des Transistors 151 zugeleitet, während das der Steuerelektrode des Transistors 150 zugeleitete Signal der Steuerelek­ trode des Transistors 152 zugeführt wird, so daß auf diese Weise die äußere Ausgangsklemme 48 entsprechend der Kurvenform (10) von Fig. 12A ein Ausgangssignal entspre­ chend dem normalen Betriebszustand abgibt.

Fig. 12B zeigt Kurvendiagramme zur Erläuterung der Funktions­ weise im Prüfbetrieb und zwar insbesondere für den Fall, in welchem das Signal R′ den Signalwert "1" aufweist, d. h. die Signale R₁ bis R₄ jeweils Binärwerte "1" besitzen, während das Signal den Binärwert "0" besitzt, d. h. die Signale bis jeweils Binärwerte "0" aufweisen. Das Signal TM befindet sich in diesem Fall auf einem hohen Sig­ nalwert, während das Signal einen niedrigen Signalwert aufweist, so daß die Transistoren 147 und 149 abgeschaltet sind. Soweit das Signal Φ₄ entsprechend dem Kurvenverlauf (5) von Fig. 12B einen hohen Signalwert einnimmt, wird das der Steuerelektrode des Transistors 153 zugeführte Signal R′ der Steuerelektrode des Transistors 151 zugeleitet, während das der Steuerelektrode des Transistors 155 zugeleitete Signal an die Steuerelektrode des Transistors 152 ge­ langt, so daß an der äußeren Ausgangsklemme 48 gemäß der Kurvenform (10) von Fig. 12B ein logischer Wert "1" auf­ tritt, welcher den logischen Werten der Signale R₁ bis R₄ entspricht.

Fig. 12C zeigt Kurvenverläufe zur Erläuterung der Funktions­ weise im Prüfzustand insbesondere für den Fall in welchem das Signal R′ den Binärwert "0" besitzt, d. h. die Signale R₁ bis R₄ jeweils Binärwerte "0" aufweisen, während das Signal einen Binärwert "1" besitzt, d. h. die Signale bis Binärwerte "1" aufweisen. Das Signal TM befindet sich dabei auf einem hohen Signalwert, während das Signal einen niedrigen Signalwert aufweist, so daß die Tran­ sistoren 147 und 149 abgeschaltet sind. Sobald das Signal O₄ entsprechend dem Kurvenverlauf (5) von Fig. 12C einen hohen Signalwert einnimmt, wird das der Steuerelektrode des Tansistors 153 zugeleitete Signal R′ der Steuerelektrode des Transistors 151 zugeführt, während das an der Steuerelektrode des Transistors 155 anstehende Signal an die Steuerelektrode des Transistors 152 gelangt. Dadurch wird erreicht, daß an der äußeren Ausgangsklemme 48 ent­ sprechend der Kurvenform (10) von Fig. 12C ein logischer Wert "0" auftritt, welcher den logischen Zuständen der Sig­ nale R₁ bis R₄ entspricht.

Fig. 12D zeigt Kurvendiagramme zur Erläuterung der Funk­ tionsweise im Prüfzustand insbesondere für den Fall, in welchem das Signal R′ einen Binärwert "0" aufweist, d. h. die Signale R₁ bis R₄ sowohl Binärwerte "0" als auch Binär­ werte "1" besitzen, während das Signal einen Binärwert "0" aufweist, was bedeutet, daß die Signale bis so­ wohl Binärwerte "0" wie auch Binärwerte "1" besitzen. Das Signal TM besitzt in diesem Fall einen hohen Signalwert, während das Signal einen niedrigen Signalwert aufweist, so daß die Transistoren 147 und 149 abgeschaltet sind. Sobald das Signal Φ₄ entsprechend der Kurvenform (5) von Fig. 12D einen Spannungsanstieg aufweist, wird das an der Steuerelektrode des Transistors 153 anstehende Signal R′ der Steuerelektrode des Transistors 151 zugeleitet, während das an der Steuerelektrode des Transistors 155 vorhandene Signal an die Steuerelektrode des Transistors 152 gelangt, was zur Folge hat, daß die äußere Ausgangsklemme 48 ent­ sprechend der Kurvenform (10) von Fig. 12D in ihren Hoch­ impedanzzustand gelangt.

Wie beschrieben, kann der Speicherinhalt von 4-Bit-Spei­ cherzellen unter Einsatz von UND-Gattern in ein Ausgangs­ signal in Form eines 4-Bit-degenerierten Signales vereinigt werden, um auf diese Weise die Entscheidung treffen zu können, daß die von der externen Ausgangsklemme abgegebenen logischen Werte in allen der 4-Bit-Speicherzellen gespei­ chert sind. Falls die logischen Werte gleich jenen sind, welche zur Durchführung der Funktionsüberprüfung zuvor in die Speicherzellen eingeschrieben worden sind, können alle 4-Bit-Speicherzellen als korrekt funktionierend angesehen werden. Falls jedoch kein logischer Wert abgegeben wird, d. h. an der äußeren Ausgangsklemme ein Hochimpedanzzustand auftritt, kann auf diese Weise erkannt werden, daß die 4-Bit-Speicherzellen teilweise Binärwerte "0" und teilweise Binärwerte "1" speichern, und demzufolge wenigstens eine Speicherzelle fehlerhaft ist.

Falls es notwendig sein sollte, die innerhalb der 4-Bit- Speicherzellen vorhandene fehlerhafte Speicherzelle genauer festzulegen, kann aus dem Prüfzustand in einen normalen Betriebszustand umgeschaltet werden, um dann sequentiell die Gruppe von 4-Bit-Speicherzellen einschließlich der feh­ lerhaften Speicherzelle mit Hilfe der allgemeinen Auslese­ kreise abzutasten, so daß auf diese Weise eine Bit-Weise Entscheidung durchgeführt wird.

Obwohl bei den beschriebenen Ausführungsbeispielen ein Halbleiterspeicher beschrieben worden ist, bei welchem die Daten von einer Dateneinschreibklemme in die 4-Bit-Spei­ cherzellen eingeschrieben werden und in der Folge der Spei­ cherinhalt der 4-Bit-Speicherzellen an eine externe Aus­ gangsklemme ausgelesen werden, so ist die Anzahl von Bit nicht auf 4 beschränkt. Der Halbleiterspeicher kann hin­ gegen in beliebiger Weise ausgebildet sein, wobei es sich beispielsweise um einen dynamischen Halbleiterspeicher han­ deln kann.

Die bei der ersten Ausführungsform vorgesehenen Schreib­ kreise zum gleichzeitigen Einschreiben einer Mehrzahl von Bit und die bei der zweiten und dritten Ausführungsform vorgesehenen Lesekreise zum gleichzeitigen Auslesen einer Mehrzahl von Bit können fernerhin miteinander kombiniert werden, um auf diese Weise die Zeit für die Durchführung des Prüfvorganges weiter zu reduzieren.

Claims (14)

1. Halbleiterspeicher mit einer Mehrzahl von Speicherzellen (15 bis 18), in die gleichzeitige Funktionsprüfdaten einschreibbar und aus denen sie auslesbar sind,
mit einer Datenschreibklemme (1), welche mit den Speicherzellen (15 bis 18) verbunden ist,
mit Adressierelementen (23 bis 26) zum Erzeugen von Adressen­ signalen zur Adressierung der einzelnen Speicherzellen (15 bis 18) für das Einschreiben und Auslesen von Daten, und
mit einer Datenausleseklemme, von welcher der logische Wert der von den Adressierelementen ausgewählten Speicherzelle ab­ gebbar ist, gekennzeichnet durch

• a) den einzelnen Speicherzellen zugeordnete Speicherzellen­ schreibkreise (3 bis 10), mit welchen in Abhängigkeit von den Adressensignalen der Adressierelemente (23 bis 26) an der Datenschreibklemme (1) anliegende Daten in die Speicher­ zellen (15 bis 18) einschreibbar sind, und
• b) Treibersignalgeneratorkreise (49 bis 52), mit welchen Trei­ bersignale (C 1 bis C 4) zum gleichzeitigen Ansteuern aller Speicher­ zellen-Schreibkreise (3 bis 10) während des Einschreibens von Funktionsprüfdaten in die Speicherzellen (15 bis 18) er­ zeugbar sind

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Treibersignalgeneratorkreise (49 bis 52) ein Schaltelement (59) aufweisen, das in Abhängig­ keit von einem äußeren Steuersignal (TM) entweder Treibersignale an die Speicherzellen-Schreibkreise (3 bis 10) während des Einschreibens der Funktionsprüfdaten in den Speicherzellen (15 bis 18) oder Adressensignale an die Speicherzellen-Schreib­ kreise abgibt.

3. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Treibersignalgeneratorkreise (49 bis 52) eine Taktsignalquelle (57′) aufweisen zum Er­ zeugen von Taktsignalen (Φ _W ) synchron zu dem Einschreiben von Daten über die Datenschreibklemme, während gleichzeitig die Teibersignale (C 1 bis C 4) in Abhängigkeit der Taktsignale (Φ _W ) abge­ geben werden.

4. Halbleiterspeicher mit einer Mehrzahl von Speicherzellen (15 bis 18), in die gleichzeitig Funktionsprüfdaten einschreib­ bar und aus denen sie auslesbar sind,
mit einer Datenschreibklemme (1), welche mit den Speicherzellen (15 bis 18) verbunden ist,
mit Adressierelementen (23 bis 26) zum Erzeugen von Adressensi­ gnalen zur Adressierung der einzelnen Speicherzellen (15 bis 18) für das Einschreiben und Auslesen von Daten, und
mit einer Datenausleseklemme, von welcher der logische Wert der von den Adressierelementen ausgewählten Speicherzelle ab­ bebbar ist, gekennzeichnet durch

• a) den einzelnen Speicherzellen zugeordnet interne Ausgangs­ signalgeneratorkreise (31 bis 34), welche die logischen Werte innerhalb der Speicherzellen auslesen;
• b) Signalwählkreise (35 bis 42), welche von den logischen Wer­ ten der internen Ausgangssignalgeneratorkreise (31 bis 34) einen logischen Wert auswählen;
• c) Prüfdatenausgangskreise (79 bis 82; 90, 91; 94), welche mit den internen Ausgangssignalgeneratorkreisen (31 bis 34) ver­ bunden sind und die Funktionsprüfdaten abgeben.

5. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, daß die Prüfdatenausgangskreise parallele Auslesekreise (79 bis 82) aufweisen, welche die logischen Werte der internen Ausgangssignalgeneratorkreise (31 bis 34) in paralleler Form direkt abgeben.

6. Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet,
daß die internen Ausgangssignalgenera­ torkreise (31 bis 34) sowohl die aus den Speicherzellen (15 bis 18) ausgelesenen logischen Werte als auch deren Komplementär­ werte abgeben, und
daß die parallelen Auslesekreise (79 bis 82)

• a) eine Ausgangsklemme (87),
• b) eine erste Signalquelle (89) zum Zuführen von Signalen mit hohem Spannungswert zu den parallelen Auslesekreisen (79 bis 82),
• c) eine zweite Signalquelle zum Zuführen von Signalen mit niedrigem Spannungswert zu den parallelen Auslesekreisen (79 bis 82),
• d) ein erstes Schaltelement (85), dessen Steuerelektrode mit dem internen Ausgangssignalgeneratorkreis (31 bis 34) ver­ bunden ist zum Empfang des in der betreffenden Speicher­ zelle gespeicherten logischen Wertes,
  wobei eine erste Hauptelektrode mit der ersten Signalquelle (89) verbunden ist, während eine zweite Hauptelektrode mit der Ausgangsklemme (87) verbunden ist,
• e) ein zweites Schaltelement (86), dessen Steuerelektrode mit dem internen Ausgangssignalgeneratorkreis (31 bis 34) ver­ bunden ist zum Empfangen des Komplementärwertes des logischen Wertes,
  wobei eine erste Hauptelektrode mit der zweiten Signalquelle und eine zweite Hauptelektrode mit der Ausgangsklemme (87) verbunden ist, und
• f) einen Prüfzustandschaltkreis (83, 84) mit
  • aa) einem dritten Schaltelement (83), welches beim Auslesen der gespeicherten Prüfdaten von außen her ein Steuersignal (TM) erhält, um auf diese Weise zwischen dem in­ ternen Ausgangssignalgeneratorkreis (31 bis 34) und der Steuerelektrode des ersten Schaltelements (85) eine Ver­ bindung herzustellen, und
  • bb) einem vierten Schaltelement (84), welches bei dem Aus­ lesen der eingespeicherten Prüfdaten ein Steuersignal (TM) von außen her empfängt, um auf diese Weise eine Ver­ bindung zwischen dem internen Ausgangssignalgenerator­ kreis (31 bis 34) und der Steuerelektrode des zweiten Schaltelementes (84) herzustellen,

aufweisen.

7. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, daß die Prüfdatenausgangskreise Logik­ kreise (90, 91; 94) aufweisen, welche einen logischen Wert als Ausgangssignal liefern, falls alle logischen Werte der internen Ausgangssignalgeneratorkreise denselben Signalwert besitzen.

8. Halbleiterspeicher nach Anspruch 7, dadurch gekennzeichnet, daß die internen Ausgangssignalgenera­ torkreise (31 bis 34) logische Ausgangssignale in komplementärer Form zu den aus den Speicherzellen bis (15 bis 18) ausgelesenen logischen Werten bilden und daß der Logikkreis (90, 91; 94)

• a) eine Ausgangsklemme (95),
• b) eine dritte Signalquelle (96) zum Zuführen von Signalen mit hohem Signalwert zu dem Logikkreis (90, 91; 94),
• c) eine vierte Signalquelle zum Zuführen von Signalen mit nied­ rigem Signalwert zu dem Logikkreis (90, 91; 94),
• d) eine erste UND-Schaltung (90), welche ein Ausgangssignal (R′) entsprechend dem logischen Produkt der logischen Werte innerhalb der Speicherzellen (15 bis 18) abgibt und die lo­ gischen Werte durch die internen Ausgangssignalgenerator­ kreise (31 bis 34) aufnimmt,
• e) eine zweite UND-Schaltung (91), welche ein Ausgangssignal () entsprechend dem logischen Produkt der logischen Werte bildet, die mit Hilfe des internen Ausgangssignalgenerator­ kreises (31 bis 34) in komplementärer Weise gebildet sind,
• f) ein fünftes Schaltelement (92), dessen Steuerelektrode mit dem Ausgang der ersten UND-Schaltung (90) verbunden ist, dessen erste Hauptelektrode mit der dritten Signalquelle (96) und dessen zweite Hauptelektrode mit der Ausgangsklemme (95) verbunden sind, und
• g) ein sechstes Schaltelement (93), dessen Steuerelektrode (93) mit dem Ausgang der zweiten UND-Schaltung (91) verbunden ist, dessen erste Hauptelektrode mit der vierten Signalquelle und dessen zweite Hauptelektrode mit der Ausgangsklemme (95) verbunden sind,

aufweist.

9. Halbleiterspeicher nach Anspruch 7, dadurch gekennzeichnet, daß das Ausgangssignal des Logikkreises (90, 91; 94) über die Datenausleseklemme (48) abgebbar ist.

10. Halbleiterspeicher mit einer Mehrzahl von Speicherzellen (15 bis 18), in die gleichzeitig Funktionsprüfdaten einschreibbar und aus denen sie auslesbar sind,
mit einer Datenschreibklemme (1), welche mit den Speicherzellen (15 bis 18) verbunden ist,
mit Adressierelemente (23 bis 26) zum Erzeugen von Adressen­ signalen zur Adressierung der einzelnen Speicherzellen (15 bis 18) für das Einschreiben und Auslesen von Daten, und
mit einer Datenausleseklemme, von welcher der logische Wert der von den Adressierelementen ausgewählten Speicherzellen abgeb­ bar ist, gekennzeichnet durch

• a) den einzelnen Speicherzellen zugeordnete Speicherzellen­ schreibkreise (3 bis 10), mit welchen in Abhängigkeit von den Adressensignalen der Adressierelemente (23 bis 26) an der Datenschreibklemme (1) anliegende Daten in die Speicher­ zellen (15 bis 18) einschreibbar sind;
• b) Treibersignalgeneratorkreise (49 bis 52), mit welchen Trei­ bersignalen zum gleichzeitigen Ansteuern aller Speicherzellen- Schreibkreise (3 bis 10) während des Einschreibens von Funk­ tionsprüfdaten in die Speicherzellen (15 bis 18) erzeugbar sind;
• c) den einzelnen Speicherzellen zugeordnete interne Ausgangs­ signalgeneratorkreise (31 bis 34), welche die logischen Werte innerhalb der Speicherzellen auslesen;
• d) Signalwählkreise (35 bis 42), welche von den logischen Werten der internen Ausgangssignalgeneratorkreise (31 bis 34) einen logischen Wert auswählen; und
• e) Prüfdatenausgangskreise (79 bis 82; 90, 91; 94), welche mit den internen Ausgangssignalgeneratorkreisen (31 bis 34) ver­ bunden sind und die Funktionsprüfdaten abgeben.

11. Halbleiterspeicher nach Anspruch 10, dadurch gekennzeichnet, daß die Treibersignalgeneratorkreise (49 bis 52) mit einem siebten Schaltelement (58) versehen sind, welches in Abhängigkeit eines von außen her zugeführten Steuer­ signales (TM) schaltbar ist und dabei die Treibersignale (C 1) an die Speicherzellenschreibkreise (3 bis 10) während des Prüf­ vorganges abgibt, während im Fall eines Nichteinschreibens von Prüfdaten Speicherzellen-Adressensignale an die einzelnen Spei­ cherzellenschreibkreise (3 bis 10) abgegeben werden.

12. Halbleiterspeicher nach Anspruch 10, dadurch gekennzeichnet, daß die Treibersignalgeneratorkreise (49 bis 52) mit einer Taktsignalquelle (57′) versehen sind zum Zuführen von Taktsignalen (Φ _W ) beim Einschreiben von Daten über die Dateneinschreibklemme (1), während in Abhängigkeit dieser Taktsignale (Φ _W ) zusätzlich die Treibersignale (C 1) abgegeben werden.