JP2004103054A - アドレス選択回路および半導体記憶装置 - Google Patents
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Abstract
【課題】アドレス選択信号を高速に生成し、ファーストアクセスを含めて高速なアクセスを可能にする。
【解決手段】アドレスラッチ回路２２は、アドレス信号ＡＤＤ（ＡＤＤ＿ＢＵＦ）をスルーして出力する第１の経路と、上記アドレス信号をラッチして出力する第２の経路とを有し、カラムアドレスカウンタ２４は、アドレスラッチ回路２２を介して入力された上記アドレス信号を最初のカラムアドレス信号ＡＹとしてスルーして出力する第１の経路と、内部発生カラムアドレス信号を生成し、２つ目以降のカラムアドレス信号ＡＹとして出力する第２の経路とを有する。
【選択図】 図１
【解決手段】アドレスラッチ回路２２は、アドレス信号ＡＤＤ（ＡＤＤ＿ＢＵＦ）をスルーして出力する第１の経路と、上記アドレス信号をラッチして出力する第２の経路とを有し、カラムアドレスカウンタ２４は、アドレスラッチ回路２２を介して入力された上記アドレス信号を最初のカラムアドレス信号ＡＹとしてスルーして出力する第１の経路と、内部発生カラムアドレス信号を生成し、２つ目以降のカラムアドレス信号ＡＹとして出力する第２の経路とを有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、同期型ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）をはじめとする同期型の半導体記憶装置に関し、特に高速なアドレス選択信号の生成が可能なアドレス選択回路およびファーストアクセスを含めて高速なアクセスが可能な半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図１０は従来の同期型ＤＲＡＭの構成図である。なお、図１０においては、主に外部入力アドレス入力信号からカラムアドレス選択信号を生成する回路の構成を記載してあり、ローアドレス選択信号を生成する回路およびデータの入出力をする回路については記載を省略している。
【０００３】
図１０において、従来の同期型ＤＲＡＭは、６つの入力ＴＴＬバッファ１０と、５つのラッチ回路１１と、モードレジスタ１２と、クロックドライバ１３と、タイミング制御用遅延回路１４，１５と、コマンドデコーダ１６と、カラムアドレスカウンタ制御クロック発生回路１７と、カラムアドレスカウンタ１８と、キャリー発生回路１９と、バースト長カウンタ１１０と、カラムアドレスプリデコーダ１１１と、カラムアドレスデコーダ１１２と、メモリセルアレイ１１３とを備えている。
【０００４】
以下の説明において、クロック信号ＣＬＫが入力される入力ＴＴＬバッファ１０を１０［ＣＬＫ］、ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ）コマンド信号／ＣＳが入力される入力ＴＴＬバッファ１０を１０［／ＣＳ］、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）コマンド信号／ＲＡＳが入力される入力ＴＴＬバッファ１０を１０［／ＲＡＳ］、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）コマンド信号／ＣＡＳが入力される入力ＴＴＬバッファ１０を１０［／ＣＡＳ］、ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）コマンド信号／ＷＥが入力される入力ＴＴＬバッファ１０を１０［／ＷＥ］、アドレス信号ＡＤＤが入力される入力ＴＴＬバッファ１０を１０［ＡＤＤ］とそれぞれ表記する。また、入力ＴＴＬバッファ１０からコマンド信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂが入力されるラッチ回路１１をそれぞれ１１［ＣＳｂ］，１１［ＲＡＳｂ］，１１［ＣＡＳｂ］，１１［ＷＥｂ］と表記し、入力ＴＴＬバッファ１０［ＡＤＤ］からアドレス信号ＡＤＤ＿ＢＵＦが入力されるラッチ回路１１をラッチ回路１１［ＡＤＤ＿ＢＵＦ］と表記する。
【０００５】
図１１はラッチ回路１１の回路図である。図１１のラッチ回路１１が例えばラッチ回路１１［ＣＡＳｂ］であれば、図１１の入力信号ＤＩＮは入力ＴＴＬバッファ１０［／ＣＡＳ］の出力信号ＣＡＳｂであり、図１１の出力信号ＤＯＵＴはラッチ回路１１［ＣＡＳｂ］の出力信号ＣＡＳＩＮｂであり、図１１の出力信号ＤＯＵＴｂはラッチ回路１１［ＣＡＳｂ］の出力信号ＣＡＳＩＮである。
【０００６】
図１１において、ラッチ回路１１は、インバータ１１３，１１４，１１８，１１９，１２２，１２３，１２４，１２５と、Ｎチャネルトランジスタ１１６，１２０と、Ｐチャネルトランジスタ１１７，１２１とを備えている。トランジスタ１１６および１１７はトランスファーゲートＴＧ１２を構成しており、トランジスタ１２０および１２１はトランスファーゲートＴＧ１３を構成している。また、インバータ１１８，１１９はマスターラッチ回路を構成しており、インバータ１１２，１２３はスレーブラッチ回路を構成している。
【０００７】
図１２はカラムアドレスカウンタ１８の構成図である。図１２において、カラムアドレスカウンタ１８は、インバータ１２６，１２７，１３０，１３１，１３４，１３５，１３９，１４０，１４３，１４４，１４５，１４６と、Ｎチャネルトランジスタ１２８，１３２，１３８，１４２と、Ｐチャネルトランジスタ１２９，１３３，１３７，１４１と、ＥＸ−ＯＲゲート１３６とを備えている。
【０００８】
インバータ１３０および１３１は外部入力アドレス用マスターラッチ回路ＭＦＦ１を構成しており、インバータ１３９および１４０は内部発生アドレス用マスターラッチ回路ＭＭＦを構成しており、インバータ１４３および１４４はスレーブラッチ回路ＳＦＦを構成している。
【０００９】
トランジスタ１２８および１２９はトランスファーゲートＴＧ１４を構成しており、トランジスタ１３２および１３３はトランスファーゲートＴＧ１５を構成しており、トランジスタ１３７および１３８はトランスファーゲートＴＧ１６を構成しており、トランジスタ１４１および１４２はトランスファーゲートＴＧ１７を構成している。
【００１０】
［従来の同期型ＤＲＡＭの動作］
図１３は図１０の従来の同期型ＤＲＡＭのカラムアドレス選択信号生成までの動作を説明する主要信号のタイミング図である。この図１３は、バースト長が４でバーストタイプがシーケンシャルのときの例である。図１０〜図１３をもとに、従来の同期型ＤＲＡＭのカラムアドレス選択信号生成までの動作について以下に説明する。
【００１１】
外部入力クロック信号ＣＬＫは、入力ＴＴＬバッファ１０［ＣＬＫ］を通過し、クロック信号ＣＬＫ＿ＢＵＦとしてクロックドライバ１３に入力され、クロックドライバ１３によってドライブされて、ほぼ同じタイミングで互いに逆論理の２つのクロック信号ＣＬＫ＿ＢＵＦＤ（信号ＣＬＫと同論理の信号）およびＣＬＫ＿ＦＦｂ（信号ＣＬＫの論理反転信号）となる（図１３参照）。クロック信号ＣＬＫ＿ＢＵＦＤは、タイミング調整回路１４に入力され、クロック信号ＣＬＫ＿ＦＦｂは、ラッチ回路１１に入力される。
【００１２】
タイミング制御用遅延回路１４に入力されたクロック信号ＣＬＫ＿ＢＵＦＤは、遅延されてクロック信号ＣＬＫ＿ＢＵＦＤ１となる（図１３参照）。この制御クロック信号ＣＬＫ＿ＢＵＦＤ１は、カラムアドレスカウンタ１７およびバースト長カウンタ１１０に入力される。
【００１３】
また、外部入力コマンド信号／ＣＡＳは、入力ＴＴＬバッファ１０［／ＣＡＳ］を通過し、コマンド信号ＣＡＳｂとして、ラッチ回路１１［ＣＡＳｂ］に入力される。
【００１４】
上記の外部入力コマンド信号／ＣＡＳは、外部入力クロック信号ＣＬＫの立上りエッジに対し、セットアップ時間ｔＳＩ以上およびホールド時間ｔＨＩ以上の間隔を保持しながら変化する（図１３参照）。つまり、このコマンド信号／ＣＡＳは、クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ（図１３参照）早いタイミングでＬレベルに変化し、クロック信号ＣＬＫの立上りエッジよりもホールド時間ｔＨＩ（図１３参照）遅いタイミングでＨレベルに戻る。なお、他のコマンド信号／ＣＳ，／ＲＡＳ，／ＷＥが入力されたときも同様である。
【００１５】
ラッチ回路１１［ＣＡＳｂ］（図１１参照）では、Ｈレベルのクロック信号ＣＬＫ＿ＦＦｂによってトランスファーゲートＴＧ１２がＯＮ、トランスファーゲートＴＧ１３がＯＦＦしており、入力されたコマンド信号ＣＡＳｂ（図１１の信号ＤＩＮ）は、インバータ１１８，１１９で構成されたマスターラッチ回路にラッチされ、そのあと外部入力クロック信号ＣＬＫがＨレベルになり、これによってクロック信号ＣＬＫ＿ＦＦｂがＬレベルになると、このクロック信号ＣＬＫ＿ＦＦｂの立下りエッジに同期して、トランスファーゲートＴＧ１２がＯＦＦ、トランスファーゲートＴＧ１３がＯＮしてインバータ１２２，１２３で構成されたスレーブラッチ回路にラッチされて、出力コマンド信号ＣＡＳＩＮ（図１１の信号ＤＯＵＴｂ）およびその論理反転信号ＣＡＳＩＮｂ（図１１の信号ＤＯＵＴ）となり、コマンドデコーダ１６に入力される。
【００１６】
また、ラッチ回路１１［ＣＡＳｂ］では、コマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂは、クロック信号ＣＬＫ＿ＦＦｂの次の立下りエッジまでの期間、保持されて継続して出力される。
【００１７】
上記のコマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂは、外部入力コマンド信号／ＣＡＳが入力されたあとの外部入力クロック信号ＣＬＫの立上りエッジから、外部入力クロック信号ＣＬＫの次の立上りエッジまでに相当する期間、ラッチ回路１１［ＣＡＳｂ］から継続して出力される信号なので、外部入力クロック信号ＣＬＫの立上りエッジに同期してＨレベルとなり、その次の外部入力クロック信号ＣＬＫの立上りエッジに同期してＬレベルとなる（図１３参照）。なお、他のコマンド信号ＣＳｂ，ＲＡＳｂ，ＷＥｂが入力されたときの他のラッチ回路１１［ＣＳｂ］，１１［ＲＡＳｂ］，１１［ＷＥｂ］の動作も同様である。
【００１８】
ラッチ回路１１［ＣＳｂ］の出力信号ＣＳＩＮ，ＣＳＩＮｂ、ラッチ回路１１［ＲＡＳｂ］の出力信号ＲＡＳＩＮ，ＲＡＳＩＮｂ、ラッチ回路１１［ＣＡＳｂ］の出力信号ＣＡＳＩＮ，ＣＡＳＩＮｂ、およびラッチ回路１１［ＷＥｂ］の出力信号ＷＥＩＮ，ＷＥＩＮｂは、コマンドデコーダ１６によってデコードされ、それに応じた制御信号ＲＡＳ＿ＣＬ，ＷＥ＿ＣＬ，ＰＲＥ＿ＣＬ，ＭＯＤ＿ＣＬ，ＣＡＳ＿ＣＬがコマンドデコーダ１６から出力されて、コマンド信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥによって入力されたコマンドに応じた動作モードに入る。
【００１９】
モードレジスタコマンドが入力されれば制御信号ＭＯＤ＿ＣＬが、ローアクティブコマンドが入力されれば制御信号ＲＡＳ＿ＣＬが、リードコマンドが入力されれば制御信号ＣＡＳ＿ＣＬが、ライトコマンドが入力されれば制御信号ＣＡＳ＿ＣＬおよびＷＥ＿ＣＬが、プリチャージコマンドが入力されれば制御信号ＰＲＥ＿ＣＬが、それぞれＨレベルとなる。
【００２０】
図１３では、リード／ライトコマンド動作モードに入り、制御信号ＣＡＳ＿ＣＬがＨレベルになる。
【００２１】
上記の制御信号ＣＡＳ＿ＣＬは、ラッチ回路１１［ＣＡＳｂ］から出力されたコマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂに同期して変化する信号なので、外部入力クロック信号ＣＬＫの立上りエッジに同期してＨレベルとなり、その次の外部入力クロック信号ＣＬＫの立上りエッジに同期してＬレベルとなる（図１３参照）。
【００２２】
一方、外部入力アドレス信号ＡＤＤは、上記の外部入力コマンド信号／ＣＡＳと同様に、入力ＴＴＬバッファ１０［ＡＤＤ］を通過し、アドレス信号ＡＤＤ＿ＢＵＦとして、ラッチ回路１１［ＡＤＤ＿ＢＵＦ］に入力される。
【００２３】
この外部入力アドレス信号ＡＤＤも、上記の外部入力コマンド信号／ＣＡＳと同様に、外部入力クロック信号ＣＬＫの立上りエッジに対し、セットアップ時間ｔＳＩ以上およびホールド時間ｔＨＩ以上の間隔を保持しながら変化する（図１３参照）。つまり、このアドレス信号ＡＤＤも、クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ以上早いタイミングで所定のレベルに変化し、クロック信号ＣＬＫの立上りエッジよりもホールド時間ｔＨＩ以上遅いタイミングでもとのレベルに戻る。
【００２４】
ラッチ回路１１［ＡＤＤ＿ＢＵＦ］（図１１参照）では、Ｈレベルのクロック信号ＣＬＫ＿ＦＦｂによって、トランスファーゲートＴＧ１２がＯＮ、トランスファーゲートＴＧ１３がＯＦＦしており、入力されたアドレス信号ＡＤＤ＿ＢＵＦ（図１１の信号ＤＩＮ）は、上記のコマンド信号ＣＡＳｂと同様に、インバータ１１８，１１９で構成されたマスターラッチ回路にラッチされ、そのあと外部入力クロック信号ＣＬＫがＨレベルになり、これによってクロック信号ＣＬＫ＿ＦＦｂがＬレベルになると、このクロック信号ＣＬＫ＿ＦＦｂの立下りエッジに同期して、アドレス信号ＡＤＤ＿ＢＵＦは、インバータ１２２，１２３で構成されたスレーブラッチ回路でラッチされて、出力アドレス信号ＡＩＮ（図１１の信号ＤＯＵＴ）となり、カラムアドレスカウンタ１８およびモードレジスタ１２に入力される。
【００２５】
また、ラッチ回路１１［ＡＤＤ＿ＢＵＦ］では、アドレス信号ＡＤＤ＿ＢＵＦは、クロック信号ＣＬＫ＿ＦＦｂの次の立下りエッジまでの期間、保持されて継続して出力される。
【００２６】
上記のアドレス信号ＡＩＮは、外部入力アドレス信号ＡＤＤが入力されたあとの外部入力クロック信号ＣＬＫの立上りエッジから、外部入力クロック信号ＣＬＫの次の立上りエッジまでに相当する期間、ラッチ回路１１［ＡＤＤ＿ＢＵＦ］から継続して出力される信号なので、外部入力クロック信号ＣＬＫの立上りエッジに同期して所定レベルとなり、その次の外部入力クロック信号ＣＬＫの立上りエッジに同期してもとのレベルに戻る（図１３のＡＩＮ（ｉ）参照）。
【００２７】
モードレジスタ１２では、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅおよびバースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈが生成され、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅはキャリー発生回路１９に入力され、バースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈは、キャリー発生回路１９およびバースト長カウンタ１１０に入力される。
【００２８】
バースト長カウンタ１１０では、バースト制御信号ＢＵＲＳＴが生成され、このバースト制御信号ＢＵＲＳＴは、カラムアドレス制御クロック発生回路１７に入力される。
【００２９】
上記のバースト制御信号ＢＵＲＳＴは、制御信号ＣＡＳ＿ＣＬの立上りエッジに同期してＨレベルになり、バースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈによって設定されたバースト長に応じた数だけクロック信号ＣＬＫ＿ＢＵＦＤ１がカウントされたあと（ここではバースト長は４なのでクロック信号ＣＬＫ＿ＢＵＦＤ１の４つのクロックがカウントされる）、Ｌレベルに戻る（図１３参照）。
【００３０】
カラムアドレス制御クロック発生回路１７では、バースト制御信号ＢＵＲＳＴとクロック信号ＣＬＫ＿ＢＵＦＤ１の論理積演算がなされ、この論理積信号と制御信号ＣＡＳ＿ＣＬに従って、バースト動作の最初のカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ）の生成のための制御クロック信号ＥＸＴ−ＹＣＬＫ、および内部発生カラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１），Ｙ−ＳＥＬ（ｉ＋２），…の生成のための制御クロック信号ＩＮＴ−ＹＣＬＫ（両信号でバースト長分の信号であって、ここでは両信号で４クロック分のクロック信号）が生成される（図１３参照）。これらの制御クロック信号ＥＸＴ−ＹＣＬＫ，ＩＮＴ−ＹＣＬＫは、タイミング制御用遅延回路１５、カラムアドレスカウンタ１８、およびキャリー発生回路１９に入力される。
【００３１】
タイミング制御用遅延回路１５に入力された制御クロック信号ＥＸＴ−ＹＣＬＫ，ＩＮＴ−ＹＣＬＫは、遅延されて制御クロック信号ＹＣＬＫＤとなる（図１３参照）。この制御クロック信号ＹＣＬＫＤは、カラムアドレスデコーダ１１２に入力される。
【００３２】
カラムアドレスカウンタ１８（図１２参照）では、ラッチ回路１１［ＡＤＤ＿ＢＵＦ］からアドレス信号ＡＩＮが入力さるときに、ともにＬレベルの制御クロック信号ＥＸＴ−ＹＣＬＫ，ＩＮＴ−ＹＣＬＫによって、トランスファーゲートＴＧ１４，ＴＧ１６がＯＮ、トランスファーゲートＴＧ１５，ＴＧ１７がＯＦＦしており、入力されたアドレス信号ＡＩＮは、外部入力アドレス用マスターラッチ回路ＭＦＦ１にラッチされ、そのあと外部入力クロック信号ＣＬＫがＨレベルになり、これによって制御クロック信号ＥＸＴ−ＹＣＬＫがＨレベルになると、スレーブラッチ回路ＳＦＦにラッチされ、出力カラムアドレス信号ＡＹの最初のカラムアドレス信号ＡＹ（ｉ）となり、カラムアドレスプリデコーダ１１１およびキャリー発生回路１９に入力される。また、最初のカラムアドレス信号ＡＹ（ｉ）はカラムアドレスカウンタ１８のＥＸ−ＯＲゲート１３６にも入力され、内部発生カラムアドレス信号ＡＹ（ｉ＋１）の生成に用いられる。
【００３３】
上記最初のカラムアドレス信号ＡＹ（ｉ）は、クロック信号ＣＬＫ＿ＦＦｂに同期してラッチ回路１１［ＡＤＤ＿ＢＵＦ］からカラムアドレスカウンタ１８に入力されるアドレス信号ＡＩＮ（ｉ）が、制御クロック信号ＥＸＴ−ＹＣＬＫに同期してカラムアドレスカウンタ１８から出力される信号である（図１３参照）。
【００３４】
このように従来の同期型ＤＲＡＭでは、クロック信号ＣＬＫ＿ＦＦｂに同期してラッチ回路１１［ＡＤＤ＿ＢＵＦ］から出力されるアドレス信号ＡＩＮ（ｉ）を、カラムアドレスカウンタ１８でラッチし、制御クロック信号ＥＸＴ−ＹＣＬＫの立下りエッジに同期してカラムアドレスカウンタ１８から出力する構成なので、クロック信号ＣＬＫ＿ＢＵＦＤをタイミング制御用遅延回路１４によって十分遅延させたクロック信号ＣＬＫ＿ＢＵＦＤ１を用いてカラムアドレス制御クロック発生回路１７において制御クロック信号ＥＸＴ−ＹＣＬＫを生成することにより、カラムアドレスカウンタ１８においての十分なセットアップ時間ｔ１１（図１３参照）を確保する必要がある。
【００３５】
キャリー発生回路１９では、カラムアドレス制御ＣＬＫ回路１７から入力された制御クロック信号ＥＸＴ−ＹＣＬＫの立上りエッジに同期して、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅ、バースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈ、および最初のカラムアドレス信号ＡＹ（ｉ）に従って、カラムアドレス信号ＡＹ（ｉ）についてのキャリー信号ＣＡＲＲＹが生成される。このキャリー信号ＣＡＲＲＹは、カラムアドレスカウンタ１８に入力され、内部発生カラムアドレス信号ＡＹ（ｉ＋１）の生成に用いられる。
【００３６】
上記カラムアドレス信号ＡＹの最初のカラムアドレス信号ＡＹ（ｉ）は、カラムアドレスプリデコーダ１１１によってプリデコードされ、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ）がカラムアドレスデコーダ１１２に入力される。
【００３７】
カラムアドレスデコーダ１１２では、タイミング制御用遅延回路１５から入力された制御クロック信号ＹＣＬＫＤの立上りエッジに同期して、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ）のデコードがなされ、最初のカラムアドレスについてのカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ）（図１３参照）が生成される。そして、このカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ）に従って、メモリセルアレイ１１３のカラムが選択される。
【００３８】
次に、カラムアドレスカウンタ１８（図１２参照）では、制御クロック信号ＥＸＴ−ＹＣＬＫがＨレベルであって、最初のカラムアドレス信号Ｙ（ｉ）を出力しているときに、最初のカラムアドレス信号Ｙ（ｉ）とこの信号Ｙ（ｉ）についてのキャリー信号ＣＡＲＲＹとの排他的論理和信号（ＥＸ−ＯＲゲート１３６の出力信号）である内部発生カラムアドレス信号ＡＹ（ｉ＋１）が、内部発生アドレス用マスターラッチ回路ＭＦＦでラッチされる。
【００３９】
そのあと、制御クロック信号ＥＸＴ−ＹＣＬＫがＬレベルになると、トランスファーゲートＴＧ１５がＯＦＦし、さらに制御クロック信号ＩＮＴ−ＹＣＬＫがＨレベルになると、この制御クロック信号ＩＮＴ−ＹＣＬＫの立上りエッジに同期して、トランスファーゲートＴＧ１６がＯＦＦ、トランスファーゲートＴＧ１７がＯＮし、内部発生カラムアドレス信号ＡＹ（ｉ＋１）がスレーブラッチ回路ＳＦＦにラッチされ、出力カラムアドレス信号ＡＹは最初のカラムアドレス信号Ｙ（ｉ）から内部発生カラムアドレス信号ＡＹ（ｉ＋１）になり、この内部発生カラムアドレス信号ＡＹ（ｉ＋１）がカラムアドレスプリデコーダ１１１およびキャリー発生回路１９に入力される。また、内部発生カラムアドレス信号ＡＹ（ｉ＋１）はカラムアドレスカウンタ１８のＥＸ−ＯＲゲート１３６にも入力され、次の内部発生カラムアドレス信号ＡＹ（ｉ＋２）の生成に用いられる。なお、トランスファーゲートＴＧＴ１５がＯＦＦしても、トランスファーゲートＴＧ１６がＯＮするまでの間は、最初のカラムアドレス信号Ｙ（ｉ）は、スレーブラッチ回路ＳＦＦに保持されている。
【００４０】
上記カラムアドレス信号ＡＹの内部発生カラムアドレス信号ＡＹ（ｉ＋１）は、カラムアドレスプリデコーダ１１１によってプリデコードされ、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ＋１）がカラムアドレスデコーダ１１２に入力される。
【００４１】
カラムアドレスデコーダ１１２では、タイミング制御用遅延回路１５から入力された制御クロック信号ＹＣＬＫＤの立上りエッジに同期して、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ＋１）のデコードがなされ、内部発生カラムアドレス信号ＹＡ（ｉ＋１）についての内部発生カラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１）（図１３参照）が生成される。そして、この内部発生カラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１）に従って、メモリセルアレイ１１３のカラムが選択される。
【００４２】
以下、内部発生カラムアドレス信号ＡＹ（ｉ＋１）および内部発生カラムアドレス信号ＡＹ（ｉ＋１）と同様に、内部発生カラムアドレス信号ＡＹ（ｉ＋２），ＡＹ（ｉ＋３）がカラムアドレスカウンタ１８で順次生成されて出力され、これらの内部発生カラムアドレス信号ＡＹ（ｉ＋２），ＡＹ（ｉ＋３）についてのカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋２），Ｙ−ＳＥＬ（ｉ＋３）がカラムアドレスデコーダ１１２で生成される。
【００４３】
このように従来の同期型ＤＲＡＭでは、制御クロック信号ＥＸＴ−ＹＣＬＫ，ＩＮＴ−ＹＣＬＫの立上りエッジに同期してカラムアドレスカウンタ１８から出力されるカラムアドレス信号ＡＹをカラムアドレスデコーダ１１２でデコードしする構成であり、かつクロック信号に同期してカラムアドレス選択信号Ｙ−ＳＥＬを生成しなければならない構成なので、制御クロック信号ＥＸＴ−ＹＣＬＫ，ＩＮＴ−ＹＣＬＫをタイミング制御用遅延回路１５によってさらに遅延させた制御クロック信号ＹＣＬＫＤを用いてカラムアドレスデコーダ１１２においてカラムアドレス選択信号Ｙ−ＳＥＬを生成することにより、カラムアドレスの多重選択が起きないように十分なセットアップ時間ｔ１２（図１３参照）を確保する必要がある。
【００４４】
以上のように従来の同期型ＤＲＡＭでは、外部入力クロック信号ＣＬＫをドライブして生成したクロック信号ＣＬＫ＿ＦＦｂに同期して外部入力アドレス信号ＡＤＤをラッチ回路１１［ＡＤＤ＿ＢＵＦ］でラッチしてアドレス信号ＡＩＮを出力し、上記のクロック信号ＣＬＫを遅延して生成した制御クロック信号ＥＸＴ−ＹＣＬＫ，ＩＮＴ−ＹＣＬＫに同期して、上記のアドレス信号ＡＩＮをカラムアドレスカウンタ１８でラッチしてカラムアドレス信号ＡＹを出力し、上記のクロック信号ＥＸＴ−ＹＣＬＫ，ＩＮＴ−ＹＣＬＫをさらに遅延して生成した制御クロック信号ＹＣＬＫＤに同期して、上記のカラムアドレス信号ＡＹをカラムアドレスデコーダ１１２でデコードしてカラムアドレス選択信号Ｙ−ＳＥＬを生成することにより、セットアップ時間ｔ１１およびマージンｔ１２を確保する必要があるので、上記のアドレス信号ＡＤＤは、上記のセットアップ時間ｔ１１およびｔ１２の確保によって遅延されてカラムアドレスデコーダ１１２まで伝播される。
【００４５】
【発明が解決しようとする課題】
同期型ＤＲＡＭの高速動作としては、パイプライン動作やプリフェッチ動作などのバースト動作があるが、いずれもバーストアクセスの２ビット目以降のアクセスを高速にできるものであって、ＣＡＳレイテンシを含んだファーストアクセスを高速にできるものではない。このため高い動作周波数では、ＣＡＳレイテンシを大きくすることによって、上記のファーストアクセスの時間からＣＡＳレイテンシを除いた見かけ上のアクセス時間を速くして、同期型ＤＲＡＭを使用している。言い換えれば、ＣＡＳレイテンシを含んだ実質的なファーストアクセスをいかに速くするかが、高速動作の実現のためのかぎとなる。
【００４６】
しかしながら、上記従来の同期型ＤＲＡＭでは、セットアップ時間ｔ１１およびマージンｔ１２を確保して内部動作を安定させるために、内部クロック信号を次々に遅延させ、それらの遅延させたクロック信号で内部回路を動作させているので、ＣＡＳレイテンシを低くすると、上記クロック信号の遅延時間が最大動作周波数を決めてしまい、ファーストアクセスを高速にするための障害になる。このため、上記従来の同期型ＤＲＡＭにおいては、いかに内部クロック信号の遅延を減らし、かつ安定した内部動作を実現するかが、ファーストアクセスを含めたアクセスを高速にするための課題となっていた。
【００４７】
本発明は、このような従来の課題を解決するためになされたものであり、高速なアドレス選択信号の生成が可能なアドレス選択回路、およびファーストアクセスを含めて高速なアクセスが可能な同期型の半導体記憶装置を提供することを目的とするものである。
【００４８】
【課題を解決するための手段】
本発明のアドレス選択回路は、
同期型の半導体記憶装置においてメモリセルアレイのアドレスを選択するアドレス選択信号を生成するアドレス選択回路であって、
クロック信号が入力されるクロック入力手段と、
アドレス信号が入力されるアドレス入力手段と、
上記アドレス入力手段を介して入力された上記アドレス信号をもとに内部アドレス信号を生成するアドレス生成手段と、
上記内部アドレス信号をデコードしてアドレス選択信号を生成するアドレスデコード手段と
を備え、
上記アドレス入力手段は、
上記アドレス信号をスルーして出力する第１の経路と、上記アドレス信号をラッチして出力する第２の経路とを有し、
上記アドレス信号の入力開始からその入力期間内に位置する上記クロック信号の第１のエッジまでは、上記第１の経路によって上記アドレス信号を出力し、
上記第１のエッジで上記第２の経路によって上記アドレス信号をラッチし、上記第１のエッジから上記アドレス信号の入力が終了したあとの上記クロック信号の第２のエッジまで、上記第２の経路によって上記ラッチしたアドレス信号を出力する
ことを特徴とするものである。
【００４９】
【発明の実施の形態】
実施の形態１
図１は本発明の実施の形態１の同期型ＤＲＡＭの構成図である。なお、図１において、図１０と同じものには同じ符号を付してある。また、図１においては、主に外部入力アドレス信号からカラムアドレス選択信号を生成する回路の構成を記載してあり、ローアドレス選択信号を生成する回路およびデータの入出力をする回路については記載を省略している。
【００５０】
図１において、実施の形態１の同期型ＤＲＡＭは、６つの入力ＴＴＬバッファ１０と、４つのコマンドラッチ回路２１と、アドレスラッチ回路２２と、モードレジスタ１２と、クロックドライバ１３と、タイミング制御用遅延回路２５と、コマンドデコーダ２６と、カラムアドレス制御クロック発生回路２３と、カラムアドレスカウンタ２４と、キャリー発生回路１９と、バースト長カウンタ１１０と、カラムアドレスプリデコーダ１１１と、カラムアドレスデコーダ１１２と、メモリセルアレイ１１３とを備えている。
【００５１】
以下の説明において、クロック信号ＣＬＫが入力される入力ＴＴＬバッファ１０を１０［ＣＬＫ］、ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ）コマンド信号／ＣＳが入力される入力ＴＴＬバッファ１０を１０［／ＣＳ］、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）コマンド信号／ＲＡＳが入力される入力ＴＴＬバッファ１０を１０［／ＲＡＳ］、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）コマンド信号／ＣＡＳが入力される入力ＴＴＬバッファ１０を１０［／ＣＡＳ］、ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）コマンド信号／ＷＥが入力される入力ＴＴＬバッファ１０を１０［／ＷＥ］、アドレス信号ＡＤＤが入力される入力ＴＴＬバッファ１０を１０［ＡＤＤ］とそれぞれ表記する。また、入力ＴＴＬバッファ１０の出力信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂが入力されるコマンドラッチ回路２１をそれぞれ２１［ＣＳｂ］，２１［ＲＡＳｂ］，２１［ＣＡＳｂ］，２１［ＷＥｂ］と表記する。
【００５２】
［入力ＴＴＬバッファ１０］
入力ＴＴＬバッファ１０［ＣＬＫ］は、外部から入力されたクロック信号ＣＬＫを受信して、クロック信号ＣＬＫ＿ＢＵＦをクロックドライバ１３に出力する。同様に、入力ＴＴＬバッファ１０［／ＣＳ］は、外部から入力されたコマンド信号／ＣＳを受信して、コマンド信号ＣＳｂをコマンドラッチ回路２１［ＣＳｂ］に出力する。入力ＴＴＬバッファ１０［／ＲＡＳ］は、外部から入力されたコマンド信号／ＲＡＳを受信して、コマンド信号ＲＡＳｂをコマンドラッチ回路２１［ＲＡＳｂ］に出力する。入力ＴＴＬバッファ１０［／ＣＡＳ］は、外部から入力されたコマンド信号／ＣＡＳを受信して、ＣＡＳコマンド信号ＣＡＳｂをコマンドラッチ回路２１［ＣＡＳｂ］に出力する。入力ＴＴＬバッファ１０［／ＷＥ］は、外部から入力されたコマンド信号／ＷＥを受信して、コマンド信号ＷＥｂをコマンドラッチ回路２１［ＷＥｂ］に出力する。また、入力ＴＴＬバッファ１０［ＡＤＤ］は、外部から入力されたアドレス信号ＡＤＤを受信して、アドレス信号ＡＤＤ＿ＢＵＦをアドレスラッチ回路２２に出力する。
【００５３】
上記の外部入力アドレス信号ＡＤＤは、一般に複数ビットのデータによって構成されている。このため、外部入力アドレス信号ＡＤＤが、図１の同期型ＤＲＡＭにパラレル入力される場合は、入力ＴＴＬバッファ１０［ＡＤＤ］は外部入力アドレス信号ＡＤＤのビット数と同じ個数設けられる。
【００５４】
［クロックドライバ１３］
クロックドライバ１３は、入力ＴＴＬバッファ１０［ＣＬＫ］から入力されたクロック信号ＣＬＫ＿ＢＵＦをドライブし、クロック信号ＣＬＫ＿ＢＵＦＤ（入力クロック信号ＣＬＫ＿ＢＵＦと同論理の信号）をカラムアドレス制御クロック発生回路２３およびバースト長カウンタ１１０に出力するとともに、クロック信号ＣＬＫ＿ＢＵＦＤの論理反転信号であるクロック信号ＣＬＫ＿ＦＦｂをコマンドラッチ回路２１［ＣＳｂ］，２１［ＲＡＳｂ］，２１［ＣＡＳｂ］，２１［ＷＥｂ］およびアドレスラッチ回路２２に出力する。
【００５５】
この実施の形態１では、従来の同期型ＤＲＡＭとは異なり、クロック信号ＣＬＫ＿ＢＵＦＤは、タイミング調整のための遅延回路（図１０のタイミング制御用遅延回路１４参照）を経由せずに、そのままカラムアドレス制御クロック発生回路２３およびバースト長カウンタ１１０に入力される。
【００５６】
［コマンドラッチ回路２１］
コマンドラッチ回路２１［ＣＳｂ］は、入力ＴＴＬバッファ１０［／ＣＳ］から入力されたコマンド信号ＣＳｂをラッチし、コマンド信号ＣＳＩＮおよびこのコマンド信号ＣＳＩＮの論理反転信号であるコマンド信号ＣＳＩＮｂをコマンドデコーダ２６に出力する。同様に、コマンドラッチ回路２１［ＲＡＳｂ］は、入力ＴＴＬバッファ１０［／ＲＡＳ］から入力されたコマンド信号ＲＡＳｂをラッチし、コマンド信号ＲＡＳＩＮおよびこのコマンド信号ＲＡＳＩＮの論理反転信号であるコマンド信号ＲＡＳＩＮｂをコマンドデコーダ２６に出力する。また、コマンドラッチ回路２１［ＣＡＳｂ］は、入力ＴＴＬバッファ１０［／ＣＡＳ］から入力されたコマンド信号ＣＡＳｂをラッチし、コマンド信号ＣＡＳＩＮおよびこのコマンド信号ＣＡＳＩＮの論理反転信号であるコマンド信号ＣＡＳＩＮｂをコマンドデコーダ２６に出力する。また、コマンドラッチ回路２１［ＷＥｂ］は、入力ＴＴＬバッファ１０［／ＣＷＥ］から入力されたコマンド信号ＷＥｂをラッチし、コマンド信号ＷＥＩＮおよびこのコマンド信号ＷＥＩＮの論理反転信号であるコマンド信号ＷＥＩＮｂをコマンドデコーダ２６に出力する。
【００５７】
図２はコマンドラッチ回路２１の回路図である。図２のコマンドラッチ回路２１が例えばコマンドラッチ回路２１［ＣＡＳｂ］であれば、図２の入力信号ＤＩＮは入力ＴＴＬバッファ１０［／ＣＡＳ］の出力信号ＣＡＳｂであり、図２の出力信号ＤＯＵＴはコマンドラッチ回路２１［ＣＡＳｂ］の出力信号ＣＡＳＩＮｂであり、図２の出力信号ＤＯＵＴｂはコマンドラッチ回路２１［ＣＡＳｂ］の出力信号ＣＡＳＩＮである。
【００５８】
図２において、コマンドラッチ回路２１は、Ｎチャネルトランジスタ２７，２９，２１２，２１３，２１９，２２０，２２１と、Ｐチャネルトランジスタ２８，２１０，２１１，２１４，２１５，２１６，２１７，２１８と、インバータ２２２，２２３，２２４，２２５，２２６，２２７，２２８，２２９とを備えている。
【００５９】
トランジスタ２１７，２１８，２１９，２２０，２２１は、差動型ラッチ回路ＤＦＦ１を構成している。また、トランジスタ２１５および２１６は、差動型ラッチ回路ＤＦＦ１の入出力ノードＱおよびＱｂをそれぞれ電源ＶＤＤのレベルにプリチャージするためのプルアップトランジスタである。
【００６０】
トランジスタ２１１および２１２はトランスファーゲートＴＧ１を構成しており、トランジスタ２１３および２１４はトランスファーゲートＴＧ２を構成しており、トランジスタ２７および２８はトランスファーゲートＴＧ３を構成しており、トランジスタ２９および２１０はトランスファーゲートＴＧ４を構成している。
【００６１】
クロックドライバ１３からこのコマンドラッチ回路２１に入力されたクロック信号ＣＬＫ＿ＦＦｂは、インバータ２２６に入力されてクロック信号ＣＬＫＣとなる。さらに、クロック信号ＣＬＫＣはインバータ２２７に入力されてクロック信号ＣＬＫＣｂとなり、クロック信号ＣＬＫＣｂはインバータ２２８に入力されてクロック信号ＣＬＫＣＤとなる。
【００６２】
クロック信号ＣＬＫＣは、トランジスタ２８，２９，２１５，２１１，２１３，２１６のゲートに入力され、これらのトランジスタのスイッチングを制御する。クロック信号ＣＬＫＣｂは、トランジスタ２７，２１０，２１２，２１４のゲートに入力され、これらのトランジスタのスイッチングを制御する。クロック信号ＣＬＫＣＤは、トランジスタ２２１のゲートに入力されて、そのスイッチングを制御する。
【００６３】
入力信号ＤＩＮは、トランスファーゲートＴＧ１およびインバータ２２９に入力される。インバータ２２９から出力信号ＤＩＮｂ（入力信号ＤＩＮの論理反転信号）は、トランスフォーゲートＴＧ３に入力される。
【００６４】
入力信号ＤＩＮの経路としては、トランスファーゲートＴＧ１およびインバータ２２４，２２５を通過して出力信号ＤＯＵＴとして出力される経路ＰＴ１と、トランスファーゲートＴＧ１を通過した信号がトランスファーゲートＴＧ２を通過して差動型ラッチ回路ＤＦＦ１の入出力ノードＱに入力される経路ＰＴ２との２つの経路がある。差動型ラッチ回路ＤＦＦ１にラッチされた入出力ノードＱの出力信号（入出力ノードＱｂに入力された信号ＤＩＮｂのラッチ信号）は、トランスファーゲートＴＧ２およびインバータ２２４，２２５を通過して出力信号ＤＯＵＴとして出力される。
【００６５】
また、論理反転入力信号ＤＩＮｂの経路としては、トランスファーゲートＴＧ３およびインバータ２２２，２２３を通過して論理反転出力信号ＤＯＵＴｂとして出力される経路ＰＴ３と、トランスファーゲートＴＧ３を通過した信号がトランスファーゲートＴＧ４を通過して差動型ラッチ回路ＤＦＦ１の入出力ノードＱｂに入力される経路ＰＴ４との２つの経路がある。差動型ラッチ回路ＤＦＦ１にラッチされた入出力ノードＱｂの出力信号（入力信号ＤＩＮのラッチ信号）は、トランスファーゲートＴＧ４およびインバータ２２４，２２５を通過して出力信号ＤＯＵＴｂとして出力される。
【００６６】
このコマンドラッチ回路２１では、入力クロック信号ＣＫＬ＿ＦＦｂがＨレベル（外部入力クロック信号ＣＬＫがＬレベル）のときは、トランスファーゲートＴＧ１，ＴＧ３がＯＮ、トランスファーゲートＴＧ２，ＴＧ４がＯＦＦし、入力信号ＤＩＮは、そのままインバータ２２４，２２５によってドライブされて出力信号ＤＯＵＴとなり、入力信号ＤＩＮｂは、そのままインバータ２２２，２２３によってドライブされて出力信号ＤＯＵＴｂとなる。また、このとき、差動型ラッチ回路ＤＦＦ１の入出力ノードＱおよびＱｂは、プリチャージトランジスタ２１６，２１５によって電源ＶＤＤレベルにプリチャージされている。
【００６７】
また、入力クロック信号ＣＬＫ＿ＦＦｂがＬレベル（外部入力クロック信号ＣＬＫがＨレベル）になると、そのクロックエッジに同期して、トランスファーゲートＴＧ１，ＴＧ３がＯＦＦするとともに、トランスファーゲートＴＧ２，ＴＧ４がＯＮし、プリチャージトランジスタ２１６，２１５がＯＦＦするとともに、入力信号ＤＩＮ，ＤＩＮｂがそれぞれ差動型ラッチ回路ＤＦＦ１のノードＱ，Ｑｂに入力される。そのあと、トランスファーゲートＴＧ２，ＴＧ４のＯＮによってノードＱ，Ｑｂに多少の電位差を生じたタイミングで、クロック信号ＣＬＫＣＤによって差動型ラッチ回路ＤＦＦ１の電流源トランジスタ２２１がＯＮし、入力信号ＤＩＮ，ＤＩＮｂが差動型ラッチ回路ＤＦＦ１にラッチされる。そして、差動型ラッチ回路ＤＦＦ１の入出力ノードＱにラッチされた信号は、インバータ２２４，２２５によってドライブされて出力信号ＤＯＵＴとなり、入出力ノードＱｂにラッチされた信号は、インバータ２２２，２２３によってドライブされて出力信号ＤＯＵＴｂとなる。
【００６８】
さらに、入力クロック信号ＣＬＫ＿ＦＦｂがＨレベル（外部入力クロック信号ＣＬＫがＬレベル）に戻ると、そのクロックエッジに同期して、トランスファーゲートＴＧ１，ＴＧ３がＯＮするとともに、トランスファーゲートＴＧ２，ＴＧ４がＯＦＦし、プリチャージトランジスタ２１６，２１５がＯＦＦしてノードＱ，Ｑｂが再び電源ＶＤＤレベルにプリチャージされ、電流源トランジスタ２２１が再びＯＦＦし、入力信号ＤＩＮ，ＤＩＮｂがそのまま出力信号ＤＯＵＴ，ＤＯＵＴｂとして出力される。
【００６９】
このように実施の形態１では、従来の同期型ＤＲＡＭのラッチ回路１１（図１０および図１１参照）に代えてコマンドラッチ回路２１を設けている。このコマンドラッチ回路２１は、入力信号ＤＩＮをスルーして出力する経路（経路ＰＴ１，ＰＴ３）と、入力クロック信号ＣＬＫ＿ＦＦｂに同期して入力信号ＤＩＮをラッチして出力する経路（経路ＰＴ２，ＰＴ４）の２つ経路を備えている。
【００７０】
さらに、実施の形態１では、コマンドラッチ回路２１において入力信号ＤＩＮをラッチする回路として、差動型ラッチ回路ＦＤＤ１を設けている。この差動型ラッチ回路ＦＤＤ１によって、信号ＤＩＮの入力のためのトランスファーゲートＴＧ１，ＴＧ３のＯＦＦと同時にラッチ入出力のためのトランスファーゲートＴＧ２，ＴＧ４をＯＮしても、入力信号ＤＩＮをラッチすることができる。つまり、差動型ラッチ回路ＦＤＤ１によって、良好なセットアップ／ホールド特性を得ることができる。そして、入力信号ＤＩＮのスルーでの出力を保持したまま、入力信号ＤＩＮのラッチ信号の出力に切り換えることができる。そして、出力信号ＤＯＵＴ，ＤＯＵＴｂを途切れさせることなく、入力信号ＤＩＮのスルーでの出力から入力信号ＤＩＮのラッチ信号の出力に切り換えることができる。
【００７１】
［アドレスラッチ回路２２］
アドレスラッチ回路２２は、入力ＴＴＬバッファ１０［ＡＤＤ］から入力されたアドレス信号ＡＤＤ＿ＢＵＦをラッチし、アドレス信号ＡＩＮとしてカラムアドレスカウンタ２４およびモードレジスタ１２に出力する。
【００７２】
図３はアドレスラッチ回路２２の回路図である。図３の入力信号ＤＩＮは入力ＴＴＬバッファ１０［ＡＤＤ］の出力信号ＡＤＤ＿ＢＵＦであり、図３の出力信号ＤＯＵＴは図１においてのアドレスラッチ回路２２の出力信号ＡＩＮであり、図３の出力信号ＤＯＵＴｂは出力信号ＡＩＮの論理反転信号である。
【００７３】
図３において、アドレスラッチ回路２２は、Ｎチャネルトランジスタ２３０，２３２，２３５，２３６，２４２，２４３，２４４と、Ｐチャネルトランジスタ２３１，２３３，２３４，２３７，２３８，２３９，２４０，２４１と、インバータ２４６，２４７，２４８，２４９，２５０，２５１，２５２，２５４，２５５と、ＮＡＮＤゲート２５３とを備えている。
【００７４】
トランジスタ２４０，２４１，２４２，２４３，２４４は、差動型ラッチ回路ＤＦＦ２を構成している。また、トランジスタ２３９および２３８は、差動型ラッチ回路ＤＦＦ１の入出力ノードＱおよびＱｂをそれぞれ電源ＶＤＤのレベルにプリチャージするためのプルアップトランジスタである。
【００７５】
トランジスタ２３４および２３５はトランスファーゲートＴＧ５を構成しており、トランジスタ２３６および２３７はトランスファーゲートＴＧ６を構成しており、トランジスタ２３０および２３１はトランスファーゲートＴＧ７を構成しており、トランジスタ２３２および２３３はランスファーゲートＴＧ８を構成している。
【００７６】
クロックドライバ１３からこのアドレスラッチ回路２２に入力されたクロック信号ＣＬＫ＿ＦＦｂは、ＮＡＮＤゲート２５３の第１入力端子に入力さるとともに、インバータ２５１，２５２を通過してＮＡＮＤゲート２５３の第２入力端子に入力され、クロック信号ＣＬＫＡとなる。さらに、クロック信号ＣＬＫＡはインバータ２５４に入力されてクロック信号ＣＬＫＡｂとなり、クロック信号ＣＬＫＡｂはインバータ２５５に入力されてクロック信号ＣＬＫＡＤとなる。
【００７７】
クロック信号ＣＬＫＡは、トランジスタ２３１，２３２，２３４，２３６，２３８，２３９のゲートに入力され、これらのトランジスタのスイッチングを制御する。クロック信号ＣＬＫＡｂは、トランジスタ２３０，２３３，２３５，２３７のゲートに入力され、これらのトランジスタのスイッチングを制御する。クロック信号ＣＬＫＡＤは、トランジスタ２４４のゲートに入力されて、そのスイッチングを制御する。
【００７８】
このアドレスラッチ回路２２は、内部発生クロック信号を生成する回路（インバータ２５１，２５２，２５４，２５５およびＮＡＮＤゲート２５３）を除き、コマンドラッチ回路２１と同じ構成である。このアドレスラッチ回路２２では、インバータ２５１，２５２およびＮＡＮＤゲート２５３によって、クロック信号ＣＬＫＡ，ＣＬＫＡＤの立下りエッジおよびクロック信号ＣＬＫＡｂの立上りエッジが遅延するようになっている。
【００７９】
入力アドレス信号ＡＤＤ＿ＢＵＦ（入力信号ＤＩＮ）は、トランスファーゲートＴＧ５およびインバータ２４６に入力される。インバータ２４６から出力された論理反転入力アドレス信号（論理反転入力信号ＤＩＮｂ、入力アドレス信号ＡＤＤ＿ＢＵＦの論理反転信号）は、トランスファーゲートＴＧ７に入力される。
【００８０】
入力アドレス信号ＡＤＤ＿ＢＵＦの経路としては、トランスファーゲートＴＧ５およびインバータ２４９，２５０を通過して出力アドレス信号ＡＩＮ（出力信号ＤＯＵＴ）として出力される経路ＰＴ５と、トランスファーゲートＴＧ５を通過した信号がトランスファーゲートＴＧ６を通過して差動型ラッチ回路ＤＦＦ２の入出力ノードＱに入力される経路ＰＴ６との２つの経路がある。差動型ラッチ回路ＤＦＦ２にラッチされた入出力ノードＱの出力信号（入出力ノードＱｂに入力された論理反転入力アドレス信号のラッチ信号）は、トランスファーゲートＴＧ６およびインバータ２４９，２５０を通過して出力アドレス信号ＡＩＮ（出力信号ＤＯＵＴ）として出力される。
【００８１】
また、論理反転入力アドレス信号（論理反転入力信号ＤＩＮｂ）の経路としては、トランスファーゲートＴＧ７およびインバータ２４７，２４８を通過して論理反転出力アドレス信号（論理反転出力信号ＤＯＵＴｂ）として出力される経路ＰＴ７と、トランスファーゲートＴＧ７を通過した信号がトランスファーゲートＴＧ８を通過して差動型ラッチ回路ＤＦＦ２の入出力ノードＱｂに入力される経路ＰＴ８との２つの経路がある。差動型ラッチ回路ＤＦＦ２にラッチされた入出力ノードＱｂの出力信号（入出力ノードＱに入力されたアドレス信号ＡＤＤ＿ＢＵＦのラッチ信号）は、トランスファーゲートＴＧ８およびインバータ２４７，２４８を通過して論理反転出力アドレス信号（出力信号ＤＯＵＴｂ）として出力される。
【００８２】
このアドレスラッチ回路２２では、入力クロック信号ＣＫＬ＿ＦＦｂがＨレベル（外部入力クロック信号ＣＬＫがＬレベル）のときは、トランスファーゲートＴＧ５，ＴＧ７がＯＮ、トランスファーゲートＴＧ６，ＴＧ８がＯＦＦし、入力アドレス信号ＡＤＤ＿ＢＵＦは、そのままインバータ２４９，２５０によってドライブされて出力アドレス信号ＡＩＮとなる。また、このとき、差動型ラッチ回路ＤＦＦ２の入出力ノードＱおよびＱｂは、プリチャージトランジスタ２３９，２３８によって電源ＶＤＤレベルにプリチャージされている。
【００８３】
また、入力クロック信号ＣＬＫ＿ＦＦｂがＬレベル（外部入力クロック信号ＣＬＫがＨレベル）になると、そのクロックエッジに同期して、トランスファーゲートＴＧ５，ＴＧ７がＯＦＦするとともに、トランスファーゲートＴＧ６，ＴＧ８がＯＮし、プリチャージトランジスタ２３９，２３８がＯＦＦするとともに、入力アドレス信号ＡＤＤ＿ＢＵＦおよびその論理反転信号がそれぞれ差動型ラッチ回路ＤＦＦ２のノードＱ，Ｑｂに入力される。そのあと、トランスファーゲートＴＧ６，ＴＧ８のＯＮによってノードＱ，Ｑｂに多少の電位差を生じたタイミングで、クロック信号ＣＬＫＡＤによって差動型ラッチ回路ＤＦＦ２の電流源トランジスタ２４４がＯＮし、入力アドレス信号ＡＤＤ＿ＢＵＦおよびその論理反転信号が差動型ラッチ回路ＤＦＦ２にラッチされる。そして、差動型ラッチ回路ＤＦＦ２の入出力ノードＱにラッチされた信号は、インバータ２４９，２５０によってドライブされて出力アドレス信号ＡＩＮとなる。
【００８４】
さらに、入力クロック信号ＣＬＫ＿ＦＦｂがＨレベル（外部入力クロック信号ＣＬＫがＬレベル）に戻ると、そのクロックエッジに同期して、かつそのクロックエッジから少し遅れたタイミングで、トランスファーゲートＴＧ５，ＴＧ７がＯＮするとともに、トランスファーゲートＴＧ６，ＴＧ８がＯＦＦし、プリチャージトランジスタ２３９，２３８がＯＦＦしてノードＱ，Ｑｂが再び電源ＶＤＤレベルにプリチャージされ、電流源トランジスタ２４４が再びＯＦＦし、入力アドレス信号ＡＤＤ＿ＢＵＦがそのまま出力アドレス信号ＡＩＮとして出力される。
【００８５】
なお、入力ＴＴＬバッファ１０［ＡＤＤ］からアドレス信号ＡＤＤ＿ＢＵＦがパラレル入力される場合は、図３のアドレスラッチ回路２２はアドレス信号ＡＤＤ＿ＢＵＦのビット数と同じ個数設けられる。
【００８６】
このように実施の形態１では、従来の同期型ＤＲＡＭのラッチ回路１１［ＡＤＤ＿ＢＵＦ］（図１０および図１１参照）に代えてアドレスラッチ回路２２を設けている。このアドレスラッチ回路２２は、上記のコマンドラッチ回路２１と同様に、入力アドレス信号ＡＤＤ＿ＢＵＦをスルーして出力する経路（経路ＰＴ５，ＰＴ７）と、入力クロック信号ＣＬＫ＿ＦＦｂに同期して入力アドレス信号ＡＤＤ＿ＢＵＦをラッチして出力する経路（経路ＰＴ６，ＰＴ８）の２つ経路を備えている。
【００８７】
さらに、実施の形態１では、アドレスラッチ回路２２において入力アドレス信号ＡＤＤ＿ＢＵＦをラッチする回路として、上記のコマンドラッチ回路２１と同様に、差動型ラッチ回路ＦＤＤ２が設けられている。この差動型ラッチ回路ＦＤＤ２によって、アドレス信号ＡＤＤ＿ＢＵＦの入力のためのトランスファーゲートＴＧ５，ＴＧ７のＯＦＦと同時にラッチ入出力のためのトランスファーゲートＴＧ６，ＴＧ８をＯＮしても、入力アドレス信号ＡＤＤ＿ＢＵＦをラッチすることができる。つまり、差動型ラッチ回路ＦＤＤ２によって、良好なセットアップ／ホールド特性を得ることができる。そして、出力アドレス信号ＡＩＮを途切れさせることなく、入力アドレス信号ＡＤＤ＿ＢＵＦのスルーでの出力から入力アドレス信号ＡＤＤ＿ＢＵＦのラッチ信号の出力に切り換えることができる。
【００８８】
［コマンドデコーダ２６］
コマンドデコーダ２６は、入力されたコマンド信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂをデコードし、制御信号ＲＡＳ＿ＣＬ，ＷＥ＿ＣＬ，ＰＲＥ＿ＣＬ，ＭＯＤ＿ＣＬ、ならびに制御信号ＣＡＳ＿ＣＬおよびその論理反転信号である制御信号ＣＡＳ＿ＣＬｂを出力する。制御信号ＭＯＤ＿ＣＬはモードレジスタ１２に出力され、制御信号ＣＡＳ＿ＣＬはバースト長カウンタ１１０に出力され、制御信号ＣＡＳ＿ＣＬｂはカラムアドレスカウンタ２４に出力される。
【００８９】
このように実施の形態１では、従来のコマンドデコーダ１６に代えて、コマンドデコーダ２６が設けられている。コマンドデコーダ２６は、制御信号ＣＡＳ＿ＣＬととともに、その論理反転信号である制御信号ＣＡＳ＿ＣＬｂも併せて出力する。
【００９０】
［モードレジスタ１２］
モードレジスタ１２は、アドレスラッチ回路２２からのアドレス信号ＡＩＮおよびコマンドデコーダ２６からの制御信号ＭＯＤ＿ＣＬを入力とし、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅおよびバースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈを生成し、信号Ｂｕｒｓｔ Ｔｙｐｅをキャリー発生回路１９に出力するとともに、信号Ｂｕｒｓｔ Ｌｅｎｇｔｈをキャリー発生回路１９およびバースト長カウンタ１１０に出力する。
【００９１】
［バースト長カウンタ１１０］
バースト長カウンタ１１０は、制御信号ＣＡＳ＿ＣＬ、クロック信号ＣＬＫ＿ＢＵＦＤ、およびバースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈを入力として、バースト制御信号ＢＵＲＳＴを生成し、このバースト制御信号ＢＵＲＳＴをカラムアドレス制御クロック発生回路２３に出力する。
【００９２】
［カラムアドレス制御クロック発生回路２３］
カラムアドレス制御クロック発生回路２３は、クロック信号ＣＬＫ＿ＢＵＦＤおよびバースト制御信号ＢＵＲＳＴを入力として制御クロック信号ＹＣＬＫを生成し、この制御クロック信号ＹＣＬＫを、キャリー発生回路１９、カラムアドレスデコーダ１１２、およびタイミング制御用遅延回路２５に出力する。
【００９３】
この実施の形態１では、従来の同期型ＤＲＡＭとは異なり、制御信号ＣＡＳ＿ＣＬはカラムアドレス制御クロック発生回路２３には入力されず、カラムアドレス制御クロック発生回路２３からは１つの制御クロック信号ＹＣＬＫのみが出力され、この制御クロック信号ＹＣＬＫは、タイミング調整のための遅延回路（図１０のタイミング制御用遅延回路１５参照）を経由せずに、そのままカラムアドレスデコーダ１１２に入力され、カラムアドレス選択信号Ｙ−ＳＥＬの発生のためのクロック信号として用いられる。
【００９４】
［タイミング制御用遅延回路２５］
タイミング制御用遅延回路２５は、カラムアドレス制御クロック発生回路２３から入力された制御クロック信号ＹＣＬＫを遅延および論理反転して制御クロック信号ＹＣＬＫＤｂとし、この制御クロック信号ＹＣＬＫＤｂをカラムアドレスカウンタ２４に出力する。
【００９５】
この実施の形態１では、従来の同期型ＤＲＡＭとは異なり、制御クロック信号ＥＸＴ＿ＹＣＬＫ，ＩＮＴ＿ＹＣＬＫに代えて、コマンドデコーダ２６から出力された制御信号ＣＡＳ＿ＣＬｂおよびタイミング制御用遅延回路２５から出力された制御クロック信号ＹＣＬＫＤｂがカラムアドレスカウンタ２４に入力される。
【００９６】
［カラムアドレスカウンタ２４］
カラムアドレスカウンタ２４は、制御信号ＣＡＳ＿ＣＬｂ、制御クロック信号ＹＣＬＫＤｂ、アドレス信号ＡＩＮ、およびキャリー発生回路１９から出力されたキャリー信号ＣＡＲＲＹを入力として、カラムアドレス信号ＡＹを生成し、このカラムアドレス信号ＡＹをカラムアドレスプリデコーダ１１１およびキャリー発生回路１９に出力する。
【００９７】
上記のカラムアドレス信号ＡＹは、バースト動作では一連の複数のカラムアドレスについて生成される。これら一連のカラムアドレス信号ＡＹは、外部入力アドレス信号ＡＤＤに従って生成されるバースト動作の最初のカラムアドレス信号ＡＹ（ｉ）、およびそのあとに続いて生成される内部発生カラムアドレス信号ＡＹ（ｉ＋１），ＡＹ（ｉ＋２），…によって構成されている。また、外部入力アドレス信号ＡＤＤが、カラムアドレスのデータとローアドレスのデータとを含む場合には、上記のカラムアドレス信号ＡＹ（ｉ）は、カラムアドレスのデータに従って生成される。
【００９８】
図４はカラムアドレス信号ＡＹの１ビットについてのカラムアドレスカウンタ２４の構成図である。図４において、カラムアドレスカウンタ２４は、インバータ２５６，２５７，２６０，２６１，２６２，２６５，２６９，２７０，２７１と、Ｐチャネルトランジスタ２５８，２６７，２７２と、Ｎチャネルトランジスタ２５９，２６８，２７３と、ＥＸ−ＯＲゲート２６３と、ＮＡＮＤゲート２６４とを備えている。
【００９９】
インバータ２６９および２７０は内部発生アドレス用マスターラッチ回路ＭＦＦを構成しており、インバータ２６０および２６１はスレーブラッチ回路ＳＦＦを構成している。
【０１００】
トランジスタ２５８および２５９はトランスファーゲートＴＧ９を構成しており、トランジスタ２６７および２６８はトランスファーゲートＴＧ１０を構成しており、トランジスタ２７２および２７３はトランスファーゲートＴＧ１１を構成している。
【０１０１】
コマンドデコーダ２６から入力された制御信号ＣＡＳ＿ＣＬｂは、ＮＡＮＤゲート２６４の第１入力端子およびインバータ２５６に入力され、タイミング制御用遅延回路２５から入力された制御クロック信号ＹＣＬＫＤｂは、ＮＡＮＤゲート２６４の第２入力端子に入力される。インバータ２５６の出力信号（制御信号ＣＡＳ＿ＣＬｂの論理反転信号）は、インバータ２５７およびトランジスタ２５９のゲートに入力され、このトランジスタ２５９のスイッチングを制御する。インバータ２５７の出力信号（制御信号ＣＡＳ＿ＣＬｂと同じ論理の信号）は、トランジスタ２５８のゲートに入力され、このトランジスタ２５８のスイッチングを制御する。ＮＡＮＤゲート２６４の出力信号（信号ＣＡＳ＿ＣＬｂと信号ＹＣＬＫＤｂの論理積信号の論理反転信号）は、インバータ２６５およびトランジスタ２６８，２７２のゲートに入力され、これらのトランジスタ２６８，２７２のスイッチングを制御する。インバータ２６５の出力信号（信号ＣＡＳ＿ＣＬｂと信号ＹＣＬＫＤｂの論理積信号）は、トランジスタ２６７，２７３のゲートに入力され、これらのトランジスタ２６７，２７３のスイッチングを制御する。
【０１０２】
入力アドレス信号ＡＩＮとスレーブラッチ回路ＳＦＦとを接続するトランスファーゲートＴＧ９は、入力制御信号ＣＡＳ＿ＣＬｂがＬレベルのときにＯＮし、入力制御信号ＣＡＳ＿ＣＬｂがＨレベルのときにＯＦＦする。ＥＸ−ＯＲゲート２６３と内部発生アドレス用マスターラッチ回路ＭＦＦとを接続するトランスファーゲートＴＧ１０は、入力制御信号ＣＡＳ＿ＣＬｂがＬレベルのときにはＯＦＦし、入力制御信号ＣＡＳ＿ＣＬｂがＨレベルのときは、入力制御クロック信号ＹＣＬＫＤｂがＬレベルの期間のみＯＮする。また、内部発生アドレス用マスターラッチ回路ＭＦＦとスレーブラッチ回路ＳＦＦとを接続するトランスファーゲートＴＧ１１は、入力制御信号ＣＡＳ＿ＣＬｂがＬレベルのときにはＯＦＦし、入力制御信号ＣＡＳ＿ＣＬｂがＨレベルのときは、入力制御クロック信号ＹＣＬＫＤｂがＨレベルの期間のみＯＮする。
【０１０３】
アドレスラッチ回路２２からこのカラムアドレスカウンタ２４に入力されたアドレス信号ＡＩＮ（の１ビット）は、トランスファーゲートＴＧ９に入力される。トランスファーゲートＴＧ９を通過した入力アドレス信号ＡＩＮは、そのままスレーブラッチ回路ＳＦＦに入力され、スレーブラッチ回路ＳＦＦにラッチされる。そして、スレーブラッチ回路ＳＦＦにラッチされた入力アドレス信号ＡＩＮは、インバータ２６２によってドライブされ、バースト動作の最初のカラムアドレス信号ＡＹ（ｉ）（の１ビット）として、カラムアドレスプリデコーダ１１１およびキャリー発生回路１９に出力される。
【０１０４】
上記のカラムアドレス信号ＡＹ（ｉ）は、このカラムアドレスカウンタ２４のＥＸ−ＯＲゲート２６３の第１入力端子にも入力される。また、キャリー発生回路１９からこのカラムアドレスカウンタ２４に入力されたキャリー信号ＣＡＲＲＹ（１つ下位のアドレスビットについてのキャリー）は、ＥＸ−ＯＲゲート２６３の第２入力端子に入力される。そして、これらの信号ＡＹ（ｉ）および信号ＣＡＲＲＹの排他的論理和演算がＥＸ−ＯＲゲート２６３でなされ、信号ＡＹ（ｉ）および信号ＣＡＲＲＹの排他的論理和信号である次の内部発生カラムアドレス信号ＡＹ（ｉ＋１）（の１ビット）が生成される。
【０１０５】
上記の内部発生カラムアドレス信号ＡＹ（ｉ＋１）は、トランスファーゲートＴＧ１０に入力され、入力制御クロック信号ＹＣＬＫＤｂの立下りエッジに同期して、内部発生アドレス用マスターラッチ回路ＭＦＦに入力されてこれにラッチされ、インバータ２７１にドライブされてトランスファーゲートＴＧ１１に入力される。さらに、入力制御クロック信号ＹＣＬＫＤｂの立上りエッジに同期して、スレーブラッチ回路ＳＦＦに入力されてこれにラッチされ、インバータ２６２によってドライブされ、最初のカラムアドレス信号ＡＹ（ｉ）をインクリメントした内部発生カラムアドレス信号ＡＹ（ｉ＋１）として出力される。
【０１０６】
このカラムアドレスカウンタ２４では、外部入力コマンド信号／ＣＡＳがＨレベルになり、これによって入力制御信号ＣＡＳ＿ＣＬｂがＬレベルになると、トランスファーゲートＴＧ９がＯＮ、トランスファーゲートＴＧ１１がＯＦＦし、入力アドレス信号ＡＩＮを、クロック信号（従来のクロック信号ＥＸＴ−ＹＣＬＫに相当するクロック信号）に同期させずに、経路ＰＴ９によってスルーして、最初のカラムアドレス信号ＡＹ（ｉ）として出力する。
【０１０７】
また、外部入力コマンド信号／ＣＡＳがＬレベルになり、これによって入力制御信号ＣＡＳ＿ＣＬｂがＨレベルになると、トランスファーゲートＴＧ９がＯＦＦし、入力制御クロック信号ＹＣＬＫＤｂの立上りエッジ（外部入力クロック信号ＣＬＫの立下りエッジ）に同期して、内部発生カラムアドレス信号ＡＹ（ｉ＋１），ＡＹ（ｉ＋２），…を順次出力する。
【０１０８】
このように実施の形態１では、従来の同期型ＤＲＡＭのカラムアドレスカウンタ１８（図１０および図１２参照）に代えて、カラムアドレスカウンタ２４を設けている。このカラムアドレスカウンタ２４は、入力アドレス信号ＡＩＮをスルーして、バースト動作の最初のカラムアドレス信号ＡＹ（ｉ）として出力する経路ＰＴ９と、バースト動作の２つ目以降のカラムアドレス信号をその１つ前のカラムアドレス信号およびキャリー信号ＣＡＲＲＹから順次生成し、制御クロック信号ＹＣＬＫ（外部入力クロック信号ＣＬＫ）を遅延して生成された制御クロック信号ＹＣＬＫＤｂに同期して、バースト動作の内部発生カラムアドレス信号ＡＹ（ｉ＋１），ＡＹ（ｉ＋２），…として順次出力する経路とを備えている。
【０１０９】
［キャリー発生回路１９］
キャリー発生回路１９は、モードレジスタ１２からのバーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅおよびバースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈ、カラムアドレス制御クロック発生回路２３からの制御クロック信号ＹＣＬＫ、ならびにカラムアドレスカウンタ２４からのカラムアドレス信号ＡＹを入力とし、カラムアドレス信号ＡＹのそれぞれのビットについてのキャリー信号ＣＡＲＲＹを生成し、カラムアドレスカウンタ２４に出力する。
【０１１０】
［カラムアドレスプリデコーダ１１１］
カラムアドレスプリデコーダ１１１は、入力されたカラムアドレス信号ＡＹをデコードしてカラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤを生成し、このプリデコード信号Ｐｒｅ−ＹＡＤＤをカラムアドレスデコーダ１１２に出力する。
【０１１１】
［カラムアドレスデコーダ１１２］
カラムアドレスデコーダ１１２は、制御クロック信号ＹＣＬＫおよびプリデコード信号Ｐｒｅ−ＹＡＤＤを入力とし、制御クロック信号ＹＣＬＫに同期して、プリデコード信号Ｐｒｅ−ＹＡＤＤに応じたカラムアドレス選択信号Ｙ−ＳＥＬを生成し、このカラムアドレス選択信号Ｙ−ＳＥＬをメモリセルアレイ１１３に出力して、メモリセルアレイ１１３のカラムを選択する。
【０１１２】
［実施の形態１の動作］
図５は図１の実施の形態１の同期型ＤＲＡＭのカラムアドレス選択信号生成までの動作を説明する主要信号のタイミング図である。この図５は、バースト長が４でバーストタイプがシーケンシャルのときの例である。図１〜図５をもとに、実施の形態１の同期型ＤＲＡＭのカラムアドレス選択信号生成までの動作について以下に説明する。
【０１１３】
外部入力クロック信号ＣＬＫは、入力ＴＴＬバッファ１０［ＣＬＫ］を通過し、クロック信号ＣＬＫ＿ＢＵＦとしてクロックドライバ１３に入力され、クロックドライバ１３によってドライブされて、ほぼ同じタイミングで互いに逆論理の２つのクロック信号ＣＬＫ＿ＢＵＦＤ（信号ＣＬＫと同論理の信号）およびＣＬＫ＿ＦＦｂ（信号ＣＬＫの論理反転信号）となる（図５参照）。クロック信号ＣＬＫ＿ＢＵＦＤは、カラムアドレスカウンタ２４およびバースト長カウンタ１１０に入力され、クロック信号ＣＬＫ＿ＦＦｂは、コマンドラッチ回路２１およびアドレスラッチ回路２２に入力される。
【０１１４】
また、外部入力コマンド信号／ＣＡＳは、入力ＴＴＬバッファ１０［／ＣＡＳ］を通過し、コマンド信号ＣＡＳｂとしてコマンドラッチ回路２１［ＣＡＳｂ］に入力される。
【０１１５】
上記の外部入力コマンド信号／ＣＡＳは、外部入力クロック信号ＣＬＫの立上りエッジに対し、セットアップ時間ｔＳＩおよびホールド時間ｔＨＩの間隔を保持しながら変化する（図５参照）。つまり、このコマンド信号／ＣＡＳは、クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ（図５参照）早いタイミングでＬレベルに変化し、クロック信号ＣＬＫの立上りエッジよりもホールド時間ｔＨＩ（図５参照）遅いタイミングでＨレベルに戻る。なお、他のコマンド信号／ＣＳ，／ＲＡＳ，／ＷＥが入力されたときも同様である。
【０１１６】
コマンドラッチ回路２１［ＣＡＳｂ］（図２参照）では、Ｈレベルのクロック信号ＣＬＫ＿ＦＦｂによってトランスファーゲートＴＧ１，ＴＧ３がＯＮしており、コマンド信号ＣＡＳｂは、経路ＰＴ１およびＰＴ３によってスルーされて出力コマンド信号ＣＡＳＩＮ（図２の信号ＤＯＵＴｂ）およびその論理反転信号ＣＡＳＩＮｂ（図２の信号ＤＯＵＴ）となり、コマンドデコーダ２６に入力される。
【０１１７】
さらに、コマンドラッチ回路２１［ＣＡＳｂ］では、入力コマンド信号ＣＡＳｂのスルー信号によるコマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂの出力を開始したあと、外部入力クロック信号ＣＬＫがＨレベルになり、これによってクロック信号ＣＬＫ＿ＦＦｂがＬレベルになると、このクロック信号ＣＬＫ＿ＦＦｂの立下りエッジに同期して、トランスファーゲートＴＧ１，ＴＧ３がＯＦＦするとともにトランスファーゲートＴＧ２，ＴＧ４がＯＮし、入力コマンド信号ＣＡＳｂが経路ＰＴ２およびＰＴ４によって差動型ラッチ回路ＤＦＦ１でラッチされ、出力コマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂは、途切れることなく入力コマンド信号ＣＡＳｂのスルー信号から差動型ラッチ回路ＤＦＦ１のラッチ信号に切り換えられる。そして、クロック信号ＣＬＫ＿ＦＦｂがＬレベルの期間（外部入力クロック信号ＣＬＫがＨレベルの期間）、上記のラッチ信号による出力コマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂがコマンドデコーダ２６に入力される。
【０１１８】
上記のコマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂは、外部入力クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ早いタイミングで変化する外部入力コマンド信号／ＣＡＳが入力されたときから、外部入力クロック信号ＣＬＫの立下りエッジまでに相当する期間、コマンドラッチ回路２１［ＣＡＳｂ］から継続して出力される信号なので、外部入力コマンド信号／ＣＡＳの立下りエッジに同期してＨレベルとなり、そのあとの外部入力クロック信号ＣＬＫの立下りエッジに同期してＬレベルとなる（図５参照）。なお、他のコマンド信号ＣＳｂ，ＲＡＳｂ，ＷＥｂが入力されたときの他のコマンドラッチ回路２１［ＣＳｂ］，２１［ＲＡＳｂ］，２１［ＷＥｂ］の動作も同様である。
【０１１９】
コマンドラッチ回路２１［ＣＳｂ］の出力信号ＣＳＩＮ，ＣＳＩＮｂ、コマンドラッチ回路２１［ＲＡＳｂ］の出力信号ＲＡＳＩＮ，ＲＡＳＩＮｂ、コマンドラッチ回路２１［ＣＡＳｂ］の出力信号ＣＡＳＩＮ，ＣＡＳＩＮｂ、およびコマンドラッチ回路２１［ＷＥｂ］の出力信号ＷＥＩＮ，ＷＥＩＮｂは、コマンドデコーダ２６によってデコードされ、それに応じた制御信号ＲＡＳ＿ＣＬ，ＷＥ＿ＣＬ，ＰＲＥ＿ＣＬ，ＭＯＤ＿ＣＬ，ＣＡＳ＿ＣＬ，ＣＡＳ＿ＣＬｂがコマンドデコーダ２６から出力されて、コマンド信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥによって入力されたコマンドに応じた動作モードに入る。
【０１２０】
図５では、リード／ライトコマンド動作モードに入り、制御信号ＣＡＳ＿ＣＬがＨレベルになる。また、制御信号ＣＡＳ＿ＣＬｂ（信号ＣＡＳ＿ＣＬの論理反転信号）はＬレベルになる。
【０１２１】
上記の制御信号ＣＡＳ＿ＣＬは、コマンドラッチ回路２１［ＣＡＳｂ］から出力されたコマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂに同期して変化する信号なので、外部入力コマンド信号／ＣＡＳの立下りエッジに同期してＨレベルとなり、そのあと外部入力クロック信号ＣＬＫの立下りエッジに同期してＬレベルとなる（図５参照）。
【０１２２】
上記の制御信号ＣＡＳ＿ＣＬはバースト長カウンタ１１０に入力され、上記の制御信号ＣＡＳ＿ＣＬｂはカラムアドレスカウンタ２４に入力される。また、制御信号ＭＯＤ＿ＣＬはモードレジスタ１２に入力される。この制御信号ＭＯＤ＿ＣＬの変化のタイミングは、上記の制御信号ＣＡＳ＿ＣＬ，ＣＡＳ＿ＣＬｂと同様である。
【０１２３】
一方、外部入力アドレス信号ＡＤＤは、上記の外部入力コマンド信号／ＣＡＳと同様に、入力ＴＴＬバッファ１０［ＡＤＤ］を通過し、アドレス信号ＡＤＤ＿ＢＵＦとしてアドレスラッチ回路２２に入力される。
【０１２４】
この外部入力アドレス信号ＡＤＤも、上記の外部入力コマンド信号／ＣＡＳと同様に、外部入力クロック信号ＣＬＫの立上りエッジに対し、セットアップ時間ｔＳＩ以上およびホールド時間ｔＨＩ以上の間隔を保持しながら変化する（図５参照）。つまり、このアドレス信号ＡＤＤも、クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ早いタイミングで所定のレベルに変化し、クロック信号ＣＬＫの立上りエッジよりもホールド時間ｔＨＩ遅いタイミングでもとのレベルに戻る。
【０１２５】
アドレスラッチ回路２２（図３参照）では、クロック信号ＣＬＫ＿ＦＦｂによってトランスファーゲートＴＧ５，ＴＧ７がＯＮしており、アドレス信号ＡＤＤ＿ＢＵＦは、上記のコマンドラッチ回路２１［ＣＡＳｂ］に入力されたコマンド信号ＣＡＳｂと同様に、経路ＰＴ５およびＰＴ７をそのまま通過することによってスルーされて出力アドレス信号ＡＩＮ（図３の信号ＤＯＵＴ）となり、カラムアドレスカウンタ２４およびモードレジスタ１２に入力される。
【０１２６】
さらに、アドレスラッチ回路２２では、入力アドレス信号ＡＤＤ＿ＢＵＦのスルー信号によるアドレス信号ＡＩＮの出力を開始したあと、外部入力クロック信号ＣＬＫがＨレベルになり、これによってクロック信号ＣＬＫ＿ＦＦｂがＬレベルになると、このクロック信号ＣＬＫ＿ＦＦｂの立下りエッジに同期して、トランスファーゲートＴＧ５，ＴＧ７がＯＦＦするとともにトランスファーゲートＴＧ４，ＴＧ６がＯＮし、入力アドレス信号ＡＤＤ＿ＢＵＦが経路ＰＴ６およびＰＴ８によって差動型ラッチ回路ＤＦＦ２でラッチされ、出力アドレス信号ＡＩＮは、途切れることなく入力アドレス信号ＡＤＤ＿ＢＵＦのスルー信号から差動型ラッチ回路ＤＦＦ２のラッチ信号に切り換えられる。そして、クロック信号ＣＬＫ＿ＦＦｂがＬレベルの期間（外部入力クロック信号ＣＬＫがＨレベルの期間）、上記のラッチ信号による出力アドレス信号ＡＩＮがカラムアドレスカウンタ２４およびモードレジスタ１２に入力される。
【０１２７】
上記のアドレス信号ＡＩＮは、外部入力クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ早いタイミングで所定レベルに変化する外部入力アドレス信号ＡＤＤが入力されたときから、外部入力クロック信号ＣＬＫの立下りエッジまでに相当する期間、アドレスラッチ回路２２から継続して出力される信号なので、外部入力アドレス信号ＡＤＤのレベル変化開始のエッジに同期して所定レベルとなり、そのあとの外部入力クロック信号ＣＬＫの立下りエッジに同期して、かつインバータ２５１，２５２およびＮＡＮＤ２５３（図３参照）によって多少の遅延をもって、もとのレベルに戻る（図５のＡＩＮ（ｉ）参照）。
【０１２８】
モードレジスタ１２では、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅおよびバースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈが生成され、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅはキャリー発生回路１９に入力され、バースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈは、キャリー発生回路１９およびバースト長カウンタ１１０に入力される。
【０１２９】
バースト長カウンタ１１０では、バースト制御信号ＢＵＲＳＴが生成され、このバースト制御信号ＢＵＲＳＴは、カラムアドレス制御クロック発生回路２３に入力される。
【０１３０】
上記のバースト制御信号ＢＵＲＳＴは、制御信号ＣＡＳ＿ＣＬの立上りエッジに同期してＨレベルになり、バースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈによって設定されたバースト長に応じた数だけクロック信号ＣＬＫ＿ＢＵＦＤがカウントされたあと（ここではバースト長は４なのでクロック信号ＣＬＫ＿ＢＵＦＤの４つのクロックがカウントされる）、Ｌレベルに戻る（図５参照）。
【０１３１】
カラムアドレスカウンタ制御クロック発生回路２３では、バースト制御信号ＢＵＲＳＴとクロック信号ＣＬＫ＿ＢＵＦＤの論理積演算がなされて、バースト長分の制御クロック信号ＹＣＬＫ（ここでは４クロック分のクロック信号）が生成される（図５参照）。この制御クロック信号ＹＣＬＫは、カラムアドレスデコーダ１１２、タイミング制御用遅延回路２５、およびキャリー発生回路１９に入力される。
【０１３２】
タイミング制御用遅延回路２５に入力された制御クロック信号ＹＣＬＫは、遅延および論理反転されて制御クロック信号ＹＣＬＫＤｂとなる（図５参照）。この制御クロック信号ＹＣＬＫＤｂは、カラムアドレスカウンタ２４に入力される。
【０１３３】
カラムアドレスカウンタ２４（図４参照）では、アドレスラッチ回路２２からアドレス信号ＡＩＮが入力さるときに、Ｌレベルの制御信号ＣＡＳ＿ＣＬｂによってトランスファーゲートＴＧ９，ＴＧ１０がＯＮ、トランスファーゲートＴＧ１１がＯＦＦしており、入力されたアドレス信号ＡＩＮは、経路ＰＴ９によってスレーブラッチ回路ＳＦＦにラッチされ、出力カラムアドレス信号ＡＹの最初のカラムアドレス信号ＡＹ（ｉ）となり、カラムアドレスプリデコーダ１１１およびキャリー発生回路１９に入力される。また、最初のカラムアドレス信号ＡＹ（ｉ）はカラムアドレスカウンタ２４のＥＸ−ＯＲゲート２６３にも入力され、内部発生カラムアドレス信号ＡＹ（ｉ＋１）の生成に用いられる。
【０１３４】
上記最初のカラムアドレス信号ＡＹ（ｉ）は、外部入力クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ早いタイミングで所定レベルに変化する外部入力アドレス信号ＡＤＤが、アドレスラッチ回路２２の経路ＰＴ１，ＰＴ３によってスルーして出力され、さらにカラムアドレスカウンタ２４の経路ＰＴ９によってスルーして出力される信号なので、外部入力アドレス信号ＡＤＤの立下りエッジに同期して所定レベルとなる（図５参照）。
【０１３５】
このように実施の形態１では、外部入力クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ（図５参照）早いタイミングで所定レベルに変化する外部入力アドレス信号ＡＤＤが、外部入力クロック信号ＣＬＫに同期せずに、アドレスラッチ回路２２をスルーしてカラムアドレスカウンタ２４に入力されるので、外部入力アドレス信号ＡＤＤ（アドレス信号ＡＩＮ（ｉ））は外部入力クロック信号ＣＬＫ（制御クロック信号ＹＣＬＫ）の立上りエッジよりも早くカラムアドレスカウンタ２４に入力され（図５参照）、従来の同期型ＤＲＡＭで必要であったセットアップ時間ｔ１１（図１３参照）が不要である。
【０１３６】
なお、この実施の形態１では、外部入力アドレス信号ＡＤＤはさらにカラムアドレスカウンタ２４をスルーして出力されるが、カラムアドレスカウンタ２４が従来のカラムアドレスカウンタ１８（図１０参照）であったとしても、同様にセットアップ時間ｔ１１は不要である。
【０１３７】
キャリー発生回路１９では、カラムアドレス制御ＣＬＫ回路２３から入力された制御クロック信号ＹＣＬＫの立上りエッジに同期して、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅ、バースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈ、および最初のカラムアドレス信号ＡＹ（ｉ）に従って、カラムアドレス信号ＡＹ（ｉ）についてのキャリー信号ＣＡＲＲＹが生成される。このキャリー信号ＣＡＲＲＹは、カラムアドレスカウンタ２４に入力され、内部発生カラムアドレス信号ＡＹ（ｉ＋１）の生成に用いられる。
【０１３８】
上記カラムアドレス信号ＡＹの最初のカラムアドレス信号ＡＹ（ｉ）は、カラムアドレスプリデコーダ１１１によってプリデコードされ、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ）がカラムアドレスデコーダ１１２に入力される。
【０１３９】
カラムアドレスデコーダ１１２では、カラムアドレス制御ＣＬＫ回路２３から入力された制御クロック信号ＹＣＬＫの立上りエッジに同期して、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ）のデコードがなされ、最初のカラムアドレスについてのカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ）（図５参照）が生成される。そして、このカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ）に従って、メモリセルアレイ１１３のカラムが選択される。
【０１４０】
このように実施の形態１では、外部入力クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ（図５参照）早いタイミングで所定レベルに変化する外部入力アドレス信号ＡＤＤが、外部入力クロック信号ＣＬＫに同期せずに、アドレスラッチ回路２２およびカラムアドレスカウンタ２４をスルーしてカラムアドレスデコーダ１１２に入力されるので、外部入力アドレス信号ＡＤＤ（カラムアドレス信号ＡＹ（ｉ））は外部入力クロック信号ＣＬＫ（制御クロック信号ＹＣＬＫ）の立上りエッジよりも早くカラムアドレスデコーダ１１２に入力され（図５参照）、カラムアドレスカウンタ制御クロック発生回路２３で生成されたクロック信号ＹＣＬＫに同期させてカラムアドレス選択信号Ｙ−ＳＥＬを生成することが可能となり、従来の同期型ＤＲＡＭのようにタイミング調整のための遅延回路（図１０のタイミング制御用遅延回路１５参照）を経由して制御クロック信号ＹＣＬＫをカラムアドレスデコーダ１１２に入力する必要がなく、従来の同期型ＤＲＡＭで必要であったセットアップ時間ｔ１２（図１３参照）が不要である。
【０１４１】
なお、この実施の形態１では、外部入力アドレス信号ＡＤＤはアドレスラッチ回路２２をスルーしてカラムアドレスカウンタ２４に出力されるが、アドレスラッチ回路２２が従来の従来のラッチ回路１１［ＡＤＤ＿ＢＵＦ］（図１０参照）であったとしても、同様にセットアップ時間ｔ１２は不要である。
【０１４２】
また、実施の形態１のアドレスラッチ回路２２では、外部入力アドレス信号ＡＤＤを、外部入力クロック信号ＣＬＫの立上りエッジに同期して経路ＰＴ６，ＰＴ８によって差動型ラッチ回路ＤＦＦ２でラッチし、外部入力クロック信号ＣＬＫがＨレベルの期間、保持および出力しているが、インバータ２５１，２５２およびＮＡＮＤ２５３によって外部入力クロック信号ＣＬＫの立下りエッジから外部入力アドレス信号ＡＤＤの保持終了までに若干の遅延時間を確保し、差動ラッチ回路ＤＦＦ２での保持時間を若干長くすることにより、カラムアドレスカウンタ２４のアドレス信号ＡＩＮのスルー出力のためのトランスファーゲートＴＧ９がＯＦＦする前にアドレス信号ＡＩＮの保持および出力が終了しないようにして、カラムアドレスの多重選択が起きないようにするためのマージンｔ２１（図５参照）を確保している。
【０１４３】
次に、カラムアドレスカウンタ２４（図４参照）では、制御信号ＣＡＳ＿ＣＬｂがＬレベルであって、最初のカラムアドレス信号Ｙ（ｉ）を出力しているときに、最初のカラムアドレス信号Ｙ（ｉ）とこの信号Ｙ（ｉ）についてのキャリー信号ＣＡＲＲＹとの排他的論理和信号（ＥＸ−ＯＲゲート２６３の出力信号）である内部発生カラムアドレス信号ＡＹ（ｉ＋１）が、内部発生アドレス用マスターラッチ回路ＭＦＦでラッチされる。
【０１４４】
そのあと、制御信号ＣＡＳ＿ＣＬｂがＨレベルになると、トランスファーゲートＴＧ９がＯＦＦし、さらにタイミング制御用遅延回路２５から入力される制御クロック信号ＹＣＬＫＤｂ（制御クロック信号ＹＣＬＫを遅延および論理反転した信号）がＨレベルになると、この制御クロック信号ＹＣＬＫＤｂの立上りエッジに同期して、トランスファーゲートＴＧ１０がＯＦＦ、トランスファーゲートＴＧ１１がＯＮし、内部発生カラムアドレス信号ＡＹ（ｉ＋１）がスレーブラッチ回路ＳＦＦにラッチされ、出力カラムアドレス信号ＡＹは最初のカラムアドレス信号Ｙ（ｉ）から内部発生カラムアドレス信号ＡＹ（ｉ＋１）になり、この内部発生カラムアドレス信号ＡＹ（ｉ＋１）がカラムアドレスプリデコーダ１１１およびキャリー発生回路１９に入力される。また、内部発生カラムアドレス信号ＡＹ（ｉ＋１）はカラムアドレスカウンタ２４のＥＸ−ＯＲゲート２６３にも入力され、次の内部発生カラムアドレス信号ＡＹ（ｉ＋２）の生成に用いられる。なお、トランスファーゲートＴＧ９がＯＦＦしても、トランスファーゲートＴＧ１１がＯＮするまでの間は、最初のカラムアドレス信号Ｙ（ｉ）は、スレーブラッチ回路ＳＦＦに保持されている。
【０１４５】
上記の内部発生カラムアドレス信号ＡＹ（ｉ＋１）は、制御クロック信号ＹＣＬＫを遅延および論理反転した制御クロック信号ＹＣＬＫＤｂの立上りエッジに同期してカラムアドレスカウンタ２４から出力される信号なので、カラムアドレス信号ＡＹは、上記の制御クロック信号ＹＣＬＫＤｂの立上りエッジに同期して、最初のカラムアドレス信号ＡＹ（ｉ）から内部発生カラムアドレス信号ＡＹ（ｉ＋１）に変化する（図５参照）。
【０１４６】
キャリー発生回路１９では、カラムアドレス制御ＣＬＫ回路２３から入力された制御クロック信号ＹＣＬＫの立上りエッジに同期して、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅ、バースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈ、および内部発生カラムアドレス信号ＡＹ（ｉ＋１）に従って、内部発生カラムアドレス信号ＡＹ（ｉ＋１）についてのキャリー信号ＣＡＲＲＹが生成される。このキャリー信号ＣＡＲＲＹは、カラムアドレスカウンタ２４に入力され、次の内部発生カラムアドレス信号ＡＹ（ｉ＋２）の生成に用いられる。
【０１４７】
上記カラムアドレス信号ＡＹの内部発生カラムアドレス信号ＡＹ（ｉ＋１）は、カラムアドレスプリデコーダ１１１によってプリデコードされ、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ＋１）がカラムアドレスデコーダ１１２に入力される。
【０１４８】
カラムアドレスデコーダ１１２では、カラムアドレス制御ＣＬＫ回路２３から入力された制御クロック信号ＹＣＬＫの立上りエッジに同期して、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ＋１）のデコードがなされ、内部発生カラムアドレス信号ＹＡ（ｉ＋１）についての内部発生カラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１）（図５参照）が生成される。そして、この内部発生カラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１）に従って、メモリセルアレイ１１３のカラムが選択される。
【０１４９】
以下、内部発生カラムアドレス信号ＡＹ（ｉ＋１）および内部発生カラムアドレス信号ＡＹ（ｉ＋１）と同様に、内部発生カラムアドレス信号ＡＹ（ｉ＋２），ＡＹ（ｉ＋３）がカラムアドレスカウンタ２４で順次生成されて出力され、これらの内部発生カラムアドレス信号ＡＹ（ｉ＋２），ＡＹ（ｉ＋３）についてのカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋２），Ｙ−ＳＥＬ（ｉ＋３）がカラムアドレスデコーダ１１２で生成される。
【０１５０】
このように実施の形態１では、カラムアドレスカウンタ制御クロック発生回路２３で生成された制御クロック信号ＹＣＬＫをタイミング制御用遅延回路２５で遅延および論理反転させた制御クロック信号ＹＣＬＫＤｂで、カラムアドレスカウンタ２４を制御することにより、上記の制御クロック信号ＹＣＬＫの立上りエッジよりも早いタイミングで、内部発生カラムアドレス信号ＡＹ（ｉ＋１），ＡＹ（ｉ＋２），ＡＹ（ｉ＋３）が順次確定し、カラムアドレスデコーダ１１２に順次入力されるので、上記の制御クロック信号ＹＣＬＫに同期させて、カラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１），Ｙ−ＳＥＬ（ｉ＋２），Ｙ−ＳＥＬ（ｉ＋３）を順次生成することが可能となり、従来の同期型ＤＲＡＭのようにタイミング調整のための遅延回路（図１０のタイミング制御用遅延回路１５参照）を経由して制御クロック信号ＹＣＬＫをカラムアドレスデコーダ１１２に入力する必要がない。
【０１５１】
また、実施の形態１のカラムアドレスカウンタ２４では、カラムアドレス選択信号Ｙ−ＳＥＬを生成する制御クロック信号ＹＣＬＫをタイミング制御用遅延回路２５によって遅延させた制御クロック信号ＹＣＬＫＤｂで、内部発生カラムアドレス信号ＡＹ（ｉ＋１），ＡＹ（ｉ＋２），ＡＹ（ｉ＋３）の出力のためのトランスファーゲートＴＧ１０，ＴＧ１１を制御することにより、カラムアドレスの多重選択が起きないようにするためのマージンｔ２２（図５参照）を確保している。
【０１５２】
以上のように実施の形態１によれば、アドレスラッチ回路２２およびカラムアドレスカウンタ２４によって外部入力アドレス信号ＡＤＤをスルーしてカラムアドレスデコーダ１１２に入力することにより、外部入力アドレス信号ＡＤＤを外部入力クロック信号ＣＬＫとは非同期に高速にカラムアドレスデコーダ１１２に伝播させることができ、さらにはコマンドラッチ回路２１によって外部入力コマンド信号をスルーしてコマンドデコーダ２６に入力することにより、外部入力コマンド信号を外部入力クロック信号ＣＬＫとは非同期に高速にコマンドデコーダ２６に伝播させることができるので、バースト動作の最初のカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ）を高速に生成でき、ファーストアクセスを含めて高速なアクセスが可能となる。
【０１５３】
また、コマンドラッチ回路２１およびアドレスラッチ回路２２に差動型ラッチ回路ＤＦＦ１，ＤＦＦ２を用いたことにより、良好なセットアップ／ホールド特性が実現できる。
【０１５４】
また、外部入力クロック信号ＣＬＫからタイミングを調整するための遅延回路を経由せずに生成された制御クロック信号であってカラムアドレスデコーダ１１２でのカラムアドレス選択信号Ｙ−ＳＥＬの生成を制御する制御クロック信号ＹＣＬＫを、さらに遅延および論理反転させた制御クロック信号ＹＣＬＫＤｂの立上りエッジに同期して、カラムアドレスカウンタ２４から内部発生アドレス信号ＡＹ（ｉ＋１），ＡＹ（ｉ＋２），…を出力することにより、制御クロック信号ＹＣＬＫによるカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１），Ｙ−ＳＥＬ（ｉ＋２），…の生成タイミングよりも早いタイミングで、内部発生アドレス信号ＡＹ（ｉ＋１），ＡＹ（ｉ＋２），…をそれぞれカラムアドレスデコーダ１１２に入力することができるので、バースト動作の２つ目以降のカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１），ＡＹ（ｉ＋２），…を高速に生成できる。
【０１５５】
また、アドレスラッチ回路２２でのアドレス信号ＡＩＮの保持時間を若干長くすることによってマージンｔ２１（図５参照）を確保するとともに、カラムアドレスデコーダ１１２を制御する制御クロック信号ＹＣＬＫを遅延させた制御クロック信号ＹＣＬＫＤｂを用いることによってマージンｔ２２（図５参照）を確保しているので、誤動作のない安定した回路動作を実現できる。
【０１５６】
実施の形態２
上記実施の形態１では、アドレス信号ＡＩＮ（ｉ）（図５参照）はアドレスラッチ回路２２からカラムアドレスカウンタ２４に直接入力されるが、制御信号ＣＡＳ＿ＣＬｂはコマンドラッチ回路２１からコマンドデコーダ２６を経由してカラムアドレスカウンタ２４に入力される。しかし、外部入力アドレス信号と外部入力コマンド信号がそれぞれの入力ＴＴＬバッファ１０に入力されるタイミングは同じである。このため、アドレス信号ＡＩＮ（ｉ）がカラムアドレスカウンタに入力されてからＬレベルの制御信号ＣＡＳ＿ＣＬｂ（図５の制御信号ＣＡＳ＿ＣＬの論理反転信号）がカラムアドレスカウンタ２４に入力されるまでの遅延によって、アドレス信号ＡＩＮ（ｉ）がカラムアドレスカウンタ２４に入力されてからカラムアドレス信号ＡＹ（ｉ）（図５参照）が出力されるまでの間に多少の遅延を生じる。この実施の形態２では、カラムアドレスカウンタにおいての上記の遅延を解消し、さらに高速なカラムアドレス選択信号の生成を可能にする。
【０１５７】
図６は本発明の実施の形態２の同期型ＤＲＡＭの構成図である。なお、図６において、図１または図１０と同じものには同じ符号を付してある。また、図６においては、主に外部入力アドレス信号からカラムアドレス選択信号を生成する回路の構成を記載してあり、ローアドレス選択信号を生成する回路およびデータの入出力をする回路については記載を省略している。
【０１５８】
図６において、実施の形態２の同期型ＤＲＡＭは、６つの入力ＴＴＬバッファ１０と、４つのコマンドラッチ回路２１と、アドレスラッチ回路２２と、モードレジスタ１２と、クロックドライバ１３と、タイミング制御用遅延回路２５と、コマンドデコーダ１６と、カラムアドレス制御クロック発生回路２３と、カラムアドレスカウンタ３１と、キャリー発生回路１９と、バースト長カウンタ１１０と、カラムアドレスプリデコーダ１１１と、カラムアドレスデコーダ１１２と、メモリセルアレイ１１３とを備えている。
【０１５９】
この実施の形態２の同期型ＤＲＡＭは、上記実施の形態１の同期型ＤＲＡＭ（図１参照）において、カラムアドレスカウンタ２４をカラムアドレスカウンタ３１に変更し、入力ＴＴＬバッファ１０［／ＣＳ］，１０［／ＲＡＳ］，１０［／ＣＡＳ］からそれぞれ出力されたコマンド信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂをカラムアドレスカウンタ３１に入力するとともに、このカラムアドレスカウンタの変更に伴って、コマンドデコーダ２６を従来の同期型ＤＲＡＭ（図１０参照）のコマンドデコーダ１６に変更し、制御信号ＣＡＳ＿ＣＬｂではなくコマンドデコーダ１６から出力された制御信号ＣＡＳ＿ＣＬをカラムアドレスカウンタ３１に入力する構成としたものである。
【０１６０】
カラムアドレスカウンタ３１は、制御信号ＣＡＳ＿ＣＬ、制御クロック信号ＹＣＬＫＤｂ、アドレス信号ＡＩＮ、キャリー信号ＣＡＲＲＹ、およびコマンド信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂを入力として、カラムアドレス信号ＡＹを生成し、このカラムアドレス信号ＡＹをカラムアドレスプリデコーダ１１１およびキャリー発生回路１９に出力する。
【０１６１】
図７はカラムアドレス信号ＡＹの１ビットについてのカラムアドレスカウンタ３１の構成図である。図７において、カラムアドレスカウンタ３１は、インバータ３２，３３，３６，３７，３８，３１３，３１４，３１５，３１６，３１９と、Ｐチャネルトランジスタ３４，３１１，３１７と、Ｎチャネルトランジスタ３５，３１２，３１８と、ＥＸ−ＯＲゲート３９と、ＮＡＮＤゲート３１０と、
ＮＯＲゲート３２０，３２１とを備えている。
【０１６２】
インバータ３１４および３１５は内部発生アドレス用マスターラッチ回路ＭＦＦを構成しており、インバータ３６および３７はスレーブラッチ回路ＳＦＦを構成している。
【０１６３】
トランジスタ３４および３５はトランスファーゲートＴＧ１８を構成しており、トランジスタ３１１および３１２はトランスファーゲートＴＧ１９を構成しており、トランジスタ３１７および３１８はトランスファーゲートＴＧ２０を構成している。
【０１６４】
図７の実施の形態２のカラムアドレスカウンタ３１は、上記実施の形態１のカラムアドレスカウンタ２４（図４参照）において、制御信号ＣＡＳＣＬｂを生成する回路を設け、コマンドデコーダ２６から入力される制御信号ＣＡＳ＿ＣＬｂに代えて、上記の制御信号ＣＡＳＣＬｂを用いる構成としたものである。上記の制御信号ＣＡＳＣＬｂを生成する回路は、インバータ３１９およびＮＯＲゲート３２０，３２１によって構成されている。
【０１６５】
また、上記の制御信号ＣＡＳＣＬｂを生成する回路において、インバータ３１９およびＮＯＲゲート３２０は、入力ＴＴＬバッファ［／ＣＳ］，１０［／ＲＡＳ］，１０［／ＣＡＳ］から入力されるコマンド信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂのデコード回路を構成している。
【０１６６】
コマンド信号ＣＳｂ，ＣＡＳｂはそれぞれＮＯＲゲート３２０の第１入力端子，第２入力端子に入力され、コマンド信号ＲＡＳｂはインバータ３１９に入力され、コマンド信号ＲＡＳｂの論理反転信号であるインバータ３１９の出力信号はＮＯＲゲート３２０の第３入力端子に入力され、上記のコマンド信号のデコードがなされ、そのデコード信号がＮＯＲゲート３２０から出力される。
【０１６７】
さらに、コマンドデコーダから入力された制御信号ＣＡＳ＿ＣＬはＮＯＲゲート３２１の第１入力端子に入力され、上記のコマンド信号のデコード信号であるＮＯＲゲート３２０の出力信号はＮＯＲゲート３２１の第２入力端子に入力され、ＮＯＲゲート３２１で両信号の論理和演算がなされ、その論理和信号の論理反転信号である制御信号ＣＡＳＣＬｂがＮＯＲゲート３２１から出力される。
【０１６８】
そして、上記の制御信号ＣＡＳＣＬｂは、インバータ３２に入力されて、トランスファーゲートＴＧ１８のスイッチングを制御するとともに、ＮＡＮＤゲート３１０の第１入力端子にも入力され、制御クロック信号ＹＣＬＫＤｂとの論理積信号によってトランスファーゲートＴＧ１９，ＴＧ２０のスイッチングを制御する。
【０１６９】
このように実施の形態２では、入力ＴＴＬバッファ１０を通過したコマンド信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂをカラムアドレスカウンタ３１に直接入力し、カラムアドレスカウンタ３１内でコマンド信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂをデコードして、内部発生制御信号ＣＡＳＣＬｂを生成し、この内部発生制御信号ＣＡＳＣＬｂによってトランスファーゲートＴＧ１８を制御して、アドレス信号ＡＩＮ（ｉ）をスルーする経路を導通している。
【０１７０】
カラムアドレスカウンタ３１内のデコード回路から出力されるデコード信号（ＮＯＲゲート３２１の出力信号）は、コマンドデコーダ１６から入力される制御信号ＣＡＳ＿ＣＬよりも早いタイミングでＨレベルになり、かつアドレス信号ＡＩＮ（ｉ）がアドレスラッチ回路２２から入力されるのと同じタイミングまたはそれよりも早いタイミングでＨレベルになることが可能なので、アドレス信号ＡＩＮ（ｉ）が入力されるのと同じタイミングまたはそれよりも早いタイミングでアドレス信号ＡＩＮ（ｉ）をスルーする経路を導通させ、アドレス信号ＡＩＮ（ｉ）の入力から遅延を生じることなく、カラムアドレス信号ＡＹ（ｉ）を出力することができる。これにより、上記実施の形態１よりもさらに高速に外部入力アドレス信号ＡＤＤをコマンドデコーダ１１２に伝播し、カラムアドレス選択信号Ｙ−ＳＥＬをさらに高速に生成できる。
【０１７１】
以上のように実施の形態２によれば、カラムアドレスカウンタ３１内で外部入力コマンド信号をデコードし、そのデコード信号によってカラムアドレスカウンタ３１内のアドレス信号のスルー経路を導通させることにより、さらに高速に外部入力アドレス信号ＡＤＤをコマンドデコーダ１１２に伝播させることができるので、バースト動作の最初のカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ）をさらに高速に生成でき、ファーストアクセスを含めてさらに高速なアクセスが可能となり、さらに安定した回路動作を実現できる。
【０１７２】
実施の形態３
上記実施の形態１および２のアドレスラッチ回路２２では、外部入力アドレス信号ＡＤＤが入力されないバースト動作中やアクティブスタンバイ時など、ラッチ動作が不要なときにも、差動型ラッチ回路ＤＦＦ２はクロック信号ＣＬＫ＿ＦＦｂによってラッチ動作をしており、必要以上に電流を消費している。この実施の形態３では、アドレスラッチ回路２２においての電流消費を低減し、同期型ＤＲＡＭの消費電力の低減を可能にする。
【０１７３】
図８は本発明の実施の形態３の同期型ＤＲＡＭの構成図である。なお、図８において、図６と同じものには同じ符号を付してある。また、図８においては、主に外部入力アドレス信号からカラムアドレス選択信号を生成する回路の構成を記載してあり、ローアドレス選択信号を生成する回路およびデータの入出力をする回路については記載を省略している。
【０１７４】
図８において、実施の形態３の同期型ＤＲＡＭは、６つの入力ＴＴＬバッファ１０と、４つのコマンドラッチ回路２１と、アドレスラッチ回路２２と、モードレジスタ１２と、クロックドライバ４１と、タイミング制御用遅延回路２５と、コマンドデコーダ１６と、カラムアドレス制御クロック発生回路２３と、カラムアドレスカウンタ３１と、キャリー発生回路１９と、バースト長カウンタ１１０と、カラムアドレスプリデコーダ１１１と、カラムアドレスデコーダ１１２と、メモリセルアレイ１１３とを備えている。
【０１７５】
この実施の形態３の同期型ＤＲＡＭは、上記実施の形態２の同期型ＤＲＡＭ（図６参照）において、クロックドライバ１３をクロックドライバ４１に変更し、コマンドデコーダ１６から出力された制御信号ＲＡＳ＿ＣＬ，ＰＲＥ＿ＣＬ，ＭＯＤ＿ＣＬ，ＣＡＳ＿ＣＬをクロックドライバ４１にも入力し、クロック信号ＣＬＫ＿ＦＦｂではなくクロックドライバ４１から出力されたクロック信号ＣＬＫ＿ＡＤＤｂをアドレスラッチ回路２２に入力する構成としたものである。
【０１７６】
クロックドライバ４１は、入力ＴＴＬバッファ１０［ＣＬＫ］から入力されたクロック信号ＣＬＫ＿ＢＵＦをドライブし、クロック信号ＣＬＫ＿ＢＵＦＤをカラムアドレス制御クロック発生回路２３およびバースト長カウンタ１１０に出力し、クロック信号ＣＬＫ＿ＦＦｂをコマンドラッチ回路２１に出力するとともに、特定の動作モードに入ったときの最初にのみ出力されるクロック信号ＣＬＫ＿ＡＤＤｂを生成してアドレスラッチ回路２２に出力する。
【０１７７】
図９はクロックドライバ４１の構成図である。図９において、クロックドライバ４１は、インバータ４２，４３，４４，４５，４６，４７，４８，４９と、ＮＯＲゲート４８，４１０とを備えている。
【０１７８】
図９の実施の形態３のクロックドライバ４１は、上記実施の形態２のカラムアドクロックドライバ１３において、クロック信号ＣＬＫ＿ＡＤＤｂを生成する回路を設けたものである。上記のクロック信号ＣＬＫ＿ＡＤＤｂを生成する回路は、インバータ４７，４９およびＮＯＲゲート４８，４１０によって構成されている。
【０１７９】
入力ＴＴＬバッファ１０［ＣＬＫ］から入力されたクロック信号ＣＬＫ＿ＢＵＦは、インバータ４２，４３によってドライブされてクロック信号ＣＬＫ＿ＢＵＦＤとして出力されるとともに、インバータ４４，４５，４６によってドライブされてクロック信号ＣＬＫ＿ＦＦｂとして出力される。
【０１８０】
さらに、それぞれの動作モードの最初にレベル変化する制御信号ＲＡＳ＿ＣＬ，ＰＲＥ＿ＣＬ，ＭＯＤ＿ＣＬ，ＣＡＳ＿ＣＬがコマンドデコーダ１６からＮＯＲゲート４１０に入力され、これらの制御信号の論理和演算がなされ、その論理和信号の論理反転信号がＮＯＲゲート４８の第１入力端子に入力される。
【０１８１】
また、クロック信号ＣＬＫ＿ＢＵＦはインバータ４７に入力され、クロック信号ＣＬＫ＿ＢＵＦＦの論理反転信号であるインバータ４７の出力信号はＮＯＲゲート４８の第２入力端子に入力される。
【０１８２】
そして、上記の論理和信号の論理反転信号とクロック信号ＣＬＫ＿ＢＵＦＦの論理反転信号の論理和演算がさらになされ、その論理和信号の論理反転信号がインバータ４９でドライブされ、クロック信号ＣＬＫ＿ＡＤＤｂとしてクロックドライバ４１から出力され、アドレスラッチ回路２２に入力される。
【０１８３】
この実施の形態３では、クロックドライバ４１からアドレスラッチ回路２２に入力される上記のクロック信号ＣＬＫ＿ＡＤＤｂは、特定の動作モードに入ったときの最初にのみクロックが出力される信号である。つまり、上記のクロック信号ＣＬＫ＿ＡＤＤｂは、バース動作に入り、その最初にアドレス信号ＡＤＤが入力されるときにのみクロックが出力される信号である。
【０１８４】
このため、アドレスラッチ回路２２の差動型ラッチ回路ＤＦＦ２（図３参照）は、特定の動作モードの最初にのみ（バースト動作ではその最初の外部入力アドレス信号ＡＤＤの入力期間のみ）ラッチ動作をするが、上記の動作モードでの動作中（バースト動作では内部発生カラムアドレス信号によるバースト動作中）やアクティブスタンバイ時には不要なラッチ動作をしない。これにより、上記実施の形態２よりも消費電流を低減できる。
【０１８５】
以上のように実施の形態３によれば、クロックドライバ４１によって外部入力アドレス信号ＡＤＤの入力期間にのみクロックを出力するクロック信号ＣＬＫ＿ＡＤＤｂを生成し、このクロック信号ＣＬＫ＿ＡＤＤｂによってアドレスラッチ回路２２の差動型ラッチ回路ＤＦＦ２を動作させることにより、内部発生カラムアドレス信号によるバースト動作中やアクティブスタンバイ時の消費電流を低減できる。
【０１８６】
なお、上記実施の形態３は、クロックドライバ４１を上記実施の形態２の同期型ＤＲＡＭに設けた例であるが、上記実施の形態３のクロックドライバ４１を上記実施の形態１の同期型ＤＲＡＭに設けることも可能である。
【０１８７】
また、上記実施の形態１〜３では、同期型ＤＲＡＭのカラムアドレス選択信号を生成する回路を例に説明したが、本発明は、ローアドレス選択信号を生成する回路をはじめアドレス選択信号を生成する回路の適用可能であるとともに、他の半導体記憶装置にも適用可能である。
【０１８８】
【発明の効果】
以上説明したように本発明によれば、高速なアドレス選択信号の生成を実現でき、これによってファーストアクセスを含めて高速なアクセスを実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１の同期型ＤＲＡＭの構成図である。
【図２】図１のコマンドラッチ回路の回路図である。
【図３】図１のアドレスラッチ回路の回路図である。
【図４】図１のカラムアドレスカウンタの構成図である。
【図５】図１の同期型ＤＲＡＭの動作を説明するタイミングチャートである。
【図６】本発明の実施の形態２の同期型ＤＲＡＭの構成図である。
【図７】図６のカラムアドレスカウンタの構成図である。
【図８】本発明の実施の形態３の同期型ＤＲＡＭの構成図である。
【図９】図８のクロックドライバの回路図である。
【図１０】従来の同期型ＤＲＡＭの構成図である。
【図１１】図１０のラッチ回路の回路図である。
【図１２】図１０のカラムアドレスカウンタの構成図である。
【図１３】図１０の同期型ＤＲＡＭの動作を説明するタイミングチャートである。
【符号の説明】
１０ 入力ＴＴＬバッファ、 １２ モードレジスタ、 １３ クロックドライバ、 １６ カラムアドレスカウンタ、 １９ キャリー発生回路、 １１０バースト長カウンタ、 １１１ カラムアドレスプリデコーダ、 １１２ カラムアドレスデコーダ、 １１３ メモリセルアレイ、 ２１ コマンドラッチ回路、 ２２ アドレスラッチ回路、 ２３ カラムアドレスカウンタ制御クロック発生回路、 ２４ カラムアドレスカウンタ、 ２５ タイミング制御用遅延回路、 ２６ コマンドデコーダ、 ３１ カラムアドレスカウンタ、 ４１クロックドライバ。
【発明の属する技術分野】
本発明は、同期型ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）をはじめとする同期型の半導体記憶装置に関し、特に高速なアドレス選択信号の生成が可能なアドレス選択回路およびファーストアクセスを含めて高速なアクセスが可能な半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図１０は従来の同期型ＤＲＡＭの構成図である。なお、図１０においては、主に外部入力アドレス入力信号からカラムアドレス選択信号を生成する回路の構成を記載してあり、ローアドレス選択信号を生成する回路およびデータの入出力をする回路については記載を省略している。
【０００３】
図１０において、従来の同期型ＤＲＡＭは、６つの入力ＴＴＬバッファ１０と、５つのラッチ回路１１と、モードレジスタ１２と、クロックドライバ１３と、タイミング制御用遅延回路１４，１５と、コマンドデコーダ１６と、カラムアドレスカウンタ制御クロック発生回路１７と、カラムアドレスカウンタ１８と、キャリー発生回路１９と、バースト長カウンタ１１０と、カラムアドレスプリデコーダ１１１と、カラムアドレスデコーダ１１２と、メモリセルアレイ１１３とを備えている。
【０００４】
以下の説明において、クロック信号ＣＬＫが入力される入力ＴＴＬバッファ１０を１０［ＣＬＫ］、ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ）コマンド信号／ＣＳが入力される入力ＴＴＬバッファ１０を１０［／ＣＳ］、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）コマンド信号／ＲＡＳが入力される入力ＴＴＬバッファ１０を１０［／ＲＡＳ］、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）コマンド信号／ＣＡＳが入力される入力ＴＴＬバッファ１０を１０［／ＣＡＳ］、ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）コマンド信号／ＷＥが入力される入力ＴＴＬバッファ１０を１０［／ＷＥ］、アドレス信号ＡＤＤが入力される入力ＴＴＬバッファ１０を１０［ＡＤＤ］とそれぞれ表記する。また、入力ＴＴＬバッファ１０からコマンド信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂが入力されるラッチ回路１１をそれぞれ１１［ＣＳｂ］，１１［ＲＡＳｂ］，１１［ＣＡＳｂ］，１１［ＷＥｂ］と表記し、入力ＴＴＬバッファ１０［ＡＤＤ］からアドレス信号ＡＤＤ＿ＢＵＦが入力されるラッチ回路１１をラッチ回路１１［ＡＤＤ＿ＢＵＦ］と表記する。
【０００５】
図１１はラッチ回路１１の回路図である。図１１のラッチ回路１１が例えばラッチ回路１１［ＣＡＳｂ］であれば、図１１の入力信号ＤＩＮは入力ＴＴＬバッファ１０［／ＣＡＳ］の出力信号ＣＡＳｂであり、図１１の出力信号ＤＯＵＴはラッチ回路１１［ＣＡＳｂ］の出力信号ＣＡＳＩＮｂであり、図１１の出力信号ＤＯＵＴｂはラッチ回路１１［ＣＡＳｂ］の出力信号ＣＡＳＩＮである。
【０００６】
図１１において、ラッチ回路１１は、インバータ１１３，１１４，１１８，１１９，１２２，１２３，１２４，１２５と、Ｎチャネルトランジスタ１１６，１２０と、Ｐチャネルトランジスタ１１７，１２１とを備えている。トランジスタ１１６および１１７はトランスファーゲートＴＧ１２を構成しており、トランジスタ１２０および１２１はトランスファーゲートＴＧ１３を構成している。また、インバータ１１８，１１９はマスターラッチ回路を構成しており、インバータ１１２，１２３はスレーブラッチ回路を構成している。
【０００７】
図１２はカラムアドレスカウンタ１８の構成図である。図１２において、カラムアドレスカウンタ１８は、インバータ１２６，１２７，１３０，１３１，１３４，１３５，１３９，１４０，１４３，１４４，１４５，１４６と、Ｎチャネルトランジスタ１２８，１３２，１３８，１４２と、Ｐチャネルトランジスタ１２９，１３３，１３７，１４１と、ＥＸ−ＯＲゲート１３６とを備えている。
【０００８】
インバータ１３０および１３１は外部入力アドレス用マスターラッチ回路ＭＦＦ１を構成しており、インバータ１３９および１４０は内部発生アドレス用マスターラッチ回路ＭＭＦを構成しており、インバータ１４３および１４４はスレーブラッチ回路ＳＦＦを構成している。
【０００９】
トランジスタ１２８および１２９はトランスファーゲートＴＧ１４を構成しており、トランジスタ１３２および１３３はトランスファーゲートＴＧ１５を構成しており、トランジスタ１３７および１３８はトランスファーゲートＴＧ１６を構成しており、トランジスタ１４１および１４２はトランスファーゲートＴＧ１７を構成している。
【００１０】
［従来の同期型ＤＲＡＭの動作］
図１３は図１０の従来の同期型ＤＲＡＭのカラムアドレス選択信号生成までの動作を説明する主要信号のタイミング図である。この図１３は、バースト長が４でバーストタイプがシーケンシャルのときの例である。図１０〜図１３をもとに、従来の同期型ＤＲＡＭのカラムアドレス選択信号生成までの動作について以下に説明する。
【００１１】
外部入力クロック信号ＣＬＫは、入力ＴＴＬバッファ１０［ＣＬＫ］を通過し、クロック信号ＣＬＫ＿ＢＵＦとしてクロックドライバ１３に入力され、クロックドライバ１３によってドライブされて、ほぼ同じタイミングで互いに逆論理の２つのクロック信号ＣＬＫ＿ＢＵＦＤ（信号ＣＬＫと同論理の信号）およびＣＬＫ＿ＦＦｂ（信号ＣＬＫの論理反転信号）となる（図１３参照）。クロック信号ＣＬＫ＿ＢＵＦＤは、タイミング調整回路１４に入力され、クロック信号ＣＬＫ＿ＦＦｂは、ラッチ回路１１に入力される。
【００１２】
タイミング制御用遅延回路１４に入力されたクロック信号ＣＬＫ＿ＢＵＦＤは、遅延されてクロック信号ＣＬＫ＿ＢＵＦＤ１となる（図１３参照）。この制御クロック信号ＣＬＫ＿ＢＵＦＤ１は、カラムアドレスカウンタ１７およびバースト長カウンタ１１０に入力される。
【００１３】
また、外部入力コマンド信号／ＣＡＳは、入力ＴＴＬバッファ１０［／ＣＡＳ］を通過し、コマンド信号ＣＡＳｂとして、ラッチ回路１１［ＣＡＳｂ］に入力される。
【００１４】
上記の外部入力コマンド信号／ＣＡＳは、外部入力クロック信号ＣＬＫの立上りエッジに対し、セットアップ時間ｔＳＩ以上およびホールド時間ｔＨＩ以上の間隔を保持しながら変化する（図１３参照）。つまり、このコマンド信号／ＣＡＳは、クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ（図１３参照）早いタイミングでＬレベルに変化し、クロック信号ＣＬＫの立上りエッジよりもホールド時間ｔＨＩ（図１３参照）遅いタイミングでＨレベルに戻る。なお、他のコマンド信号／ＣＳ，／ＲＡＳ，／ＷＥが入力されたときも同様である。
【００１５】
ラッチ回路１１［ＣＡＳｂ］（図１１参照）では、Ｈレベルのクロック信号ＣＬＫ＿ＦＦｂによってトランスファーゲートＴＧ１２がＯＮ、トランスファーゲートＴＧ１３がＯＦＦしており、入力されたコマンド信号ＣＡＳｂ（図１１の信号ＤＩＮ）は、インバータ１１８，１１９で構成されたマスターラッチ回路にラッチされ、そのあと外部入力クロック信号ＣＬＫがＨレベルになり、これによってクロック信号ＣＬＫ＿ＦＦｂがＬレベルになると、このクロック信号ＣＬＫ＿ＦＦｂの立下りエッジに同期して、トランスファーゲートＴＧ１２がＯＦＦ、トランスファーゲートＴＧ１３がＯＮしてインバータ１２２，１２３で構成されたスレーブラッチ回路にラッチされて、出力コマンド信号ＣＡＳＩＮ（図１１の信号ＤＯＵＴｂ）およびその論理反転信号ＣＡＳＩＮｂ（図１１の信号ＤＯＵＴ）となり、コマンドデコーダ１６に入力される。
【００１６】
また、ラッチ回路１１［ＣＡＳｂ］では、コマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂは、クロック信号ＣＬＫ＿ＦＦｂの次の立下りエッジまでの期間、保持されて継続して出力される。
【００１７】
上記のコマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂは、外部入力コマンド信号／ＣＡＳが入力されたあとの外部入力クロック信号ＣＬＫの立上りエッジから、外部入力クロック信号ＣＬＫの次の立上りエッジまでに相当する期間、ラッチ回路１１［ＣＡＳｂ］から継続して出力される信号なので、外部入力クロック信号ＣＬＫの立上りエッジに同期してＨレベルとなり、その次の外部入力クロック信号ＣＬＫの立上りエッジに同期してＬレベルとなる（図１３参照）。なお、他のコマンド信号ＣＳｂ，ＲＡＳｂ，ＷＥｂが入力されたときの他のラッチ回路１１［ＣＳｂ］，１１［ＲＡＳｂ］，１１［ＷＥｂ］の動作も同様である。
【００１８】
ラッチ回路１１［ＣＳｂ］の出力信号ＣＳＩＮ，ＣＳＩＮｂ、ラッチ回路１１［ＲＡＳｂ］の出力信号ＲＡＳＩＮ，ＲＡＳＩＮｂ、ラッチ回路１１［ＣＡＳｂ］の出力信号ＣＡＳＩＮ，ＣＡＳＩＮｂ、およびラッチ回路１１［ＷＥｂ］の出力信号ＷＥＩＮ，ＷＥＩＮｂは、コマンドデコーダ１６によってデコードされ、それに応じた制御信号ＲＡＳ＿ＣＬ，ＷＥ＿ＣＬ，ＰＲＥ＿ＣＬ，ＭＯＤ＿ＣＬ，ＣＡＳ＿ＣＬがコマンドデコーダ１６から出力されて、コマンド信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥによって入力されたコマンドに応じた動作モードに入る。
【００１９】
モードレジスタコマンドが入力されれば制御信号ＭＯＤ＿ＣＬが、ローアクティブコマンドが入力されれば制御信号ＲＡＳ＿ＣＬが、リードコマンドが入力されれば制御信号ＣＡＳ＿ＣＬが、ライトコマンドが入力されれば制御信号ＣＡＳ＿ＣＬおよびＷＥ＿ＣＬが、プリチャージコマンドが入力されれば制御信号ＰＲＥ＿ＣＬが、それぞれＨレベルとなる。
【００２０】
図１３では、リード／ライトコマンド動作モードに入り、制御信号ＣＡＳ＿ＣＬがＨレベルになる。
【００２１】
上記の制御信号ＣＡＳ＿ＣＬは、ラッチ回路１１［ＣＡＳｂ］から出力されたコマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂに同期して変化する信号なので、外部入力クロック信号ＣＬＫの立上りエッジに同期してＨレベルとなり、その次の外部入力クロック信号ＣＬＫの立上りエッジに同期してＬレベルとなる（図１３参照）。
【００２２】
一方、外部入力アドレス信号ＡＤＤは、上記の外部入力コマンド信号／ＣＡＳと同様に、入力ＴＴＬバッファ１０［ＡＤＤ］を通過し、アドレス信号ＡＤＤ＿ＢＵＦとして、ラッチ回路１１［ＡＤＤ＿ＢＵＦ］に入力される。
【００２３】
この外部入力アドレス信号ＡＤＤも、上記の外部入力コマンド信号／ＣＡＳと同様に、外部入力クロック信号ＣＬＫの立上りエッジに対し、セットアップ時間ｔＳＩ以上およびホールド時間ｔＨＩ以上の間隔を保持しながら変化する（図１３参照）。つまり、このアドレス信号ＡＤＤも、クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ以上早いタイミングで所定のレベルに変化し、クロック信号ＣＬＫの立上りエッジよりもホールド時間ｔＨＩ以上遅いタイミングでもとのレベルに戻る。
【００２４】
ラッチ回路１１［ＡＤＤ＿ＢＵＦ］（図１１参照）では、Ｈレベルのクロック信号ＣＬＫ＿ＦＦｂによって、トランスファーゲートＴＧ１２がＯＮ、トランスファーゲートＴＧ１３がＯＦＦしており、入力されたアドレス信号ＡＤＤ＿ＢＵＦ（図１１の信号ＤＩＮ）は、上記のコマンド信号ＣＡＳｂと同様に、インバータ１１８，１１９で構成されたマスターラッチ回路にラッチされ、そのあと外部入力クロック信号ＣＬＫがＨレベルになり、これによってクロック信号ＣＬＫ＿ＦＦｂがＬレベルになると、このクロック信号ＣＬＫ＿ＦＦｂの立下りエッジに同期して、アドレス信号ＡＤＤ＿ＢＵＦは、インバータ１２２，１２３で構成されたスレーブラッチ回路でラッチされて、出力アドレス信号ＡＩＮ（図１１の信号ＤＯＵＴ）となり、カラムアドレスカウンタ１８およびモードレジスタ１２に入力される。
【００２５】
また、ラッチ回路１１［ＡＤＤ＿ＢＵＦ］では、アドレス信号ＡＤＤ＿ＢＵＦは、クロック信号ＣＬＫ＿ＦＦｂの次の立下りエッジまでの期間、保持されて継続して出力される。
【００２６】
上記のアドレス信号ＡＩＮは、外部入力アドレス信号ＡＤＤが入力されたあとの外部入力クロック信号ＣＬＫの立上りエッジから、外部入力クロック信号ＣＬＫの次の立上りエッジまでに相当する期間、ラッチ回路１１［ＡＤＤ＿ＢＵＦ］から継続して出力される信号なので、外部入力クロック信号ＣＬＫの立上りエッジに同期して所定レベルとなり、その次の外部入力クロック信号ＣＬＫの立上りエッジに同期してもとのレベルに戻る（図１３のＡＩＮ（ｉ）参照）。
【００２７】
モードレジスタ１２では、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅおよびバースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈが生成され、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅはキャリー発生回路１９に入力され、バースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈは、キャリー発生回路１９およびバースト長カウンタ１１０に入力される。
【００２８】
バースト長カウンタ１１０では、バースト制御信号ＢＵＲＳＴが生成され、このバースト制御信号ＢＵＲＳＴは、カラムアドレス制御クロック発生回路１７に入力される。
【００２９】
上記のバースト制御信号ＢＵＲＳＴは、制御信号ＣＡＳ＿ＣＬの立上りエッジに同期してＨレベルになり、バースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈによって設定されたバースト長に応じた数だけクロック信号ＣＬＫ＿ＢＵＦＤ１がカウントされたあと（ここではバースト長は４なのでクロック信号ＣＬＫ＿ＢＵＦＤ１の４つのクロックがカウントされる）、Ｌレベルに戻る（図１３参照）。
【００３０】
カラムアドレス制御クロック発生回路１７では、バースト制御信号ＢＵＲＳＴとクロック信号ＣＬＫ＿ＢＵＦＤ１の論理積演算がなされ、この論理積信号と制御信号ＣＡＳ＿ＣＬに従って、バースト動作の最初のカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ）の生成のための制御クロック信号ＥＸＴ−ＹＣＬＫ、および内部発生カラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１），Ｙ−ＳＥＬ（ｉ＋２），…の生成のための制御クロック信号ＩＮＴ−ＹＣＬＫ（両信号でバースト長分の信号であって、ここでは両信号で４クロック分のクロック信号）が生成される（図１３参照）。これらの制御クロック信号ＥＸＴ−ＹＣＬＫ，ＩＮＴ−ＹＣＬＫは、タイミング制御用遅延回路１５、カラムアドレスカウンタ１８、およびキャリー発生回路１９に入力される。
【００３１】
タイミング制御用遅延回路１５に入力された制御クロック信号ＥＸＴ−ＹＣＬＫ，ＩＮＴ−ＹＣＬＫは、遅延されて制御クロック信号ＹＣＬＫＤとなる（図１３参照）。この制御クロック信号ＹＣＬＫＤは、カラムアドレスデコーダ１１２に入力される。
【００３２】
カラムアドレスカウンタ１８（図１２参照）では、ラッチ回路１１［ＡＤＤ＿ＢＵＦ］からアドレス信号ＡＩＮが入力さるときに、ともにＬレベルの制御クロック信号ＥＸＴ−ＹＣＬＫ，ＩＮＴ−ＹＣＬＫによって、トランスファーゲートＴＧ１４，ＴＧ１６がＯＮ、トランスファーゲートＴＧ１５，ＴＧ１７がＯＦＦしており、入力されたアドレス信号ＡＩＮは、外部入力アドレス用マスターラッチ回路ＭＦＦ１にラッチされ、そのあと外部入力クロック信号ＣＬＫがＨレベルになり、これによって制御クロック信号ＥＸＴ−ＹＣＬＫがＨレベルになると、スレーブラッチ回路ＳＦＦにラッチされ、出力カラムアドレス信号ＡＹの最初のカラムアドレス信号ＡＹ（ｉ）となり、カラムアドレスプリデコーダ１１１およびキャリー発生回路１９に入力される。また、最初のカラムアドレス信号ＡＹ（ｉ）はカラムアドレスカウンタ１８のＥＸ−ＯＲゲート１３６にも入力され、内部発生カラムアドレス信号ＡＹ（ｉ＋１）の生成に用いられる。
【００３３】
上記最初のカラムアドレス信号ＡＹ（ｉ）は、クロック信号ＣＬＫ＿ＦＦｂに同期してラッチ回路１１［ＡＤＤ＿ＢＵＦ］からカラムアドレスカウンタ１８に入力されるアドレス信号ＡＩＮ（ｉ）が、制御クロック信号ＥＸＴ−ＹＣＬＫに同期してカラムアドレスカウンタ１８から出力される信号である（図１３参照）。
【００３４】
このように従来の同期型ＤＲＡＭでは、クロック信号ＣＬＫ＿ＦＦｂに同期してラッチ回路１１［ＡＤＤ＿ＢＵＦ］から出力されるアドレス信号ＡＩＮ（ｉ）を、カラムアドレスカウンタ１８でラッチし、制御クロック信号ＥＸＴ−ＹＣＬＫの立下りエッジに同期してカラムアドレスカウンタ１８から出力する構成なので、クロック信号ＣＬＫ＿ＢＵＦＤをタイミング制御用遅延回路１４によって十分遅延させたクロック信号ＣＬＫ＿ＢＵＦＤ１を用いてカラムアドレス制御クロック発生回路１７において制御クロック信号ＥＸＴ−ＹＣＬＫを生成することにより、カラムアドレスカウンタ１８においての十分なセットアップ時間ｔ１１（図１３参照）を確保する必要がある。
【００３５】
キャリー発生回路１９では、カラムアドレス制御ＣＬＫ回路１７から入力された制御クロック信号ＥＸＴ−ＹＣＬＫの立上りエッジに同期して、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅ、バースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈ、および最初のカラムアドレス信号ＡＹ（ｉ）に従って、カラムアドレス信号ＡＹ（ｉ）についてのキャリー信号ＣＡＲＲＹが生成される。このキャリー信号ＣＡＲＲＹは、カラムアドレスカウンタ１８に入力され、内部発生カラムアドレス信号ＡＹ（ｉ＋１）の生成に用いられる。
【００３６】
上記カラムアドレス信号ＡＹの最初のカラムアドレス信号ＡＹ（ｉ）は、カラムアドレスプリデコーダ１１１によってプリデコードされ、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ）がカラムアドレスデコーダ１１２に入力される。
【００３７】
カラムアドレスデコーダ１１２では、タイミング制御用遅延回路１５から入力された制御クロック信号ＹＣＬＫＤの立上りエッジに同期して、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ）のデコードがなされ、最初のカラムアドレスについてのカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ）（図１３参照）が生成される。そして、このカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ）に従って、メモリセルアレイ１１３のカラムが選択される。
【００３８】
次に、カラムアドレスカウンタ１８（図１２参照）では、制御クロック信号ＥＸＴ−ＹＣＬＫがＨレベルであって、最初のカラムアドレス信号Ｙ（ｉ）を出力しているときに、最初のカラムアドレス信号Ｙ（ｉ）とこの信号Ｙ（ｉ）についてのキャリー信号ＣＡＲＲＹとの排他的論理和信号（ＥＸ−ＯＲゲート１３６の出力信号）である内部発生カラムアドレス信号ＡＹ（ｉ＋１）が、内部発生アドレス用マスターラッチ回路ＭＦＦでラッチされる。
【００３９】
そのあと、制御クロック信号ＥＸＴ−ＹＣＬＫがＬレベルになると、トランスファーゲートＴＧ１５がＯＦＦし、さらに制御クロック信号ＩＮＴ−ＹＣＬＫがＨレベルになると、この制御クロック信号ＩＮＴ−ＹＣＬＫの立上りエッジに同期して、トランスファーゲートＴＧ１６がＯＦＦ、トランスファーゲートＴＧ１７がＯＮし、内部発生カラムアドレス信号ＡＹ（ｉ＋１）がスレーブラッチ回路ＳＦＦにラッチされ、出力カラムアドレス信号ＡＹは最初のカラムアドレス信号Ｙ（ｉ）から内部発生カラムアドレス信号ＡＹ（ｉ＋１）になり、この内部発生カラムアドレス信号ＡＹ（ｉ＋１）がカラムアドレスプリデコーダ１１１およびキャリー発生回路１９に入力される。また、内部発生カラムアドレス信号ＡＹ（ｉ＋１）はカラムアドレスカウンタ１８のＥＸ−ＯＲゲート１３６にも入力され、次の内部発生カラムアドレス信号ＡＹ（ｉ＋２）の生成に用いられる。なお、トランスファーゲートＴＧＴ１５がＯＦＦしても、トランスファーゲートＴＧ１６がＯＮするまでの間は、最初のカラムアドレス信号Ｙ（ｉ）は、スレーブラッチ回路ＳＦＦに保持されている。
【００４０】
上記カラムアドレス信号ＡＹの内部発生カラムアドレス信号ＡＹ（ｉ＋１）は、カラムアドレスプリデコーダ１１１によってプリデコードされ、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ＋１）がカラムアドレスデコーダ１１２に入力される。
【００４１】
カラムアドレスデコーダ１１２では、タイミング制御用遅延回路１５から入力された制御クロック信号ＹＣＬＫＤの立上りエッジに同期して、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ＋１）のデコードがなされ、内部発生カラムアドレス信号ＹＡ（ｉ＋１）についての内部発生カラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１）（図１３参照）が生成される。そして、この内部発生カラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１）に従って、メモリセルアレイ１１３のカラムが選択される。
【００４２】
以下、内部発生カラムアドレス信号ＡＹ（ｉ＋１）および内部発生カラムアドレス信号ＡＹ（ｉ＋１）と同様に、内部発生カラムアドレス信号ＡＹ（ｉ＋２），ＡＹ（ｉ＋３）がカラムアドレスカウンタ１８で順次生成されて出力され、これらの内部発生カラムアドレス信号ＡＹ（ｉ＋２），ＡＹ（ｉ＋３）についてのカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋２），Ｙ−ＳＥＬ（ｉ＋３）がカラムアドレスデコーダ１１２で生成される。
【００４３】
このように従来の同期型ＤＲＡＭでは、制御クロック信号ＥＸＴ−ＹＣＬＫ，ＩＮＴ−ＹＣＬＫの立上りエッジに同期してカラムアドレスカウンタ１８から出力されるカラムアドレス信号ＡＹをカラムアドレスデコーダ１１２でデコードしする構成であり、かつクロック信号に同期してカラムアドレス選択信号Ｙ−ＳＥＬを生成しなければならない構成なので、制御クロック信号ＥＸＴ−ＹＣＬＫ，ＩＮＴ−ＹＣＬＫをタイミング制御用遅延回路１５によってさらに遅延させた制御クロック信号ＹＣＬＫＤを用いてカラムアドレスデコーダ１１２においてカラムアドレス選択信号Ｙ−ＳＥＬを生成することにより、カラムアドレスの多重選択が起きないように十分なセットアップ時間ｔ１２（図１３参照）を確保する必要がある。
【００４４】
以上のように従来の同期型ＤＲＡＭでは、外部入力クロック信号ＣＬＫをドライブして生成したクロック信号ＣＬＫ＿ＦＦｂに同期して外部入力アドレス信号ＡＤＤをラッチ回路１１［ＡＤＤ＿ＢＵＦ］でラッチしてアドレス信号ＡＩＮを出力し、上記のクロック信号ＣＬＫを遅延して生成した制御クロック信号ＥＸＴ−ＹＣＬＫ，ＩＮＴ−ＹＣＬＫに同期して、上記のアドレス信号ＡＩＮをカラムアドレスカウンタ１８でラッチしてカラムアドレス信号ＡＹを出力し、上記のクロック信号ＥＸＴ−ＹＣＬＫ，ＩＮＴ−ＹＣＬＫをさらに遅延して生成した制御クロック信号ＹＣＬＫＤに同期して、上記のカラムアドレス信号ＡＹをカラムアドレスデコーダ１１２でデコードしてカラムアドレス選択信号Ｙ−ＳＥＬを生成することにより、セットアップ時間ｔ１１およびマージンｔ１２を確保する必要があるので、上記のアドレス信号ＡＤＤは、上記のセットアップ時間ｔ１１およびｔ１２の確保によって遅延されてカラムアドレスデコーダ１１２まで伝播される。
【００４５】
【発明が解決しようとする課題】
同期型ＤＲＡＭの高速動作としては、パイプライン動作やプリフェッチ動作などのバースト動作があるが、いずれもバーストアクセスの２ビット目以降のアクセスを高速にできるものであって、ＣＡＳレイテンシを含んだファーストアクセスを高速にできるものではない。このため高い動作周波数では、ＣＡＳレイテンシを大きくすることによって、上記のファーストアクセスの時間からＣＡＳレイテンシを除いた見かけ上のアクセス時間を速くして、同期型ＤＲＡＭを使用している。言い換えれば、ＣＡＳレイテンシを含んだ実質的なファーストアクセスをいかに速くするかが、高速動作の実現のためのかぎとなる。
【００４６】
しかしながら、上記従来の同期型ＤＲＡＭでは、セットアップ時間ｔ１１およびマージンｔ１２を確保して内部動作を安定させるために、内部クロック信号を次々に遅延させ、それらの遅延させたクロック信号で内部回路を動作させているので、ＣＡＳレイテンシを低くすると、上記クロック信号の遅延時間が最大動作周波数を決めてしまい、ファーストアクセスを高速にするための障害になる。このため、上記従来の同期型ＤＲＡＭにおいては、いかに内部クロック信号の遅延を減らし、かつ安定した内部動作を実現するかが、ファーストアクセスを含めたアクセスを高速にするための課題となっていた。
【００４７】
本発明は、このような従来の課題を解決するためになされたものであり、高速なアドレス選択信号の生成が可能なアドレス選択回路、およびファーストアクセスを含めて高速なアクセスが可能な同期型の半導体記憶装置を提供することを目的とするものである。
【００４８】
【課題を解決するための手段】
本発明のアドレス選択回路は、
同期型の半導体記憶装置においてメモリセルアレイのアドレスを選択するアドレス選択信号を生成するアドレス選択回路であって、
クロック信号が入力されるクロック入力手段と、
アドレス信号が入力されるアドレス入力手段と、
上記アドレス入力手段を介して入力された上記アドレス信号をもとに内部アドレス信号を生成するアドレス生成手段と、
上記内部アドレス信号をデコードしてアドレス選択信号を生成するアドレスデコード手段と
を備え、
上記アドレス入力手段は、
上記アドレス信号をスルーして出力する第１の経路と、上記アドレス信号をラッチして出力する第２の経路とを有し、
上記アドレス信号の入力開始からその入力期間内に位置する上記クロック信号の第１のエッジまでは、上記第１の経路によって上記アドレス信号を出力し、
上記第１のエッジで上記第２の経路によって上記アドレス信号をラッチし、上記第１のエッジから上記アドレス信号の入力が終了したあとの上記クロック信号の第２のエッジまで、上記第２の経路によって上記ラッチしたアドレス信号を出力する
ことを特徴とするものである。
【００４９】
【発明の実施の形態】
実施の形態１
図１は本発明の実施の形態１の同期型ＤＲＡＭの構成図である。なお、図１において、図１０と同じものには同じ符号を付してある。また、図１においては、主に外部入力アドレス信号からカラムアドレス選択信号を生成する回路の構成を記載してあり、ローアドレス選択信号を生成する回路およびデータの入出力をする回路については記載を省略している。
【００５０】
図１において、実施の形態１の同期型ＤＲＡＭは、６つの入力ＴＴＬバッファ１０と、４つのコマンドラッチ回路２１と、アドレスラッチ回路２２と、モードレジスタ１２と、クロックドライバ１３と、タイミング制御用遅延回路２５と、コマンドデコーダ２６と、カラムアドレス制御クロック発生回路２３と、カラムアドレスカウンタ２４と、キャリー発生回路１９と、バースト長カウンタ１１０と、カラムアドレスプリデコーダ１１１と、カラムアドレスデコーダ１１２と、メモリセルアレイ１１３とを備えている。
【００５１】
以下の説明において、クロック信号ＣＬＫが入力される入力ＴＴＬバッファ１０を１０［ＣＬＫ］、ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ）コマンド信号／ＣＳが入力される入力ＴＴＬバッファ１０を１０［／ＣＳ］、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）コマンド信号／ＲＡＳが入力される入力ＴＴＬバッファ１０を１０［／ＲＡＳ］、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）コマンド信号／ＣＡＳが入力される入力ＴＴＬバッファ１０を１０［／ＣＡＳ］、ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）コマンド信号／ＷＥが入力される入力ＴＴＬバッファ１０を１０［／ＷＥ］、アドレス信号ＡＤＤが入力される入力ＴＴＬバッファ１０を１０［ＡＤＤ］とそれぞれ表記する。また、入力ＴＴＬバッファ１０の出力信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂが入力されるコマンドラッチ回路２１をそれぞれ２１［ＣＳｂ］，２１［ＲＡＳｂ］，２１［ＣＡＳｂ］，２１［ＷＥｂ］と表記する。
【００５２】
［入力ＴＴＬバッファ１０］
入力ＴＴＬバッファ１０［ＣＬＫ］は、外部から入力されたクロック信号ＣＬＫを受信して、クロック信号ＣＬＫ＿ＢＵＦをクロックドライバ１３に出力する。同様に、入力ＴＴＬバッファ１０［／ＣＳ］は、外部から入力されたコマンド信号／ＣＳを受信して、コマンド信号ＣＳｂをコマンドラッチ回路２１［ＣＳｂ］に出力する。入力ＴＴＬバッファ１０［／ＲＡＳ］は、外部から入力されたコマンド信号／ＲＡＳを受信して、コマンド信号ＲＡＳｂをコマンドラッチ回路２１［ＲＡＳｂ］に出力する。入力ＴＴＬバッファ１０［／ＣＡＳ］は、外部から入力されたコマンド信号／ＣＡＳを受信して、ＣＡＳコマンド信号ＣＡＳｂをコマンドラッチ回路２１［ＣＡＳｂ］に出力する。入力ＴＴＬバッファ１０［／ＷＥ］は、外部から入力されたコマンド信号／ＷＥを受信して、コマンド信号ＷＥｂをコマンドラッチ回路２１［ＷＥｂ］に出力する。また、入力ＴＴＬバッファ１０［ＡＤＤ］は、外部から入力されたアドレス信号ＡＤＤを受信して、アドレス信号ＡＤＤ＿ＢＵＦをアドレスラッチ回路２２に出力する。
【００５３】
上記の外部入力アドレス信号ＡＤＤは、一般に複数ビットのデータによって構成されている。このため、外部入力アドレス信号ＡＤＤが、図１の同期型ＤＲＡＭにパラレル入力される場合は、入力ＴＴＬバッファ１０［ＡＤＤ］は外部入力アドレス信号ＡＤＤのビット数と同じ個数設けられる。
【００５４】
［クロックドライバ１３］
クロックドライバ１３は、入力ＴＴＬバッファ１０［ＣＬＫ］から入力されたクロック信号ＣＬＫ＿ＢＵＦをドライブし、クロック信号ＣＬＫ＿ＢＵＦＤ（入力クロック信号ＣＬＫ＿ＢＵＦと同論理の信号）をカラムアドレス制御クロック発生回路２３およびバースト長カウンタ１１０に出力するとともに、クロック信号ＣＬＫ＿ＢＵＦＤの論理反転信号であるクロック信号ＣＬＫ＿ＦＦｂをコマンドラッチ回路２１［ＣＳｂ］，２１［ＲＡＳｂ］，２１［ＣＡＳｂ］，２１［ＷＥｂ］およびアドレスラッチ回路２２に出力する。
【００５５】
この実施の形態１では、従来の同期型ＤＲＡＭとは異なり、クロック信号ＣＬＫ＿ＢＵＦＤは、タイミング調整のための遅延回路（図１０のタイミング制御用遅延回路１４参照）を経由せずに、そのままカラムアドレス制御クロック発生回路２３およびバースト長カウンタ１１０に入力される。
【００５６】
［コマンドラッチ回路２１］
コマンドラッチ回路２１［ＣＳｂ］は、入力ＴＴＬバッファ１０［／ＣＳ］から入力されたコマンド信号ＣＳｂをラッチし、コマンド信号ＣＳＩＮおよびこのコマンド信号ＣＳＩＮの論理反転信号であるコマンド信号ＣＳＩＮｂをコマンドデコーダ２６に出力する。同様に、コマンドラッチ回路２１［ＲＡＳｂ］は、入力ＴＴＬバッファ１０［／ＲＡＳ］から入力されたコマンド信号ＲＡＳｂをラッチし、コマンド信号ＲＡＳＩＮおよびこのコマンド信号ＲＡＳＩＮの論理反転信号であるコマンド信号ＲＡＳＩＮｂをコマンドデコーダ２６に出力する。また、コマンドラッチ回路２１［ＣＡＳｂ］は、入力ＴＴＬバッファ１０［／ＣＡＳ］から入力されたコマンド信号ＣＡＳｂをラッチし、コマンド信号ＣＡＳＩＮおよびこのコマンド信号ＣＡＳＩＮの論理反転信号であるコマンド信号ＣＡＳＩＮｂをコマンドデコーダ２６に出力する。また、コマンドラッチ回路２１［ＷＥｂ］は、入力ＴＴＬバッファ１０［／ＣＷＥ］から入力されたコマンド信号ＷＥｂをラッチし、コマンド信号ＷＥＩＮおよびこのコマンド信号ＷＥＩＮの論理反転信号であるコマンド信号ＷＥＩＮｂをコマンドデコーダ２６に出力する。
【００５７】
図２はコマンドラッチ回路２１の回路図である。図２のコマンドラッチ回路２１が例えばコマンドラッチ回路２１［ＣＡＳｂ］であれば、図２の入力信号ＤＩＮは入力ＴＴＬバッファ１０［／ＣＡＳ］の出力信号ＣＡＳｂであり、図２の出力信号ＤＯＵＴはコマンドラッチ回路２１［ＣＡＳｂ］の出力信号ＣＡＳＩＮｂであり、図２の出力信号ＤＯＵＴｂはコマンドラッチ回路２１［ＣＡＳｂ］の出力信号ＣＡＳＩＮである。
【００５８】
図２において、コマンドラッチ回路２１は、Ｎチャネルトランジスタ２７，２９，２１２，２１３，２１９，２２０，２２１と、Ｐチャネルトランジスタ２８，２１０，２１１，２１４，２１５，２１６，２１７，２１８と、インバータ２２２，２２３，２２４，２２５，２２６，２２７，２２８，２２９とを備えている。
【００５９】
トランジスタ２１７，２１８，２１９，２２０，２２１は、差動型ラッチ回路ＤＦＦ１を構成している。また、トランジスタ２１５および２１６は、差動型ラッチ回路ＤＦＦ１の入出力ノードＱおよびＱｂをそれぞれ電源ＶＤＤのレベルにプリチャージするためのプルアップトランジスタである。
【００６０】
トランジスタ２１１および２１２はトランスファーゲートＴＧ１を構成しており、トランジスタ２１３および２１４はトランスファーゲートＴＧ２を構成しており、トランジスタ２７および２８はトランスファーゲートＴＧ３を構成しており、トランジスタ２９および２１０はトランスファーゲートＴＧ４を構成している。
【００６１】
クロックドライバ１３からこのコマンドラッチ回路２１に入力されたクロック信号ＣＬＫ＿ＦＦｂは、インバータ２２６に入力されてクロック信号ＣＬＫＣとなる。さらに、クロック信号ＣＬＫＣはインバータ２２７に入力されてクロック信号ＣＬＫＣｂとなり、クロック信号ＣＬＫＣｂはインバータ２２８に入力されてクロック信号ＣＬＫＣＤとなる。
【００６２】
クロック信号ＣＬＫＣは、トランジスタ２８，２９，２１５，２１１，２１３，２１６のゲートに入力され、これらのトランジスタのスイッチングを制御する。クロック信号ＣＬＫＣｂは、トランジスタ２７，２１０，２１２，２１４のゲートに入力され、これらのトランジスタのスイッチングを制御する。クロック信号ＣＬＫＣＤは、トランジスタ２２１のゲートに入力されて、そのスイッチングを制御する。
【００６３】
入力信号ＤＩＮは、トランスファーゲートＴＧ１およびインバータ２２９に入力される。インバータ２２９から出力信号ＤＩＮｂ（入力信号ＤＩＮの論理反転信号）は、トランスフォーゲートＴＧ３に入力される。
【００６４】
入力信号ＤＩＮの経路としては、トランスファーゲートＴＧ１およびインバータ２２４，２２５を通過して出力信号ＤＯＵＴとして出力される経路ＰＴ１と、トランスファーゲートＴＧ１を通過した信号がトランスファーゲートＴＧ２を通過して差動型ラッチ回路ＤＦＦ１の入出力ノードＱに入力される経路ＰＴ２との２つの経路がある。差動型ラッチ回路ＤＦＦ１にラッチされた入出力ノードＱの出力信号（入出力ノードＱｂに入力された信号ＤＩＮｂのラッチ信号）は、トランスファーゲートＴＧ２およびインバータ２２４，２２５を通過して出力信号ＤＯＵＴとして出力される。
【００６５】
また、論理反転入力信号ＤＩＮｂの経路としては、トランスファーゲートＴＧ３およびインバータ２２２，２２３を通過して論理反転出力信号ＤＯＵＴｂとして出力される経路ＰＴ３と、トランスファーゲートＴＧ３を通過した信号がトランスファーゲートＴＧ４を通過して差動型ラッチ回路ＤＦＦ１の入出力ノードＱｂに入力される経路ＰＴ４との２つの経路がある。差動型ラッチ回路ＤＦＦ１にラッチされた入出力ノードＱｂの出力信号（入力信号ＤＩＮのラッチ信号）は、トランスファーゲートＴＧ４およびインバータ２２４，２２５を通過して出力信号ＤＯＵＴｂとして出力される。
【００６６】
このコマンドラッチ回路２１では、入力クロック信号ＣＫＬ＿ＦＦｂがＨレベル（外部入力クロック信号ＣＬＫがＬレベル）のときは、トランスファーゲートＴＧ１，ＴＧ３がＯＮ、トランスファーゲートＴＧ２，ＴＧ４がＯＦＦし、入力信号ＤＩＮは、そのままインバータ２２４，２２５によってドライブされて出力信号ＤＯＵＴとなり、入力信号ＤＩＮｂは、そのままインバータ２２２，２２３によってドライブされて出力信号ＤＯＵＴｂとなる。また、このとき、差動型ラッチ回路ＤＦＦ１の入出力ノードＱおよびＱｂは、プリチャージトランジスタ２１６，２１５によって電源ＶＤＤレベルにプリチャージされている。
【００６７】
また、入力クロック信号ＣＬＫ＿ＦＦｂがＬレベル（外部入力クロック信号ＣＬＫがＨレベル）になると、そのクロックエッジに同期して、トランスファーゲートＴＧ１，ＴＧ３がＯＦＦするとともに、トランスファーゲートＴＧ２，ＴＧ４がＯＮし、プリチャージトランジスタ２１６，２１５がＯＦＦするとともに、入力信号ＤＩＮ，ＤＩＮｂがそれぞれ差動型ラッチ回路ＤＦＦ１のノードＱ，Ｑｂに入力される。そのあと、トランスファーゲートＴＧ２，ＴＧ４のＯＮによってノードＱ，Ｑｂに多少の電位差を生じたタイミングで、クロック信号ＣＬＫＣＤによって差動型ラッチ回路ＤＦＦ１の電流源トランジスタ２２１がＯＮし、入力信号ＤＩＮ，ＤＩＮｂが差動型ラッチ回路ＤＦＦ１にラッチされる。そして、差動型ラッチ回路ＤＦＦ１の入出力ノードＱにラッチされた信号は、インバータ２２４，２２５によってドライブされて出力信号ＤＯＵＴとなり、入出力ノードＱｂにラッチされた信号は、インバータ２２２，２２３によってドライブされて出力信号ＤＯＵＴｂとなる。
【００６８】
さらに、入力クロック信号ＣＬＫ＿ＦＦｂがＨレベル（外部入力クロック信号ＣＬＫがＬレベル）に戻ると、そのクロックエッジに同期して、トランスファーゲートＴＧ１，ＴＧ３がＯＮするとともに、トランスファーゲートＴＧ２，ＴＧ４がＯＦＦし、プリチャージトランジスタ２１６，２１５がＯＦＦしてノードＱ，Ｑｂが再び電源ＶＤＤレベルにプリチャージされ、電流源トランジスタ２２１が再びＯＦＦし、入力信号ＤＩＮ，ＤＩＮｂがそのまま出力信号ＤＯＵＴ，ＤＯＵＴｂとして出力される。
【００６９】
このように実施の形態１では、従来の同期型ＤＲＡＭのラッチ回路１１（図１０および図１１参照）に代えてコマンドラッチ回路２１を設けている。このコマンドラッチ回路２１は、入力信号ＤＩＮをスルーして出力する経路（経路ＰＴ１，ＰＴ３）と、入力クロック信号ＣＬＫ＿ＦＦｂに同期して入力信号ＤＩＮをラッチして出力する経路（経路ＰＴ２，ＰＴ４）の２つ経路を備えている。
【００７０】
さらに、実施の形態１では、コマンドラッチ回路２１において入力信号ＤＩＮをラッチする回路として、差動型ラッチ回路ＦＤＤ１を設けている。この差動型ラッチ回路ＦＤＤ１によって、信号ＤＩＮの入力のためのトランスファーゲートＴＧ１，ＴＧ３のＯＦＦと同時にラッチ入出力のためのトランスファーゲートＴＧ２，ＴＧ４をＯＮしても、入力信号ＤＩＮをラッチすることができる。つまり、差動型ラッチ回路ＦＤＤ１によって、良好なセットアップ／ホールド特性を得ることができる。そして、入力信号ＤＩＮのスルーでの出力を保持したまま、入力信号ＤＩＮのラッチ信号の出力に切り換えることができる。そして、出力信号ＤＯＵＴ，ＤＯＵＴｂを途切れさせることなく、入力信号ＤＩＮのスルーでの出力から入力信号ＤＩＮのラッチ信号の出力に切り換えることができる。
【００７１】
［アドレスラッチ回路２２］
アドレスラッチ回路２２は、入力ＴＴＬバッファ１０［ＡＤＤ］から入力されたアドレス信号ＡＤＤ＿ＢＵＦをラッチし、アドレス信号ＡＩＮとしてカラムアドレスカウンタ２４およびモードレジスタ１２に出力する。
【００７２】
図３はアドレスラッチ回路２２の回路図である。図３の入力信号ＤＩＮは入力ＴＴＬバッファ１０［ＡＤＤ］の出力信号ＡＤＤ＿ＢＵＦであり、図３の出力信号ＤＯＵＴは図１においてのアドレスラッチ回路２２の出力信号ＡＩＮであり、図３の出力信号ＤＯＵＴｂは出力信号ＡＩＮの論理反転信号である。
【００７３】
図３において、アドレスラッチ回路２２は、Ｎチャネルトランジスタ２３０，２３２，２３５，２３６，２４２，２４３，２４４と、Ｐチャネルトランジスタ２３１，２３３，２３４，２３７，２３８，２３９，２４０，２４１と、インバータ２４６，２４７，２４８，２４９，２５０，２５１，２５２，２５４，２５５と、ＮＡＮＤゲート２５３とを備えている。
【００７４】
トランジスタ２４０，２４１，２４２，２４３，２４４は、差動型ラッチ回路ＤＦＦ２を構成している。また、トランジスタ２３９および２３８は、差動型ラッチ回路ＤＦＦ１の入出力ノードＱおよびＱｂをそれぞれ電源ＶＤＤのレベルにプリチャージするためのプルアップトランジスタである。
【００７５】
トランジスタ２３４および２３５はトランスファーゲートＴＧ５を構成しており、トランジスタ２３６および２３７はトランスファーゲートＴＧ６を構成しており、トランジスタ２３０および２３１はトランスファーゲートＴＧ７を構成しており、トランジスタ２３２および２３３はランスファーゲートＴＧ８を構成している。
【００７６】
クロックドライバ１３からこのアドレスラッチ回路２２に入力されたクロック信号ＣＬＫ＿ＦＦｂは、ＮＡＮＤゲート２５３の第１入力端子に入力さるとともに、インバータ２５１，２５２を通過してＮＡＮＤゲート２５３の第２入力端子に入力され、クロック信号ＣＬＫＡとなる。さらに、クロック信号ＣＬＫＡはインバータ２５４に入力されてクロック信号ＣＬＫＡｂとなり、クロック信号ＣＬＫＡｂはインバータ２５５に入力されてクロック信号ＣＬＫＡＤとなる。
【００７７】
クロック信号ＣＬＫＡは、トランジスタ２３１，２３２，２３４，２３６，２３８，２３９のゲートに入力され、これらのトランジスタのスイッチングを制御する。クロック信号ＣＬＫＡｂは、トランジスタ２３０，２３３，２３５，２３７のゲートに入力され、これらのトランジスタのスイッチングを制御する。クロック信号ＣＬＫＡＤは、トランジスタ２４４のゲートに入力されて、そのスイッチングを制御する。
【００７８】
このアドレスラッチ回路２２は、内部発生クロック信号を生成する回路（インバータ２５１，２５２，２５４，２５５およびＮＡＮＤゲート２５３）を除き、コマンドラッチ回路２１と同じ構成である。このアドレスラッチ回路２２では、インバータ２５１，２５２およびＮＡＮＤゲート２５３によって、クロック信号ＣＬＫＡ，ＣＬＫＡＤの立下りエッジおよびクロック信号ＣＬＫＡｂの立上りエッジが遅延するようになっている。
【００７９】
入力アドレス信号ＡＤＤ＿ＢＵＦ（入力信号ＤＩＮ）は、トランスファーゲートＴＧ５およびインバータ２４６に入力される。インバータ２４６から出力された論理反転入力アドレス信号（論理反転入力信号ＤＩＮｂ、入力アドレス信号ＡＤＤ＿ＢＵＦの論理反転信号）は、トランスファーゲートＴＧ７に入力される。
【００８０】
入力アドレス信号ＡＤＤ＿ＢＵＦの経路としては、トランスファーゲートＴＧ５およびインバータ２４９，２５０を通過して出力アドレス信号ＡＩＮ（出力信号ＤＯＵＴ）として出力される経路ＰＴ５と、トランスファーゲートＴＧ５を通過した信号がトランスファーゲートＴＧ６を通過して差動型ラッチ回路ＤＦＦ２の入出力ノードＱに入力される経路ＰＴ６との２つの経路がある。差動型ラッチ回路ＤＦＦ２にラッチされた入出力ノードＱの出力信号（入出力ノードＱｂに入力された論理反転入力アドレス信号のラッチ信号）は、トランスファーゲートＴＧ６およびインバータ２４９，２５０を通過して出力アドレス信号ＡＩＮ（出力信号ＤＯＵＴ）として出力される。
【００８１】
また、論理反転入力アドレス信号（論理反転入力信号ＤＩＮｂ）の経路としては、トランスファーゲートＴＧ７およびインバータ２４７，２４８を通過して論理反転出力アドレス信号（論理反転出力信号ＤＯＵＴｂ）として出力される経路ＰＴ７と、トランスファーゲートＴＧ７を通過した信号がトランスファーゲートＴＧ８を通過して差動型ラッチ回路ＤＦＦ２の入出力ノードＱｂに入力される経路ＰＴ８との２つの経路がある。差動型ラッチ回路ＤＦＦ２にラッチされた入出力ノードＱｂの出力信号（入出力ノードＱに入力されたアドレス信号ＡＤＤ＿ＢＵＦのラッチ信号）は、トランスファーゲートＴＧ８およびインバータ２４７，２４８を通過して論理反転出力アドレス信号（出力信号ＤＯＵＴｂ）として出力される。
【００８２】
このアドレスラッチ回路２２では、入力クロック信号ＣＫＬ＿ＦＦｂがＨレベル（外部入力クロック信号ＣＬＫがＬレベル）のときは、トランスファーゲートＴＧ５，ＴＧ７がＯＮ、トランスファーゲートＴＧ６，ＴＧ８がＯＦＦし、入力アドレス信号ＡＤＤ＿ＢＵＦは、そのままインバータ２４９，２５０によってドライブされて出力アドレス信号ＡＩＮとなる。また、このとき、差動型ラッチ回路ＤＦＦ２の入出力ノードＱおよびＱｂは、プリチャージトランジスタ２３９，２３８によって電源ＶＤＤレベルにプリチャージされている。
【００８３】
また、入力クロック信号ＣＬＫ＿ＦＦｂがＬレベル（外部入力クロック信号ＣＬＫがＨレベル）になると、そのクロックエッジに同期して、トランスファーゲートＴＧ５，ＴＧ７がＯＦＦするとともに、トランスファーゲートＴＧ６，ＴＧ８がＯＮし、プリチャージトランジスタ２３９，２３８がＯＦＦするとともに、入力アドレス信号ＡＤＤ＿ＢＵＦおよびその論理反転信号がそれぞれ差動型ラッチ回路ＤＦＦ２のノードＱ，Ｑｂに入力される。そのあと、トランスファーゲートＴＧ６，ＴＧ８のＯＮによってノードＱ，Ｑｂに多少の電位差を生じたタイミングで、クロック信号ＣＬＫＡＤによって差動型ラッチ回路ＤＦＦ２の電流源トランジスタ２４４がＯＮし、入力アドレス信号ＡＤＤ＿ＢＵＦおよびその論理反転信号が差動型ラッチ回路ＤＦＦ２にラッチされる。そして、差動型ラッチ回路ＤＦＦ２の入出力ノードＱにラッチされた信号は、インバータ２４９，２５０によってドライブされて出力アドレス信号ＡＩＮとなる。
【００８４】
さらに、入力クロック信号ＣＬＫ＿ＦＦｂがＨレベル（外部入力クロック信号ＣＬＫがＬレベル）に戻ると、そのクロックエッジに同期して、かつそのクロックエッジから少し遅れたタイミングで、トランスファーゲートＴＧ５，ＴＧ７がＯＮするとともに、トランスファーゲートＴＧ６，ＴＧ８がＯＦＦし、プリチャージトランジスタ２３９，２３８がＯＦＦしてノードＱ，Ｑｂが再び電源ＶＤＤレベルにプリチャージされ、電流源トランジスタ２４４が再びＯＦＦし、入力アドレス信号ＡＤＤ＿ＢＵＦがそのまま出力アドレス信号ＡＩＮとして出力される。
【００８５】
なお、入力ＴＴＬバッファ１０［ＡＤＤ］からアドレス信号ＡＤＤ＿ＢＵＦがパラレル入力される場合は、図３のアドレスラッチ回路２２はアドレス信号ＡＤＤ＿ＢＵＦのビット数と同じ個数設けられる。
【００８６】
このように実施の形態１では、従来の同期型ＤＲＡＭのラッチ回路１１［ＡＤＤ＿ＢＵＦ］（図１０および図１１参照）に代えてアドレスラッチ回路２２を設けている。このアドレスラッチ回路２２は、上記のコマンドラッチ回路２１と同様に、入力アドレス信号ＡＤＤ＿ＢＵＦをスルーして出力する経路（経路ＰＴ５，ＰＴ７）と、入力クロック信号ＣＬＫ＿ＦＦｂに同期して入力アドレス信号ＡＤＤ＿ＢＵＦをラッチして出力する経路（経路ＰＴ６，ＰＴ８）の２つ経路を備えている。
【００８７】
さらに、実施の形態１では、アドレスラッチ回路２２において入力アドレス信号ＡＤＤ＿ＢＵＦをラッチする回路として、上記のコマンドラッチ回路２１と同様に、差動型ラッチ回路ＦＤＤ２が設けられている。この差動型ラッチ回路ＦＤＤ２によって、アドレス信号ＡＤＤ＿ＢＵＦの入力のためのトランスファーゲートＴＧ５，ＴＧ７のＯＦＦと同時にラッチ入出力のためのトランスファーゲートＴＧ６，ＴＧ８をＯＮしても、入力アドレス信号ＡＤＤ＿ＢＵＦをラッチすることができる。つまり、差動型ラッチ回路ＦＤＤ２によって、良好なセットアップ／ホールド特性を得ることができる。そして、出力アドレス信号ＡＩＮを途切れさせることなく、入力アドレス信号ＡＤＤ＿ＢＵＦのスルーでの出力から入力アドレス信号ＡＤＤ＿ＢＵＦのラッチ信号の出力に切り換えることができる。
【００８８】
［コマンドデコーダ２６］
コマンドデコーダ２６は、入力されたコマンド信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂをデコードし、制御信号ＲＡＳ＿ＣＬ，ＷＥ＿ＣＬ，ＰＲＥ＿ＣＬ，ＭＯＤ＿ＣＬ、ならびに制御信号ＣＡＳ＿ＣＬおよびその論理反転信号である制御信号ＣＡＳ＿ＣＬｂを出力する。制御信号ＭＯＤ＿ＣＬはモードレジスタ１２に出力され、制御信号ＣＡＳ＿ＣＬはバースト長カウンタ１１０に出力され、制御信号ＣＡＳ＿ＣＬｂはカラムアドレスカウンタ２４に出力される。
【００８９】
このように実施の形態１では、従来のコマンドデコーダ１６に代えて、コマンドデコーダ２６が設けられている。コマンドデコーダ２６は、制御信号ＣＡＳ＿ＣＬととともに、その論理反転信号である制御信号ＣＡＳ＿ＣＬｂも併せて出力する。
【００９０】
［モードレジスタ１２］
モードレジスタ１２は、アドレスラッチ回路２２からのアドレス信号ＡＩＮおよびコマンドデコーダ２６からの制御信号ＭＯＤ＿ＣＬを入力とし、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅおよびバースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈを生成し、信号Ｂｕｒｓｔ Ｔｙｐｅをキャリー発生回路１９に出力するとともに、信号Ｂｕｒｓｔ Ｌｅｎｇｔｈをキャリー発生回路１９およびバースト長カウンタ１１０に出力する。
【００９１】
［バースト長カウンタ１１０］
バースト長カウンタ１１０は、制御信号ＣＡＳ＿ＣＬ、クロック信号ＣＬＫ＿ＢＵＦＤ、およびバースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈを入力として、バースト制御信号ＢＵＲＳＴを生成し、このバースト制御信号ＢＵＲＳＴをカラムアドレス制御クロック発生回路２３に出力する。
【００９２】
［カラムアドレス制御クロック発生回路２３］
カラムアドレス制御クロック発生回路２３は、クロック信号ＣＬＫ＿ＢＵＦＤおよびバースト制御信号ＢＵＲＳＴを入力として制御クロック信号ＹＣＬＫを生成し、この制御クロック信号ＹＣＬＫを、キャリー発生回路１９、カラムアドレスデコーダ１１２、およびタイミング制御用遅延回路２５に出力する。
【００９３】
この実施の形態１では、従来の同期型ＤＲＡＭとは異なり、制御信号ＣＡＳ＿ＣＬはカラムアドレス制御クロック発生回路２３には入力されず、カラムアドレス制御クロック発生回路２３からは１つの制御クロック信号ＹＣＬＫのみが出力され、この制御クロック信号ＹＣＬＫは、タイミング調整のための遅延回路（図１０のタイミング制御用遅延回路１５参照）を経由せずに、そのままカラムアドレスデコーダ１１２に入力され、カラムアドレス選択信号Ｙ−ＳＥＬの発生のためのクロック信号として用いられる。
【００９４】
［タイミング制御用遅延回路２５］
タイミング制御用遅延回路２５は、カラムアドレス制御クロック発生回路２３から入力された制御クロック信号ＹＣＬＫを遅延および論理反転して制御クロック信号ＹＣＬＫＤｂとし、この制御クロック信号ＹＣＬＫＤｂをカラムアドレスカウンタ２４に出力する。
【００９５】
この実施の形態１では、従来の同期型ＤＲＡＭとは異なり、制御クロック信号ＥＸＴ＿ＹＣＬＫ，ＩＮＴ＿ＹＣＬＫに代えて、コマンドデコーダ２６から出力された制御信号ＣＡＳ＿ＣＬｂおよびタイミング制御用遅延回路２５から出力された制御クロック信号ＹＣＬＫＤｂがカラムアドレスカウンタ２４に入力される。
【００９６】
［カラムアドレスカウンタ２４］
カラムアドレスカウンタ２４は、制御信号ＣＡＳ＿ＣＬｂ、制御クロック信号ＹＣＬＫＤｂ、アドレス信号ＡＩＮ、およびキャリー発生回路１９から出力されたキャリー信号ＣＡＲＲＹを入力として、カラムアドレス信号ＡＹを生成し、このカラムアドレス信号ＡＹをカラムアドレスプリデコーダ１１１およびキャリー発生回路１９に出力する。
【００９７】
上記のカラムアドレス信号ＡＹは、バースト動作では一連の複数のカラムアドレスについて生成される。これら一連のカラムアドレス信号ＡＹは、外部入力アドレス信号ＡＤＤに従って生成されるバースト動作の最初のカラムアドレス信号ＡＹ（ｉ）、およびそのあとに続いて生成される内部発生カラムアドレス信号ＡＹ（ｉ＋１），ＡＹ（ｉ＋２），…によって構成されている。また、外部入力アドレス信号ＡＤＤが、カラムアドレスのデータとローアドレスのデータとを含む場合には、上記のカラムアドレス信号ＡＹ（ｉ）は、カラムアドレスのデータに従って生成される。
【００９８】
図４はカラムアドレス信号ＡＹの１ビットについてのカラムアドレスカウンタ２４の構成図である。図４において、カラムアドレスカウンタ２４は、インバータ２５６，２５７，２６０，２６１，２６２，２６５，２６９，２７０，２７１と、Ｐチャネルトランジスタ２５８，２６７，２７２と、Ｎチャネルトランジスタ２５９，２６８，２７３と、ＥＸ−ＯＲゲート２６３と、ＮＡＮＤゲート２６４とを備えている。
【００９９】
インバータ２６９および２７０は内部発生アドレス用マスターラッチ回路ＭＦＦを構成しており、インバータ２６０および２６１はスレーブラッチ回路ＳＦＦを構成している。
【０１００】
トランジスタ２５８および２５９はトランスファーゲートＴＧ９を構成しており、トランジスタ２６７および２６８はトランスファーゲートＴＧ１０を構成しており、トランジスタ２７２および２７３はトランスファーゲートＴＧ１１を構成している。
【０１０１】
コマンドデコーダ２６から入力された制御信号ＣＡＳ＿ＣＬｂは、ＮＡＮＤゲート２６４の第１入力端子およびインバータ２５６に入力され、タイミング制御用遅延回路２５から入力された制御クロック信号ＹＣＬＫＤｂは、ＮＡＮＤゲート２６４の第２入力端子に入力される。インバータ２５６の出力信号（制御信号ＣＡＳ＿ＣＬｂの論理反転信号）は、インバータ２５７およびトランジスタ２５９のゲートに入力され、このトランジスタ２５９のスイッチングを制御する。インバータ２５７の出力信号（制御信号ＣＡＳ＿ＣＬｂと同じ論理の信号）は、トランジスタ２５８のゲートに入力され、このトランジスタ２５８のスイッチングを制御する。ＮＡＮＤゲート２６４の出力信号（信号ＣＡＳ＿ＣＬｂと信号ＹＣＬＫＤｂの論理積信号の論理反転信号）は、インバータ２６５およびトランジスタ２６８，２７２のゲートに入力され、これらのトランジスタ２６８，２７２のスイッチングを制御する。インバータ２６５の出力信号（信号ＣＡＳ＿ＣＬｂと信号ＹＣＬＫＤｂの論理積信号）は、トランジスタ２６７，２７３のゲートに入力され、これらのトランジスタ２６７，２７３のスイッチングを制御する。
【０１０２】
入力アドレス信号ＡＩＮとスレーブラッチ回路ＳＦＦとを接続するトランスファーゲートＴＧ９は、入力制御信号ＣＡＳ＿ＣＬｂがＬレベルのときにＯＮし、入力制御信号ＣＡＳ＿ＣＬｂがＨレベルのときにＯＦＦする。ＥＸ−ＯＲゲート２６３と内部発生アドレス用マスターラッチ回路ＭＦＦとを接続するトランスファーゲートＴＧ１０は、入力制御信号ＣＡＳ＿ＣＬｂがＬレベルのときにはＯＦＦし、入力制御信号ＣＡＳ＿ＣＬｂがＨレベルのときは、入力制御クロック信号ＹＣＬＫＤｂがＬレベルの期間のみＯＮする。また、内部発生アドレス用マスターラッチ回路ＭＦＦとスレーブラッチ回路ＳＦＦとを接続するトランスファーゲートＴＧ１１は、入力制御信号ＣＡＳ＿ＣＬｂがＬレベルのときにはＯＦＦし、入力制御信号ＣＡＳ＿ＣＬｂがＨレベルのときは、入力制御クロック信号ＹＣＬＫＤｂがＨレベルの期間のみＯＮする。
【０１０３】
アドレスラッチ回路２２からこのカラムアドレスカウンタ２４に入力されたアドレス信号ＡＩＮ（の１ビット）は、トランスファーゲートＴＧ９に入力される。トランスファーゲートＴＧ９を通過した入力アドレス信号ＡＩＮは、そのままスレーブラッチ回路ＳＦＦに入力され、スレーブラッチ回路ＳＦＦにラッチされる。そして、スレーブラッチ回路ＳＦＦにラッチされた入力アドレス信号ＡＩＮは、インバータ２６２によってドライブされ、バースト動作の最初のカラムアドレス信号ＡＹ（ｉ）（の１ビット）として、カラムアドレスプリデコーダ１１１およびキャリー発生回路１９に出力される。
【０１０４】
上記のカラムアドレス信号ＡＹ（ｉ）は、このカラムアドレスカウンタ２４のＥＸ−ＯＲゲート２６３の第１入力端子にも入力される。また、キャリー発生回路１９からこのカラムアドレスカウンタ２４に入力されたキャリー信号ＣＡＲＲＹ（１つ下位のアドレスビットについてのキャリー）は、ＥＸ−ＯＲゲート２６３の第２入力端子に入力される。そして、これらの信号ＡＹ（ｉ）および信号ＣＡＲＲＹの排他的論理和演算がＥＸ−ＯＲゲート２６３でなされ、信号ＡＹ（ｉ）および信号ＣＡＲＲＹの排他的論理和信号である次の内部発生カラムアドレス信号ＡＹ（ｉ＋１）（の１ビット）が生成される。
【０１０５】
上記の内部発生カラムアドレス信号ＡＹ（ｉ＋１）は、トランスファーゲートＴＧ１０に入力され、入力制御クロック信号ＹＣＬＫＤｂの立下りエッジに同期して、内部発生アドレス用マスターラッチ回路ＭＦＦに入力されてこれにラッチされ、インバータ２７１にドライブされてトランスファーゲートＴＧ１１に入力される。さらに、入力制御クロック信号ＹＣＬＫＤｂの立上りエッジに同期して、スレーブラッチ回路ＳＦＦに入力されてこれにラッチされ、インバータ２６２によってドライブされ、最初のカラムアドレス信号ＡＹ（ｉ）をインクリメントした内部発生カラムアドレス信号ＡＹ（ｉ＋１）として出力される。
【０１０６】
このカラムアドレスカウンタ２４では、外部入力コマンド信号／ＣＡＳがＨレベルになり、これによって入力制御信号ＣＡＳ＿ＣＬｂがＬレベルになると、トランスファーゲートＴＧ９がＯＮ、トランスファーゲートＴＧ１１がＯＦＦし、入力アドレス信号ＡＩＮを、クロック信号（従来のクロック信号ＥＸＴ−ＹＣＬＫに相当するクロック信号）に同期させずに、経路ＰＴ９によってスルーして、最初のカラムアドレス信号ＡＹ（ｉ）として出力する。
【０１０７】
また、外部入力コマンド信号／ＣＡＳがＬレベルになり、これによって入力制御信号ＣＡＳ＿ＣＬｂがＨレベルになると、トランスファーゲートＴＧ９がＯＦＦし、入力制御クロック信号ＹＣＬＫＤｂの立上りエッジ（外部入力クロック信号ＣＬＫの立下りエッジ）に同期して、内部発生カラムアドレス信号ＡＹ（ｉ＋１），ＡＹ（ｉ＋２），…を順次出力する。
【０１０８】
このように実施の形態１では、従来の同期型ＤＲＡＭのカラムアドレスカウンタ１８（図１０および図１２参照）に代えて、カラムアドレスカウンタ２４を設けている。このカラムアドレスカウンタ２４は、入力アドレス信号ＡＩＮをスルーして、バースト動作の最初のカラムアドレス信号ＡＹ（ｉ）として出力する経路ＰＴ９と、バースト動作の２つ目以降のカラムアドレス信号をその１つ前のカラムアドレス信号およびキャリー信号ＣＡＲＲＹから順次生成し、制御クロック信号ＹＣＬＫ（外部入力クロック信号ＣＬＫ）を遅延して生成された制御クロック信号ＹＣＬＫＤｂに同期して、バースト動作の内部発生カラムアドレス信号ＡＹ（ｉ＋１），ＡＹ（ｉ＋２），…として順次出力する経路とを備えている。
【０１０９】
［キャリー発生回路１９］
キャリー発生回路１９は、モードレジスタ１２からのバーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅおよびバースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈ、カラムアドレス制御クロック発生回路２３からの制御クロック信号ＹＣＬＫ、ならびにカラムアドレスカウンタ２４からのカラムアドレス信号ＡＹを入力とし、カラムアドレス信号ＡＹのそれぞれのビットについてのキャリー信号ＣＡＲＲＹを生成し、カラムアドレスカウンタ２４に出力する。
【０１１０】
［カラムアドレスプリデコーダ１１１］
カラムアドレスプリデコーダ１１１は、入力されたカラムアドレス信号ＡＹをデコードしてカラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤを生成し、このプリデコード信号Ｐｒｅ−ＹＡＤＤをカラムアドレスデコーダ１１２に出力する。
【０１１１】
［カラムアドレスデコーダ１１２］
カラムアドレスデコーダ１１２は、制御クロック信号ＹＣＬＫおよびプリデコード信号Ｐｒｅ−ＹＡＤＤを入力とし、制御クロック信号ＹＣＬＫに同期して、プリデコード信号Ｐｒｅ−ＹＡＤＤに応じたカラムアドレス選択信号Ｙ−ＳＥＬを生成し、このカラムアドレス選択信号Ｙ−ＳＥＬをメモリセルアレイ１１３に出力して、メモリセルアレイ１１３のカラムを選択する。
【０１１２】
［実施の形態１の動作］
図５は図１の実施の形態１の同期型ＤＲＡＭのカラムアドレス選択信号生成までの動作を説明する主要信号のタイミング図である。この図５は、バースト長が４でバーストタイプがシーケンシャルのときの例である。図１〜図５をもとに、実施の形態１の同期型ＤＲＡＭのカラムアドレス選択信号生成までの動作について以下に説明する。
【０１１３】
外部入力クロック信号ＣＬＫは、入力ＴＴＬバッファ１０［ＣＬＫ］を通過し、クロック信号ＣＬＫ＿ＢＵＦとしてクロックドライバ１３に入力され、クロックドライバ１３によってドライブされて、ほぼ同じタイミングで互いに逆論理の２つのクロック信号ＣＬＫ＿ＢＵＦＤ（信号ＣＬＫと同論理の信号）およびＣＬＫ＿ＦＦｂ（信号ＣＬＫの論理反転信号）となる（図５参照）。クロック信号ＣＬＫ＿ＢＵＦＤは、カラムアドレスカウンタ２４およびバースト長カウンタ１１０に入力され、クロック信号ＣＬＫ＿ＦＦｂは、コマンドラッチ回路２１およびアドレスラッチ回路２２に入力される。
【０１１４】
また、外部入力コマンド信号／ＣＡＳは、入力ＴＴＬバッファ１０［／ＣＡＳ］を通過し、コマンド信号ＣＡＳｂとしてコマンドラッチ回路２１［ＣＡＳｂ］に入力される。
【０１１５】
上記の外部入力コマンド信号／ＣＡＳは、外部入力クロック信号ＣＬＫの立上りエッジに対し、セットアップ時間ｔＳＩおよびホールド時間ｔＨＩの間隔を保持しながら変化する（図５参照）。つまり、このコマンド信号／ＣＡＳは、クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ（図５参照）早いタイミングでＬレベルに変化し、クロック信号ＣＬＫの立上りエッジよりもホールド時間ｔＨＩ（図５参照）遅いタイミングでＨレベルに戻る。なお、他のコマンド信号／ＣＳ，／ＲＡＳ，／ＷＥが入力されたときも同様である。
【０１１６】
コマンドラッチ回路２１［ＣＡＳｂ］（図２参照）では、Ｈレベルのクロック信号ＣＬＫ＿ＦＦｂによってトランスファーゲートＴＧ１，ＴＧ３がＯＮしており、コマンド信号ＣＡＳｂは、経路ＰＴ１およびＰＴ３によってスルーされて出力コマンド信号ＣＡＳＩＮ（図２の信号ＤＯＵＴｂ）およびその論理反転信号ＣＡＳＩＮｂ（図２の信号ＤＯＵＴ）となり、コマンドデコーダ２６に入力される。
【０１１７】
さらに、コマンドラッチ回路２１［ＣＡＳｂ］では、入力コマンド信号ＣＡＳｂのスルー信号によるコマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂの出力を開始したあと、外部入力クロック信号ＣＬＫがＨレベルになり、これによってクロック信号ＣＬＫ＿ＦＦｂがＬレベルになると、このクロック信号ＣＬＫ＿ＦＦｂの立下りエッジに同期して、トランスファーゲートＴＧ１，ＴＧ３がＯＦＦするとともにトランスファーゲートＴＧ２，ＴＧ４がＯＮし、入力コマンド信号ＣＡＳｂが経路ＰＴ２およびＰＴ４によって差動型ラッチ回路ＤＦＦ１でラッチされ、出力コマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂは、途切れることなく入力コマンド信号ＣＡＳｂのスルー信号から差動型ラッチ回路ＤＦＦ１のラッチ信号に切り換えられる。そして、クロック信号ＣＬＫ＿ＦＦｂがＬレベルの期間（外部入力クロック信号ＣＬＫがＨレベルの期間）、上記のラッチ信号による出力コマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂがコマンドデコーダ２６に入力される。
【０１１８】
上記のコマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂは、外部入力クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ早いタイミングで変化する外部入力コマンド信号／ＣＡＳが入力されたときから、外部入力クロック信号ＣＬＫの立下りエッジまでに相当する期間、コマンドラッチ回路２１［ＣＡＳｂ］から継続して出力される信号なので、外部入力コマンド信号／ＣＡＳの立下りエッジに同期してＨレベルとなり、そのあとの外部入力クロック信号ＣＬＫの立下りエッジに同期してＬレベルとなる（図５参照）。なお、他のコマンド信号ＣＳｂ，ＲＡＳｂ，ＷＥｂが入力されたときの他のコマンドラッチ回路２１［ＣＳｂ］，２１［ＲＡＳｂ］，２１［ＷＥｂ］の動作も同様である。
【０１１９】
コマンドラッチ回路２１［ＣＳｂ］の出力信号ＣＳＩＮ，ＣＳＩＮｂ、コマンドラッチ回路２１［ＲＡＳｂ］の出力信号ＲＡＳＩＮ，ＲＡＳＩＮｂ、コマンドラッチ回路２１［ＣＡＳｂ］の出力信号ＣＡＳＩＮ，ＣＡＳＩＮｂ、およびコマンドラッチ回路２１［ＷＥｂ］の出力信号ＷＥＩＮ，ＷＥＩＮｂは、コマンドデコーダ２６によってデコードされ、それに応じた制御信号ＲＡＳ＿ＣＬ，ＷＥ＿ＣＬ，ＰＲＥ＿ＣＬ，ＭＯＤ＿ＣＬ，ＣＡＳ＿ＣＬ，ＣＡＳ＿ＣＬｂがコマンドデコーダ２６から出力されて、コマンド信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥによって入力されたコマンドに応じた動作モードに入る。
【０１２０】
図５では、リード／ライトコマンド動作モードに入り、制御信号ＣＡＳ＿ＣＬがＨレベルになる。また、制御信号ＣＡＳ＿ＣＬｂ（信号ＣＡＳ＿ＣＬの論理反転信号）はＬレベルになる。
【０１２１】
上記の制御信号ＣＡＳ＿ＣＬは、コマンドラッチ回路２１［ＣＡＳｂ］から出力されたコマンド信号ＣＡＳＩＮ，ＣＡＳＩＮｂに同期して変化する信号なので、外部入力コマンド信号／ＣＡＳの立下りエッジに同期してＨレベルとなり、そのあと外部入力クロック信号ＣＬＫの立下りエッジに同期してＬレベルとなる（図５参照）。
【０１２２】
上記の制御信号ＣＡＳ＿ＣＬはバースト長カウンタ１１０に入力され、上記の制御信号ＣＡＳ＿ＣＬｂはカラムアドレスカウンタ２４に入力される。また、制御信号ＭＯＤ＿ＣＬはモードレジスタ１２に入力される。この制御信号ＭＯＤ＿ＣＬの変化のタイミングは、上記の制御信号ＣＡＳ＿ＣＬ，ＣＡＳ＿ＣＬｂと同様である。
【０１２３】
一方、外部入力アドレス信号ＡＤＤは、上記の外部入力コマンド信号／ＣＡＳと同様に、入力ＴＴＬバッファ１０［ＡＤＤ］を通過し、アドレス信号ＡＤＤ＿ＢＵＦとしてアドレスラッチ回路２２に入力される。
【０１２４】
この外部入力アドレス信号ＡＤＤも、上記の外部入力コマンド信号／ＣＡＳと同様に、外部入力クロック信号ＣＬＫの立上りエッジに対し、セットアップ時間ｔＳＩ以上およびホールド時間ｔＨＩ以上の間隔を保持しながら変化する（図５参照）。つまり、このアドレス信号ＡＤＤも、クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ早いタイミングで所定のレベルに変化し、クロック信号ＣＬＫの立上りエッジよりもホールド時間ｔＨＩ遅いタイミングでもとのレベルに戻る。
【０１２５】
アドレスラッチ回路２２（図３参照）では、クロック信号ＣＬＫ＿ＦＦｂによってトランスファーゲートＴＧ５，ＴＧ７がＯＮしており、アドレス信号ＡＤＤ＿ＢＵＦは、上記のコマンドラッチ回路２１［ＣＡＳｂ］に入力されたコマンド信号ＣＡＳｂと同様に、経路ＰＴ５およびＰＴ７をそのまま通過することによってスルーされて出力アドレス信号ＡＩＮ（図３の信号ＤＯＵＴ）となり、カラムアドレスカウンタ２４およびモードレジスタ１２に入力される。
【０１２６】
さらに、アドレスラッチ回路２２では、入力アドレス信号ＡＤＤ＿ＢＵＦのスルー信号によるアドレス信号ＡＩＮの出力を開始したあと、外部入力クロック信号ＣＬＫがＨレベルになり、これによってクロック信号ＣＬＫ＿ＦＦｂがＬレベルになると、このクロック信号ＣＬＫ＿ＦＦｂの立下りエッジに同期して、トランスファーゲートＴＧ５，ＴＧ７がＯＦＦするとともにトランスファーゲートＴＧ４，ＴＧ６がＯＮし、入力アドレス信号ＡＤＤ＿ＢＵＦが経路ＰＴ６およびＰＴ８によって差動型ラッチ回路ＤＦＦ２でラッチされ、出力アドレス信号ＡＩＮは、途切れることなく入力アドレス信号ＡＤＤ＿ＢＵＦのスルー信号から差動型ラッチ回路ＤＦＦ２のラッチ信号に切り換えられる。そして、クロック信号ＣＬＫ＿ＦＦｂがＬレベルの期間（外部入力クロック信号ＣＬＫがＨレベルの期間）、上記のラッチ信号による出力アドレス信号ＡＩＮがカラムアドレスカウンタ２４およびモードレジスタ１２に入力される。
【０１２７】
上記のアドレス信号ＡＩＮは、外部入力クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ早いタイミングで所定レベルに変化する外部入力アドレス信号ＡＤＤが入力されたときから、外部入力クロック信号ＣＬＫの立下りエッジまでに相当する期間、アドレスラッチ回路２２から継続して出力される信号なので、外部入力アドレス信号ＡＤＤのレベル変化開始のエッジに同期して所定レベルとなり、そのあとの外部入力クロック信号ＣＬＫの立下りエッジに同期して、かつインバータ２５１，２５２およびＮＡＮＤ２５３（図３参照）によって多少の遅延をもって、もとのレベルに戻る（図５のＡＩＮ（ｉ）参照）。
【０１２８】
モードレジスタ１２では、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅおよびバースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈが生成され、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅはキャリー発生回路１９に入力され、バースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈは、キャリー発生回路１９およびバースト長カウンタ１１０に入力される。
【０１２９】
バースト長カウンタ１１０では、バースト制御信号ＢＵＲＳＴが生成され、このバースト制御信号ＢＵＲＳＴは、カラムアドレス制御クロック発生回路２３に入力される。
【０１３０】
上記のバースト制御信号ＢＵＲＳＴは、制御信号ＣＡＳ＿ＣＬの立上りエッジに同期してＨレベルになり、バースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈによって設定されたバースト長に応じた数だけクロック信号ＣＬＫ＿ＢＵＦＤがカウントされたあと（ここではバースト長は４なのでクロック信号ＣＬＫ＿ＢＵＦＤの４つのクロックがカウントされる）、Ｌレベルに戻る（図５参照）。
【０１３１】
カラムアドレスカウンタ制御クロック発生回路２３では、バースト制御信号ＢＵＲＳＴとクロック信号ＣＬＫ＿ＢＵＦＤの論理積演算がなされて、バースト長分の制御クロック信号ＹＣＬＫ（ここでは４クロック分のクロック信号）が生成される（図５参照）。この制御クロック信号ＹＣＬＫは、カラムアドレスデコーダ１１２、タイミング制御用遅延回路２５、およびキャリー発生回路１９に入力される。
【０１３２】
タイミング制御用遅延回路２５に入力された制御クロック信号ＹＣＬＫは、遅延および論理反転されて制御クロック信号ＹＣＬＫＤｂとなる（図５参照）。この制御クロック信号ＹＣＬＫＤｂは、カラムアドレスカウンタ２４に入力される。
【０１３３】
カラムアドレスカウンタ２４（図４参照）では、アドレスラッチ回路２２からアドレス信号ＡＩＮが入力さるときに、Ｌレベルの制御信号ＣＡＳ＿ＣＬｂによってトランスファーゲートＴＧ９，ＴＧ１０がＯＮ、トランスファーゲートＴＧ１１がＯＦＦしており、入力されたアドレス信号ＡＩＮは、経路ＰＴ９によってスレーブラッチ回路ＳＦＦにラッチされ、出力カラムアドレス信号ＡＹの最初のカラムアドレス信号ＡＹ（ｉ）となり、カラムアドレスプリデコーダ１１１およびキャリー発生回路１９に入力される。また、最初のカラムアドレス信号ＡＹ（ｉ）はカラムアドレスカウンタ２４のＥＸ−ＯＲゲート２６３にも入力され、内部発生カラムアドレス信号ＡＹ（ｉ＋１）の生成に用いられる。
【０１３４】
上記最初のカラムアドレス信号ＡＹ（ｉ）は、外部入力クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ早いタイミングで所定レベルに変化する外部入力アドレス信号ＡＤＤが、アドレスラッチ回路２２の経路ＰＴ１，ＰＴ３によってスルーして出力され、さらにカラムアドレスカウンタ２４の経路ＰＴ９によってスルーして出力される信号なので、外部入力アドレス信号ＡＤＤの立下りエッジに同期して所定レベルとなる（図５参照）。
【０１３５】
このように実施の形態１では、外部入力クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ（図５参照）早いタイミングで所定レベルに変化する外部入力アドレス信号ＡＤＤが、外部入力クロック信号ＣＬＫに同期せずに、アドレスラッチ回路２２をスルーしてカラムアドレスカウンタ２４に入力されるので、外部入力アドレス信号ＡＤＤ（アドレス信号ＡＩＮ（ｉ））は外部入力クロック信号ＣＬＫ（制御クロック信号ＹＣＬＫ）の立上りエッジよりも早くカラムアドレスカウンタ２４に入力され（図５参照）、従来の同期型ＤＲＡＭで必要であったセットアップ時間ｔ１１（図１３参照）が不要である。
【０１３６】
なお、この実施の形態１では、外部入力アドレス信号ＡＤＤはさらにカラムアドレスカウンタ２４をスルーして出力されるが、カラムアドレスカウンタ２４が従来のカラムアドレスカウンタ１８（図１０参照）であったとしても、同様にセットアップ時間ｔ１１は不要である。
【０１３７】
キャリー発生回路１９では、カラムアドレス制御ＣＬＫ回路２３から入力された制御クロック信号ＹＣＬＫの立上りエッジに同期して、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅ、バースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈ、および最初のカラムアドレス信号ＡＹ（ｉ）に従って、カラムアドレス信号ＡＹ（ｉ）についてのキャリー信号ＣＡＲＲＹが生成される。このキャリー信号ＣＡＲＲＹは、カラムアドレスカウンタ２４に入力され、内部発生カラムアドレス信号ＡＹ（ｉ＋１）の生成に用いられる。
【０１３８】
上記カラムアドレス信号ＡＹの最初のカラムアドレス信号ＡＹ（ｉ）は、カラムアドレスプリデコーダ１１１によってプリデコードされ、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ）がカラムアドレスデコーダ１１２に入力される。
【０１３９】
カラムアドレスデコーダ１１２では、カラムアドレス制御ＣＬＫ回路２３から入力された制御クロック信号ＹＣＬＫの立上りエッジに同期して、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ）のデコードがなされ、最初のカラムアドレスについてのカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ）（図５参照）が生成される。そして、このカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ）に従って、メモリセルアレイ１１３のカラムが選択される。
【０１４０】
このように実施の形態１では、外部入力クロック信号ＣＬＫの立上りエッジよりもセットアップ時間ｔＳＩ（図５参照）早いタイミングで所定レベルに変化する外部入力アドレス信号ＡＤＤが、外部入力クロック信号ＣＬＫに同期せずに、アドレスラッチ回路２２およびカラムアドレスカウンタ２４をスルーしてカラムアドレスデコーダ１１２に入力されるので、外部入力アドレス信号ＡＤＤ（カラムアドレス信号ＡＹ（ｉ））は外部入力クロック信号ＣＬＫ（制御クロック信号ＹＣＬＫ）の立上りエッジよりも早くカラムアドレスデコーダ１１２に入力され（図５参照）、カラムアドレスカウンタ制御クロック発生回路２３で生成されたクロック信号ＹＣＬＫに同期させてカラムアドレス選択信号Ｙ−ＳＥＬを生成することが可能となり、従来の同期型ＤＲＡＭのようにタイミング調整のための遅延回路（図１０のタイミング制御用遅延回路１５参照）を経由して制御クロック信号ＹＣＬＫをカラムアドレスデコーダ１１２に入力する必要がなく、従来の同期型ＤＲＡＭで必要であったセットアップ時間ｔ１２（図１３参照）が不要である。
【０１４１】
なお、この実施の形態１では、外部入力アドレス信号ＡＤＤはアドレスラッチ回路２２をスルーしてカラムアドレスカウンタ２４に出力されるが、アドレスラッチ回路２２が従来の従来のラッチ回路１１［ＡＤＤ＿ＢＵＦ］（図１０参照）であったとしても、同様にセットアップ時間ｔ１２は不要である。
【０１４２】
また、実施の形態１のアドレスラッチ回路２２では、外部入力アドレス信号ＡＤＤを、外部入力クロック信号ＣＬＫの立上りエッジに同期して経路ＰＴ６，ＰＴ８によって差動型ラッチ回路ＤＦＦ２でラッチし、外部入力クロック信号ＣＬＫがＨレベルの期間、保持および出力しているが、インバータ２５１，２５２およびＮＡＮＤ２５３によって外部入力クロック信号ＣＬＫの立下りエッジから外部入力アドレス信号ＡＤＤの保持終了までに若干の遅延時間を確保し、差動ラッチ回路ＤＦＦ２での保持時間を若干長くすることにより、カラムアドレスカウンタ２４のアドレス信号ＡＩＮのスルー出力のためのトランスファーゲートＴＧ９がＯＦＦする前にアドレス信号ＡＩＮの保持および出力が終了しないようにして、カラムアドレスの多重選択が起きないようにするためのマージンｔ２１（図５参照）を確保している。
【０１４３】
次に、カラムアドレスカウンタ２４（図４参照）では、制御信号ＣＡＳ＿ＣＬｂがＬレベルであって、最初のカラムアドレス信号Ｙ（ｉ）を出力しているときに、最初のカラムアドレス信号Ｙ（ｉ）とこの信号Ｙ（ｉ）についてのキャリー信号ＣＡＲＲＹとの排他的論理和信号（ＥＸ−ＯＲゲート２６３の出力信号）である内部発生カラムアドレス信号ＡＹ（ｉ＋１）が、内部発生アドレス用マスターラッチ回路ＭＦＦでラッチされる。
【０１４４】
そのあと、制御信号ＣＡＳ＿ＣＬｂがＨレベルになると、トランスファーゲートＴＧ９がＯＦＦし、さらにタイミング制御用遅延回路２５から入力される制御クロック信号ＹＣＬＫＤｂ（制御クロック信号ＹＣＬＫを遅延および論理反転した信号）がＨレベルになると、この制御クロック信号ＹＣＬＫＤｂの立上りエッジに同期して、トランスファーゲートＴＧ１０がＯＦＦ、トランスファーゲートＴＧ１１がＯＮし、内部発生カラムアドレス信号ＡＹ（ｉ＋１）がスレーブラッチ回路ＳＦＦにラッチされ、出力カラムアドレス信号ＡＹは最初のカラムアドレス信号Ｙ（ｉ）から内部発生カラムアドレス信号ＡＹ（ｉ＋１）になり、この内部発生カラムアドレス信号ＡＹ（ｉ＋１）がカラムアドレスプリデコーダ１１１およびキャリー発生回路１９に入力される。また、内部発生カラムアドレス信号ＡＹ（ｉ＋１）はカラムアドレスカウンタ２４のＥＸ−ＯＲゲート２６３にも入力され、次の内部発生カラムアドレス信号ＡＹ（ｉ＋２）の生成に用いられる。なお、トランスファーゲートＴＧ９がＯＦＦしても、トランスファーゲートＴＧ１１がＯＮするまでの間は、最初のカラムアドレス信号Ｙ（ｉ）は、スレーブラッチ回路ＳＦＦに保持されている。
【０１４５】
上記の内部発生カラムアドレス信号ＡＹ（ｉ＋１）は、制御クロック信号ＹＣＬＫを遅延および論理反転した制御クロック信号ＹＣＬＫＤｂの立上りエッジに同期してカラムアドレスカウンタ２４から出力される信号なので、カラムアドレス信号ＡＹは、上記の制御クロック信号ＹＣＬＫＤｂの立上りエッジに同期して、最初のカラムアドレス信号ＡＹ（ｉ）から内部発生カラムアドレス信号ＡＹ（ｉ＋１）に変化する（図５参照）。
【０１４６】
キャリー発生回路１９では、カラムアドレス制御ＣＬＫ回路２３から入力された制御クロック信号ＹＣＬＫの立上りエッジに同期して、バーストタイプ信号Ｂｕｒｓｔ Ｔｙｐｅ、バースト長信号Ｂｕｒｓｔ Ｌｅｎｇｔｈ、および内部発生カラムアドレス信号ＡＹ（ｉ＋１）に従って、内部発生カラムアドレス信号ＡＹ（ｉ＋１）についてのキャリー信号ＣＡＲＲＹが生成される。このキャリー信号ＣＡＲＲＹは、カラムアドレスカウンタ２４に入力され、次の内部発生カラムアドレス信号ＡＹ（ｉ＋２）の生成に用いられる。
【０１４７】
上記カラムアドレス信号ＡＹの内部発生カラムアドレス信号ＡＹ（ｉ＋１）は、カラムアドレスプリデコーダ１１１によってプリデコードされ、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ＋１）がカラムアドレスデコーダ１１２に入力される。
【０１４８】
カラムアドレスデコーダ１１２では、カラムアドレス制御ＣＬＫ回路２３から入力された制御クロック信号ＹＣＬＫの立上りエッジに同期して、カラムアドレスプリデコード信号Ｐｒｅ−ＹＡＤＤ（ｉ＋１）のデコードがなされ、内部発生カラムアドレス信号ＹＡ（ｉ＋１）についての内部発生カラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１）（図５参照）が生成される。そして、この内部発生カラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１）に従って、メモリセルアレイ１１３のカラムが選択される。
【０１４９】
以下、内部発生カラムアドレス信号ＡＹ（ｉ＋１）および内部発生カラムアドレス信号ＡＹ（ｉ＋１）と同様に、内部発生カラムアドレス信号ＡＹ（ｉ＋２），ＡＹ（ｉ＋３）がカラムアドレスカウンタ２４で順次生成されて出力され、これらの内部発生カラムアドレス信号ＡＹ（ｉ＋２），ＡＹ（ｉ＋３）についてのカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋２），Ｙ−ＳＥＬ（ｉ＋３）がカラムアドレスデコーダ１１２で生成される。
【０１５０】
このように実施の形態１では、カラムアドレスカウンタ制御クロック発生回路２３で生成された制御クロック信号ＹＣＬＫをタイミング制御用遅延回路２５で遅延および論理反転させた制御クロック信号ＹＣＬＫＤｂで、カラムアドレスカウンタ２４を制御することにより、上記の制御クロック信号ＹＣＬＫの立上りエッジよりも早いタイミングで、内部発生カラムアドレス信号ＡＹ（ｉ＋１），ＡＹ（ｉ＋２），ＡＹ（ｉ＋３）が順次確定し、カラムアドレスデコーダ１１２に順次入力されるので、上記の制御クロック信号ＹＣＬＫに同期させて、カラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１），Ｙ−ＳＥＬ（ｉ＋２），Ｙ−ＳＥＬ（ｉ＋３）を順次生成することが可能となり、従来の同期型ＤＲＡＭのようにタイミング調整のための遅延回路（図１０のタイミング制御用遅延回路１５参照）を経由して制御クロック信号ＹＣＬＫをカラムアドレスデコーダ１１２に入力する必要がない。
【０１５１】
また、実施の形態１のカラムアドレスカウンタ２４では、カラムアドレス選択信号Ｙ−ＳＥＬを生成する制御クロック信号ＹＣＬＫをタイミング制御用遅延回路２５によって遅延させた制御クロック信号ＹＣＬＫＤｂで、内部発生カラムアドレス信号ＡＹ（ｉ＋１），ＡＹ（ｉ＋２），ＡＹ（ｉ＋３）の出力のためのトランスファーゲートＴＧ１０，ＴＧ１１を制御することにより、カラムアドレスの多重選択が起きないようにするためのマージンｔ２２（図５参照）を確保している。
【０１５２】
以上のように実施の形態１によれば、アドレスラッチ回路２２およびカラムアドレスカウンタ２４によって外部入力アドレス信号ＡＤＤをスルーしてカラムアドレスデコーダ１１２に入力することにより、外部入力アドレス信号ＡＤＤを外部入力クロック信号ＣＬＫとは非同期に高速にカラムアドレスデコーダ１１２に伝播させることができ、さらにはコマンドラッチ回路２１によって外部入力コマンド信号をスルーしてコマンドデコーダ２６に入力することにより、外部入力コマンド信号を外部入力クロック信号ＣＬＫとは非同期に高速にコマンドデコーダ２６に伝播させることができるので、バースト動作の最初のカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ）を高速に生成でき、ファーストアクセスを含めて高速なアクセスが可能となる。
【０１５３】
また、コマンドラッチ回路２１およびアドレスラッチ回路２２に差動型ラッチ回路ＤＦＦ１，ＤＦＦ２を用いたことにより、良好なセットアップ／ホールド特性が実現できる。
【０１５４】
また、外部入力クロック信号ＣＬＫからタイミングを調整するための遅延回路を経由せずに生成された制御クロック信号であってカラムアドレスデコーダ１１２でのカラムアドレス選択信号Ｙ−ＳＥＬの生成を制御する制御クロック信号ＹＣＬＫを、さらに遅延および論理反転させた制御クロック信号ＹＣＬＫＤｂの立上りエッジに同期して、カラムアドレスカウンタ２４から内部発生アドレス信号ＡＹ（ｉ＋１），ＡＹ（ｉ＋２），…を出力することにより、制御クロック信号ＹＣＬＫによるカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１），Ｙ−ＳＥＬ（ｉ＋２），…の生成タイミングよりも早いタイミングで、内部発生アドレス信号ＡＹ（ｉ＋１），ＡＹ（ｉ＋２），…をそれぞれカラムアドレスデコーダ１１２に入力することができるので、バースト動作の２つ目以降のカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ＋１），ＡＹ（ｉ＋２），…を高速に生成できる。
【０１５５】
また、アドレスラッチ回路２２でのアドレス信号ＡＩＮの保持時間を若干長くすることによってマージンｔ２１（図５参照）を確保するとともに、カラムアドレスデコーダ１１２を制御する制御クロック信号ＹＣＬＫを遅延させた制御クロック信号ＹＣＬＫＤｂを用いることによってマージンｔ２２（図５参照）を確保しているので、誤動作のない安定した回路動作を実現できる。
【０１５６】
実施の形態２
上記実施の形態１では、アドレス信号ＡＩＮ（ｉ）（図５参照）はアドレスラッチ回路２２からカラムアドレスカウンタ２４に直接入力されるが、制御信号ＣＡＳ＿ＣＬｂはコマンドラッチ回路２１からコマンドデコーダ２６を経由してカラムアドレスカウンタ２４に入力される。しかし、外部入力アドレス信号と外部入力コマンド信号がそれぞれの入力ＴＴＬバッファ１０に入力されるタイミングは同じである。このため、アドレス信号ＡＩＮ（ｉ）がカラムアドレスカウンタに入力されてからＬレベルの制御信号ＣＡＳ＿ＣＬｂ（図５の制御信号ＣＡＳ＿ＣＬの論理反転信号）がカラムアドレスカウンタ２４に入力されるまでの遅延によって、アドレス信号ＡＩＮ（ｉ）がカラムアドレスカウンタ２４に入力されてからカラムアドレス信号ＡＹ（ｉ）（図５参照）が出力されるまでの間に多少の遅延を生じる。この実施の形態２では、カラムアドレスカウンタにおいての上記の遅延を解消し、さらに高速なカラムアドレス選択信号の生成を可能にする。
【０１５７】
図６は本発明の実施の形態２の同期型ＤＲＡＭの構成図である。なお、図６において、図１または図１０と同じものには同じ符号を付してある。また、図６においては、主に外部入力アドレス信号からカラムアドレス選択信号を生成する回路の構成を記載してあり、ローアドレス選択信号を生成する回路およびデータの入出力をする回路については記載を省略している。
【０１５８】
図６において、実施の形態２の同期型ＤＲＡＭは、６つの入力ＴＴＬバッファ１０と、４つのコマンドラッチ回路２１と、アドレスラッチ回路２２と、モードレジスタ１２と、クロックドライバ１３と、タイミング制御用遅延回路２５と、コマンドデコーダ１６と、カラムアドレス制御クロック発生回路２３と、カラムアドレスカウンタ３１と、キャリー発生回路１９と、バースト長カウンタ１１０と、カラムアドレスプリデコーダ１１１と、カラムアドレスデコーダ１１２と、メモリセルアレイ１１３とを備えている。
【０１５９】
この実施の形態２の同期型ＤＲＡＭは、上記実施の形態１の同期型ＤＲＡＭ（図１参照）において、カラムアドレスカウンタ２４をカラムアドレスカウンタ３１に変更し、入力ＴＴＬバッファ１０［／ＣＳ］，１０［／ＲＡＳ］，１０［／ＣＡＳ］からそれぞれ出力されたコマンド信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂをカラムアドレスカウンタ３１に入力するとともに、このカラムアドレスカウンタの変更に伴って、コマンドデコーダ２６を従来の同期型ＤＲＡＭ（図１０参照）のコマンドデコーダ１６に変更し、制御信号ＣＡＳ＿ＣＬｂではなくコマンドデコーダ１６から出力された制御信号ＣＡＳ＿ＣＬをカラムアドレスカウンタ３１に入力する構成としたものである。
【０１６０】
カラムアドレスカウンタ３１は、制御信号ＣＡＳ＿ＣＬ、制御クロック信号ＹＣＬＫＤｂ、アドレス信号ＡＩＮ、キャリー信号ＣＡＲＲＹ、およびコマンド信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂを入力として、カラムアドレス信号ＡＹを生成し、このカラムアドレス信号ＡＹをカラムアドレスプリデコーダ１１１およびキャリー発生回路１９に出力する。
【０１６１】
図７はカラムアドレス信号ＡＹの１ビットについてのカラムアドレスカウンタ３１の構成図である。図７において、カラムアドレスカウンタ３１は、インバータ３２，３３，３６，３７，３８，３１３，３１４，３１５，３１６，３１９と、Ｐチャネルトランジスタ３４，３１１，３１７と、Ｎチャネルトランジスタ３５，３１２，３１８と、ＥＸ−ＯＲゲート３９と、ＮＡＮＤゲート３１０と、
ＮＯＲゲート３２０，３２１とを備えている。
【０１６２】
インバータ３１４および３１５は内部発生アドレス用マスターラッチ回路ＭＦＦを構成しており、インバータ３６および３７はスレーブラッチ回路ＳＦＦを構成している。
【０１６３】
トランジスタ３４および３５はトランスファーゲートＴＧ１８を構成しており、トランジスタ３１１および３１２はトランスファーゲートＴＧ１９を構成しており、トランジスタ３１７および３１８はトランスファーゲートＴＧ２０を構成している。
【０１６４】
図７の実施の形態２のカラムアドレスカウンタ３１は、上記実施の形態１のカラムアドレスカウンタ２４（図４参照）において、制御信号ＣＡＳＣＬｂを生成する回路を設け、コマンドデコーダ２６から入力される制御信号ＣＡＳ＿ＣＬｂに代えて、上記の制御信号ＣＡＳＣＬｂを用いる構成としたものである。上記の制御信号ＣＡＳＣＬｂを生成する回路は、インバータ３１９およびＮＯＲゲート３２０，３２１によって構成されている。
【０１６５】
また、上記の制御信号ＣＡＳＣＬｂを生成する回路において、インバータ３１９およびＮＯＲゲート３２０は、入力ＴＴＬバッファ［／ＣＳ］，１０［／ＲＡＳ］，１０［／ＣＡＳ］から入力されるコマンド信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂのデコード回路を構成している。
【０１６６】
コマンド信号ＣＳｂ，ＣＡＳｂはそれぞれＮＯＲゲート３２０の第１入力端子，第２入力端子に入力され、コマンド信号ＲＡＳｂはインバータ３１９に入力され、コマンド信号ＲＡＳｂの論理反転信号であるインバータ３１９の出力信号はＮＯＲゲート３２０の第３入力端子に入力され、上記のコマンド信号のデコードがなされ、そのデコード信号がＮＯＲゲート３２０から出力される。
【０１６７】
さらに、コマンドデコーダから入力された制御信号ＣＡＳ＿ＣＬはＮＯＲゲート３２１の第１入力端子に入力され、上記のコマンド信号のデコード信号であるＮＯＲゲート３２０の出力信号はＮＯＲゲート３２１の第２入力端子に入力され、ＮＯＲゲート３２１で両信号の論理和演算がなされ、その論理和信号の論理反転信号である制御信号ＣＡＳＣＬｂがＮＯＲゲート３２１から出力される。
【０１６８】
そして、上記の制御信号ＣＡＳＣＬｂは、インバータ３２に入力されて、トランスファーゲートＴＧ１８のスイッチングを制御するとともに、ＮＡＮＤゲート３１０の第１入力端子にも入力され、制御クロック信号ＹＣＬＫＤｂとの論理積信号によってトランスファーゲートＴＧ１９，ＴＧ２０のスイッチングを制御する。
【０１６９】
このように実施の形態２では、入力ＴＴＬバッファ１０を通過したコマンド信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂをカラムアドレスカウンタ３１に直接入力し、カラムアドレスカウンタ３１内でコマンド信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂをデコードして、内部発生制御信号ＣＡＳＣＬｂを生成し、この内部発生制御信号ＣＡＳＣＬｂによってトランスファーゲートＴＧ１８を制御して、アドレス信号ＡＩＮ（ｉ）をスルーする経路を導通している。
【０１７０】
カラムアドレスカウンタ３１内のデコード回路から出力されるデコード信号（ＮＯＲゲート３２１の出力信号）は、コマンドデコーダ１６から入力される制御信号ＣＡＳ＿ＣＬよりも早いタイミングでＨレベルになり、かつアドレス信号ＡＩＮ（ｉ）がアドレスラッチ回路２２から入力されるのと同じタイミングまたはそれよりも早いタイミングでＨレベルになることが可能なので、アドレス信号ＡＩＮ（ｉ）が入力されるのと同じタイミングまたはそれよりも早いタイミングでアドレス信号ＡＩＮ（ｉ）をスルーする経路を導通させ、アドレス信号ＡＩＮ（ｉ）の入力から遅延を生じることなく、カラムアドレス信号ＡＹ（ｉ）を出力することができる。これにより、上記実施の形態１よりもさらに高速に外部入力アドレス信号ＡＤＤをコマンドデコーダ１１２に伝播し、カラムアドレス選択信号Ｙ−ＳＥＬをさらに高速に生成できる。
【０１７１】
以上のように実施の形態２によれば、カラムアドレスカウンタ３１内で外部入力コマンド信号をデコードし、そのデコード信号によってカラムアドレスカウンタ３１内のアドレス信号のスルー経路を導通させることにより、さらに高速に外部入力アドレス信号ＡＤＤをコマンドデコーダ１１２に伝播させることができるので、バースト動作の最初のカラムアドレス選択信号Ｙ−ＳＥＬ（ｉ）をさらに高速に生成でき、ファーストアクセスを含めてさらに高速なアクセスが可能となり、さらに安定した回路動作を実現できる。
【０１７２】
実施の形態３
上記実施の形態１および２のアドレスラッチ回路２２では、外部入力アドレス信号ＡＤＤが入力されないバースト動作中やアクティブスタンバイ時など、ラッチ動作が不要なときにも、差動型ラッチ回路ＤＦＦ２はクロック信号ＣＬＫ＿ＦＦｂによってラッチ動作をしており、必要以上に電流を消費している。この実施の形態３では、アドレスラッチ回路２２においての電流消費を低減し、同期型ＤＲＡＭの消費電力の低減を可能にする。
【０１７３】
図８は本発明の実施の形態３の同期型ＤＲＡＭの構成図である。なお、図８において、図６と同じものには同じ符号を付してある。また、図８においては、主に外部入力アドレス信号からカラムアドレス選択信号を生成する回路の構成を記載してあり、ローアドレス選択信号を生成する回路およびデータの入出力をする回路については記載を省略している。
【０１７４】
図８において、実施の形態３の同期型ＤＲＡＭは、６つの入力ＴＴＬバッファ１０と、４つのコマンドラッチ回路２１と、アドレスラッチ回路２２と、モードレジスタ１２と、クロックドライバ４１と、タイミング制御用遅延回路２５と、コマンドデコーダ１６と、カラムアドレス制御クロック発生回路２３と、カラムアドレスカウンタ３１と、キャリー発生回路１９と、バースト長カウンタ１１０と、カラムアドレスプリデコーダ１１１と、カラムアドレスデコーダ１１２と、メモリセルアレイ１１３とを備えている。
【０１７５】
この実施の形態３の同期型ＤＲＡＭは、上記実施の形態２の同期型ＤＲＡＭ（図６参照）において、クロックドライバ１３をクロックドライバ４１に変更し、コマンドデコーダ１６から出力された制御信号ＲＡＳ＿ＣＬ，ＰＲＥ＿ＣＬ，ＭＯＤ＿ＣＬ，ＣＡＳ＿ＣＬをクロックドライバ４１にも入力し、クロック信号ＣＬＫ＿ＦＦｂではなくクロックドライバ４１から出力されたクロック信号ＣＬＫ＿ＡＤＤｂをアドレスラッチ回路２２に入力する構成としたものである。
【０１７６】
クロックドライバ４１は、入力ＴＴＬバッファ１０［ＣＬＫ］から入力されたクロック信号ＣＬＫ＿ＢＵＦをドライブし、クロック信号ＣＬＫ＿ＢＵＦＤをカラムアドレス制御クロック発生回路２３およびバースト長カウンタ１１０に出力し、クロック信号ＣＬＫ＿ＦＦｂをコマンドラッチ回路２１に出力するとともに、特定の動作モードに入ったときの最初にのみ出力されるクロック信号ＣＬＫ＿ＡＤＤｂを生成してアドレスラッチ回路２２に出力する。
【０１７７】
図９はクロックドライバ４１の構成図である。図９において、クロックドライバ４１は、インバータ４２，４３，４４，４５，４６，４７，４８，４９と、ＮＯＲゲート４８，４１０とを備えている。
【０１７８】
図９の実施の形態３のクロックドライバ４１は、上記実施の形態２のカラムアドクロックドライバ１３において、クロック信号ＣＬＫ＿ＡＤＤｂを生成する回路を設けたものである。上記のクロック信号ＣＬＫ＿ＡＤＤｂを生成する回路は、インバータ４７，４９およびＮＯＲゲート４８，４１０によって構成されている。
【０１７９】
入力ＴＴＬバッファ１０［ＣＬＫ］から入力されたクロック信号ＣＬＫ＿ＢＵＦは、インバータ４２，４３によってドライブされてクロック信号ＣＬＫ＿ＢＵＦＤとして出力されるとともに、インバータ４４，４５，４６によってドライブされてクロック信号ＣＬＫ＿ＦＦｂとして出力される。
【０１８０】
さらに、それぞれの動作モードの最初にレベル変化する制御信号ＲＡＳ＿ＣＬ，ＰＲＥ＿ＣＬ，ＭＯＤ＿ＣＬ，ＣＡＳ＿ＣＬがコマンドデコーダ１６からＮＯＲゲート４１０に入力され、これらの制御信号の論理和演算がなされ、その論理和信号の論理反転信号がＮＯＲゲート４８の第１入力端子に入力される。
【０１８１】
また、クロック信号ＣＬＫ＿ＢＵＦはインバータ４７に入力され、クロック信号ＣＬＫ＿ＢＵＦＦの論理反転信号であるインバータ４７の出力信号はＮＯＲゲート４８の第２入力端子に入力される。
【０１８２】
そして、上記の論理和信号の論理反転信号とクロック信号ＣＬＫ＿ＢＵＦＦの論理反転信号の論理和演算がさらになされ、その論理和信号の論理反転信号がインバータ４９でドライブされ、クロック信号ＣＬＫ＿ＡＤＤｂとしてクロックドライバ４１から出力され、アドレスラッチ回路２２に入力される。
【０１８３】
この実施の形態３では、クロックドライバ４１からアドレスラッチ回路２２に入力される上記のクロック信号ＣＬＫ＿ＡＤＤｂは、特定の動作モードに入ったときの最初にのみクロックが出力される信号である。つまり、上記のクロック信号ＣＬＫ＿ＡＤＤｂは、バース動作に入り、その最初にアドレス信号ＡＤＤが入力されるときにのみクロックが出力される信号である。
【０１８４】
このため、アドレスラッチ回路２２の差動型ラッチ回路ＤＦＦ２（図３参照）は、特定の動作モードの最初にのみ（バースト動作ではその最初の外部入力アドレス信号ＡＤＤの入力期間のみ）ラッチ動作をするが、上記の動作モードでの動作中（バースト動作では内部発生カラムアドレス信号によるバースト動作中）やアクティブスタンバイ時には不要なラッチ動作をしない。これにより、上記実施の形態２よりも消費電流を低減できる。
【０１８５】
以上のように実施の形態３によれば、クロックドライバ４１によって外部入力アドレス信号ＡＤＤの入力期間にのみクロックを出力するクロック信号ＣＬＫ＿ＡＤＤｂを生成し、このクロック信号ＣＬＫ＿ＡＤＤｂによってアドレスラッチ回路２２の差動型ラッチ回路ＤＦＦ２を動作させることにより、内部発生カラムアドレス信号によるバースト動作中やアクティブスタンバイ時の消費電流を低減できる。
【０１８６】
なお、上記実施の形態３は、クロックドライバ４１を上記実施の形態２の同期型ＤＲＡＭに設けた例であるが、上記実施の形態３のクロックドライバ４１を上記実施の形態１の同期型ＤＲＡＭに設けることも可能である。
【０１８７】
また、上記実施の形態１〜３では、同期型ＤＲＡＭのカラムアドレス選択信号を生成する回路を例に説明したが、本発明は、ローアドレス選択信号を生成する回路をはじめアドレス選択信号を生成する回路の適用可能であるとともに、他の半導体記憶装置にも適用可能である。
【０１８８】
【発明の効果】
以上説明したように本発明によれば、高速なアドレス選択信号の生成を実現でき、これによってファーストアクセスを含めて高速なアクセスを実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１の同期型ＤＲＡＭの構成図である。
【図２】図１のコマンドラッチ回路の回路図である。
【図３】図１のアドレスラッチ回路の回路図である。
【図４】図１のカラムアドレスカウンタの構成図である。
【図５】図１の同期型ＤＲＡＭの動作を説明するタイミングチャートである。
【図６】本発明の実施の形態２の同期型ＤＲＡＭの構成図である。
【図７】図６のカラムアドレスカウンタの構成図である。
【図８】本発明の実施の形態３の同期型ＤＲＡＭの構成図である。
【図９】図８のクロックドライバの回路図である。
【図１０】従来の同期型ＤＲＡＭの構成図である。
【図１１】図１０のラッチ回路の回路図である。
【図１２】図１０のカラムアドレスカウンタの構成図である。
【図１３】図１０の同期型ＤＲＡＭの動作を説明するタイミングチャートである。
【符号の説明】
１０ 入力ＴＴＬバッファ、 １２ モードレジスタ、 １３ クロックドライバ、 １６ カラムアドレスカウンタ、 １９ キャリー発生回路、 １１０バースト長カウンタ、 １１１ カラムアドレスプリデコーダ、 １１２ カラムアドレスデコーダ、 １１３ メモリセルアレイ、 ２１ コマンドラッチ回路、 ２２ アドレスラッチ回路、 ２３ カラムアドレスカウンタ制御クロック発生回路、 ２４ カラムアドレスカウンタ、 ２５ タイミング制御用遅延回路、 ２６ コマンドデコーダ、 ３１ カラムアドレスカウンタ、 ４１クロックドライバ。
Claims (10)
- 同期型の半導体記憶装置においてメモリセルアレイのアドレスを選択するアドレス選択信号を生成するアドレス選択回路であって、
クロック信号が入力されるクロック入力手段と、
アドレス信号が入力されるアドレス入力手段と、
上記アドレス入力手段を介して入力された上記アドレス信号をもとに内部アドレス信号を生成するアドレス生成手段と、
上記内部アドレス信号をデコードしてアドレス選択信号を生成するアドレスデコード手段と
を備え、
上記アドレス入力手段は、
上記アドレス信号をスルーして出力する第１の経路と、上記アドレス信号をラッチして出力する第２の経路とを有し、
上記アドレス信号の入力開始からその入力期間内に位置する上記クロック信号の第１のエッジまでは、上記第１の経路によって上記アドレス信号を出力し、
上記第１のエッジで上記第２の経路によって上記アドレス信号をラッチし、上記第１のエッジから上記アドレス信号の入力が終了したあとの上記クロック信号の第２のエッジまで、上記第２の経路によって上記ラッチしたアドレス信号を出力する
ことを特徴とするアドレス選択回路。 - 同期型の半導体記憶装置においてメモリセルアレイのアドレスを選択するアドレス選択信号を生成するアドレス選択回路であって、
クロック信号が入力されるクロック入力手段と、
アドレス信号が入力されるアドレス入力手段と、
上記アドレス入力手段を介して入力された上記アドレス信号をもとに内部アドレス信号を生成するアドレス生成手段と、
上記内部アドレス信号をデコードしてアドレス選択信号を生成するアドレスデコード手段と
を備え、
上記アドレス生成手段は、
上記アドレス入力手段を介して入力された上記アドレス信号を最初の上記内部アドレス信号としてスルーして出力する第１の経路と、内部発生アドレス信号を生成し、その内部発生アドレス信号を２つ目以降の上記内部アドレス信号として出力する第２の経路とを有し、
上記アドレス信号の入力期間内では、上記第１の経路によって上記アドレス信号を出力し、
上記入力期間が終了したあとは、上記クロック信号に同期して上記内部発生アドレス信号を出力する
ことを特徴とするアドレス選択回路。 - 同期型の半導体記憶装置においてメモリセルアレイのアドレスを選択するアドレス選択信号を生成するアドレス選択回路であって、
クロック信号が入力されるクロック入力手段と、
アドレス信号が入力されるアドレス入力手段と、
上記アドレス入力手段を介して入力された上記アドレス信号をもとに内部アドレス信号を生成するアドレス生成手段と、
上記内部アドレス信号をデコードしてアドレス選択信号を生成するデコード手段と
を備え、
上記アドレス入力手段は、
上記アドレス信号をスルーして出力する第１の経路と、上記アドレス信号をラッチして出力する第２の経路とを有し、
上記アドレス信号の入力開始からその入力期間内に位置する上記クロック信号の第１のエッジまでは、上記第１の経路によって上記アドレス信号を出力し、
上記第１のエッジで上記第２の経路によって上記アドレス信号をラッチし、上記第１のエッジから上記アドレス信号の入力が終了したあとの上記クロック信号の第２のエッジまで、上記第２の経路によって上記ラッチしたアドレス信号を出力し、
上記アドレス生成手段は、
上記アドレス入力手段を介して入力された上記アドレス信号を最初の上記内部アドレス信号としてスルーして出力する第１の経路と、内部発生アドレス信号を生成し、その内部発生アドレス信号を２つ目以降の上記内部アドレス信号として出力する第２の経路とを有し、
上記アドレス信号の入力期間内では、上記第１の経路によって上記アドレス信号を出力し、
上記入力期間が終了したあとは、上記クロック信号に同期して上記内部発生アドレス信号を出力する
ことを特徴とするアドレス選択回路。 - 請求項１から３までのいずれかに記載のアドレス選択回路において、
コマンド信号が入力されるコマンド入力手段と、
上記コマンド入力手段を介して入力される上記コマンド信号をデコードするコマンドデコード手段と
をさらに備え、
上記コマンド入力手段は、
上記コマンド信号をスルーして出力する第１の経路と、上記コマンド信号をラッチして出力する第２の経路とを有し、
上記コマンド信号の入力開始からその入力期間内に位置する上記クロック信号の第１のエッジまでは、上記第１の経路によって上記コマンド信号を出力し、
上記第１のエッジで上記第２の経路によって上記コマンド信号をラッチし、上記第１のエッジから上記コマンド信号の入力が終了したあとの上記クロック信号の第２のエッジまで、上記第２の経路によって上記ラッチしたコマンド信号を出力する
ことを特徴とするアドレス選択回路。 - 請求項４記載のアドレス選択回路において、
上記アドレス生成手段は、上記コマンド信号をデコードする回路を有し、そのデコード信号に従って上記第１の経路を導通させることを特徴とするアドレス選択回路。 - 請求項４記載のアドレス選択回路において、
上記クロック入力手段は、上記コマンドデコード手段から出力されたコマンドデコード信号に従って、上記アドレス信号の入力期間にのみクロックを発生するクロック信号を生成し、
上記アドレス入力手段は、上記クロック入力手段で生成された上記クロック信号に従ってラッチ動作をする
ことを特徴とするアドレス選択回路。 - 請求項１または３に記載のアドレス選択回路において、
上記アドレス入力手段は、上記第２の経路において上記アドレス信号をラッチする差動型ラッチ回路を有することを特徴とするアドレス選択回路。 - 請求項４記載のアドレス選択回路において、
上記コマンド入力手段は、上記第２の経路において上記コマンド信号をラッチする差動型ラッチ回路を有することを特徴とするアドレス選択回路。 - 請求項２または３に記載のアドレス選択回路において、
上記アドレス生成手段は、上記クロック信号から生成された信号であって上記アドレスデコード手段を動作させる制御クロック信号を、さらに遅延および論理反転させた制御クロック信号に同期して、上記内部発生アドレス信号を生成することを特徴とするアドレス選択回路。 - 請求項１から９までのいずれかに記載のアドレス選択回路を備えたことを特徴とする同期型の半導体記憶装置。
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