JPS62108621A - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
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- JPS62108621A JPS62108621A JP61265148A JP26514886A JPS62108621A JP S62108621 A JPS62108621 A JP S62108621A JP 61265148 A JP61265148 A JP 61265148A JP 26514886 A JP26514886 A JP 26514886A JP S62108621 A JPS62108621 A JP S62108621A
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- output
- clock
- dac
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0818—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of clock feed-through
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一般にテジタルーアナログ変換器（ＤＡＣ）に
関する。
関する。
Ｄ Ａ Ｃは実質上、それぞれがＤＡＣのデジタル入力
の一つにより制御されるアナログ電流スイッチ−セット
から成る。ｎビットの？Ｉ！、流スイッチングＤＡＣで
はデジタル入力はｎビットの２進数、すなわちワードで
あり、各ビットに対応する重み付き電流がある。重み付
き一流Ｉ＋、・・・・・・、ＩｎはＩＫ ＝ ２ Ｋ−
’ Ｉ で関係づけられている。ただしＫは］ ＜Ｋ
＜ ｎの範囲の整数であり、Ｋ番目の重み付き電流は
ｎビットの２進ワードのに番目のビットに対応し、Ｋ＝
１は最−Ｆ位ビットに対応するっ「１」に等しい各ビッ
トに対しては対応する重み付きｉｌ流がＤＡＣの出力に
結合され、ｒＯＪに等しい各ビットに対しては対応する
重み付き電流がＤＡＣの出力と結合されない。このよう
な方法でＤＡＣの出力点での電流はＤＡＣの出力に結合
されている個々の重み付き電流の和であり、その大きさ
はＤＡＣに入るｎビット・ワード入力に比例する。
の一つにより制御されるアナログ電流スイッチ−セット
から成る。ｎビットの？Ｉ！、流スイッチングＤＡＣで
はデジタル入力はｎビットの２進数、すなわちワードで
あり、各ビットに対応する重み付き電流がある。重み付
き一流Ｉ＋、・・・・・・、ＩｎはＩＫ ＝ ２ Ｋ−
’ Ｉ で関係づけられている。ただしＫは］ ＜Ｋ
＜ ｎの範囲の整数であり、Ｋ番目の重み付き電流は
ｎビットの２進ワードのに番目のビットに対応し、Ｋ＝
１は最−Ｆ位ビットに対応するっ「１」に等しい各ビッ
トに対しては対応する重み付きｉｌ流がＤＡＣの出力に
結合され、ｒＯＪに等しい各ビットに対しては対応する
重み付き電流がＤＡＣの出力と結合されない。このよう
な方法でＤＡＣの出力点での電流はＤＡＣの出力に結合
されている個々の重み付き電流の和であり、その大きさ
はＤＡＣに入るｎビット・ワード入力に比例する。
ＤＡＣにはすべて、ＤＡＣの出力信号に厄介なトランジ
ェントまたはグリッチが重畳されるという問題がある。
ェントまたはグリッチが重畳されるという問題がある。
Ｄ Ａ Ｃを正しく動作させるには、新しい入力ワード
がＤＡＣ入力に加えられて前のワードと置換されるとき
、すべてのデジタル入力の論理状態が同時に変らなけれ
ばならない。しかしながら、実際のデジタル装置では、
主として個個の竺埋信号源回路と相互接続配線における
遅れが一様でないことにより、ＤＡＣの入力の論理信号
の到達時刻は、必らずいくらか不均一になる。
がＤＡＣ入力に加えられて前のワードと置換されるとき
、すべてのデジタル入力の論理状態が同時に変らなけれ
ばならない。しかしながら、実際のデジタル装置では、
主として個個の竺埋信号源回路と相互接続配線における
遅れが一様でないことにより、ＤＡＣの入力の論理信号
の到達時刻は、必らずいくらか不均一になる。
更に１個々のスイッチ・セルが他のスイッチ・セルより
速（オンになり５オンになるのがオフになるより速かっ
たり、あるいはオンになるよりオフになるのが速かった
り、あるいは成る場合圧は、この両方が混合して起る。
速（オンになり５オンになるのがオフになるより速かっ
たり、あるいはオンになるよりオフになるのが速かった
り、あるいは成る場合圧は、この両方が混合して起る。
論理入力が変化している期間（スキュ一時間）中、ＤＡ
Ｃのアナログ部はグリッチを生ずる。
Ｃのアナログ部はグリッチを生ずる。
クリンチは主要けた上げ時（全輪埋入力が変化している
とき）最もはげしくなる。ＤＡＣの場合、０１】・・−
・・１１１と１００・・・・・・０００との間で１カウ
ントだけ変るとき、そのスキュー間隔中に、中間論理状
態、即ちＯＯＯ・・・・・・０００または１１１・山・
・１１１（たとえば、最悪の場合）を生ずる可能性があ
る。
とき）最もはげしくなる。ＤＡＣの場合、０１】・・−
・・１１１と１００・・・・・・０００との間で１カウ
ントだけ変るとき、そのスキュー間隔中に、中間論理状
態、即ちＯＯＯ・・・・・・０００または１１１・山・
・１１１（たとえば、最悪の場合）を生ずる可能性があ
る。
この瞬時論理人力によりＤＡＣのアナログ出力がスキュ
一時間の持続期間中に、いずれかの電圧極値の方へ向け
られることになる。デジタル・ワードの連続する割合が
大きいほど（すなわち、ＤＡＣの入力における各ワード
の４続時間が短いほど）グリッチは大きくなる。
一時間の持続期間中に、いずれかの電圧極値の方へ向け
られることになる。デジタル・ワードの連続する割合が
大きいほど（すなわち、ＤＡＣの入力における各ワード
の４続時間が短いほど）グリッチは大きくなる。
このスキュ一時間（オンまたはオフになる時間が等しく
ないことおよびビットの伝達遅れにより生ずる）は論理
ビットすべてをＤＡＣに転送する以前に、クロック制御
される記憶レジスタにロードすれば最小限にすることが
できる。すべてのビットをＤＡＣに同時に転送すればレ
ジスタおよびＤ Ａ Ｃスイッチのビットに対するスキ
ュ一時間が制限される。一般的にはレジスタはデジタル
入力とアナログスイッチとの間に挿入された一組のラッ
チまたはマスク書スレーブ・フリップフロップ（、Ｆ’
Ｆ）から成り、通常アナログスイッチの近傍に物理的に
配置されており、同じモノリシック・チップ上に配置す
るのが望ましい。第１図は到来するデータの到達時間の
変動に対して、そのデータをバッファするのに使用され
る典型的なマスク・スレーブ構成を示す。ＤＡＣのデジ
タル・データ入力はマスク・スレーブＦ 、Ｆのデータ
入力端をドライブしまたこのＦＦの出力は、この例では
ＭＯＳトランジスタとして示しであるアナログスイッチ
をドライブする。それにより重み付き電、流がＤＡＣの
加算レールＲＡＩＬおよびＲＡＩＬＢＡＲに選択的に流
される。ＦＦのクロック入力はすべて共通りロック信号
により駆動され、クロック信号の位相はその正の遷移が
最も進んだデータ遷移より前に起るように選ばれている
１、（マスク・スレーブＦＦけ正の縁でトリガーされる
ものと仮定している）。クロック信号の正の遷移により
ＦＦの出力信号に遷移を生じ、出力信号はＦＦの入力デ
ータのコピーとなるように更新される。ＦＦはすべて共
通のクロック信号でクロックされるので。
ないことおよびビットの伝達遅れにより生ずる）は論理
ビットすべてをＤＡＣに転送する以前に、クロック制御
される記憶レジスタにロードすれば最小限にすることが
できる。すべてのビットをＤＡＣに同時に転送すればレ
ジスタおよびＤ Ａ Ｃスイッチのビットに対するスキ
ュ一時間が制限される。一般的にはレジスタはデジタル
入力とアナログスイッチとの間に挿入された一組のラッ
チまたはマスク書スレーブ・フリップフロップ（、Ｆ’
Ｆ）から成り、通常アナログスイッチの近傍に物理的に
配置されており、同じモノリシック・チップ上に配置す
るのが望ましい。第１図は到来するデータの到達時間の
変動に対して、そのデータをバッファするのに使用され
る典型的なマスク・スレーブ構成を示す。ＤＡＣのデジ
タル・データ入力はマスク・スレーブＦ 、Ｆのデータ
入力端をドライブしまたこのＦＦの出力は、この例では
ＭＯＳトランジスタとして示しであるアナログスイッチ
をドライブする。それにより重み付き電、流がＤＡＣの
加算レールＲＡＩＬおよびＲＡＩＬＢＡＲに選択的に流
される。ＦＦのクロック入力はすべて共通りロック信号
により駆動され、クロック信号の位相はその正の遷移が
最も進んだデータ遷移より前に起るように選ばれている
１、（マスク・スレーブＦＦけ正の縁でトリガーされる
ものと仮定している）。クロック信号の正の遷移により
ＦＦの出力信号に遷移を生じ、出力信号はＦＦの入力デ
ータのコピーとなるように更新される。ＦＦはすべて共
通のクロック信号でクロックされるので。
アナログスイッチへの入力Ｆｉ同時に発生して入力間の
ずれが無視し得る程となり、アナログスイッチで制御さ
れたＤＡＣの出力電流は一つのデジタル・ワードを表わ
す直から次のデジタル・ワードを表わす＠までなめらか
に変化する。
ずれが無視し得る程となり、アナログスイッチで制御さ
れたＤＡＣの出力電流は一つのデジタル・ワードを表わ
す直から次のデジタル・ワードを表わす＠までなめらか
に変化する。
しかしながら、グリッチ除去のこの方法は、ＦＦ便用の
本来の目的、すなわち不必要なグリッチのＤＡＣ出力信
号からの除去、を甚だしく阻害する欠点がある。Ｆ’Ｆ
は正の縁でトリガされるので、クロックの負に向う縁は
クロック信号の不可避の「便用されない」遷移となる。
本来の目的、すなわち不必要なグリッチのＤＡＣ出力信
号からの除去、を甚だしく阻害する欠点がある。Ｆ’Ｆ
は正の縁でトリガされるので、クロックの負に向う縁は
クロック信号の不可避の「便用されない」遷移となる。
ＦＦのスイッチング速度が有限であるため、この使用さ
れないクロック遷移を能動的データ遷移に任意に近づけ
て動かすことはできず、ワード間隔の中心に近いところ
に、すなわち二つの能動的データ遷移間隔の中心近傍で
発生してし寸うつしたがって、使用されないクロック遷
移が、静定したアナログスイッチの最終段階において、
またけ静定してからＤＡＣ出力電流が利用され−Ｃいる
とぎに起ることになる。
れないクロック遷移を能動的データ遷移に任意に近づけ
て動かすことはできず、ワード間隔の中心に近いところ
に、すなわち二つの能動的データ遷移間隔の中心近傍で
発生してし寸うつしたがって、使用されないクロック遷
移が、静定したアナログスイッチの最終段階において、
またけ静定してからＤＡＣ出力電流が利用され−Ｃいる
とぎに起ることになる。
第２図に示すように、Ｅ’Ｆ、アナログスイッチ、およ
びチップ上のどこか藺のタロストークにより。
びチップ上のどこか藺のタロストークにより。
使用されないクロック遷移によりＤＡＣの出力（アナロ
グ出力）に動揺（グリッチ）を生ずることになる。
グ出力）に動揺（グリッチ）を生ずることになる。
本発明は上述した欠点を除去するためになされたもので
、ノイズのない安定したＤＡＣ出力を提供することであ
る。
、ノイズのない安定したＤＡＣ出力を提供することであ
る。
本発明によれば、高速モノリシック電流スイッチング・
デジタル・アナログ変換器（ＤＡＣ）が提供される。Ｄ
ＡＣ集積回路（ＤＡＣ・ＩＣ）はＥＣＬ−ＭＯＳレベル
シフトクロックおよびデータコンバータ、追クロック・
ドライバ、データドライバ、データラッチ、マルチプレ
クサ、高速電流スイッチング・セルを備えている。ＤＡ
Ｃ・ＩＣは、ＮＭＯＳバンフバラノア外部精密電流源お
よびガリウム砒素（ＧａＡｓ） サンプラＩＣを備え
た１２ビツトサンプル形り入Ｃ装置に使用できるように
設計されている。
デジタル・アナログ変換器（ＤＡＣ）が提供される。Ｄ
ＡＣ集積回路（ＤＡＣ・ＩＣ）はＥＣＬ−ＭＯＳレベル
シフトクロックおよびデータコンバータ、追クロック・
ドライバ、データドライバ、データラッチ、マルチプレ
クサ、高速電流スイッチング・セルを備えている。ＤＡ
Ｃ・ＩＣは、ＮＭＯＳバンフバラノア外部精密電流源お
よびガリウム砒素（ＧａＡｓ） サンプラＩＣを備え
た１２ビツトサンプル形り入Ｃ装置に使用できるように
設計されている。
ＤＡＣ・ＩＣ’はデータの同期を行ない、また２進の重
み付き精密電流のＲＡＩＴ、およびＲＡＩＬＢＡＲと呼
ばれる一対の差動出力加算線路への高速電流操縦を行う
。電流スイッチング・セルは補助的重み付き電流を使用
して、特開昭５８−１２５９１２号にて開示されている
ように、寄生キャパシタンスによる長い静定時間（セト
リングタイム）の影響を打ち消すようにしている。デー
タ・ドライバはｇ ＣＬレベルのデータを受信し、デュ
アルラッチに相補的（すなわち、位相が１８０°ずれた
）ＭＯＳレベルのデータ入力を印加する。デュアルラ＋
８ ツチの出力分差動電流スイッチング・セルに結合すべき
データを選択するマルチプレクサに印加される。デュア
ルラッチとマルチプレクサとは入力データの１／２の速
さの相補的タロツクを心安とする。このようにして、効
果的に、データは、従来技術のようにタロツクの正（−
！たけ負）に向う縁のみだけでなく、クロックパルスの
各遷移すなわち縁でラッチされる。これにより従来技術
における１史用されないヨ縁のフィードスルーが無くな
り、したがって従来技術に見られるようなりＡＣ出力の
動揺が無くなる。
み付き精密電流のＲＡＩＴ、およびＲＡＩＬＢＡＲと呼
ばれる一対の差動出力加算線路への高速電流操縦を行う
。電流スイッチング・セルは補助的重み付き電流を使用
して、特開昭５８−１２５９１２号にて開示されている
ように、寄生キャパシタンスによる長い静定時間（セト
リングタイム）の影響を打ち消すようにしている。デー
タ・ドライバはｇ ＣＬレベルのデータを受信し、デュ
アルラッチに相補的（すなわち、位相が１８０°ずれた
）ＭＯＳレベルのデータ入力を印加する。デュアルラ＋
８ ツチの出力分差動電流スイッチング・セルに結合すべき
データを選択するマルチプレクサに印加される。デュア
ルラッチとマルチプレクサとは入力データの１／２の速
さの相補的タロツクを心安とする。このようにして、効
果的に、データは、従来技術のようにタロツクの正（−
！たけ負）に向う縁のみだけでなく、クロックパルスの
各遷移すなわち縁でラッチされる。これにより従来技術
における１史用されないヨ縁のフィードスルーが無くな
り、したがって従来技術に見られるようなりＡＣ出力の
動揺が無くなる。
ＤＡＣは外部電流源を利用してＤＡＣ出力での所要の精
密電流を設定している。バッファＩＣは更に精密電流源
とＤＡＣ・ＩＣ電流スイッチング・セルとを隔離し、デ
ジタルからアナログへの変換プロセスに際しスイッチン
グを速めている。こノハンファは電流源のインピーダン
スをバラノアし、ＤＡＣ−ＩＣが見るキャバシタンスナ
減らし、これによ’）ＤＡＣの静定時間を減らし、ＤＡ
Ｃの速度を高めている。
密電流を設定している。バッファＩＣは更に精密電流源
とＤＡＣ・ＩＣ電流スイッチング・セルとを隔離し、デ
ジタルからアナログへの変換プロセスに際しスイッチン
グを速めている。こノハンファは電流源のインピーダン
スをバラノアし、ＤＡＣ−ＩＣが見るキャバシタンスナ
減らし、これによ’）ＤＡＣの静定時間を減らし、ＤＡ
Ｃの速度を高めている。
サンプラＩＣ１ｉＤＡＣ＠ＩＣの出力をサンプルし、Ｄ
ＡＣ−Ｉ Ｃの非線形スルーレートと静定とのためり、
ＬＣの出力に存在する可能性のあるスプリアス信号また
はノイズを除去する。サンプリング・スイッチはサンプ
ル・ホールド回路というよりはオンーオフｅスイッチで
ある。サンプル−スイッチには電荷を保持するコンデン
サは無く、オン参オフスイッチング速度は早く、エラー
は少ない。サンプラの電流はＤＡＣの二つの出力−ＲＡ
ＩＬとＲＡＩＬＢＡＲ−を平衡用変圧器を経由して負荷
抵抗へ、あるいは大地へ、あるいはダミーの負荷抵抗を
経由して電源帰線へ向ける（操縦する）差動構成を利用
している。
ＡＣ−Ｉ Ｃの非線形スルーレートと静定とのためり、
ＬＣの出力に存在する可能性のあるスプリアス信号また
はノイズを除去する。サンプリング・スイッチはサンプ
ル・ホールド回路というよりはオンーオフｅスイッチで
ある。サンプル−スイッチには電荷を保持するコンデン
サは無く、オン参オフスイッチング速度は早く、エラー
は少ない。サンプラの電流はＤＡＣの二つの出力−ＲＡ
ＩＬとＲＡＩＬＢＡＲ−を平衡用変圧器を経由して負荷
抵抗へ、あるいは大地へ、あるいはダミーの負荷抵抗を
経由して電源帰線へ向ける（操縦する）差動構成を利用
している。
第３図は本発明によるＤＡＣの原理的ブロック図である
。第３図において、ＤＡＣｌｏはモノリシックＮＭＯ８
ＦＥＴｔ流スイッチングＤＡＣ・１．Ｃ７、ＮＭＯＳ
Ｅ’ ｇ’ｒバッファＩＣ５、および多層の同時焼成セ
ラミック・パンケージに取付けられたガリウム砒素（Ｇ
ａＡｓ）”ｊンプラＩＣ９を備えている。サンプラ・ク
ロックドライブ−プリアンプ用の回路はサンプラＩＣ９
のチップに入っている。
。第３図において、ＤＡＣｌｏはモノリシックＮＭＯ８
ＦＥＴｔ流スイッチングＤＡＣ・１．Ｃ７、ＮＭＯＳ
Ｅ’ ｇ’ｒバッファＩＣ５、および多層の同時焼成セ
ラミック・パンケージに取付けられたガリウム砒素（Ｇ
ａＡｓ）”ｊンプラＩＣ９を備えている。サンプラ・ク
ロックドライブ−プリアンプ用の回路はサンプラＩＣ９
のチップに入っている。
ＤＡＣ］ Ｏには精密電流源】と出力バラン１１とが含
まれている。バラン１１はサンプラ９の相補的差動出力
から線路１３上に非平衡終端されたａＣ出力を発生する
。入力１９内のデータはＥＣＬレベルの非平衡終端され
た１２ビツトのワードを備えている。ラッチ拳クロック
１７は入力データの速さの１／２の周波数で相補的ＥＣ
Ｌクロックを入力する。サンプラ・タロツク（図示しな
い）は入力データと同じ速さの相補的ＥＣＬ信号であろ
う第４図は第３図に示したＤＡＣ・ＩＣの】２個のセル
のうちの１個を示した図であり、単一のデータビットに
対するＤＡＣ・ＩＣ７０機能的ブロック図である。ＤＡ
Ｃ・ＩＣ７は１２個のこのような回路あるいはセルと、
動的バイアスを与えるための関連回路（図示しない）と
から成る。一つのクロック−ドライバ４０７は１２個の
セルすべてに対してラッチ・クロック信号を供給する。
まれている。バラン１１はサンプラ９の相補的差動出力
から線路１３上に非平衡終端されたａＣ出力を発生する
。入力１９内のデータはＥＣＬレベルの非平衡終端され
た１２ビツトのワードを備えている。ラッチ拳クロック
１７は入力データの速さの１／２の周波数で相補的ＥＣ
Ｌクロックを入力する。サンプラ・タロツク（図示しな
い）は入力データと同じ速さの相補的ＥＣＬ信号であろ
う第４図は第３図に示したＤＡＣ・ＩＣの】２個のセル
のうちの１個を示した図であり、単一のデータビットに
対するＤＡＣ・ＩＣ７０機能的ブロック図である。ＤＡ
Ｃ・ＩＣ７は１２個のこのような回路あるいはセルと、
動的バイアスを与えるための関連回路（図示しない）と
から成る。一つのクロック−ドライバ４０７は１２個の
セルすべてに対してラッチ・クロック信号を供給する。
データ・ドライバ４０１は線路４１７上の非平衡終端さ
れたＥＣＬデータ・ビット入力を受は入れ、この入力は
相補的ＭＯＳレベル出力に変換されてデュアルデータラ
ッチ４０３および４０５を駆動する。クロックードライ
バ４０７は相補的ＥＣＬラッチ・クロック人力ＣＬＫと
ＣＬＫＢＡＲとをそれぞれ線路４１９および４２１上に
、データ速度の１．／２の速さで受は取り、相補的ＭＯ
Ｓラッチ・クロック出力ＣＩ。
れたＥＣＬデータ・ビット入力を受は入れ、この入力は
相補的ＭＯＳレベル出力に変換されてデュアルデータラ
ッチ４０３および４０５を駆動する。クロックードライ
バ４０７は相補的ＥＣＬラッチ・クロック人力ＣＬＫと
ＣＬＫＢＡＲとをそれぞれ線路４１９および４２１上に
、データ速度の１．／２の速さで受は取り、相補的ＭＯ
Ｓラッチ・クロック出力ＣＩ。
ＫとＣＬＫとをそれぞれ線路４１５および４１３上に、
データ・ラッチ４０３と４０５およびマルチプレクサ４
０９に対して発生する。入力データはラッチクロック（
クロック・ドライバ４０７からの線路４１５へのＣＬＫ
出力）の立上り縁でラッチＡ４０３にラッチされ、ラッ
チクロックの立下り縁（クロック・ドライバ４０７から
の線路４］３へのＣＬＫＢＡＲ出力の立上り縁）でラッ
チＢにラッチされる。ラッチＡ４０３の出力はマルチプ
レクサ４０９０人入力端に与えられ、ラッチＢ４Ｏ５の
出力は一マルチプレクサ４０９０Ｂ入力端に与えられる
。マルチプレクサ４０９はどのラッチ出力がスイッチセ
ル４１１に与えられるかを選択する。マルチプレクサ４
０９の入力Ａ ＳＥ、Ｌ とＢ ＳｇＬとは同じ
クロック・ドライバ４０７の、それぞれラッチＡ ４０
３とラッチＢ４Ｏ５とをクロックする、出力ＣＬＫとＣ
ＬＫとによりクロックされる。ＣＬＫの立上り縁の後、
ラッチＡ４０３はデータを保持しており、マルチプレク
サ４０９はラッチＡ４０３の出力を選択する。ＣＬＫの
立Ｆり縁（ＣＩ、にの立上り縁）の後、ラッチＢ４Ｏ５
はデータを保持しており、マルチプレクサ４０９はラッ
チＢ４Ｏ５の出力を選択する。ラッチクロックがいずれ
かの縁で状態を変えるとき、データを保持していたラッ
チが透明になり、透明だったラッチがその入力のデータ
をラッチする。マルチプレクサは、出力が定常状態値を
保持した後でのみ各ラッチの出力を「読み取る」。同時
に、マルチプレクサは反対のラッチの出力を阻止する。
データ・ラッチ４０３と４０５およびマルチプレクサ４
０９に対して発生する。入力データはラッチクロック（
クロック・ドライバ４０７からの線路４１５へのＣＬＫ
出力）の立上り縁でラッチＡ４０３にラッチされ、ラッ
チクロックの立下り縁（クロック・ドライバ４０７から
の線路４］３へのＣＬＫＢＡＲ出力の立上り縁）でラッ
チＢにラッチされる。ラッチＡ４０３の出力はマルチプ
レクサ４０９０人入力端に与えられ、ラッチＢ４Ｏ５の
出力は一マルチプレクサ４０９０Ｂ入力端に与えられる
。マルチプレクサ４０９はどのラッチ出力がスイッチセ
ル４１１に与えられるかを選択する。マルチプレクサ４
０９の入力Ａ ＳＥ、Ｌ とＢ ＳｇＬとは同じ
クロック・ドライバ４０７の、それぞれラッチＡ ４０
３とラッチＢ４Ｏ５とをクロックする、出力ＣＬＫとＣ
ＬＫとによりクロックされる。ＣＬＫの立上り縁の後、
ラッチＡ４０３はデータを保持しており、マルチプレク
サ４０９はラッチＡ４０３の出力を選択する。ＣＬＫの
立Ｆり縁（ＣＩ、にの立上り縁）の後、ラッチＢ４Ｏ５
はデータを保持しており、マルチプレクサ４０９はラッ
チＢ４Ｏ５の出力を選択する。ラッチクロックがいずれ
かの縁で状態を変えるとき、データを保持していたラッ
チが透明になり、透明だったラッチがその入力のデータ
をラッチする。マルチプレクサは、出力が定常状態値を
保持した後でのみ各ラッチの出力を「読み取る」。同時
に、マルチプレクサは反対のラッチの出力を阻止する。
従来技術における「使われていない」立下り縁に関連ス
るラッチクロックのフィードスルーは、精密電流スイッ
チ・セル４１】を駆動するマルチプレクサ４０９の出力
には発生しない。スイッチ・セル４１】の動作は前述の
公開特許公報に記されており、ここでは説明しない。Ｄ
ＡＣ−ＩＣ７のＲＡＩＬおよびＲＡＩＬＢＡＲ上の出力
（第４図に示す）は高速モノリシックＧａｐｓ電流操縦
サンプラ９（第３図に示す）とｄｃ結合している。
るラッチクロックのフィードスルーは、精密電流スイッ
チ・セル４１】を駆動するマルチプレクサ４０９の出力
には発生しない。スイッチ・セル４１】の動作は前述の
公開特許公報に記されており、ここでは説明しない。Ｄ
ＡＣ−ＩＣ７のＲＡＩＬおよびＲＡＩＬＢＡＲ上の出力
（第４図に示す）は高速モノリシックＧａｐｓ電流操縦
サンプラ９（第３図に示す）とｄｃ結合している。
第５Ａ図と第５８図は本発明のＤＡＣ・ｊＣＴ中で使用
するＮＯＲ透明ラッチとＮＯＲマルチプレクサとのブロ
ック図である。論理の対称性を最大にし、且つグリッチ
を最小にするため相補的ＮＯＲ論理が選択された。典型
的には、相補的論理は非平衡終端された論理より持続時
間の短い振幅の小さいグリッチを発生しやすく、そして
出力との結合を最小限にする。
するＮＯＲ透明ラッチとＮＯＲマルチプレクサとのブロ
ック図である。論理の対称性を最大にし、且つグリッチ
を最小にするため相補的ＮＯＲ論理が選択された。典型
的には、相補的論理は非平衡終端された論理より持続時
間の短い振幅の小さいグリッチを発生しやすく、そして
出力との結合を最小限にする。
（第３図に示すように）サンプラ９はサンプラ・クロッ
ク・ドライバープリアンプ（図示しない）゛と同じモノ
リシック・チップ上にある電流操縦差動スイッチを備え
ている。また同じチップには、ａＣ結合プリアンプ用の
抵抗性バイアスとＧａＡｓ回路を静的および動的に保護
する３１個のダイオード（図示しない）とが入っている
。ダイオードはチップの入力なりランプして電源および
他の外部回路の投入過渡現象と異常動作とによりチップ
上の装置が損博することのないようにしている。
ク・ドライバープリアンプ（図示しない）゛と同じモノ
リシック・チップ上にある電流操縦差動スイッチを備え
ている。また同じチップには、ａＣ結合プリアンプ用の
抵抗性バイアスとＧａＡｓ回路を静的および動的に保護
する３１個のダイオード（図示しない）とが入っている
。ダイオードはチップの入力なりランプして電源および
他の外部回路の投入過渡現象と異常動作とによりチップ
上の装置が損博することのないようにしている。
サンプラ・スイッチ９の出力は（第３図に示すよウニ）
バラン１】に与えられ、ここで相補的ａＣ出力が差し引
かれる。バラン１１は線形性がすぐれ且つ含有スプリア
ス信号の少い非平衡終端されたａＣ出力を発生する。バ
ラン１１はまた他の不必要な装置ノイズを取り除く。
バラン１】に与えられ、ここで相補的ａＣ出力が差し引
かれる。バラン１１は線形性がすぐれ且つ含有スプリア
ス信号の少い非平衡終端されたａＣ出力を発生する。バ
ラン１１はまた他の不必要な装置ノイズを取り除く。
第６図は第３図に示したＤＡＣの動作説明図である。第
４図と第６図とにおいて、波形６０３は線路４］７上の
ＤＡＣデータ・ドライバ４０１への非平衡終端データ入
力であり、波形６０５と６０７とは、それぞれ、線路４
１５上および４】３上のクロック・ドライバ４０７から
の相補的クロックおよびクロックバー出力（すなわち、
ラッチ・クロック）である。ラッチ・クロック６０５
、６０７の周波数は到来データ６０３の速さの半分であ
る。ラッチ−クロック６０５および６０７の両位相の期
間中にデータは電流スイッチに導かれるので、ラッチ・
クロックの両位相ともデユーティサイクルが５０％であ
るということは重要である。データ・レジスタ４０３と
４０５とは共に通常の玉縁トリが・ラッチとして働く。
４図と第６図とにおいて、波形６０３は線路４］７上の
ＤＡＣデータ・ドライバ４０１への非平衡終端データ入
力であり、波形６０５と６０７とは、それぞれ、線路４
１５上および４】３上のクロック・ドライバ４０７から
の相補的クロックおよびクロックバー出力（すなわち、
ラッチ・クロック）である。ラッチ・クロック６０５
、６０７の周波数は到来データ６０３の速さの半分であ
る。ラッチ−クロック６０５および６０７の両位相の期
間中にデータは電流スイッチに導かれるので、ラッチ・
クロックの両位相ともデユーティサイクルが５０％であ
るということは重要である。データ・レジスタ４０３と
４０５とは共に通常の玉縁トリが・ラッチとして働く。
上の説明中で相補的クロック６０５と６０７とを使用す
ることにより、入力データ速度の１／２のクロックの立
上り縁と立下り縁との両方を利用するデータ速度でスイ
ッチ・セル４１１にデータが効果的に入力される。
ることにより、入力データ速度の１／２のクロックの立
上り縁と立下り縁との両方を利用するデータ速度でスイ
ッチ・セル４１１にデータが効果的に入力される。
データはどのクロック遷移の後でも直ちに変ることがで
きる（すなわち、ゼロ保持時間）が、データがラッチさ
れるように、データはすべて次のクロック縁の前に少く
とも２ｎｓだけ有効でなければならない。クロック信号
６０５と６０７とを遅らせる（または進ませる）ことＫ
より、データ６０３とクロック６０５．６０７間の電気
径路の違いを補償してＤＡＣの性能を最高度に発揮させ
ることができる。ＥＣＬの相補的クロックは線路旧９と
４２１に入力され、クロック−ドライバ４０７でＭＯＳ
の論理レベルにバッファされる。クロック惨ドライバ４
０７はＩ ｎｓ以内で５ボルトのスルーレート能力のあ
る四つのｄｃ結合利得段から構成されていムラツチＡ
４０３はクロック６０５が低いとき学習モードにあり、
その出力６０９は、データ波形６０３に示すとうり、各
奇数ビットＤＩ、Ｄ３のコピーを表わしている。クロッ
ク６０５が高いとぎ、ラッチＡ４０３はメモリ会モード
にある。同様に、クロックパー６０７が低いとき、ラッ
チＢ４Ｏ５は学習モードにあり、その出力６１１はデー
タ波形６０３に示すとうり各偶数ビン）Ｄｏ、 Ｄ２
Ｄ４のコピーを表わしている。ラッチ４０３と４０５
とのそれぞれの出力６０９と６１１はマルチプレクサ４
０９のデータ入力端に与えられ、マルチプレクサ４０９
０制御入力端はクロック６０５とクロックパー６０７と
により駆動される。
きる（すなわち、ゼロ保持時間）が、データがラッチさ
れるように、データはすべて次のクロック縁の前に少く
とも２ｎｓだけ有効でなければならない。クロック信号
６０５と６０７とを遅らせる（または進ませる）ことＫ
より、データ６０３とクロック６０５．６０７間の電気
径路の違いを補償してＤＡＣの性能を最高度に発揮させ
ることができる。ＥＣＬの相補的クロックは線路旧９と
４２１に入力され、クロック−ドライバ４０７でＭＯＳ
の論理レベルにバッファされる。クロック惨ドライバ４
０７はＩ ｎｓ以内で５ボルトのスルーレート能力のあ
る四つのｄｃ結合利得段から構成されていムラツチＡ
４０３はクロック６０５が低いとき学習モードにあり、
その出力６０９は、データ波形６０３に示すとうり、各
奇数ビットＤＩ、Ｄ３のコピーを表わしている。クロッ
ク６０５が高いとぎ、ラッチＡ４０３はメモリ会モード
にある。同様に、クロックパー６０７が低いとき、ラッ
チＢ４Ｏ５は学習モードにあり、その出力６１１はデー
タ波形６０３に示すとうり各偶数ビン）Ｄｏ、 Ｄ２
Ｄ４のコピーを表わしている。ラッチ４０３と４０５
とのそれぞれの出力６０９と６１１はマルチプレクサ４
０９のデータ入力端に与えられ、マルチプレクサ４０９
０制御入力端はクロック６０５とクロックパー６０７と
により駆動される。
マルチプレクサ４０９の出力波形６１３はクロック６０
５が高いときその人カラツチ人のデータ６０９と同じで
あり、タロツクパー６０７が高いときその入力ラッチＢ
のデータ６１】と同じである。
５が高いときその人カラツチ人のデータ６０９と同じで
あり、タロツクパー６０７が高いときその入力ラッチＢ
のデータ６１】と同じである。
マルチプレクサ４０９の出力６１３はスイッチ・セル４
１１から成るアナログスイッチを駆動する。アナログス
イッチは精密電流源（図示しない）から出力加算線路に
供給されるビット重み付き！、流を切換える。
１１から成るアナログスイッチを駆動する。アナログス
イッチは精密電流源（図示しない）から出力加算線路に
供給されるビット重み付き！、流を切換える。
アナログスイッチの出力電流波形６１５を第６図に示す
。クロックの動揺はデータ遷移の縁６１７に限定されて
いる。効果的にラッチ・クロックの両縁とも利用される
ので、中間データ点６１９の動揺の原因が無く、発生す
るＤＡＣの出力は一層きれいで、速くなる。
。クロックの動揺はデータ遷移の縁６１７に限定されて
いる。効果的にラッチ・クロックの両縁とも利用される
ので、中間データ点６１９の動揺の原因が無く、発生す
るＤＡＣの出力は一層きれいで、速くなる。
第１図は従来のデジタル豐アナログ変換器中で使用され
るマスタスレーブフリップフロップ構成を示したブロッ
ク図、第２図は第１図に示した従来のデジタル・アナロ
グ変換器の動作波形図、第３図は本発明のデジタル・ア
ナログ変換器の原理図、第４図は第３図に示したデジタ
ル・アナログ変換器における１個のセルを示したブロッ
ク図。 第５Ａ図および第５Ｂ図は一般のＮＯＲラッチおよびＮ
ＯＲデータ自マルチプレクサのブロック図、第６図は第
３図に示したセルの動作説明図である。
るマスタスレーブフリップフロップ構成を示したブロッ
ク図、第２図は第１図に示した従来のデジタル・アナロ
グ変換器の動作波形図、第３図は本発明のデジタル・ア
ナログ変換器の原理図、第４図は第３図に示したデジタ
ル・アナログ変換器における１個のセルを示したブロッ
ク図。 第５Ａ図および第５Ｂ図は一般のＮＯＲラッチおよびＮ
ＯＲデータ自マルチプレクサのブロック図、第６図は第
３図に示したセルの動作説明図である。
Claims (1)
- 入力論理ワード信号を構成する複数個の論理ビット信号
を受信してアナログ信号を出力するデジタル、アナログ
変換器において、一対のラッチと前記ラッチの出力信号
を受信するマルチプレクサとを前記各論理ビットに対応
して設け、前記ラッチおよびマルチプレクサのクロック
信号の速度を前記入力論理ワード信号の速度の１／２に
設定したことを特徴とするデジタル・アナログ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US79579185A | 1985-11-06 | 1985-11-06 | |
| US795791 | 1985-11-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62108621A true JPS62108621A (ja) | 1987-05-19 |
Family
ID=25166459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61265148A Pending JPS62108621A (ja) | 1985-11-06 | 1986-11-06 | デジタル・アナログ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0221290A3 (ja) |
| JP (1) | JPS62108621A (ja) |
| CA (1) | CA1257397A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3826415A1 (de) * | 1987-09-30 | 1989-04-20 | Shin Shirasuna Electric Corp | Schaltungsanordnung zur verhinderung von stoersignalen bei einer digitalen audioschaltung |
| GB2356301B (en) * | 1999-11-10 | 2003-09-10 | Fujitsu Ltd | Data multiplexing in mixed-signal circuitry |
| US10148277B1 (en) * | 2017-05-19 | 2018-12-04 | Stmicroelectronics International N.V. | Current steering digital to analog converter with decoder free quad switching |
| US10862504B2 (en) | 2018-08-29 | 2020-12-08 | Mediatek Singapore Pte. Ltd. | Radio frequency bandpass delta-sigma analog-to-digital converters and related methods |
| US10855306B2 (en) | 2018-08-30 | 2020-12-01 | Mediatek Singapore Pte. Ltd. | High-speed digital-to-analog converter |
| CN114124052A (zh) * | 2020-08-28 | 2022-03-01 | 深圳市中兴微电子技术有限公司 | 开关驱动器和包括开关驱动器的dac系统 |
| US11115043B1 (en) | 2020-10-29 | 2021-09-07 | Rohde & Schwarz Gmbh & Co. Kg | Digital-to-analog conversion device and digital-to-analog conversion system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4016555A (en) * | 1975-04-07 | 1977-04-05 | Tyrrel Sylvan F | Signal converter |
| GB2073979A (en) * | 1980-04-11 | 1981-10-21 | Tektronix Inc | Digital-to-analog converter deglitching circuit |
-
1986
- 1986-07-14 CA CA000513727A patent/CA1257397A/en not_active Expired
- 1986-09-09 EP EP86112445A patent/EP0221290A3/en not_active Withdrawn
- 1986-11-06 JP JP61265148A patent/JPS62108621A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CA1257397A (en) | 1989-07-11 |
| EP0221290A2 (en) | 1987-05-13 |
| EP0221290A3 (en) | 1989-03-29 |
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