CN114124052A

CN114124052A - 开关驱动器和包括开关驱动器的dac系统

Info

Publication number: CN114124052A
Application number: CN202010883830.9A
Authority: CN
Inventors: 罗豪; 常云峰; 陈玉虎; 朱文涛
Original assignee: Sanechips Technology Co Ltd
Current assignee: Sanechips Technology Co Ltd
Priority date: 2020-08-28
Filing date: 2020-08-28
Publication date: 2022-03-01
Also published as: WO2022042588A1

Abstract

本公开提供一种开关驱动器和DAC系统，将每组电路分成两路，各组电路分别包括第一电路、第二电路和第三逻辑器件，第一电路和第二电路分别包括第一逻辑器件和与该第一逻辑器件相连的第二逻辑器件，各组电路中的时钟信号频率为二分之一时钟频率；在每组电路中，第一电路和第二电路的输入信号的相位不同，各组电路中第一电路的输入信号的相位相同，各组电路中第二电路的输入信号的相位相同，第一电路和第二电路经第三逻辑器件合并输出；将各组电路的时钟信号频率降低一半，相应降低开关驱动器中每一路的数据率，从而降低功耗，数据周期增加一倍，数据采集更容易，对时序要求相应降低。

Description

开关驱动器和包括开关驱动器的DAC系统

技术领域

本公开涉及集成电路技术领域，具体涉及一种开关驱动器和包括开关驱动器的DAC系统。

背景技术

目前的数模转换器(DAC)系统，如图1所示，包括数据链路(Data Path)、时钟链路(CLK Path)和数模转换器核心电路(DAC Core)。其中数据链路包括接口电路(Interface)、数字数据链路(Digital Data Path)、译码器(Decoder)、串行化器(Serializer)和开关驱动器(Switch Driver)，时钟链路包括时钟接收器(Clock Receiver)、延迟锁相环(DLL)、分频器(Divider)和一些时钟驱动器等。对于DAC系统而言，数据链路中的开关驱动器是主要的功耗模块，而开关驱动器和数模转换器核心电路对DAC的线性度影响最大。

在数据链路中，输入数字信号首先通过接口电路和数字数据链路进行数据接收和处理，译码器的主要功能是完成DAC分段编码(DAC高位一般用温度计码，低位一般用二进制编码)，此外，译码器中可以对数据施加一些算法。由于数字数据链路和译码器是数字模块，不可能达到很高的数据率，所以在这些数字模块中DAC的每一位数据一般都会分为多相位传输。串行化器的主要功能是将多相位数据转变为单相位或较少相位的数据。而开关驱动器的主要功能是对每一位数据进行同步，并增加驱动能力。有时开关驱动器和串行化器的界限比较模糊，在开关驱动器中也可以做一些串行化的动作。此外，开关驱动器中可以采用不同的数据类型，比如常规数据、归零(Return-to-Zero)数据或归一(Return-to-One)数据。

图2是第一种传统的开关驱动器结构，它采用常规数据类型，时钟上升沿进行数据采样，其中上两路电路进行真实信号传递，它们在电流源上消耗的电流与信号相关。为了减小信号相关的电流对DAC系统性能的影响，另外增加下两路电路传递Dummy数据(伪数据)。在每个数据采样点，如果真实数据不翻转，则Dummy数据翻转；如果真实数据翻转，则Dummy数据不翻转。该开关驱动器结构主要的缺点是高功耗，时序要求也高。

发明内容

本公开针对现有技术中存在的上述不足，提供一种开关驱动器和包括开关驱动器的DAC系统。

第一方面，本公开实施例提供一种开关驱动器，包括至少两组电路，各组电路分别包括第一电路、第二电路和第三逻辑器件，所述第一电路和所述第二电路分别包括第一逻辑器件和与所述第一逻辑器件相连的第二逻辑器件，各组电路中的第三逻辑器件分别与本组电路中第一电路的第二逻辑器件和本组电路中第二电路的第二逻辑器件相连，用于对本组电路中的两个第二逻辑器件的输出信号进行合并输出；

同组电路中第一电路和第二电路的输入信号的相位不同，且各组电路中第一电路的输入信号的相位相同，且各组电路中第二电路的输入信号的相位相同；

各所述第一逻辑器件和/或各所述第二逻辑器件的时钟信号频率为二分之一时钟频率。

在一些实施例中，所述第二逻辑器件的输入信号为归零数据或归一数据。

在一些实施例中，若所述第二逻辑器件的输入信号为归零数据，则所述第三逻辑器件采用或逻辑或者或非逻辑；若所述第二逻辑器件的输入信号为归一数据，则所述第三逻辑器件采用与逻辑或者与非逻辑。

在一些实施例中，所述第一逻辑器件的输入信号为非归零数据或非归一数据，所述第一逻辑器件为具有归零或归一功能的逻辑器件；或者，所述第一逻辑器件的输入信号为归零数据或归一数据。

在一些实施例中，所述第一逻辑器件和所述第二逻辑器件为触发器或锁存器。

在一些实施例中，所述第三逻辑器件的时钟信号频率为时钟频率。

在一些实施例中，所述开关驱动器还包括与所述电路组数相同数量的第四逻辑器件，各第四逻辑器件的各路输入信号为不同组电路中第一电路的第二逻辑器件的输出信号和第二电路的第二逻辑器件的输出信号，所述各第四逻辑器件用于对输入本逻辑器件的各路输入信号进行合并输出。

又一方面，本公开实施例还提供一种包括开关驱动器的DAC系统，包括如前所述的开关驱动器。

在一些实施例中，所述DAC系统还包括与所述开关驱动器的数量相同的数模转换器DAC核心电路，各DAC核心电路分别与各所述开关驱动器相连；所述开关驱动器为如权利要求3所述的开关驱动器，各所述DAC核心电路包括与所述电路组数相同数量的伪负载，各开关驱动器的各第四逻辑器件的输出端分别与各DAC核心电路中的各伪负载相连。

在一些实施例中，各DAC核心电路中的各伪负载与本DAC核心电路中所述开关驱动器的各组电路的输出信号的阻抗相同。

本公开实施例提供的开关驱动器和DAC系统，将每组电路分成两路，各组电路分别包括第一电路、第二电路和第三逻辑器件，第一电路和第二电路分别包括第一逻辑器件和与该第一逻辑器件相连的第二逻辑器件，各组电路中的时钟信号频率为二分之一时钟频率；在每组电路中，第一电路和第二电路的输入信号的相位不同，各组电路中第一电路的输入信号的相位相同，各组电路中第二电路的输入信号的相位相同，第一电路和第二电路经第三逻辑器件合并输出；本公开实施例通过将两不同相位的信号分别输入同组的第一电路和第二电路中，这样就可以将各组电路的时钟信号频率降低一半，相应降低开关驱动器中每一路的数据率，从而降低功耗；而且，各组电路的时钟信号频率降低一半，相应的数据周期增加一倍，数据采集更容易，对时序要求相应降低。

附图说明

图1为现有DAC系统结构示意图；

图2为现有的一种开关驱动器结构示意图；

图3为本公开实施例提供的一种开关驱动器结构示意图；

图4为现有的另一种开关驱动器结构示意图；

图5为本公开实施例提供的1/2Fclk与Fclk对比示意图；

图6为本公开实施例提供的另一种开关驱动器结构示意图；

图7a为本公开实施例提供的宽带模式下的信号示意图；

图7b为本公开实施例提供的混频模式下的信号示意图；

图7c为本公开实施例提供的窄带低功耗模式下的信号示意图；

图8为本公开实施例提供的一种DAC系统结构示意图；

图9为本公开实施例提供的另一种DAC系统结构示意图。

具体实施方式

在下文中将参考附图更充分地描述示例实施例，但是所述示例实施例可以以不同形式来体现且不应当被解释为限于本文阐述的实施例。反之，提供这些实施例的目的在于使本公开透彻和完整，并将使本领域技术人员充分理解本公开的范围。

如本文所使用的，术语“和/或”包括一个或多个相关列举条目的任何和所有组合。

本文所使用的术语仅用于描述特定实施例，且不意欲限制本公开。如本文所使用的，单数形式“一个”和“该”也意欲包括复数形式，除非上下文另外清楚指出。还将理解的是，当本说明书中使用术语“包括”和/或“由……制成”时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或其群组。

本文所述实施例可借助本公开的理想示意图而参考平面图和/或截面图进行描述。因此，可根据制造技术和/或容限来修改示例图示。因此，实施例不限于附图中所示的实施例，而是包括基于制造工艺而形成的配置的修改。因此，附图中例示的区具有示意性属性，并且图中所示区的形状例示了元件的区的具体形状，但并不旨在是限制性的。

除非另外限定，否则本文所用的所有术语(包括技术和科学术语)的含义与本领域普通技术人员通常理解的含义相同。还将理解，诸如那些在常用字典中限定的那些术语应当被解释为具有与其在相关技术以及本公开的背景下的含义一致的含义，且将不解释为具有理想化或过度形式上的含义，除非本文明确如此限定。

发明人发现，导致图2所示的开关驱动器功耗高的原因之一是：开关驱动器的时钟频率等于数据率，在高数据率应用下功耗较高，时序要求也高。而且，为了保证时序，需要增加延迟锁相环，这样会进一步增加功耗。

为了解决上述技术问题，本公开实施例提供一种开关驱动器，所述开关驱动器包括至少两组电路，各组电路分别包括第一电路、第二电路和第三逻辑器件，第一电路和第二电路分别包括第一逻辑器件和与第一逻辑器件相连的第二逻辑器件，各组电路中的第三逻辑器件分别与本组电路中第一电路的第二逻辑器件和本组电路中第二电路的第二逻辑器件相连，用于对本组电路中的两个第二逻辑器件的输出信号进行合并输出。同组电路中第一电路和第二电路的输入信号的相位不同，且各组电路中第一电路的输入信号的相位相同，且各组电路中第二电路的输入信号的相位相同。加载在各组电路中的时钟信号频率为二分之一时钟频率Fclk。

在一些实施例中，第一逻辑器件和第二逻辑器件可以选用触发器(Flip-Flop，FF)或锁存器(Latch)实现。第三逻辑器件可以选用数据选择器(multiplexer，MUX)实现。在一些实施例中，为了降低开关驱动器对前级的时序要求，第一逻辑器件可以选用触发器，这样可以省略时钟链路中的延迟锁相环(DLL)，进一步降低功耗，减少验证计算量。如果不用降低对前级的时序要求，第一逻辑器件也可以选用锁存器(Latch)实现。

在一些实施例中，各第一逻辑器件和/或各第二逻辑器件的时钟信号频率为二分之一时钟频率。

在本公开实施例中，以开关驱动器包括两组电路，第一逻辑器件为触发器，第二逻辑器件为锁存器，第三逻辑器件为MUX为例进行说明。如图3所示，两个虚线框分别为第一组电路和第二组电路，输入信号D1_in对应第一组电路中的第一电路，输入信号D2_in对应第一组电路中的第二电路。第一组电路中的第三逻辑器件分别与第一组电路中第一电路的第二逻辑器件和第一组电路中第二电路的第二逻辑器件相连，即第一组电路中第一电路的第二逻辑器件的输出信号D1和第一组电路中第二电路的第二逻辑器件的输出信号D2分别输入第一组电路中的第三逻辑器件,该第三逻辑器件对D1和D2合并，输出信号D。第一组电路中第一电路的输入信号D1_in(信号A和信号C)与第一组电路中第二电路的输入信号D2_in(信号B和信号D)的相位不同。输入信号D1b_in对应第二组电路中的第一电路，输入信号D2b_in对应第二组电路中的第二电路。第二组电路中的第三逻辑器件分别与第二组电路中第一电路的第二逻辑器件和第二组电路中第二电路的第二逻辑器件相连，即第二组电路中第一电路的第二逻辑器件的输出信号D1b和第二组电路中第二电路的第二逻辑器件的输出信号D2b分别输入第二组电路中的第三逻辑器件,该第三逻辑器件对D1b和D2b合并，输出信号Db。第二组电路中第一电路的输入信号D1b_in(信号

和信号

)与第二组电路中第二电路的输入信号D2b_in(信号

和信号

)的相位不同。

第一组电路中第一电路的输入信号D1_in与第二组电路中第一电路的输入信号D1b_in的相位相同，第一组电路中第二电路的输入信号D2_in与第二组电路中第二电路的输入信号D2b_in的相位相同。第一组电路中各第一逻辑器件的时钟信号频率为1/2Fclk和/或第一组电路中各第二逻辑器件的时钟信号频率为1/2Fclk，第二组电路中各第一逻辑器件的时钟信号频率为1/2Fclk和/或第二组电路中各第二逻辑器件的时钟信号频率为1/2Fclk。

本公开实施例中，如图3所示，采用4路电路传输真实数据，每路电路中，第一逻辑器件为第一级，第二逻辑器件为第二级，第三逻辑器件为第三级，第二逻辑器件的数量可以为一个或多个。

在一些实施例中，第二逻辑器件的输入信号为归零数据或归一数据，也就是说，第一组电路中第一电路的第二逻辑器件和第二电路的第二逻辑器件，以及第二组电路中第一电路的第二逻辑器件和第二电路的第二逻辑器件，其输入信号均为归零数据或归一数据。由于归零数据和归一数据本身与电流源上消耗的电流不相关，因此，将归零数据或归一数据作为第二逻辑器件的输入信号，可以减小电流源上消耗的电流与信号之间的相关性，降低第二逻辑器件的功耗。

在一些实施例中，如图3所示，在一些实施例中，进一步的，还可以向第三逻辑器件加载时钟信号，有利于减小输出数据偏移，实现数据同步。第三逻辑器件用于对输入的各路输入信号进行逻辑合并运算，例如可以选用时钟触发的第三逻辑器件同时完成数据合并和同步。

在一些实施例中，若第二逻辑器件的输入信号为归零数据，则第三逻辑器件可以采用或逻辑(OR)或者或非逻辑(NOR)；若第二逻辑器件的输入信号为归一数据，则第三逻辑器件可以采用与逻辑(AND)或者与非逻辑(NAND)。需要说明的是，第三逻辑器件的数据合并逻辑不限于上述所例举的逻辑关系。

保证第二逻辑器件的输入信号为归零数据或归一数据，具体有2种实现方式，一种实现方式是：第一逻辑器件的输入信号为非归零数据或非归一数据，相应的，第一逻辑器件为具有归零(RZ)或归一(RO)功能的逻辑器件。也就是说，开关驱动器的4个电路的输入信号D1_in、D2_in、D1b_in、D2b_in均为非归零数据或非归一数据，相应的，4个电路的4个第一逻辑器件均为具有归零或归一功能的逻辑器件，即图3中的触发器为RZ触发器，能够将输入的非归零数据转换为归零数据，或者将输入的非归一数据转换为归一数据。如果输入信号为非归零数据，则第一逻辑器件为具有归零功能的逻辑器件，如果输入信号为非归一数据，则第一逻辑器件为具有归一功能的逻辑器件。例如，如图3所示，两个相位的非归零输入数据D1、D2分别通过第一级的触发器(RZ FF)转变为归零数据，两个相位的归零数据分别通过第二级的锁存器进行同步，再通过第三级时钟触发的MUX合并在一起，产生最终的输出数据D。

需要说明的是，RZ FF会在电源上消耗与信号相关的电流，但第一级消耗电流绝对值较小，所以影响比较小。如果第一级中与信号相关的电流仍然是个问题，第一级电源可以与第二级电源和第三级电源分开。

另一种实现方式是：第一逻辑器件的输入信号为归零数据或归一数据。也就是说，开关驱动器的4个电路的输入信号D1_in、D2_in、D1b_in、D2b_in均为归零数据或归一数据，这样，第一逻辑器件可以不具有归零或归一功能。

图4是另一种传统的开关驱动器结构，它的特点是将常规模式和混频模式兼容起来。在混频模式下，数据在时钟上升沿和下降沿都会发生变化，下降沿对应的数据是上升沿对应数据的取反，相当于真实信号和时钟信号的混频效果，最终DAC系统输出实现一个以Fclk为中心的带通传递函数(常规模式是低通传递函数)，这对高中频较低带宽的应用很有帮助。但是，发明人发现这种开关驱动器存在以下问题：

1、如果要实现大带宽，还是需要比较高的时钟频率，增加功耗。

2、在与信号相关的电流源上消耗的电流对DAC系统性能影响较大的情况下，还是需要额外的两路dummy电路传递dummy数据，用于减小信号相关的电流对DAC系统性能的影响。但是即便用了dummy电路传递dummy数据，由于第三级包括锁存器(Latch)、异或逻辑(XOR)和多路选择器(MUX)，在电流源上消耗的电流仍然与时钟频率Fclk相关，在混频模式下，输出数据率Fdata与时钟频率Fclk不相等，而是等于2*Fclk，因此对DAC系统线性度有影响。

3、在第三级，时钟上升沿和下降沿都会发生数据变化，导致时钟的占空比发生改变，从而影响DAC系统的线性度。

为了解决混频模式下，对DAC系统的线性度产生影响的问题，在一些实施例中，可以向第三逻辑器件加载频率为时钟频率Fclk的时钟信号。由于第一逻辑器件和第二逻辑器件上加载的时钟信号频率为1/2Fclk，第三逻辑器件上加载的时钟信号频率为Fclk，如图5所示，1/2Fclk的上升沿和下降沿均对应Fclk的上升沿，在混频模式下，高低电平的持续时间仅与时钟周期有关，即占空比不发生变化，因此不会影响DAC系统的线性度。

需要说明的是，在一些实施例中，如果时钟占空比的偏差对DAC性能影响不大，也可以只利用第三逻辑器件对第一电路输出信号和第二电路输出信号进行合并，而不加载时钟信号(即不进行打拍)，可以进一步减小功耗。

发明人还发现，图2所示的开关驱动器中，两路Dummy数据传递消耗了大约一半的功耗，即Dummy电路是导致功耗过大的重要因素。为了进一步降低功耗，本公开实施例提供的开关驱动器还可以在第三级用逻辑器件代替Dummy电路传递Dummy数据。

在一些实施例中，开关驱动器还可以包括第四逻辑器件，第四逻辑器件的数量与电路组数相同，各第四逻辑器件的各路输入信号为不同组电路中第一电路的第二逻辑器件的输出信号和第二电路的第二逻辑器件的输出信号，各第四逻辑器件用于对输入本逻辑器件的各路输入信号进行合并输出。第四逻辑器件可以选用数据选择器(MUX)实现。如图6所示，利用2个MUX代替现有的Dummy电路，将第一组中第一电路的第二逻辑器件的输出信号D1和第二组中第二电路的第二逻辑器件的输出信号D2b作为其中一个MUX的两路输入信号，该MUX对D1和D2b合并后输出信号Dum。将第一组中第二电路的第二逻辑器件的输出信号D2和第二组中第一电路的第二逻辑器件的输出信号D1b作为另一个MUX的两路输入信号，该MUX对D2和D1b合并后输出信号Dumb。

由于在第三级(即第三逻辑器件)进行了数据合并，因此，在电流源上消耗的电流再次与信号相关，为了消除电流源上消耗的电流与信号的相关性，本公开实施例增加了两个MUX，利用这两个MUX分别产生Dummy数据Dum和Dumb，对第三逻辑器件在电流源上消耗的电流进行补偿，最终使得第三逻辑器件在电流源上消耗的电流与信号无关。而且，利用MUX代替Dummy电路，在很大程度上还可以降低功耗。需要说明的是，若第一逻辑器件的输入信号为归零数据或归一数据，相应的，第二逻辑器件处理的也是归零数据或归一数据，这样，第一级和第二级在电流源上消耗的电流与信号无关。第三级仅需要增加两个MUX就可以做到在电流源上消耗的电流与信号无关，无需再设置两条额外的Dummy电路，从而节省了功耗。

本公开实施例提供的开关驱动器可以应用于宽带模式、混频模式和窄带低功耗模式，以下分别结合附图7a-7c，对上述3种模式下的信号处理进行详细说明。

如图7a所示，在宽带模式下，第一组的第一电路的输入信号为A、C，第一组的第二电路的输入信号为B、D，信号B、D与信号A、C的相位不同。第二组的第一电路的输入信号为

第二组的第二电路的输入信号为

信号

与信号

的相位不同,但与信号A、C的相位相同。第一组电路的输出信号D根据信号D1和D2合并得到，为A、B、C、D，第二组电路的输出信号Db根据信号D1b和D2b合并得到，为

Dummy信号Dum根据信号D1和D2b合并得到，为A、

C、

Dummy信号Dumb根据信号D2和D1b合并得到，为

B、

D。从图7a可以看出，真实数据和Dummy数据在每一拍都发生变化，带宽达到最大，DAC系统输出传递函数为低通。

如图7b所示，在混频模式下，第一组的第一电路的输入信号为A、C，第一组的第二电路的输入信号为

信号

与信号A、C的相位不同。第二组的第一电路的输入信号为

第二组的第二电路的输入信号为A、C，第二组电路的信号A、C与第二组电路的信号

的相位不同,但与第一组的信号

的相位相同。第一组电路的输出信号D根据信号D1和D2合并得到，为A、

C、

第二组电路的输出信号Db根据信号D1b和D2b合并得到，为

A、

C，Dummy信号Dum根据信号D1和D2b合并得到，为A、A、C、C，Dummy信号Dumb根据信号D2和D1b合并得到，为

混频模式可以认为是常规模式的一种特殊情况，它将宽带模式中的信号B改为信号

将信号D改为信号

相当于真实信号和时钟信号的混频效果，最终在DAC系统输出实现一个以Fclk为中心的带通传递函数，混频模式适合于高中频应用。在混频模式下，可以将开关驱动器前端大部分数据通路所需要传递的数据量减半(即只传递信号A、C，信号

可以在开关驱动器的前级取反得到)，进而大幅度降低开关驱动器前端数据通路的功耗。

需要说明的是，在整个DAC系统中，根据DAC位数和分段情况(一般高位是温度计编码，低位是二进制编码)，确定开关驱动器的数量，每个开关驱动器即为一个单元(Slice)，进行多位数据输出，这些输出数据会接入对应的DAC核心电路，转换为对应的模拟量，这些模拟量加在一起形成最终的DAC输出差分电压Vout。如图7b所示，混频模式下，在每个开关驱动器的输出数据形式为A、

C、

(

A、

C)，对应的模拟量是每个开关驱动器输入对应的模拟信号与时钟信号的混频，这些模拟量加在一起所形成的DAC输出差分电压Vout即为真实输入信号和时钟信号的混频。事实上，为了实现真实输入信号和时钟信号的混频，不一定要在每个开关驱动器的输出呈现这样的数据形式，只要所有开关驱动器输出加在一起的效果是这样即可。由于温度计编码设计中存在许多等效权重的开关驱动器单元，可以把A(C)和

分配到不同的开关驱动器单元，只要它们的权重是一致的即可，最终在DAC输出差分电压Vout所看到的效果仍然是混频效果。数据分配方式可以是随机分配，或者是按照某种特定的算法规律分配，增加了设计的灵活度并能够实现不同的输出效果。

如图7c所示，在窄带低功耗模式下，第一组的第一电路的输入信号为A、C，第一组的第二电路的输入信号为A、C，第一电路的信号A、C和第二电路的信号A、C的相位不同。第二组的第一电路的输入信号为

第二组的第二电路的输入信号为

第二电路的信号

与第一电路的信号

的相位不同,但与第一组第二电路的信号A、C的相位相同。第一组电路的输出信号D根据信号D1和D2合并得到，为A、A、C、C，第二组电路的输出信号Db根据信号D1b和D2b合并得到，为

Dummy信号Dum根据信号D1和D2b合并得到，为A、

C、

Dummy信号Dumb根据信号D2和D1b合并得到，为

A、

C。窄带低功耗模式也可认为常规模式的一种特殊情况，它将宽带模式中的信号B改为信号A，将信号D改为信号C，实现一个窄带的低通传递函数，在窄带应用中降低功耗，在这种情况下，第三级的第三逻辑器件的时钟信号频率也可以为1/2Fclk。同样地，窄带低功耗模式也可以将开关驱动器前端大部分数据通路所需要传递的数据量减半(即只传递信号A、C，信号

如图4所示的传统的开关驱动器，在宽带模式、混频模式和窄带低功耗模式下，时钟频率不同，兼容性差。而本公开实施例提供的开关驱动器在上述3种模式下，时钟频率均相同，各种模式兼容性更好，实现简单，易于实现。因此，在需要实现大带宽(即宽带模式)时，就不用加载更高的时钟频率信号，相应不会增加功耗。

本公开实施例还提供一种DAC系统，所述DAC系统包括开关驱动器，开关驱动器可采用前述的开关驱动器结构，实现多模、低功耗和高线性度。

在一些实施例中，如图8、9所示，所述DAC系统还包括DAC核心电路，DAC核心电路的数量与开关驱动器的数量相同，各DAC核心电路分别与各开关驱动器相连。开关驱动器为如前所述的开关驱动器，各DAC核心电路均包括Dummy负载，Dummy负载的数量与相应的开关驱动器中电路的组数相同，各开关驱动器的各第四逻辑器件的输出端分别与各DAC核心电路中的各Dummy负载相连。

DAC核心电路的数量N与开关驱动器的数量N根据DAC位数和分段情况确定，一个开关驱动器为一个单元(Slice)，进行多位数据输出，一个DAC核心电路为一个单元(Slice)，进行数据接收。

需要说明的是，图8和图9仅示例性示出了开关驱动器和DAC核心电路两部分，时钟链路以及数据链路中其他部分并未示出。

在一些实施例中，各DAC核心电路中的各Dummy负载与本DAC核心电路中开关驱动器的各组电路的输出信号的阻抗相同。通过在DAC核心电路中设置Dummy负载，补偿电流更为准确，减小电流源上消耗的电流与信号之间相关性的效果更好。

图8为多模电阻型DAC电路结构，如图8所示，开关驱动器输出的真实数据D<N:0>和Db<N:0>分别接入DAC核心电路中的反相器电路INV1和INV2的输入，INV1用于选择信号D或VDD到电阻Ru1的左端口，INV2用于选择信号Db或VDD到电阻Ru2的左端口。所有DAC核心电路中Ru1的右端口可以连接在一起，并与负载电阻RL相连，作为差分输出的正端，所有DAC核心电路中Ru2的右端口连在一起，作为差分输出的负端，整体形成一个电阻网络。根据D<N:0>和Db<N:0>数据的不同，电阻网络中连接到VDD的Ru1和Ru2的数量是不同的，实现了输出差分电压Vout与输入数据的线性转换关系。开关驱动器输出的Dummy数据Dum<N:0>和Dumb<N:0>进入核心电路后接到Dummy负载1和Dummy负载2上，Dummy负载1和Dummy负载2近似与真实数据D<N:0>和Db<N:0>的负载一致，即近似与接入INV1和INV2输入端的阻抗一致。

需要说明的是，VDD可替换为正负参考电位，Ru1和Ru2在不同的DAC核心电路中可设置为不同的阻值，用于实现不同的权重。为保证Dummy数据和真实数据在DAC核心电路输入端的负载近似一致，在DAC核心电路增加了Dummy负载1和Dummy负载2，根据实际需求，Dummy负载1和Dummy负载2也可以省略。图8所示的DAC核心电路是一种基本的电阻型DAC电路结构，本公开实施例也可以采用其它电阻型DAC电路。

图9为多模电流舵型DAC电路结构。如图9所示，开关驱动器输出的真实数据D<N:0>和Db<N:0>分别接到DAC核心电路中的开关晶体管T1和T2的栅极，用于选择T1和T2哪个导通，让电流源的输出电流到负载电阻RL1或RL2的上端口(也即DAC差分输出的正端或负端)。所有DAC核心电路的T1的漏极连在一起，所有DAC核心电路的T2的漏极连在一起。对于整个DAC核心电路而言，根据D<N:0>和Db<N:0>数据的不同，流到RL1的总电流和流到RL2的总电流不同，对应的差分输出电压Vout也不同，最终实现了输出差分电压Vout与输入数据的线性转换关系。开关驱动器输出的Dummy数据Dum<N:0>和Dumb<N:0>进入核心电路后接到Dummy负载1和Dummy负载2上，Dummy负载1和Dummy负载2近似与真实数据D<N:0>和Db<N:0>的负载一致，即近似与接入T1和T2栅极的阻抗一致。

需要说明的是，为保证Dummy数据和真实数据在DAC核心电路输入端的负载近似一致，在DAC核心电路增加了Dummy负载1和Dummy负载2，根据实际需求，Dummy负载1和Dummy负载2也可以省略。图9所示的DAC核心电路是一种基本的电流舵型DAC电路结构，本公开实施例也可以采用其它电流舵型DAC电路。

本公开实施例克服传统的开关驱动器存在的时钟频率高、功耗大、需要dummy路径、模式兼容性差等缺陷，提供一种多模低功耗高线性度的开关驱动器，以及应用该开关驱动器的ADC系统，可兼容多种模式，具有低功耗、高线性度等优点。

本文已经公开了示例实施例，并且虽然采用了具体术语，但它们仅用于并仅应当被解释为一般说明性含义，并且不用于限制的目的。在一些实例中，对本领域技术人员显而易见的是，除非另外明确指出，否则可单独使用与特定实施例相结合描述的特征、特性和/或元素，或可与其他实施例相结合描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离由所附的权利要求阐明的本发明的范围的情况下，可进行各种形式和细节上的改变。

Claims

1.一种开关驱动器，其特征在于，包括至少两组电路，各组电路分别包括第一电路、第二电路和第三逻辑器件，所述第一电路和所述第二电路分别包括第一逻辑器件和与所述第一逻辑器件相连的第二逻辑器件，各组电路中的第三逻辑器件分别与本组电路中第一电路的第二逻辑器件和本组电路中第二电路的第二逻辑器件相连，用于对本组电路中的两个第二逻辑器件的输出信号进行合并输出；

加载在各组电路中的时钟信号频率为二分之一时钟频率。

2.如权利要求1所述的开关驱动器，其特征在于，各所述第一逻辑器件和/或各所述第二逻辑器件的时钟信号频率为二分之一时钟频率。

3.如权利要求1所述的开关驱动器，其特征在于，所述第二逻辑器件的输入信号为归零数据或归一数据。

4.如权利要求3所述的开关驱动器，其特征在于，若所述第二逻辑器件的输入信号为归零数据，则所述第三逻辑器件采用或逻辑或者或非逻辑；若所述第二逻辑器件的输入信号为归一数据，则所述第三逻辑器件采用与逻辑或者与非逻辑。

5.如权利要求3所述的开关驱动器，其特征在于，所述第一逻辑器件的输入信号为非归零数据或非归一数据，所述第一逻辑器件为具有归零或归一功能的逻辑器件；或者，所述第一逻辑器件的输入信号为归零数据或归一数据。

6.如权利要求5所述的开关驱动器，其特征在于，所述第一逻辑器件和所述第二逻辑器件为触发器或锁存器。

7.如权利要求1所述的开关驱动器，其特征在于，所述第三逻辑器件的时钟信号频率为时钟频率。

8.如权利要求3-7任一项所述的开关驱动器，其特征在于，还包括与所述电路组数相同数量的第四逻辑器件，各第四逻辑器件的各路输入信号为不同组电路中第一电路的第二逻辑器件的输出信号和第二电路的第二逻辑器件的输出信号，所述各第四逻辑器件用于对输入本逻辑器件的各路输入信号进行合并输出。

9.一种DAC系统，其特征在于，包括如权利要求1-8任一项所述的开关驱动器。

10.如权利要求9所述的DAC系统，其特征在于，还包括与所述开关驱动器的数量相同的数模转换器DAC核心电路，各DAC核心电路分别与各所述开关驱动器相连；所述开关驱动器为如权利要求3所述的开关驱动器，各所述DAC核心电路包括与所述电路组数相同数量的伪负载，各开关驱动器的各第四逻辑器件的输出端分别与各DAC核心电路中的各伪负载相连。

11.如权利要求10所述的DAC系统，其特征在于，各DAC核心电路中的各伪负载与本DAC核心电路中所述开关驱动器的各组电路的输出信号的阻抗相同。