WO2010087410A1 - 電流スイッチ・セルおよびディジタル／アナログ変換器 - Google Patents

電流スイッチ・セルおよびディジタル／アナログ変換器 Download PDF

Info

Publication number
WO2010087410A1
WO2010087410A1 PCT/JP2010/051157 JP2010051157W WO2010087410A1 WO 2010087410 A1 WO2010087410 A1 WO 2010087410A1 JP 2010051157 W JP2010051157 W JP 2010051157W WO 2010087410 A1 WO2010087410 A1 WO 2010087410A1
Authority
WO
WIPO (PCT)
Prior art keywords
current
signal
switch
digital
switches
Prior art date
Application number
PCT/JP2010/051157
Other languages
English (en)
French (fr)
Inventor
宗彦 長谷
秀之 野坂
祥吾 山中
佐野　公一
村田　浩一
Original Assignee
日本電信電話株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電信電話株式会社 filed Critical 日本電信電話株式会社
Priority to US13/145,782 priority Critical patent/US8493257B2/en
Priority to CN201080005257.6A priority patent/CN102292915B/zh
Priority to EP10735875.6A priority patent/EP2383894B1/en
Priority to JP2010548554A priority patent/JP5086449B2/ja
Publication of WO2010087410A1 publication Critical patent/WO2010087410A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/662—Multiplexed conversion systems
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators

Definitions

  • the present invention relates to a current switch cell and a digital / analog converter (DAC) using the current switch cell, and particularly as a digital / analog converter for converting a digital signal into an analog signal.
  • the present invention relates to a current switch cell and a digital / analog converter that can be suitably applied to a current steering type (current addition type) digital / analog converter excellent in high-speed operation.
  • a current steering type (current addition type) digital / analog converter DAC as shown in FIGS. 24 and 25 is well known.
  • the digital / analog converter DAC shown is, for example, “Current-Steering Architectures” described in Chapter 5 of “PRINCIPLES OF DATA CONVERSION SYSTEM DESIGN” by Behzad Razavi shown in Non-Patent Document 1, and B. It is also described in data converter-related books, such as “Digital-To-Analog Converters” in Chapter 9 of “InP HBTs: Growth, Processing and Applications” by Jalali et al.
  • FIG. 24 is a block diagram showing an example of a circuit configuration of a conventional current steering type (current addition type) digital / analog converter DAC, which includes N current switch cells.
  • a binary weighted load resistor network resistor ladder network consisting of a plurality of ladder resistors having resistance values R-2R is applied to N currents having the same current value in accordance with a digital input signal consisting of an N-bit binary code.
  • weighted addition is used to convert the signal to an analog output signal Vout for output.
  • the digital / analog converter of FIG. 24 includes N current switch cells CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1 , and N-bit digital input signal D 0 (LSB side), D 1 , D 2 ,..., D N-1 (MSB side) are temporarily latched, and N D flip-flops D-FF 0 , D-FF 1 , D-FF output by retiming with the clock signal CLK 2 ,..., D-FF N-1 (D-FF: a circuit having a latch function) and N currents having the same current value (I) from a plurality of ladder-shaped resistors having a resistance value R-2R ON and OFF according to each of the N current sources flowing through the binary weighted load resistance network (resistance ladder network) and the bit values of the digital input signals D 0 , D 1 , D 2 ,.
  • N switches S 0 to, S 1, S 2, ... , it is composed of S N-1 There.
  • FIG. 25 is a block diagram showing another example of a circuit configuration of a conventional current steering type (current addition type) digital / analog converter DAC.
  • a conventional current steering type current addition type
  • FIG. 25 is a block diagram showing another example of a circuit configuration of a conventional current steering type (current addition type) digital / analog converter DAC.
  • cells CS 0 , CS 1 , CS 2 ,..., CS N-1 are provided, N currents obtained by binary weighting of current values are united according to a digital input signal composed of N-bit binary codes
  • the output is converted into an analog output signal Vout by adding using the load resistance of the output.
  • the digital / analog converter of FIG. 25 temporarily latches the N-bit digital input signals D 0 (LSB side), D 1 , D 2 ,..., D N-1 (MSB side), and uses the clock signal CLK.
  • Reference sign Vcc is a power supply for driving the digital / analog converter DAC.
  • N current switch cells CS 0 , CS 1 , CS 2, ..., CS by providing the N-1, a digital input signal D 0, D 1, D 2 consisting of binary code of N bits, ..., switches S 0 corresponding to each in accordance with the D N-1, S 1 , S 2 ,..., S N-1 are simultaneously driven (ON / OFF) to change the weight of the current flowing through the load composed of a resistance ladder network or a single load resistance, that is, binary weighting.
  • an analog output signal (voltage) is obtained.
  • switches S 0, S 1, S 2 , ... in order to align the driving timing of the S N-1, switch S 0, S 1, S 2 , ..., N pieces in front of the S N-1, respectively D flip-flop D-FF (a circuit having a latch function) is arranged, and N digital input signals D 0 , D 1 , D 2 ,..., D N-1 are reset by the same clock signal CLK.
  • the switches S 0 , S 1 , S 2 ,..., S N-1 are driven at the same time.
  • FIG. 26A and FIG. 26B are schematic diagrams for explaining the operation of a current switch cell constituting a conventional current steering type (current addition type) digital / analog converter DAC.
  • FIG. 26A shows the circuit configuration of the Mth current switch cell CSM among the N current switch cells CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1
  • FIG. 26B shows signal waveforms in respective parts of the Mth current switch cell CSM shown in FIG. 26A.
  • a load connected to the current-switching cell CS M comprises a load resistor network (resistor ladder network) formed of a ladder-like plurality of resistors of resistance value R-2R as shown in FIG. 24 The case is shown as an example.
  • the current switch cell has a function of latching and retiming the digital input signal and a switch function for controlling whether or not current is supplied to the load side, and is arranged corresponding to the bit of the digital input signal.
  • Circuit which consists of a D flip-flop, a switch circuit, and a current source, and switches the on / off state of the switch circuit according to the digital input signal latched in the D flip-flop and retimed
  • it is a circuit that controls whether or not the current from the current source flows to the load.
  • the signal waveform of the M-th D flip-flop D-FF first M bit digital input signal D M that is input to M is a waveform as illustrated in FIG. 26B, the after being temporarily latched in the M-th D flip-flop D-FF M, as shown in FIG. 26B, retimed by D flip-flop D-FF M on the rising edge of the clock signal CLK (in the drawing ⁇ timing mark) Te is output to the switch S M as a retimed digital input signal D MR.
  • the switch S M is a switch circuit of the M-th current-switching cell CS M is driven, the load resistor network ( It is determined whether or not to pass the current signal I M through the resistance ladder network. That is, as shown in FIG. 26B, when the retiming digital signal D MR is “High”, the switch S M is turned ON, and the current signal I M from the current source flows to the load resistance network.
  • FIG. 27 is a schematic diagram for explaining the operation of the entire digital / analog converter DAC by taking as an example the case of a 3-bit configuration as a conventional current steering type (current addition type) digital / analog converter DAC. It shows that an analog output signal Vout corresponding to 3-bit digital input signals D 0 (LSB side), D 1 , D 2 (MLB side) is generated.
  • D flip-flops D-FF 0 , D-FF 1 , D-FF 2 corresponding to 3-bit digital input signals D 0 , D 1 , D 2, respectively.
  • Three current switch cells CS 0 , CS 1 , CS 2 each comprising a switch circuit and a current source are provided.
  • FIG. 27 shows D flip-flops D-FF 0 , D-FF 1 , and D-FF 2 among the current switch cells CS 0 , CS 1 , and CS 2 , but the remaining switch circuits and current sources are shown.
  • the DAC core circuit 100 that performs the D / A conversion operation is displayed in a format different from that in FIGS.
  • digital input signals D 0 , D 1 and D 2 are input to the digital / analog converter DAC.
  • the 3-bit digital input signals D 0 , D 1 , D 2 are signals from the outside, and generally between the 3-bit data, as shown in FIG. There is a gap.
  • the 3-bit digital input signals D 0 , D 1 , D 2 are input to the corresponding D flip-flops D-FF 0 , D-FF 1 , D-FF 2 , and latched, respectively, Retimed so that there is no deviation on the time axis at the rising edge of the signal CLK (the timing of the ⁇ mark in the figure), as retimed digital input signals D 0R (LSB side), D 1R , D 2R (MSB side) Is output.
  • the switches S 0 , S 1 , S 2 of the switch circuit provided in the DAC core circuit 100 are simultaneously driven by the retiming digital input signals D 0R , D 1R , D 2R , from the current source.
  • Current flows through the load (load resistance network in the example shown in FIG. 26A), the current is weighted according to each bit of the retiming digital input signals D 0R , D 1R , and D 2R .
  • FIG. 28 is a block diagram showing a configuration example of a conventional interleaved digital / analog converter DAC described in Patent Document 3, and the same conversion is performed as a sub-digital / analog converter SDAC that performs an interleave operation. Two digital / analog converter DACs having speed performance are provided.
  • a digital / analog converter DAC having a circuit configuration as shown in FIG. 28 includes a first sub-digital / analog converter (SDAC1) 101, a second sub-digital / analog converter (SDAC2) 102, and a clock (CLK). 103, a first phase shifter 104, a second phase shifter 105, and a mixer 106.
  • SDAC1 first sub-digital / analog converter
  • SDAC2 second sub-digital / analog converter
  • CLK clock
  • the clock signal from the clock (CLK) 103 is converted into a clock signal having a different phase by the first phase shifter 104 and the second phase shifter 105.
  • the first sub-digital / analog converter (SDAC1) 101 and the second sub-digital / analog converter (SDAC2) 102 having the same conversion speed performance are interleaved.
  • the first sub-digital / analog converter (SDAC1) 101 and the second sub-digital / analog converter (SDAC2) 102 are combined by the mixer 106 with the analog output signals output from the first sub-digital / analog converter (SDAC1) 101 and the second sub-digital / analog converter (SDAC2) 102, respectively. It is possible to generate an analog output signal corresponding to a conversion speed twice that of the digital / analog converter (SDAC1) 101 and the second sub-digital / analog converter (SDAC2) 102.
  • each of the first sub-digital / analog converter (SDAC1) 101 and the second sub-digital / analog converter (SDAC2) 102 can operate at a conversion speed of 14 GS / s.
  • an interleaving method for interleaving the sub-digital / analog converter (SDAC1) 101 and the second sub-digital / analog converter (SDAC2) 102 an analog output signal equivalent to 28 GS / s can be obtained. Become.
  • the conventional current switch cell (digital input) constituting the digital / analog converter DAC is used.
  • each of the current switch cells CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1 constituting the digital / analog converter DAC that is, each switch S 0 , S in the DAC core circuit that performs a D / A conversion operation. If the switch drive timings for driving S 1 , S 2 ,..., S N-1 are not aligned, a large waveform distortion such as a glitch occurs in the analog output signal, and the performance as the digital / analog converter DAC deteriorates. End up.
  • the retiming for aligning the switch drive timing is an important function in the digital / analog converter DAC, and requires a highly accurate timing design.
  • the 28 GHz clock signal CLK is required.
  • the clock signal CLK has the highest frequency component. Further, the clock signal CLK is converted into a number of D flip-flops D-FF (that is, FIG. 1 ) constituting each current switch cell CS 0 , CS 1 , CS 2 ,..., CS N-1 in the digital / analog converter DAC. 24 and FIG. 25, it is necessary to simultaneously distribute and supply to the D flip-flops D-FF 0 , D-FF 1 , D-FF 2 ,..., D-FF N-1 ). The wiring length (wiring routing) of the clock signal line is increased inside the DAC IC.
  • the clock signal CLK is likely to be subjected to band limitation due to parasitic components (parasitic capacitance, etc.) of the clock signal line, and the high-frequency clock signal CLK is simultaneously applied to many D flip-flops D-FF with high quality.
  • the conversion speed of the digital / analog converter DAC is increased, the deterioration of the retiming accuracy in the current switch cell becomes more remarkable.
  • an interleaved digital / analog converter DAC requires a plurality of, for example, two sub-digital / analog converters SDAC having the same conversion speed performance, and further each sub-digital / analog.
  • a mixer for synthesizing the analog output signal from the converter SDAC a mixer having excellent linearity is also required, resulting in a significant increase in circuit scale and power consumption (digital / analog converter not using an interleave method)
  • the circuit scale and power consumption are multiple times, for example, twice or more), and it is considered difficult to apply to optical transceivers that require low power operation.
  • the quality (linearity) of the final analog output signal deteriorates due to the difference in characteristics between the sub-digital / analog converters SDAC and the nonlinear characteristics of the mixer. There is also a problem that it ends up.
  • the present invention has been made to solve such a problem, and provides a current switch cell and a digital / analog converter capable of high-speed conversion operation at a frequency higher than the frequency of an externally supplied clock signal.
  • the purpose is to provide.
  • the current switch cell switches whether the current source and the connection state between the current source and the load are switched to supply current from the current source to the load.
  • the digital input signal is latched and retimed by the first clock signal and the second clock signal which is the complementary phase signal of the first clock signal, and the digital input signal is separated into two.
  • First and second latch circuits that output the processed signal as first and second half rate signals to the switch circuit, the switch circuit being inserted between the current source and the load and having a first half rate A first switch driven by the signal and a second switch inserted in parallel with the first switch between the current source and the load and driven by the second half-rate signal.
  • a select switch that selectively connects either the circuit including the first switch or the circuit including the second switch with a signal having the same frequency as the first clock signal but having a different phase between the current source and the load. It is characterized by providing.
  • the digital / analog converter comprises at least one current switch cell provided corresponding to a bit of an N-bit (N is an integer of 1 or more) digital input signal, and a load.
  • Each of the current switch cells switches a connection state between the current source, the current source and the load, and switches whether to supply current from the current source to the load, and a first clock signal And the second clock signal, which is a complementary phase signal of the first clock signal, respectively latches and retimes the digital input signal of the bit corresponding to the current switch cell to separate the digital input signal into two First and second latch circuits for outputting signals to the switch circuit as first and second half rate signals
  • the switch circuit comprising: a current source; A first switch inserted between the load and driven by the first half-rate signal; and inserted in parallel with the first switch between the current source and the load and driven by the second half-rate signal.
  • Either the circuit including the first switch or the circuit including the second switch is selectively provided between the current source and the load by the second switch and a signal having the same frequency as the first clock signal but having a different phase.
  • the digital input signal is D / A (Digital-to-Analog) converted by adding current supplied from the current source through each of the current switch cells in the load. It is characterized by that.
  • the current switch cell and the digital / analog converter according to the present invention use the digital input signal as two retimed digital input signals, and have a frequency that is (1/2) of the original operating frequency (that is, the desired signal speed). Therefore, it is possible to achieve a D / A (Digital-to-Analog) conversion speed twice as high as the clock frequency supplied from the outside. That is, in the digital / analog converter according to the present invention, the speed / band requirement for the clock signal system is relaxed as compared with the conventional digital / analog converter, and the retiming which has been the limiting factor of the conversion speed performance is achieved. It is easy to ensure accuracy, and therefore, a higher-speed D / A conversion operation can be realized.
  • the digital input signal is separated into half-rate signals by the D flip-flop D-FF which latches the digital input signal and outputs it after retiming. Therefore, the bandwidth requirement of the digital signal wiring system from the D flip-flop D-FF to the switch circuit has been eased, and the flexibility of the routing of the digital signal is given due to the circuit layout of the digital / analog converter. Can be increased.
  • the half-rate signals that are output separately are multiplexed by the select signal in the current switch cell
  • the half-rate signals between the half-rate signals are somewhat different as long as the timing of the select signal is given accurately. Skew (deviation on the time axis) can also be allowed.
  • the current switch cell itself is not large-scale and can be realized in a small area as a circuit layout. Therefore, it is relatively easy to adjust the timing of the select signal supplied to the current switch cell. it can.
  • the D flip-flop D-FF and the switch constituting the current switch cell are compared with the conventional current switch cell and digital / analog converter.
  • the number of D flip-flops, D-FFs, and switches can be increased to a much smaller number compared to interleaved digital / analog converters, enabling downsizing. And an increase in power consumption is also suppressed.
  • the characteristic difference between the sub-digital / analog converters and the nonlinear characteristics of the mixer which are problems in the interleaved digital / analog converter.
  • the quality (linearity) degradation of the analog output signal due to the above will not occur.
  • the current switch cell according to the present invention and the digital / analog converter to which the current switch cell is applied can suppress the increase in power consumption and maintain high quality while maintaining the conversion speed of the conventional digital / analog converter.
  • the speed can be increased to about twice that of the analog converter.
  • FIG. 1 is a block diagram showing an example of the circuit configuration of the first embodiment of the digital / analog converter according to the present invention.
  • FIG. 2 is a block diagram showing another example of the circuit configuration of the first embodiment of the digital / analog converter according to the present invention.
  • FIG. 3A is a block diagram showing a circuit configuration of a current switch cell constituting the digital / analog converter shown in FIG. 1 and
  • FIG. 3B is a timing chart showing signal waveforms in respective parts of the current switch cell shown in FIG. 3A.
  • FIG. 4 is a block configuration diagram showing still another example of the circuit configuration of the first embodiment of the digital / analog converter according to the present invention.
  • FIG. 3A is a block diagram showing a circuit configuration of a current switch cell constituting the digital / analog converter shown in FIG. 1
  • FIG. 3B is a timing chart showing signal waveforms in respective parts of the current switch cell shown in FIG. 3A.
  • FIG. 4 is a block configuration diagram showing still another example of the circuit configuration
  • FIG. 5 is a block diagram showing still another example of the circuit configuration of the first embodiment of the digital / analog converter according to the present invention.
  • FIG. 6A is a block diagram showing a circuit configuration of a current switch cell constituting the digital / analog converter shown in FIGS.
  • FIG. 6B is a timing chart showing signal waveforms in respective parts of the current switch cell shown in FIG. 6A.
  • FIG. 7 is a schematic diagram for explaining the operation of the entire digital / analog converter, taking as an example the case of a 3-bit configuration as the digital / analog converter according to the first embodiment of the present invention.
  • FIG. 8 is a block configuration diagram showing an example of a block configuration when the current switch cell constituting the digital / analog converter according to the first embodiment of the present invention is formed as a differential circuit.
  • FIG. 6A is a block diagram showing a circuit configuration of a current switch cell constituting the digital / analog converter shown in FIGS.
  • FIG. 6B is a timing chart showing signal waveforms in respective parts
  • FIG. 9 shows an example of the circuit configuration of the waveform shaping buffer circuit inserted between the D flip-flop and the switch circuit constituting the current switch cell of the digital / analog converter according to the first embodiment of the present invention.
  • FIG. 10A is a waveform diagram showing an input signal waveform of the waveform shaping buffer circuit shown in FIG. 10B is a waveform diagram showing an output signal waveform of the waveform shaping buffer circuit shown in FIG.
  • FIG. 11 is a block configuration diagram showing another example of the block configuration when the current switch cell constituting the digital / analog converter according to the first embodiment of the present invention is formed as a differential circuit.
  • FIG. 11 is a block configuration diagram showing another example of the block configuration when the current switch cell constituting the digital / analog converter according to the first embodiment of the present invention is formed as a
  • FIG. 12 shows a circuit configuration of a current steering type (current addition type) digital / analog converter in which some bits, for example, upper M bits of a digital input signal are converted into a thermometer code and a D flip-flop. It is a block block diagram which shows an example of the block configuration in the case of inputting into.
  • FIG. 13 shows a block configuration in which all bits of a digital input signal are converted into a thermometer code and input to a D flip-flop as a circuit configuration of a current steering type (current addition type) digital / analog converter. It is a block block diagram which shows an example.
  • FIG. 14 is a graph showing a simulation result of the conversion speed performance of the digital / analog converter according to the first embodiment of the present invention.
  • FIG. 14 is a graph showing a simulation result of the conversion speed performance of the digital / analog converter according to the first embodiment of the present invention.
  • FIG. 15 is a block diagram showing an example of the circuit configuration of the second embodiment of the digital / analog converter according to the present invention.
  • FIG. 16 is a block diagram showing another example of the circuit configuration of the second embodiment of the digital / analog converter according to the present invention.
  • FIG. 17A is a block diagram showing a circuit configuration of a current switch cell constituting the digital / analog converter shown in FIG. 15 and
  • FIG. 17B is a timing chart showing signal waveforms in respective parts of the current switch cell shown in FIG. 17A.
  • FIG. 18 is a block configuration diagram showing still another example of the circuit configuration of the second embodiment of the digital / analog converter according to the present invention.
  • FIG. 17A is a block diagram showing a circuit configuration of a current switch cell constituting the digital / analog converter shown in FIG. 15
  • FIG. 17B is a timing chart showing signal waveforms in respective parts of the current switch cell shown in FIG. 17A.
  • FIG. 18 is a block configuration diagram showing still another example of the circuit configuration
  • FIG. 19 is a block configuration diagram showing still another example of the circuit configuration of the digital / analog converter according to the second embodiment of the present invention.
  • FIG. 20A is a block diagram showing a circuit configuration of a current switch cell constituting the digital / analog converter shown in FIG. 18 and
  • FIG. 20B is a timing chart showing signal waveforms in respective parts of the current switch cell shown in FIG. 20A.
  • FIG. 21 is a block configuration diagram showing an example of a block configuration when a current switch cell according to the third embodiment of the present invention is formed as a differential circuit.
  • FIG. 22 is a block configuration diagram showing another example of the block configuration when the current switch cell according to the third embodiment of the present invention is formed as a differential circuit.
  • FIG. 20A is a block diagram showing a circuit configuration of a current switch cell constituting the digital / analog converter shown in FIG. 18
  • FIG. 20B is a timing chart showing signal waveforms in respective parts of the current switch cell shown in FIG. 20A.
  • FIG. 21
  • FIG. 23 is a schematic diagram for explaining the relationship between the signal levels of the differential half rate signal and the select signal used in the differential current switch cell shown in FIG.
  • FIG. 24 is a block diagram showing an example of a circuit configuration of a conventional current steering type (current addition type) digital / analog converter.
  • FIG. 25 is a block diagram showing another example of the circuit configuration of a conventional current steering type (current addition type) digital / analog converter.
  • FIG. 26A is a block diagram showing a circuit configuration of a current switch cell constituting the digital / analog converter shown in FIG. 24 and
  • FIG. 26B is a timing chart showing signal waveforms in respective parts of the current switch cell shown in FIG. 26A.
  • FIG. 27 is a schematic diagram for explaining the operation of the entire digital / analog converter, taking as an example the case of a 3-bit configuration as a conventional current steering type (current addition type) digital / analog converter.
  • FIG. 28 is a block diagram showing a configuration example of a conventional interleaved digital / analog converter.
  • FIG. 29 is a block diagram showing a modification of the circuit configuration of the first embodiment of the digital / analog converter according to the present invention.
  • FIG. 30 is a block diagram showing a modification of the circuit configuration of the first embodiment of the digital / analog converter according to the present invention.
  • the present invention realizes a circuit configuration capable of increasing the operation speed of a current steering type (current addition type) digital-to-analog converter (DAC).
  • DAC digital-to-analog converter
  • the present invention realizes a circuit configuration capable of suppressing glitches (waveform distortion) and linearity degradation of analog output signals due to higher speeds.
  • the retiming and sampling for each bit of the digital input signal are performed with a clock signal having a frequency (1/2) of the required operating frequency.
  • CLK First clock signal
  • CLKB complementary phase clock signal
  • the retiming digital input signal divided into two by the retiming and sampling and converted into a half rate signal has the same frequency as the clock signal CLK, and the phase is shifted in either direction
  • a select signal (third clock signal) SW and a complementary phase select signal (fourth clock signal) SWB which is a complementary phase signal of the select signal are arranged corresponding to each bit of the retiming digital input signal.
  • Switch circuit (a total of four switches, two of which are connected in series).
  • the switch circuit to be driven (four switches) is connected to a current source and a load resistor network (resistor ladder network) or a single load resistor.
  • a half-rate retiming digital input signal is multiplexed and output as an analog output signal equivalent to a D / A (Digital-to-Analog) conversion at a full rate, that is, a double rate that is twice the clock signal CLK.
  • the configuration is realized.
  • retiming digital input signals (or differential retiming digital input signals) of two half-rate signals (or differential half-rate signals) among the four switches constituting the switch circuit.
  • the two switches driven by 1 are called first and second switches, and the two switches driven by the select signal SW and the complementary phase select signal SWB are called third and fourth switches, respectively.
  • the first and third switches are connected in series, and the second and fourth switches are connected in series, but either switch may be connected to the load side.
  • one terminal of the first and fourth switches is connected in parallel, one terminal of the second and third switches are connected in parallel, and the first and second switches are loaded.
  • the third and fourth switches can be configured to bypass the load.
  • the speed of the clock signal CLK (and the complementary phase clock signal CLKB, select signal SW, complementary phase select signal SWB) that has the highest frequency inside the current switch cell and the digital / analog converter DAC depends on the present invention.
  • the digital / analog converter DAC is configured because the frequency (1/2) of the operating frequency (full rate) that is originally required, that is, a half rate is sufficient.
  • a margin can be obtained for matching the drive timing between the current switches and cells, and the drive timing can be easily aligned, and the deterioration of the output signal due to the shift of the drive timing can be suppressed.
  • circuit configuration of the digital / analog converter DAC to which the current switch cell according to the present invention is applied even when compared with the digital / analog converter DAC that executes the double speed operation as the interleave type digital / analog converter DAC. Provides the advantages of a small circuit scale and low power consumption.
  • the circuit configuration according to the first embodiment includes a current switch cell having a retiming function for retiming a digital input signal and a switch function for controlling a current supplied to a load in accordance with the retimed digital input signal.
  • a digital / analog converter DAC capable of performing a high-speed digital-to-analog (D / A) conversion operation can be realized by applying such a current switch cell. .
  • FIG. 1 is a block diagram showing an example of the circuit configuration of the first embodiment of the digital / analog converter DAC according to the present invention.
  • the current steering type (current addition type) digital / analog shown in FIG. As in the case of the analog converter DAC, N current switch cells CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1 (that is, each corresponding to each bit of the N digital input signals) Comprises a D-flip flip for retiming, a switch circuit for switching current to the load, and a current source for supplying current to the load), and N-bit binary codes are used for N currents having equal current values.
  • a binary weighted load resistance network (resistor ladder network) consisting of a plurality of ladder-like resistors having a resistance value R-2R is used in accordance with a digital input signal consisting of It shows an example that converts the analog output signal Vout by attaching addition.
  • the digital / analog converter DAC of FIG. 1 having N current switch cells CS 0 , CS 1 , CS 2 ,..., CS N-1 is different from the case of FIG. ⁇ N- bit digital input by providing two D flip-flops D-FF (D-FF: circuit having a latch function) in each of cells CS 0 , CS 1 , CS 2 ,.
  • D-FF circuit having a latch function
  • the signals D 0 (LSB side), D 1 , D 2 ,..., D N-1 (MSB side) are temporarily latched, and an externally supplied clock signal CLK and a complementary phase signal (complementary phase clock) of the clock signal CLK are provided.
  • D 0, D 1, D 2 , ..., D are separated into two for each bit of the N-1 outputs the result of the retiming and sampling 2 ⁇ N number of D flip-flop D-FF 0A, D- FF 0B , D-FF 1A , D-FF 1B , D-FF 2A , D-FF 2B ,..., D-FF (N-1) A , D-FF (N-1) B.
  • a digital / analog converter DAC in Figure 1 a digital input signal D 0, D 1, D 2 , ..., D N-1 N pieces each current-switching cell that are provided corresponding to each CS 0 , CS 1, CS 2, ..., but the current source, one for each CS N-1 are arranged, each of the current-switching cell CS 0, CS 1, CS 2 , ..., CS N-1 , respectively
  • the current sources are configured to flow currents having the same current value (I) through a binary-weighted load resistance network (resistance ladder network) composed of a plurality of ladder-shaped resistors having a resistance value R-2R.
  • each current switch cell CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1 has two D flip-flops D-FF 0A , D-FF 0B , D
  • D By providing -FF 1A , D-FF 1B , D-FF 2A , D-FF 2B , ..., D-FF (N-1) A , D-FF (N-1) B , two bits are provided for each bit.
  • the first and second switches that are turned on and off according to the bit values of the digital input signals that are separately output, the select signal SW supplied from the outside, and the complementary phase signal (complementary phase) of the select signal SW According to the select signal SWB), or according to the select signal SW supplied from the outside and the complementary phase select signal SWB generated by single balance conversion (single phase ⁇ differential conversion) of the select signal SW,
  • a switch consisting of third and fourth switches that turn on and off.
  • a total of four switches are provided in which two each of the first and third switches and the second and fourth switches are connected in series.
  • the digital / analog converter DAC has N switch circuits composed of four switches in series-parallel configuration corresponding to each bit, for a total of 4 ⁇ N switches S 01. , S 02, S 03, S 04, S 11, S 12, S 13, S 14, S 21, S 22, S 23, S 24, ..., S (N-1) 1, S (N-1) 2 , S (N-1) 3 , S (N-1) 4 .
  • N current sources arranged for each of the current switch cells CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1 are N switch circuits, that is, 4 ⁇ N switches.
  • the switch cells CS 0 , CS 1 , CS 2 ,..., CS N-1 are connected to a load resistance network (resistance ladder network) through four switches constituting each switch circuit.
  • the digital input signal D 0, D 1, D 2 , ... according to the corresponding bit values of D N-1, whether to supply the current is determined to the load resistor network (resistor ladder network) It is comprised so that.
  • Reference sign Vcc is a power supply for driving the digital / analog converter DAC.
  • FIG. 2 is a block diagram showing another example of the circuit configuration of the first embodiment of the digital / analog converter DAC according to the present invention.
  • the current steering type (current addition type) shown in FIG. ), N current switch cells CS 0 , CS 1 , CS 2 ,..., CS N-1 corresponding to each bit of the N digital input signals.
  • each circuit comprising a D flip-flop for retiming, a switch circuit for switching current to the load, and a current source for supplying current to the load
  • N current switch cells CS 0 , CS 1 , CS 2, ..., CS from N-1 in the current source by the current value N current that binary weighted is supplied, the N current binary weighted is, the N-bit bus
  • Narikodo shows an example for converting the analog output signal Vout by adding with a single load resistor.
  • the digital / analog converter DAC of FIG. 2 having N current switch cells CS 0 , CS 1 , CS 2 ,..., CS N-1 differs from that of FIG.
  • a cell CS 0 , CS 1 , CS 2 ,..., CS N-1 is provided with two D flip-flops D-FF (D-FF: a circuit having a latch function), thereby providing an N-bit digital input signal.
  • D-FF D flip-flops
  • D 0 (LSB side), D 1 , D 2 ,..., D N-1 (MSB side) are temporarily latched, and an externally supplied clock signal CLK and a complementary phase signal (complementary phase clock signal) of the clock signal CLK CLKB) or an externally supplied clock signal CLK and a complementary phase clock signal CLKB generated by single balance conversion (single phase ⁇ differential conversion) of the clock signal CLK.
  • a digital / analog converter DAC in Figure 2 the digital input signal D 0, D 1, D 2 , ..., D N-1 N pieces each current-switching cell that are provided corresponding to each CS 0 , CS 1, CS 2, ..., but the current source, one for each CS N-1 are arranged, each of the current-switching cell CS 0, CS 1, CS 2 , ..., CS N-1 , respectively
  • the current source has a resistance value that is a binary weighted current value I (LSB side), 2I, 2 2 I,..., 2 N-1 I (MSB side) according to the bit position of the corresponding digital input signal R is configured to flow through a single load resistance.
  • each current switch cell CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1 has two D flip-flops D-FF 0A , D-FF 0B , D -FF 1A , D-FF 1B , D-FF 2A , D-FF 2B ,..., D-FF (N-1) A , D-FF (N-1) B
  • the first and second switches that are turned on and off according to the bit values of the digital input signals that are separately output, the select signal SW supplied from the outside, and the complementary phase signal (complementary phase) of the select signal SW According to the select signal SWB) or according to the select signal SW supplied from the outside and the complementary phase select signal SWB generated by single balance conversion (single phase ⁇ differential conversion) of the select signal SW,
  • a switch consisting of third and fourth switches that turn on and off.
  • a total of four switches are provided in which two each of the first and third switches and the second and fourth switches are connected in series
  • the digital / analog converter DAC has N switch circuits composed of four switches in series-parallel configuration corresponding to each bit, for a total of 4 ⁇ N switches S 01. , S 02, S 03, S 04, S 11, S 12, S 13, S 14, S 21, S 22, S 23, S 24, ..., S (N-1) 1, S (N-1) 2 , S (N-1) 3 , S (N-1) 4 .
  • N current sources arranged for each of the current switch cells CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1 are N switch circuits, that is, 4 ⁇ N switches. Are connected to a common single load resistor through the four switches that make up the switch circuit in the switch cells CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1 .
  • digital input signal D 0, D 1, D 2 , ..., according to the corresponding bit values of D N-1, is configured as whether to supply current to a single load resistor is determined Yes.
  • Reference sign Vcc is a power supply for driving the digital / analog converter DAC.
  • FIG. 3A and 3B are schematic views for explaining the operation of the current-switching cell CS M constituting the digital / analog converter DAC according to the first embodiment of the present invention.
  • FIG. 3A shows the circuit configuration of the Mth current switch cell CSM among the N current switch cells CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1
  • FIG. 3B shows signal waveforms in respective parts of the Mth current switch cell CSM shown in FIG. 3A.
  • a load connected to the current-switching cell CS M comprises a load resistor network (resistor ladder network) formed of a ladder-like plurality of resistors of resistance value R-2R as shown in FIG. 1
  • the current flowing from the current source to the load resistor only changes to the Mth weighted current value.
  • the operation is exactly the same as the operation described below.
  • the M-th current-switching cell CS M includes a current source 1, a switch circuit 2, the first latch circuit 3 1 and the second and a latch circuit 3 2.
  • D flip-flops D-FF MA as the first example of a latch circuit 3 1
  • D flip-flop D-FF MB are respectively used as a second example of a latch circuit 3 2.
  • D flip-flop D-FF MA and D flip-flop D-FF MB is, N bits (N is an integer of 1 or more) digital input signal D M of the M-th bit of the digital input signal is input.
  • D flip-flop D-FF MA the clock a digital input signal D M at the rising edge of signal CLK in latching and retiming, retimed digital input signal D MR-A switching circuit 2 as the first half-rate signal Output to.
  • D flip-flop D-FF MB is a digital input signal D M with latching and retiming the rising edge of the negative-phase clock signal CLKB, switch the retimed digital input signal D MR-B as a second half-rate signal Output to circuit 2.
  • both the clock signal CLK and the complementary phase clock signal CLKB may be signals supplied from outside the IC constituting the digital / analog converter DAC.
  • the complementary phase clock signal CLKB may be a signal generated by single-balance conversion of the clock signal CLK inside the IC.
  • the switch circuit 2 has a function of switching whether to supply current from the current source 1 to the load 4 by switching the connection state between the current source 1 and the load resistance network (load) 4.
  • the switch circuit 2 includes a switch S M1 and a switch S M3 connected in series, and a switch S M2 and a switch S M4 connected in series.
  • the switches S M1 and S M3 and the switches S M2 and S M4 are inserted in parallel between the current source 1 and the load resistance network 4.
  • the switch S M1 and the switch S M2 are connected to the load resistance network 4
  • the switch S M3 and the switch S M4 are connected to the current source 1.
  • Switch S M1 is connected to a D flip-flop D-FF MA, it is driven by the retimed digital input signal D MR-A output from the D flip-flop D-FF MA.
  • Switch S M2 is connected to the D flip-flop D-FF MB, it is driven by the retimed digital input signal D MR-B outputted from the D flip-flop D-FF MB.
  • the switch S M3 is driven by a select signal SW having the same frequency as the clock signal CLK and having a different phase.
  • the switch SM4 is driven by a complementary phase select signal SWB that is a complementary phase signal of the select signal SW.
  • the switch S M3 and the switch S M4 select either the circuit including the switch S M1 or the circuit including the switch S M2 between the current source 1 and the load resistance network 4 by the select signal SW and the complementary phase select signal SWB. Function as a select switch to be connected.
  • Each of the current switch cells CS 0 , CS 1 , CS 2 ,..., CS N-1 constituting the digital / analog converter DAC according to the first embodiment of the present invention is, for example, Mth as in the current-switching cell CS M of each current-switching cell CS 0 that constitutes the conventional digital / analog converter DAC shown in FIG.
  • the M-th current switch cell CS M is characterized by having a switch circuit composed of switches S M1 to S M4 ).
  • a clock signal CLK having a frequency (1/2) as compared with the clock frequency required in the conventional digital / analog converter DAC and a complementary phase clock signal CLKB which is a complementary phase signal of the clock signal CLK are obtained.
  • a select signal SW having the same frequency as that of the clock signal CLK and a phase shifted in any direction, for example, 90 °
  • a complementary phase select signal SWB that is a complementary phase signal of the select signal SW
  • a full-rate signal current is generated by multiplexing two retiming digital input signals that are two half-rate signals, and the frequency of the clock signal CLK is It is characterized in that it operates at twice the conversion frequency.
  • D flip-flops D-FF MA and D-FF 2 pieces of half-rate signal information of the digital input signal D M is separated from the MB is retimed digital input signal D MR-A, D MR- B Will be generated.
  • the digital input signal D M of the M-th bit as shown in FIG. 3B, the rising edge of the two clock signals CLK, among the rising edge of the negative-phase clock signal CLKB, the rising edge of the clock signal CLK Sampled and retimed by D flip-flop D-FF MA , output as retimed digital input signal DMR-A , sampled and retimed by D flip-flop D-FF MB at the rising edge of complementary phase clock signal CLKB And output as a retiming digital input signal DMR-B .
  • the timing digital input signals D MR-A and D MR-B are two half-rate signals of the four switches S M1 to S M4 constituting the switch circuit in the Mth current switch cell CS M.
  • signals for driving the two switches S M1 and S M2 located on the upper stage side are determined, and the open / closed states (on state and off state) of the two switches S M1 and S M2 on the upper stage side are determined. That is, in the case of FIG. 3A, the two switches S M1 and S M2 constitute first and second switches driven by two half rate signals, respectively.
  • the retiming digital input signal D MR-A when the retiming digital input signal D MR-A is “High”, the current signal I M from the current source is loaded depending on the open / closed state (on state, off state) of the lower switch S M3. Whether or not to flow through the resistance network (resistance ladder network) is determined. On the other hand, when the retiming digital input signal DMR-B is “High”, the switch S M4 on the lower side is opened or closed (on state, off state). ), It is determined whether or not to pass the current signal I M from the current source to the load resistance network (resistance ladder network).
  • the select signal SW is “High”, whether or not the current signal I M is supplied to the load resistance network (resistance ladder network) according to the open / closed state (on state, off state) of the upper switch S M1. If the complementary phase select signal SWB is “High”, the current signal I M is supplied to the load resistance network (resistor) according to the open / closed state (on state, off state) of the upper switch S M2. It is determined whether or not to flow to the ladder network.
  • the select signal SW has the same frequency as that of the clock signal CLK. However, the select signal SW has an angle between 0 to 180 ° (for example, ideally 90 ° with respect to the clock signal CLK). ).
  • the phase shift of the select signal SW with respect to the clock signal CLK can be set by selecting an arbitrary value according to the phase margin of the switch circuit in the digital / analog converter DAC.
  • the select signal SW is a signal having a phase shift of 90 ° with respect to the clock signal CLK
  • the select signal SW is “High”, among the four switches S M1 to S M4 , the upper switch S M1 is in the closed (on) state, and the retiming digital input signal D Since MR-A is in the “High” state, the lower switch S M3 connected in series to the upper switch S M1 is also in the closed state, and as a result, the current signal I M is the load resistance. It will flow to the network (resistance ladder network).
  • the complementary phase select signal SWB on the complementary phase signal side of the select signal SW is “High”, among the four switches S M1 to S M4 , the upper switch S M2 is in the closed (on) state.
  • the clock signal CLK having the frequency (1/2) of the originally required operating frequency and the complementary phase clock signal CLKB are used, and two D flip-flops D-FF (M-th) are used.
  • D M-th current switch cell CS M corresponding to the digital input signal D M two retiming digital input signals D MR-A , D are provided by D flip-flops D-FF MA , D-FF MB ). Two half-rate signals separated as MR-B are generated.
  • the generated two half-rate signals are each composed of a total of four switches (switches S M1 to S M4 in the case of the Mth current switch cell CS M ) in two parallel and two series.
  • switches S M1 to S M4 in the case of the Mth current switch cell CS M
  • the switch circuit constituting the M-th current-switching cell CS M switch circuits are multiplexed into full rate signals (signals of an operating frequency that originally required) in the , It is converted into one current signal I M (flowing through the load resistance network) corresponding to the Mth digital input signal D M.
  • the current-switching cell CS M shown in FIG. 3A in digital / analog converter DAC according to the embodiment of the present invention
  • the current-switching cell CS such as a conventional digital / analog converter Figure 26A in DAC Compared with M
  • a current signal I M (flowing through the load resistor network) of the same rate as the conventional digital / analog converter DAC can be generated by a clock signal CLK having a frequency of (1 ⁇ 2).
  • the current switch cell CS M is arranged for each bit of the digital input signal.
  • the D flip-flop D ⁇ having two latch functions.
  • FF MA , D-FF MB , edge trigger of digital input signal D M for example, clock signal CLK and complementary phase clock signal CLKB used for retiming and sampling by the rising edge trigger method, and the same frequency as the clock signal CLK signal
  • two select signals SW and two complementary phase select signals SWB whose phases are shifted in any direction at an angle within the range of 0 to 180 ° (ideally 90 °) with respect to the clock signal CLK signal
  • a switch circuit composed of four switches S M1 to S M4 connected in series and parallel in units, and a current connected to the switch circuit
  • a load resistor network (resistor ladder) is configured by a source (note that the number of current sources is one, but may be two as will be described later in the second embodiment). Network) or a single load resistor.
  • the frequency of the clock signal CLK signal is (1/2) the frequency of the operating frequency (full rate) that is originally required, that is, the half-rate frequency.
  • the switch circuit composed of four switches S M1 to S M4 connected in series and parallel in units of two is composed of two retiming digital input signals D MR-A and D MR-B and a select circuit. Driven by signal SW and complementary phase select signal SWB, respectively.
  • two data signals that is, two half-rate signals, retiming digital input signals D MR-A and D MR-B (where 0 ⁇ M ⁇ N ⁇ 1) are obtained.
  • the switches S M1 to S M4 constituting the switch circuit the two switches S M1 and S M2 on the upper side are driven, and the select signal SW and the complementary phase select signal SWB are two on the lower side.
  • the case where the switches S M3 and S M4 are driven has been described.
  • the present invention is not limited to such a case.
  • the retiming digital input is two data signals, that is, two half-rate signals.
  • the signals D MR-A and D MR-B (where 0 ⁇ M ⁇ N ⁇ 1) drive the two lower switches S M3 and S M4 as the first and second switches, and select signals SW Even when the complementary phase select signal SWB drives the upper two switches S M1 and S M2 as the third and fourth switches, the same operation can be realized. .
  • FIG. 4 is a block configuration diagram showing still another example of the circuit configuration of the first embodiment of the digital / analog converter DAC according to the present invention, and is a modification of the digital / analog converter DAC shown in FIG. An example is shown.
  • the digital / analog converter DAC shown in FIG. 4 is, as described above, the retiming digital input signal D MR-A that is two half-rate signals.
  • D MR-B (where 0 ⁇ M ⁇ N ⁇ 1) drives the two switches S M3 and S M4 on the lower side, and the select signal SW and the complementary phase select signal SWB are the two on the upper side. It has a block configuration for driving the switches S M1 and S M2 .
  • FIG. 5 is a block diagram showing a further different example of the circuit configuration of the first embodiment of the digital / analog converter DAC according to the present invention, and is a modification of the digital / analog converter DAC shown in FIG. Is shown.
  • the digital / analog converter DAC shown in FIG. 5 is different from the digital / analog converter DAC shown in FIG. 2, and as described above, the retiming digital input signal D which is two half-rate signals.
  • MR-A and D MR-B (where 0 ⁇ M ⁇ N ⁇ 1) drive the two switches S M3 and S M4 on the lower side, and the select signal SW and the complementary phase select signal SWB are on the upper side. It has a block configuration for driving two switches S M1 and S M2 .
  • FIGS. 6A and 6B are diagrams for explaining the operation of the current switch cell constituting the digital / analog converter DAC according to still another configuration example of the first embodiment of the present invention shown in FIGS. 4 and 5.
  • FIG. FIG. 6 is a schematic diagram of the current switch cell shown in FIGS. 3A and 3B.
  • 6A shows the circuit configuration of the Mth current switch cell CSM among the N current switch cells CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1
  • FIG. Signal waveforms in the respective parts of the Mth current switch cell CSM shown in 6A are shown.
  • retimed digital input signal is a two half-rate signals D MR-A , D MR-B drive the two lower switches S M3 and S M4 as the first and second switches, and the select signal SW and the complementary phase select signal SWB are the third and fourth switches. As shown, the upper two switches S M1 and S M2 are driven.
  • the four switches S M1 to S M4 constituting the switch circuit may be constituted by transistor circuits.
  • a bipolar transistor may be used, or an FET (Field Effect Transistor) may be used.
  • FIG. 7 is a schematic diagram for explaining the operation of the entire digital / analog converter DAC, taking as an example the case of a 3-bit configuration as the digital / analog converter DAC according to the first embodiment of the present invention. 27, the analog output signal Vout corresponding to the 3-bit digital input signals D 0 (LSB side), D 1 , D 2 (MLB side) is generated as in the case of the schematic diagram shown in FIG. ing.
  • D-FF 0A & D- two D flip-flops D-FF groups (D-FF 0A & D-) corresponding to the 3-bit digital input signals D 0 , D 1 , D 2 respectively.
  • Three current switch cells CS 0 , CS 1 , CS 2 are provided.
  • D-FF group (D-FF 0A & D-FF 0B , D-FF 1A & D-FF 1B) of the current switch cells CS 0 , CS 1 , CS 2 .
  • D-FF 2A & D-FF 2B are shown, but the four switches S 01 to S 04 , S 11 to S 14 , S 21 to S 24 of the remaining switch circuits, and the current source is on the load side
  • the DAC core circuit 10 that performs the D / A conversion operation is displayed in a format different from that in FIGS. 1, 2, 4 and 5.
  • digital input signals D 0 , D 1 and D 2 are input to the digital / analog converter DAC.
  • the 3-bit digital input signals D 0 , D 1 , D 2 are signals from the outside, and generally between 3 bits of data, as shown in FIG. There is a gap.
  • the 3-bit digital input signals D 0 , D 1 , D 2 are (1/2) of the operating frequency originally required, that is, the clock frequency ((1) required for the conventional digital / analog converter DAC).
  • D-FF groups (D-FF 0A & D-FF 0B , D-FF 1A & D-FF 1B , D-FF 2A & D-FF 2B ) At the same time, they are separated as two half rate signals.
  • two D flip-flops D-FF groups are separated from each other as two half-rate signals each of which is separated from the 3-bit digital input signals D 0 , D 1 , and D 2.
  • timing digital input signal D 0R-A & D 0R- B (LSB side), D 1R-A & D 1R-B, D 2R-A & D 2R-B (MSB side) is output, the select signal SW and Hosho select
  • the signal SWB is input to the switch circuit in the DAC core circuit 10 to which the signal SWB is supplied.
  • the retiming digital input signal D 0R ⁇ that is two half-rate signals.
  • a & D 0R-B, D 1R-a & D 1R-B, the D 2R-a & D 2R- B and a select signal SW and Hosho select signal SWB each switch circuit provided inside the DAC core circuit 10
  • Each of the four switches S 01 to S 04 , S 11 to S 14 , and S 21 to S 24 is driven, and the current supplied from the current source is on the load (load resistance network in the example of FIG. 7) side.
  • the signal is multiplexed into a full-rate signal and a desired current addition process (binary weighted current generation) is executed, so that the retiming digital input signals D 0R-A & D 0R-B , D 1R-A & D 1R-B , D 2R-A & D 2R-B are weighted according to each bit, and finally correspond to digital input signals D 0 , D 1 , D 2 as shown in FIG.
  • the digital / analog converter DAC according to the first embodiment of the present invention is compared with the conventional digital / analog converter DAC by the conventional clock signal CLK having a frequency of (1/2).
  • CLK having a frequency of (1/2).
  • the same D / A (Digital-to-Analog) conversion operation speed as that of the digital / analog converter DAC can be achieved.
  • FIG. 8 is a block configuration diagram showing an example of a block configuration when the current switch cell constituting the digital / analog converter DAC according to the first embodiment of the present invention is formed as a differential circuit.
  • the switch circuit of the current switch cell is driven by two differential half-rate signals which are retimed by dividing the differential digital input signal into two by the clock CLK signal and the complementary phase clock signal CLKB, respectively.
  • two differential switch circuits are configured, and each of the two differential switch circuits is configured by a differential amplifier circuit including a transistor pair.
  • current-switching cell CS M form a differential circuit
  • the negative-phase-side digital a positive-phase-side digital input signal D M and Hosho signal is a positive-phase signal of the differential digital input signal
  • the input signal D MB is latched by the clock signal CLK and the complementary phase clock signal CLKB, respectively, and two differential half-rate signals (retiming digital input signal (first differential half-rate signal) D MR-A And its complementary phase retiming digital input signal (first differential half rate signal) D MR-A B, and retiming digital input signal (second differential half rate signal) D MR-B and its complementary phase retimed digital input signal (second differential half-rate signals) D MR-B B of two differential for input and output to output the retimed divided into) D flip-flops D-FF MA, D- It has an F MB.
  • a switch circuit composed of four switches S M1 to S M4 connected in series and parallel in units of two, two differential half-rate signals (retiming digital input signal D MR-A and its First and second driven by the complementary phase retiming digital input signal D MR-A B, and the retiming digital input signal D MR-B and its complementary phase retiming digital input signal D MR-B B), respectively.
  • the switch is configured as two differential switch circuits, and the two differential switch circuits include a positive phase side differential amplifier circuit S MA composed of transistor pairs Q M1-1 and Q M1-2 , transistor pairs.
  • the collectors of the transistors Q M3 and Q M4 constituting the third and fourth switches are connected to the positive phase side differential amplifier circuit S MA and the transistor pair Q M2 constituting the first and second switches, respectively.
  • -1 and Q M2-2 are connected to the emitter sides of the transistor pairs Q M1-1 , Q M1-2 , Q M2-1 , and Q M2-2 , and the switches are connected in series.
  • the load side also has a positive phase side load resistance network (resistance ladder network) L MA that flows current according to the positive phase signal, and a complementary phase load resistance network (resistance ladder network) L that flows current according to the complementary phase signal.
  • the transistor Q M3 and Q M4 constituting the lower switches S M3 and S M4 out of the four switches S M1 to S M4 of the switch circuit are constituted by two load groups of MB.
  • a current source is connected to flow the signal I M and the complementary phase current signal I MB to the positive phase side load resistance network (resistance ladder network) L MA and the complementary phase side load resistance network (resistance ladder network) L MB. Yes.
  • the positive phase side load resistance network (resistance ladder network) LMA is a positive phase side differential amplification that constitutes the upper switches S M1 and S M2 among the four switches S M1 to S M4 of the switch circuit.
  • the circuit S MA is connected to transistors Q M1-1 and Q M2-1 driven by the positive phase side retiming digital input signals D MR-A and D MR-B of the complementary phase side differential amplifier circuit S MB, respectively.
  • the complementary phase load resistor network (resistor ladder network) LMB is the complementary phase retiming digital input signal D of each of the positive phase side differential amplifier circuit S MA and the complementary phase side differential amplifier circuit S MB on the upper stage side.
  • MR- AB and D are connected to transistors Q M1-2 and Q M2-2 driven by MR-BB .
  • differential current-switching cell CS M shown in FIG.
  • This differential current-switching cell the M bit of the differential digital input signal D M and its negative-phase signal D M B which is input to the CS M, the clock frequency been made necessary in conventional digital / analog converter DAC
  • Two differential input / output D flip-flops at the rising edge of the clock signal CLK having the frequency of (1/2) and the rising edge of the complementary phase clock signal CLKB ( the falling edge of the clock signal CLK) They are separated by D-FF MA and D-FF MB at the same time.
  • two differential input / output D flip-flops D-FF MA and D-FF MB have two pieces of information on the differential digital input signal D M and its complementary phase signal D MB respectively.
  • a total of four separated half-rate signals that is, two differential half-rate signals (retiming digital input signal D MR-A and its complementary retiming digital input signal D MR-A B, and retiming digital input Signal DMR-B and its complementary retiming digital input signal DMR-B B) are generated.
  • the positive phase current signal I M corresponding to the digital input signal D M on the positive phase side becomes the load resistance on the positive phase side. flows in the network (resistor ladder network) L MA, negative-phase current signal I M B corresponding to the digital input signal D M B of the negative-phase side, the negative-phase-side load resistor network (resistor ladder network) flows to the L MB Become.
  • the differential current-switching cell CS M all current-switching cell CS 0 of the digital / analog converter DAC shown in FIGS. 1 and 2 as shown in FIG. 8, CS 1, CS 2, ..., CS N- When applied to 1 , it is possible to realize a differential digital / analog converter DAC that performs a differential operation on all bits of a digital input signal.
  • the upper and lower switches of the four switches S M1 to S M4 and the signals for driving the respective switches are interchanged, so that two differential half-rate signals (retiming digital input signals).
  • D MR-A and its complementary retiming digital input signal D MR-A B, and retiming digital input signal D MR-B and its complementary retiming digital input signal D MR-BB (where 0 ⁇ M ⁇ N-1)) is to drive the respective two switches S M3,
  • the positive phase side differential amplifier circuit is arranged as S M4 S MA and Hosho side differential amplifier circuit S MB of the lower side, the select signal SW,
  • the complementary phase select signal SWB may drive the transistors Q M3 and Q M4 arranged as the two upper switches S M1 and S M2 .
  • the differential current switch cell in which the upper and lower switches of the four switches S M1 to S M4 constituting the switch circuit and the signals for driving the respective switches are exchanged is shown in FIG. 1, FIG. 2 or FIG.
  • a differential digital / analog converter DAC that performs differential operation for all bits can be realized, and the linearity (quality) of the analog output signal can be further improved.
  • a configuration example is shown in which a bipolar transistor is used as a switching element constituting each of the four switches S M1 to S M4 of the switch circuit.
  • the present invention is not limited to the bipolar transistor, and any element can be used as long as it can realize a current switching function. For example, even if an FET (Field Effect Transistor) is used, the same function as described above can be realized.
  • FET Field Effect Transistor
  • the D flip-flops D-FF MA and D-FF MB (0 ⁇ M ⁇ N ⁇ 1)
  • retiming that is a switch drive data waveform, that is, a half-rate signal
  • the quality of the digital input signals D MR-A and D MR-B can be improved, and the deterioration of the signal waveform (data feedthrough, etc.) of the analog output signal Vout caused by the switch drive waveform can be suppressed. .
  • the circuit configuration of the differential current-switching cell CS M as shown in FIG. 8 as a current-switching cell comprising a multi-stage of the waveform shaping circuit shown in FIG. 9 (e.g. differential amplifier) waveform shaping buffer circuit 5, by introducing the differential current-switching the cell CS M, as shown in FIGS. 10A and 10B, fine clock noise or the like present in the output waveform of the D flip-flop D-FF Therefore, the quality of the signal waveform of the analog output signal Vout can be effectively improved.
  • the waveform shaping circuit shown in FIG. 9 e.g. differential amplifier
  • FIG. 9 the switch of the D flip flops D-FF MA, D-FF MB and switch circuit constituting the current-switching cell CS M of the digital / analog converter DAC of the first embodiment of the present invention a circuit diagram showing an example of the circuit configuration of the waveform shaping buffer circuit to be inserted between the S M1 ⁇ S M4, as said current-switching cell, for waveform shaping in the case of using the differential current-switching cell CS M
  • a specific circuit configuration of the buffer circuit is shown as an example.
  • the waveform shaping buffer circuit 5 shown in FIG. 9 includes a multi-stage (two stages in the case of FIG. 9) waveform shaping circuit (differential amplifier circuit), and the first stage waveform shaping circuit (differential amplification circuit). Circuit) includes transistor pairs Q BM1-1 and Q BM1-2 and a current source I 1, and the second-stage waveform shaping circuit (differential amplifier circuit) includes transistor pairs Q BM3-1 and Q BM3- 2 and a current source I 3, and the first-stage waveform shaping circuit and the second-stage waveform shaping circuit include transistors Q BM2-1 and Q BM2-2 and current sources I 2-1 and I 2. -2 are connected through two emitter followers.
  • the differential retimed digital input signal D MR-A -in output from the D flip-flop D-FF constituting the current-switching cell CS M, D MR-B - in is input to the transistor pair Q BM1-1 and Q BM1-2 constituting the first-stage waveform shaping circuit (differential amplifier circuit), and after waveform shaping, the transistor Q constituting the emitter follower BM2-1, via the Q BM2-2, the transistor pair Q BM3-1 constituting second stage of the waveform shaping circuit (differential amplifier circuit), it is input to the Q BM3-2. Thereafter, after the waveform shaping is further performed in the second-stage waveform shaping circuit (differential amplifier circuit), the waveform-shaped differential retiming digital output signals D MR-A -out, D MR-B- Output as out.
  • FIG. 10A and 10B are waveform diagrams showing an input signal waveform and an output signal waveform of the waveform shaping buffer circuit 5 shown in FIG. More specifically, FIG. 10A shows the signal waveform of the positive-phase retiming digital input signal DMR-A- in among the differential retiming digital input signals DMR-A- in and DMR-B - in. FIG. 10B shows the signal waveform of the positive-phase retiming digital output signal D MR-A -out out of the differential retiming digital output signals D MR-A -out and D MR-B -out. Yes. As shown in FIG. 10A and FIG. 10B, by using the waveform shaping buffer circuit 5 as shown in FIG. 9, the noise component contained in the input signal waveform is removed, and the output signal is sufficiently shaped. It can be seen that a waveform can be obtained.
  • inserting the waveform shaping buffer circuit 5 as shown in FIG. 9 between the D flip-flop D-FF constituting the current switch cell and the switch circuit means that the differential current as in FIG.
  • the present invention is not limited to the case of the switch cell, and the same effect can be obtained when applied to a single-phase current switch cell as shown in FIGS. 3A and 6A.
  • FIG. 11 is a block configuration diagram showing another example of the block configuration when the current switch cell constituting the digital / analog converter DAC according to the first embodiment of the present invention is formed as a differential circuit. Unlike the differential current-switching cell of FIG. 8, a circuit configuration of connecting the degeneration resistor to the emitter of the transistors of the differential current-switching cell CS M.
  • the positive-phase side difference responsible for the functions of the upper switches S M1 and S M2 The emitters of the transistor pairs Q M1-1 and Q M1-2 and the transistor pairs Q M2-1 and Q M2-2 constituting the dynamic amplification circuit S MA and the complementary phase side differential amplification circuit S MB are degenerated.
  • the resistors R M1-1 and R M1-2 and the degeneration resistors R M2-1 and R M2-2 are connected, and each of the transistors Q M3 and Q M4 functioning as the two lower switches S M3 and S M4 Degeneration resistors R M3 and R M4 are connected to the emitter.
  • the present invention is not limited to the case of the current switch cell, and the same effect can be obtained when applied to a single-phase current switch cell as shown in FIGS. 3A and 6A.
  • the circuit configuration of the current steering type (current addition type) digital / analog converter DAC is, as shown in FIGS. 1 and 2, a digital input signal D 0 (LSB side) composed of an N-bit binary code. ), D 1 , D 2 ,..., D N-1 (MSB side) as they are, 2 ⁇ N D flip-flops D-FF 0A , D-FF 0B , D-FF 1A , D-FF 1B , D-FF 2A , D-FF 2B ,..., D-FF (N-1) A , D-FF (N-1) B (D-FF: a circuit having a latch function) Of the N-bit digital input signals D 0 , D 1 , D 2 ,..., D N-1 consisting of binary codes weighted bit by bit, some (for example, upper M bits) or all bits After decoding the thermometer code without the weight of each bit, D flip-flop A circuit configuration that inputs to the drop D-FF may be adopted.
  • FIG. 12 shows one of digital input signals D 0 , D 1 , D 2 ,..., D N ⁇ 1 as a circuit configuration of a current steering type (current addition type) digital / analog converter DAC.
  • FIG. 25 is a block configuration diagram showing a block configuration in the case where the upper M bits, for example, upper M bits are converted into a thermometer / code and input to a D flip-flop D-FF, and is a conventional current steering type (current) shown in FIG.
  • An addition type) digital / analog converter DAC is shown as a modified example.
  • the upper M bits of the digital input signals D 0 , D 1 , D 2 ,..., D N-1 are different from the circuit configuration of FIG. A decoder 11 for decoding into codes, and a 2 M- bit thermometer decoded by the decoder 11 D flip-flop D-FF for latching and retiming code input signals 2 M D Flip-flops D-FF (NM) +1 , D-FF (NM) +2 ,..., D-FF (NM) +2 M and 2 driven by 2 M retimed thermometers and cords M switch circuits, that is, switches S (NM) +1 , S (NM) +2 ,..., S (NM) +2 M are provided.
  • a D flip-flop D-FF L (0 ⁇ L ⁇ (NM) +2 M ), a switch circuit, that is, a switch SL and a current source from consisting a circuit configuration of the current-switching cell CS L, for example, the first replaced with the circuit configuration as shown in FIG. 3A or FIG. 6A and FIG. 8 embodiment, the operating frequency that originally required (1 / 2) If the timing control is performed using the clock signal CLK, the complementary phase clock signal CLKB, the select signal SW, and the complementary phase select signal SWB having the frequency of (/ 2), the same effect as in the first embodiment can be obtained. Is self-evident.
  • FIG. 13 shows all the bits of the digital input signals D 0 , D 1 , D 2 ,..., D N-1 as the circuit configuration of the current steering type (current addition type) digital / analog converter DAC.
  • FIG. 25 is a block configuration diagram showing a block configuration in the case of conversion to a thermometer / code and input to a D flip-flop D-FF, and the conventional current steering type (current addition type) digital / analog conversion shown in FIG. A further variation of the device DAC is shown.
  • thermometer code has no weight
  • D flip-flop D-FF for latching and retiming an input signal of a (2 N ⁇ 1) -bit thermometer / code decoded by the decoder 12, (2 N ⁇ 1) D-FF 0 , D-FF 1 , D-FF 2 ,..., D-FF (2 N ⁇ 1) and (2 N ⁇ 1) retimed thermometers and cords (2 N -1) switch circuits to be driven, that is, switches S 0 , S 1 , S 2 , ..., S (2 N -1) .
  • each current switch cell CS L composed of a D flip-flop D-FF L (0 ⁇ L ⁇ 2 N ⁇ 1), a switch circuit, that is, a switch S L and a current source is shown in FIG. Similar to the description, for example, the circuit configuration shown in FIG. 3A, FIG. 6A, or FIG. 8 of the first embodiment is replaced, and the clock signal CLK having the frequency (1/2) of the originally required operating frequency. If the timing control is performed using the complementary phase clock signal CLKB, the select signal SW, and the complementary phase select signal SWB, it is obvious that the same effect as in the first embodiment can be obtained.
  • digital input signal D 0, D 1, D 2 consisting of binary code of N bits, ..., some or all of the bits of the D N-1
  • the decoder 11 and the decoder 12 is used to convert a thermometer / code into a current switch cell composed of a D flip-flop D-FF L and a switch circuit, that is, a switch S L, and a thermometer / code having no weight is used.
  • the number of D flip-flops D-FF L , switch circuits, that is, switches S L , and current sources increases, and the capacitance component visible on the output node side also increases.
  • digital input signals D 0 , D 1 , D 2 ,..., D N-1 made up of N- bit binary codes are used as in the digital / analog converter DAC shown in FIG. as current-switching cell CS 0, CS 1, CS 2 , ..., compared to the circuit configuration for inputting to the CS N-1, D / a (Digital-to-Analog) conversion speed performance is degraded.
  • D / A conversion since the analog output signal after D / A conversion has a circuit configuration in which a large glitch is unlikely to occur, the circuit configuration is often used as a circuit configuration with good linearity.
  • the circuit part constituting the current switch cell of the digital / analog converter DAC shown in FIG. 12 or 13 is replaced with the current shown in FIG. 3A, FIG. 6A, or FIG. If replaced with a switch cell, the speed performance of D / A (Digital-to-Analog) conversion, which was a problem in the conventional digital / analog converter DAC of FIGS.
  • the digital / analog converter DAC for single-phase signals as shown in FIGS. 1, 2, 4 and 5 to which the current switch cell shown in FIGS. 3A, 6A and 8 is applied, or An analog output signal having better linearity than the digital / analog converter DAC for differential signals can be generated.
  • the current switch cell CS and the digital / analog converter DAC according to the first embodiment of the present invention use a digital input signal as a retiming digital input signal and a clock signal CLK having a frequency (1/2) of a desired operating frequency.
  • a digital input signal as a retiming digital input signal and a clock signal CLK having a frequency (1/2) of a desired operating frequency.
  • CLK complementary phase clock signal
  • D / A (Digital-to-Analog) conversion speed can be achieved. That is, in the digital / analog converter DAC according to the first embodiment of the present invention, the speed / band requirement for the clock signal system is relaxed compared to the conventional digital / analog converter DAC, and the conversion speed performance is improved. Therefore, it is easy to ensure the retiming accuracy that has been a limiting factor, and therefore, a higher-speed D / A conversion operation can be realized.
  • the digital / analog converter DAC In the digital / analog converter DAC according to the first embodiment of the present invention, two digital input signals are received by the D flip-flop D-FF which latches the digital input signal and outputs it after retiming. Since it is separated into half-rate signals, the bandwidth requirement of the digital signal wiring system from the D flip-flop D-FF to the switch circuit is also eased.
  • the circuit layout of the digital / analog converter DAC makes the wiring of the digital signal difficult. The degree of freedom of routing can be increased.
  • the half-rate signal that is output separately is multiplexed by the select signal in the current switch cell CS, the half-rate signal can be output only if the supply timing of the select signal is given accurately. A slight skew (shift on the time axis) can be allowed.
  • the current switch cell CS itself is not a large scale, and can be realized with a small area as a circuit layout. Therefore, the timing adjustment of the select signal supplied to the switch circuit can be easily performed comparatively. it can.
  • the current switch cell CS compared to the conventional current switch cell CS and the digital / analog converter DAC, the current switch cell CS.
  • the number of D flip-flops D-FF and the number of switch circuits, that is, switches increases, but the number of D flip-flops D-FF and switches increases as compared with an interleaved digital / analog converter DAC. Since the number is limited to a much smaller number, the size can be reduced and the increase in power consumption is also suppressed.
  • the power consumption can be suppressed to 75% or less of the conventional one. .
  • each sub digital / analog converter SDAC which has been a problem in the interleaved digital / analog converter DAC.
  • the quality (linearity) degradation of the analog output signal due to the difference in characteristics between the two or the nonlinear characteristics of the mixer does not occur.
  • FIG. 14 is a graph showing a simulation result of the conversion speed performance of the digital / analog converter DAC according to the first embodiment of the present invention.
  • the first embodiment of the present invention based on the block configuration of FIG.
  • the simulation result of the conversion speed performance in the digital / analog converter DAC according to the present invention is shown in comparison with the conventional digital / analog converter DAC based on the block configuration of FIG.
  • the simulation result shown in FIG. 14 is a result obtained by using a general-purpose SPICE (Simulation Program with Integrated Circuit Emphasis) as a circuit simulation.
  • SPICE Simulation Program with Integrated Circuit Emphasis
  • Both the conventional digital / analog converter DAC and the digital / analog converter DAC according to the present invention have a 6-bit resolution to which a 6-bit digital input signal is input, and can operate at high speed. It is assumed that it is designed using an excellent actual transistor model.
  • this simulation is performed under the condition that a 5 GHz sine wave is obtained as an analog output signal from the digital / analog converter DAC.
  • the D / A Digital- to-Analog
  • the analog / digital converter ADC or digital / This is a general evaluation index of the dynamic characteristics of the analog converter DAC.
  • the SNDR is maintained at 25 dB or more until the conversion speed reaches 40 GS / s, but the conversion speed is 50 GS.
  • it becomes difficult to supply the clock signal, and the D / A conversion operation itself becomes impossible.
  • the bandwidth requirement for the clock signal is relaxed, so that even higher speed operation can be achieved.
  • the SNDR can be maintained at 25 dB or more, and even in the 80 GS / s operation at a higher conversion speed, the influence of distortion, etc. may occur. It can be seen that SNDR is secured at 20 dB or more.
  • the digital / analog converter DAC according to the first embodiment of the present invention can achieve a conversion speed approximately twice as high as that of the conventional digital / analog converter DAC.
  • the current switch cell CS according to the first embodiment of the present invention and the digital / analog converter DAC to which the current switch cell CS is applied suppress the increase in power consumption, while converting the conversion speed from conventional digital. / It has the advantage that the speed can be increased to about twice that of the DAC of the analog converter.
  • FIG. 15 is a block diagram showing an example of the circuit configuration of the second embodiment of the digital / analog converter DAC according to the present invention.
  • FIG. 15 shows the current steering type (current addition type) of FIG. ), N current switch cells CS 0 , CS 1 , CS 2 ,..., CS N-1 corresponding to each bit of the N digital input signals. (That is, each circuit comprising a D flip-flop for retiming, a switch circuit for switching current to the load, and a current source for supplying current to the load), and N currents having the same current value are represented by N bits.
  • a binary weighted load resistance network (resistance ladder network) consisting of a plurality of ladder-like resistors with resistance value R-2R is used in response to digital input signals consisting of binary codes It shows an example that converts the analog output signal Vout by weighted addition Te.
  • the digital / analog converter DAC having N current switch cells CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1 has the same current switch cell CS.
  • CS 1, CS 2, ..., CS N-1 in the one by two D flip-flops D-FF by providing (D-FF circuit having a latch function), the digital input signal D 0 of N bits (LSB side), D 1 , D 2 ,..., D N-1 (MSB side) are temporarily latched, and the externally supplied clock signal CLK and the complementary phase signal of the clock signal CLK (complementary phase clock signal CLKB) and by, or by an auxiliary phase clock signal CLKB in which the clock signal CLK and the clock signal CLK supplied from outside is generated by single-balanced conversion (single-phase ⁇ differential conversion), digital input signal D 0, D 1 D 2, ..., D N- 1 2 ⁇ N number of outputs the result of retiming and sampling was separated into two for each bit of the D
  • Each of the current sources CS 0 , CS 1 , CS 2 ,..., CS N-1 is binary weighted by a plurality of ladder-shaped resistors having resistance values R-2R, with currents having the same current value (I). It is configured to flow through a load resistance network (resistance ladder network).
  • each current switch cell CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1 has two D flip-flops D-FF 0A , D-FF 0B , D ⁇
  • D-FF 0A , D-FF 0B , D ⁇ By providing FF 1A , D-FF 1B , D-FF 2A , D-FF 2B ,..., D-FF (N-1) A and D-FF (N-1) B , two for each bit.
  • the first and second switches that are turned on and off according to the bit values of the digital input signals output separately, the select signal SW supplied from the outside, and the complementary phase signal (complementary phase select) of the select signal SW ON / OFF according to the signal SWB) or the select signal SW supplied from the outside and the complementary phase select signal SWB generated by single balance conversion (single phase ⁇ differential conversion) of the select signal SW.
  • a switch circuit comprising third and fourth switches Then, two each of the first and third switches and the second and fourth switches are connected in series (and one of the two switches connected in series is connected to the load, and the other two There are a total of four switches (one switch connected to each of the two current sources).
  • the digital / analog converter DAC has N switch circuits composed of four switches in series-parallel configuration corresponding to each bit, for a total of 4 ⁇ N switches S 01. , S 02, S 03, S 04, S 11, S 12, S 13, S 14, S 21, S 22, S 23, S 24, ..., S (N-1) 1, S (N-1) 2 , S (N-1) 3 , S (N-1) 4 .
  • Two 2 ⁇ N current sources arranged for each of the current switch cells CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1 are composed of N switch circuits, that is, 4 ⁇ N switches.
  • Reference sign Vcc is a power supply for driving the digital / analog converter DAC.
  • FIG. 16 is a block diagram showing another example of the circuit configuration of the second embodiment of the digital / analog converter DAC according to the present invention.
  • the current steering type shown in FIG. 2 of the first embodiment is shown in FIG. as with the digital / analog converter DAC of the (current addition), N pieces of the current-switching cell CS 0, CS 1, CS 2 , ..., the current source of the two by two in the CS N-1 (2
  • Each of the current sources that supply the same current value) is supplied with N currents that are binary weighted with respect to the current values, so that the N weighted currents are made up of N-bit binary codes.
  • An example is shown in which a single load resistor is used for conversion according to a digital input signal to convert it to an analog output signal Vout and output it.
  • the digital / analog converter DAC of FIG. 16 having N current switch cells CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1 is similar to the case of FIG. 0, CS 1, CS 2, ..., CS N-1 in the two by two D flip-flops D-FF: by providing (D-FF circuit having a latch function), N-bit digital input signal D 0 ( LSB side), D 1 , D 2 ,..., D N-1 (MSB side) are temporarily latched, and an externally supplied clock signal CLK and a complementary signal (complementary clock signal CLKB) of the clock signal CLK by, or by an auxiliary phase clock signal CLKB in which the clock signal CLK and the clock signal CLK supplied from outside is generated by single-balanced conversion (single-phase ⁇ differential conversion), digital input signal D 0, D 1, 2, ..., D N-1 2 ⁇ N number of outputs the result of retiming and sampling was separated into two for each bit of the D flip-flop D-FF 0
  • the digital / analog converter DAC of FIG. 16 digital input signal D 0, D 1, D 2 , ..., D N-1 N pieces each current-switching cell that are provided corresponding to each CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1 , two current sources having the same current value are arranged as in the case of FIG. 15, but unlike the case of FIG.
  • FIGS. 2 and 15 as in the case of each current-switching cell CS 0, CS 1, CS 2 , ..., CS to N-1, each two D flip-flops D-FF 0A, D-FF 0B , D-FF 1A , D-FF 1B , D-FF 2A , D-FF 2B ,..., D-FF (N-1) A , D-FF (N-1) B
  • the first and second switches that are turned on and off according to the bit values of the digital input signals that are output separately from each other, the select signal SW supplied from the outside, and the complementary phase signal of the select signal SW ( According to the complementary phase select signal SWB) or according to the select signal SW supplied from the outside and the complementary phase select signal SWB generated by single balance conversion (single phase ⁇ differential conversion) of the select signal SW.
  • a switch composed of third and fourth switches that are turned on and off.
  • As a switch circuit two each of the first and third switches and the second and fourth switches are connected in series (and one of the two switches connected in series is connected to the load, and the other A total of four switches are connected to each of the two current sources).
  • the digital / analog converter DAC has N switch circuits composed of four switches in series-parallel configuration corresponding to each bit, for a total of 4 ⁇ N switches S 01. , S 02, S 03, S 04, S 11, S 12, S 13, S 14, S 21, S 22, S 23, S 24, ..., S (N-1) 1, S (N-1) 2 , S (N-1) 3 , S (N-1) 4 .
  • Two 2 ⁇ N current sources arranged for each of the current switch cells CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1 are composed of N switch circuits, that is, 4 ⁇ N switches. Among them, two of the four switches constituting the switch circuit in the corresponding current switch cell CS 0 , CS 1 , CS 2 ,..., CS N-1 are connected via two switches connected in series. Te is connected to a common single load resistor, as a result, the digital input signal D 0, D 1, D 2 , ..., according to the corresponding bit values of D N-1, a single It is configured to determine whether or not to supply current to the load resistor.
  • Reference sign Vcc is a power supply for driving the digital / analog converter DAC.
  • FIG. 17A and 17B are schematic diagrams for explaining the operation of the current switch cell constituting the digital / analog converter DAC according to the second embodiment of the present invention.
  • 17A shows a circuit configuration of the Mth current switch cell CSM among the N current switch cells CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1
  • FIG. 17B shows signal waveforms in respective parts of the Mth current switch cell CSM shown in FIG. 17A.
  • FIG. 17A as the load connected to the current-switching cell CS M, comprises a load resistor network (resistor ladder network) formed of a ladder-like plurality of resistors of resistance value R-2R as shown in FIG. 15
  • R-2R resistance value
  • Each of the current switch cells CS 0 , CS 1 , CS 2 ,..., CS N-1 constituting the digital / analog converter DAC according to the second embodiment of the present invention is, for example, the M-th shown in FIG. as in the current-switching cell CS M of, as in the case of FIG. 3A, when the two D flip-flops D-FF (M-th current-switching cell CS M, D flip-flops D-FF MA, D -FF MB ) and two parallel / two series switches (in the case of the Mth current switch cell CS M , the switch circuit includes switches S M1 to S M4 ). .
  • the clock signal CLK having a frequency of (1/2) compared to the clock frequency required in the conventional digital / analog converter DAC and the clock signal CLK by using the negative-phase clock signal CLKB is negative-phase signal of the clock signal CLK, 2 pieces of D flip-flops D-FF MA, the D-FF MB, a digital input signal D M of the M-th bit, 2 It is characterized in that it is separated into two retiming digital input signals D MR-A and D MR-B composed of half-rate signals (signals having a signal speed (1/2) of a desired signal speed).
  • the select signal SW having the same frequency as the clock signal CLK and the phase shifted by, for example, 90 ° in any direction and the complementary phase of the select signal SW.
  • the full-rate signal obtained by multiplexing two retiming digital input signals, which are half-rate signals, by determining whether to supply current from the current source to the load resistance network (resistance ladder network) using Is generated, and an operation with a conversion frequency twice the frequency of the clock signal CLK is performed.
  • Two current sources I MA in the current-switching cell CS M of Figure 17A that has a I MB, among the four switches S M1 ⁇ S M4 constituting the switching circuit, two current sources I MA , I MB , the two switches S M3 , S M4 located on the lower stage side have the same frequency as the clock signal CLK and the phase is in either direction, as shown in FIG. 17B.
  • the open / closed states (on state, off state) of the two lower switches S M3 and S M4 are determined. ing. That is, in the case of FIG. 17A, the two switches S M3 and S M4 constitute third and fourth switches driven by the select signal SW and the complementary phase select signal SWB.
  • the select signal SW is “High”
  • the current signal I MA from one current source is supplied to the load resistor network (resistor ladder) according to the open / closed state (on state, off state) of the upper switch S M1.
  • the complementary phase select signal SWB is “High”
  • the other current source is selected according to the open / closed state (on state, off state) of the upper switch S M2. It is determined whether or not the current signal IMB from is supplied to the load resistance network (resistance ladder network).
  • the two switches S M1 and S M2 located on the upper side are the two D flip-flops D ⁇ as in the case of FIG. 3A.
  • Two retiming digital input signals D MR-A and D MR-B output from each of FF MA and D-FF MB that is, driven by two half-rate signals, respectively, and two switches S M1 on the upper stage side , S M2 open / closed states (on state, off state) are determined. That is, in the case of FIG. 17A, the two switches S M1 and S M2 constitute first and second switches driven by two half-rate signals.
  • the clock signal CLK having the frequency (1/2) of the originally required operating frequency and the complementary phase clock signal CLKB are used, and the two D flip-flops D-FF (Mth)
  • D MR-A two retiming digital input signals
  • D MR-B two separated half-rate signals are generated.
  • the generated two half-rate signals are each composed of a total of four switches (switches S M1 to S M4 in the case of the Mth current switch cell CS M ) in two parallel and two series.
  • switches S M1 to S M4 in the case of the Mth current switch cell CS M
  • the current-switching cell CS M shown in FIG. 17A in the digital / analog converter DAC according to the embodiment of the present invention the current-switching cell CS, such as a conventional digital / analog converter Figure 26A in DAC Compared with M , a current signal I M having the same rate as the conventional digital / analog converter DAC (flowing through the load resistor network) can be generated by the clock signal CLK having a frequency of (1 ⁇ 2).
  • the operation of the current-switching cell CS M according to the second embodiment comprising two current sources also in the case of the first embodiment shown in FIGS. 3A and 3B,
  • the basic operation is the same, and when organized, it is the same as in the first embodiment as follows.
  • the current switch cell is arranged for each bit of the digital input signal.
  • a D flip-flop D-FF MA having two latch functions.
  • a clock signal CLK and Hosho clock signal CLKB the clock signal CLK signal and the same frequency used for the retiming and sampling by D-FF MB
  • edge-triggered for example a rising edge trigger type of the digital input signal D M
  • two select signals SW and two complementary phase select signals SWB whose phases are shifted in any direction at an angle within the range of 0 to 180 ° (ideally 90 °) with respect to the clock signal CLK.
  • switch circuits currents which are connected to the switch circuit consisting of four switches S M1 ⁇ S M4 which are connected in series-parallel in units (Note that the number of current sources may be two, or may be one as described in the first embodiment), and a load resistor network (resistor ladder network) or a single unit. Connected to one load resistor.
  • the frequency of the clock signal CLK signal is (1/2) the frequency of the operating frequency (full rate) that is originally required, that is, the half-rate frequency.
  • the switch circuit composed of four switches S M1 to S M4 connected in series and parallel in units of two is composed of two retiming digital input signals D MR-A and D MR-B and a select circuit. Driven by signal SW and complementary phase select signal SWB, respectively.
  • two data signals that is, two half-rate signals, retiming digital input signals D MR-A and D MR-B (where 0 ⁇ M ⁇ N ⁇ 1) are obtained.
  • the upper two switches S M1 and S M2 are driven, and the select signal SW and the complementary phase select signal SWB are two on the lower stage side.
  • the case where the switches S M3 and S M4 are driven has been described.
  • the present invention is not limited to such a case.
  • the retiming digital input that is two data signals, that is, two half-rate signals.
  • Signals D MR-A and D MR-B (where 0 ⁇ M ⁇ N ⁇ 1) drive the two lower switches S M3 and S M4 as the first and second switches, and select signal SW Even when the complementary phase select signal SWB drives the upper two switches S M1 and S M2 as the third and fourth switches, it is possible to realize exactly the same operation. .
  • FIG. 18 is a block configuration diagram showing still another example of the circuit configuration of the second embodiment of the digital / analog converter DAC according to the present invention, and is a modification of the digital / analog converter DAC shown in FIG. An example is shown.
  • the digital / analog converter DAC shown in FIG. 18 uses the current sources of the current switch cells CS 0 , CS 1 , CS 2 ,..., CS N ⁇ 1 of the digital / analog converter DAC of the first embodiment. 4 is arranged instead of one as shown in FIG. 4, but the others are the same as in FIG. 4, and the retiming digital input signals D MR-A and D MR which are two half rate signals are used.
  • FIG. 19 is a block diagram showing a further different example of the circuit configuration of the second embodiment of the digital / analog converter DAC according to the present invention, and is a modification of the digital / analog converter DAC shown in FIG. Is shown.
  • the digital / analog converter DAC shown in FIG. 19 a digital / analog converter the current-switching cell CS 0 the DAC, CS 1, CS 2, ..., the current source CS N-1, the first Although two are arranged instead of one as shown in FIG. 5 of the embodiment, the rest are the same as in FIG. 5, and the retiming digital input signal D MR-A which is two half-rate signals is used.
  • D MR-B (where 0 ⁇ M ⁇ N ⁇ 1) drives the two switches S M3 and S M4 on the lower side, and the select signal SW and the complementary phase select signal SWB are the two on the upper side. It has a block configuration for driving the switches S M1 and S M2 .
  • FIGS. 17A and 17B are for explaining the operation of the current switch cell constituting the digital / analog converter DAC according to still another configuration example of the second embodiment of the present invention shown in FIGS. 18 and 19.
  • FIG. 17 is a schematic diagram of the current switch cell shown in FIGS. 17A and 17B. More specifically, FIG. 20A shows the circuit configuration of the Mth current switch cell CSM among the N current switch cells CS 0 , CS 1 , CS 2 ,. 20B shows signal waveforms in the respective parts of the Mth current switch cell CSM shown in FIG. 20A.
  • current-switching cell CS M shown in FIG. 20A the current source, rather than one, such as a current-switching cell shown in FIG.
  • the four switches S M1 to S M4 constituting the switch circuit may be constituted by transistor circuits.
  • a bipolar transistor may be used, or an FET (Field Effect Transistor) may be used.
  • the current switch cell and the digital / analog converter DAC described in the second embodiment have been described by taking the case of a single-phase signal as an example.
  • the present invention is not limited to such a case.
  • the present invention may be applied to a differential circuit that performs a differential operation using a dynamic signal. The same effect can be obtained, and the linearity (quality) of the analog output signal can be further improved.
  • FIG. 21 is a block configuration diagram showing an example of a block configuration when the current switch cell according to the third embodiment of the present invention is formed as a differential circuit.
  • the switch circuit of the current switch cell is divided into two differential timings in which the differential digital input signal is separated into two by the clock CLK signal and the complementary phase clock signal CLKB.
  • An example is shown in which two differential switch circuits each driven by a half-rate signal are configured, and each of the two differential switch circuits is configured by a differential amplifier circuit composed of a transistor pair. .
  • the current-switching cell CS M form a differential circuit
  • the negative-phase-side digital a positive-phase-side digital input signal D M
  • Hosho signal is a positive-phase signal of the differential digital input signal
  • the input signal D MB is latched by the clock signal CLK and the complementary phase clock signal CLKB, respectively, and two differential half-rate signals (retiming digital input signal D MR-A and its complementary phase retiming digital input signal D are MR-A B and retiming digital input signal D MR-B and its complementary phase retiming digital input signal D MR-B B) D flip-flops D-FF MA and D-FF MB are provided as in the case of FIG.
  • the switches S M1 and S M2 corresponding to the third and fourth switches of the switch circuit driven by the select signal SW and the complementary phase select signal SWB are provided by four transistors.
  • Q M1-1 , Q M1-2 , Q M1-3 , Q M1-4 , and transistors Q M2-3 , Q M2-4 , Q M2-1 , Q M2-2 are used to form transistors Q M1-1 , Q M2-3 , transistors Q M1-2 , Q M2-4 , transistors Q M1-3 , Q M2-1 , transistors Q M1-4 , Q M2-2 are connected to each other, and four pairs are connected.
  • one of the collectors of each of the four transistor pairs constituting the third and fourth switches is connected to the power supply, and the other is connected to the positive phase side differential amplifier circuit S MA , the complementary phase side respectively connected to the differential amplifier circuit S MB, and, third, the transistor pairs of four pairs constituting the fourth switch
  • the connection point of the emitters of respectively, the two first are driven by the differential half-rate signals, the positive phase side differential amplifier circuit S MA corresponding to the second switch, the negative-phase-side differential amplifier circuit S MB transistor pair Q of the two differential amplifier circuits constituting the respective M3-1, Q M3-2, transistor pair Q M4-1, has been constructed by connecting to each of the collector side of the Q M4-2 .
  • the select signals are used as the upper switches S M1 and S M2 corresponding to the third and fourth switches.
  • the select signals are used as the upper switches S M1 and S M2 corresponding to the third and fourth switches.
  • Four transistors Q M1-1 , Q M1-2 , Q M1-3 , Q M1-4 driven by SW are provided, and four transistors Q M2-3 driven by complementary phase select signal SWB are provided.
  • Q M2-4 , Q M2-1 , and Q M2-2 are provided.
  • the retiming digital input signal D When MR-A becomes “High”, the positive phase current signal I M is supplied to the positive phase side load resistance network (resistance ladder network) LMA , and the complementary phase retiming digital input signal D MR-A B is “ when it is High ", and is connected negative-phase current signal I M B of the negative-phase-side load resistor network so as to flow in (resistor ladder network) L MB.
  • the retiming digital input signal When D MR-B becomes “High”, the positive phase current signal I M is passed through the positive phase side load resistance network (resistance ladder network) L MA , and the complementary phase retiming digital input signal D MR-B B is when it is "High”, and is connected to the negative-phase current signal I M B to flow to the negative-phase-side load resistor network (resistor ladder network) L MB.
  • the two current sources I MA and I MB are provided as in the case of the second embodiment, and the four constituting the switch circuit are provided.
  • one current source I MA is connected to the positive phase side differential amplification circuit S MA constituting the switch S M3, and the complementary phase side differential amplification constituting the switch S M4.
  • the other current source I MB is connected to the circuit S MB .
  • This differential current-switching cell CS M shown in FIG. 21.
  • This differential current-switching cell the M bit of the differential digital input signal D M and its negative-phase signal D M B which is input to the CS M, as in the case of FIG. 8 in the first embodiment, conventional
  • the two differential input / output D flip-flops D-FF MA and D-FF MB are retimed and separated simultaneously.
  • two differential input / output D flip-flops D-FF MA and D-FF MB have two pieces of information on the differential digital input signal D M and its complementary phase signal D MB respectively.
  • a total of four separated half-rate signals that is, two differential half-rate signals (retiming digital input signal D MR-A and its complementary retiming digital input signal D MR-A B, and retiming digital input Signal DMR-B and its complementary retiming digital input signal DMR-B B) are generated.
  • the four switches S M1 to S M4 constituting the switch circuit in the Mth current switch cell CS M correspond to the upper two switches S M1 and S M2 .
  • Each of the four transistors Q M1-1 , Q M1-2 , Q M1-3 , Q M1-4 , and the transistors Q M2-3 , Q M2-4 , Q M2-1 , Q M2-2 have a clock signal A select signal SW having the same frequency as CLK and a phase shifted in any direction and a complementary phase select signal SWB which is a complementary phase signal of the select signal SW are input, and two switches S M1 , S M2, that is, four transistors Q M1-1 , Q M1-2 , Q M1-3 , Q M1-4 , transistors Q M2-3 , Q M2-4 , Q M2-1 , Q M2-2 are turned on The state and the off state are determined.
  • the select signal SW and the complementary phase select signal SWB are selected by the select signal SW and the complementary phase select signal SWB.
  • M2-1 and QM2-2 are turned on, the positive phase current signal I M corresponding to the positive phase side digital input signal D M is supplied to the positive phase side load resistance network (resistance ladder network) L MA .
  • the complementary current signal I MB corresponding to the digital input signal D MB on the complementary phase side flows to the complementary load resistance network (resistance ladder network) L MB .
  • the differential current-switching cell CS 15 of M for example a second embodiment, FIG. 16 or FIG. 17A, all of the current-switching cell for digital / analog converter DAC shown in FIG. 18 or the like as shown in FIG. 21
  • a configuration example is shown in which a bipolar transistor is used as a switching element constituting each of the four switches S M1 to S M4 of the switch circuit.
  • the device is not limited to the bipolar transistor, and any device may be used as long as the device can realize a current switching function. For example, even if an FET (Field Effect Transistor) is used, the same function as described above can be realized.
  • FET Field Effect Transistor
  • FIG. 22 is a block configuration diagram showing another example of the block configuration when the current switch cell according to the third embodiment of the present invention is formed as a differential circuit.
  • the switch circuit of the current switch cell is divided into two differential timings in which the differential digital input signal is separated into two by the clock CLK signal and the complementary phase clock signal CLKB.
  • An example is shown in which two differential switch circuits each driven by a half-rate signal are configured, and each of the two differential switch circuits is configured by a differential amplifier circuit composed of a transistor pair. .
  • current-switching cell CS M form a differential circuit
  • the negative-phase-side digital a positive-phase-side digital input signal D M and Hosho signal is a positive-phase signal of the differential digital input signal
  • the input signal D MB is latched by the clock signal CLK and the complementary phase clock signal CLKB, respectively, and two differential half-rate signals (retiming digital input signal D MR-A and its complementary phase retiming digital input signal D are MR-A B and retiming digital input signal D MR-B and its complementary phase retiming digital input signal D MR-B B) D flip-flops D-FF MA and D-FF MB are provided as in the case of FIG.
  • the four switches S M1 to S M4 constituting the switch circuit are not connected in series, but the first, fourth switch, second, and third switches are connected in parallel.
  • a differential switch circuit corresponding to the first and second switches one differential half-rate signal (retiming digital input signal DMR-A and its complementary retiming digital input signal is provided.
  • D MR-A B a positive phase side differential amplifier circuit S MA composed of a transistor pair Q M1-1 , Q M1-2 , and the other differential half rate signal (retimed digital input signal D MR-B And its complementary phase retiming digital input signal D MR-B B), the complementary phase side differential amplifier circuit S MB including the transistor pair Q M2-1 and Q M2-2 , and the third and fourth transistors As a switch equivalent to a switch Negative-phase select signal SWB, and a transistor Q M3, Q M4 respectively driven by the select signal SW.
  • the third and fourth switches of the switch circuit are configured by transistors Q M3 and Q M4 one by one, and the transistors Q of the third and fourth switches, respectively.
  • M3, Q the signal level of the select signal and Hosho selection signal for driving the M4, first, second switch each of the positive phase side differential amplifier circuit S MA, drives the negative-phase-side differential amplifier circuit S MB
  • the signal level is set higher than the two differential half rate signals.
  • the circuit configuration of FIG. 22 differs from that of FIG. 8 in that the positive phase side differential amplifier circuit S MA corresponding to the first and third switches, the transistor Q M3 and the second, The complementary phase side differential amplifier circuit S MB corresponding to the fourth switch and the transistor Q M4 are not connected in series, and the transistors Q M3 and Q M4 constituting the third and fourth switches are not connected in series.
  • the collector is connected to the power supply VCC to bypass the load, and the emitters of the transistors Q M3 and Q M4 constituting the third and fourth switches are connected to the collector, that is, the positive phase side load resistance.
  • the switches S M1 to S M4 the positive phase side differential amplifier circuit S MA constituting the switch S M1 and the transistor Q M3 driven by the complementary phase select signal SWB constituting the switch S M4 have one current source.
  • I MA is connected
  • the negative-phase-side differential amplifier circuit S MB constituting the switch S M2 the transistor Q M4 to the select signal SW is driven to configure the switch S M3, it is connected to the other current source I MB Yes.
  • the transistors constituting the switches S M3 and S M4 are transistors Q M4 and Q M3 driven by the select signal SW and the complementary phase select signal SWB, respectively.
  • the positive phase side differential amplifier circuit S MA and the complementary phase side differential amplifier circuit S MB constituting the switches S M1 and S M2 have a positive phase current signal I M and a complementary phase.
  • current signal I M B positive phase side load resistor network (resistor ladder network) to flow into each L MA, the negative-phase-side load resistor network (resistor ladder network) but L MB is connected, the switch S M3, S M4 When the constituting transistors Q M4 and Q M3 are driven, current should not flow through the positive-phase side load resistance network (resistance ladder network) L MA and the complementary-phase side load resistance network (resistance ladder network) L MB.
  • the positive phase side load resistance network (resistance ladder network) L MA and the complementary phase side load resistance network (resistance ladder network) L MB are bypassed.
  • the input / output D flip-flops D-FF MA and D-FF MB are retimed and separated at the same time.
  • two differential input / output D flip-flops D-FF MA and D-FF MB have two pieces of information on the differential digital input signal D M and its complementary phase signal D MB respectively.
  • a total of four separated half-rate signals that is, two differential half-rate signals (retiming digital input signal D MR-A and its complementary retiming digital input signal D MR-A B, and retiming digital input Signal DMR-B and its complementary retiming digital input signal DMR-B B) are generated.
  • this corresponds to the lower two switches S M3 and S M4 .
  • the transistors Q M4 and Q M3 have a select signal SW having the same frequency as the clock signal CLK and having a phase shifted in either direction, and a complementary phase select signal SWB that is a complementary phase signal of the select signal SW, respectively.
  • the two switches S M3 and S M4, that is, the transistors Q M4 and Q M3 are turned on and off.
  • the signal level of the select signal SW (and the complementary phase select signal SWB) is, as shown in FIG. 23, the differential half rate signal (the retiming digital input signal DMR -A and its complementary phase retiming digital input signal D).
  • MR-A B and retiming digital input signal D MR-B and its complementary phase retiming digital input signal D MR-B B) are set so as to have a higher signal level (for example, logic It is set to have an offset (about (1/2) of the amplitude).
  • FIG. 23 the negative-phase retimed digital input signal and the differential half-rate signals (the retimed digital input signal D MR-A used in the differential current-switching cell CS M shown in FIG. 22 D MR-A B, and the relationship between the signal levels of the retiming digital input signal D MR-B and its complementary phase retiming digital input signal D MR-B B) and the select signal SW (and complementary phase select signal SWB).
  • FIG. 23 the negative-phase
  • the highest voltage is applied to the base of the transistor Q M4 to which the select signal SW is applied to the base in FIG.
  • the current signal I MB supplied from the current source constitutes the driving state of the transistor pair Q M2-1 and Q M2-2 constituting the complementary phase side differential amplifier circuit S MB (that is, the other differential half-rate signal) Regardless of the state of the retiming digital input signal DMR-B and its complementary phase retiming digital input signal DMR-BB ), all flow to the transistor Q M4 side.
  • the other current source that supplies the current signal I MB is the positive phase side load resistance network (resistance ladder network) LMA and It is completely disconnected from the complementary load resistance network (resistance ladder network) LMB .
  • the current signal I MA constitutes the driving state of the transistor pair Q M1-1 and Q M1-2 constituting the positive phase side differential amplifier circuit S MA (that is, constitutes one differential half rate signal).
  • the transistor pair Q M1-1 constituting the positive phase side differential amplifier circuit S MA , Q
  • the driving state of M1-2 that is, the state of the retiming digital input signal DMR-A and its complementary retiming digital input signal DMR-A B constituting one differential half-rate signal
  • positive-phase-side load resistor network (resistor ladder network) L MA or negative-phase-side load resistor network (resistor ladder network) L MB is the current signal I M or current signal I M B flows in
  • the select signal SW is "Low”
  • the driving state of the transistor pair Q M2-1 and Q M2-2 constituting the complementary phase side differential amplifier circuit S MB (that is, the other differential) Half Retimed digital input signal D MR-B and its negative-phase retimed digital input signal D MR
  • the positive phase current signal I M corresponding to the digital input signal D M on the positive phase side becomes the positive phase side, respectively. flows through the load resistor network (resistor ladder network) L MA, negative-phase current signal I M B corresponding to the digital input signal D M B of the negative-phase side, flows to the negative-phase-side load resistor network (resistor ladder network) L MB It will be.
  • the differential current-switching cell CS 15 of M for example a second embodiment, FIG. 16 or FIG. 17A, all of the current-switching cell for digital / analog converter DAC shown in FIG. 18 or the like as shown in FIG. 22
  • a configuration example is shown in which a bipolar transistor is used as a switching element constituting each of the four switches S M1 to S M4 of the switch circuit.
  • the device is not limited to the bipolar transistor, and any device may be used as long as the device can realize a current switching function. For example, even if an FET (Field Effect Transistor) is used, the same function as described above can be realized.
  • FET Field Effect Transistor
  • a waveform shaping buffer as shown in FIG. 9 in the first embodiment the circuit 5 may be inserted between the D flip-flop D-FF and the switch circuit of the differential current-switching the cell CS M, the degeneration resistors as shown in FIG. 11, the differential current-switching it may be connected to the emitter of the transistor constituting each switch of the switch circuit in the cell CS M.
  • the current switch cell As the differential current switch cell that performs the differential operation as in the third embodiment described above, the D / A (Digital-Digital) is approximately twice as fast as the conventional technology. (To-Analog) conversion speed can be achieved, and the linearity (quality) of the analog output signal can be further improved as compared with a circuit configuration that operates with a single-phase signal.
  • differential current switch cell shown in FIGS. 21 and 22 shown in the third embodiment may be operated by a single-phase signal as shown in FIGS. 3A and 6A described in the first embodiment.
  • the present invention may be applied as a current switch cell to be operated, or as a current switch cell operated by a single-phase signal as shown in FIGS. 17A and 20A described in the second embodiment.
  • the third switch S M3 and the fourth switch S M4 are either the circuit including the first switch S M1 or the circuit including the second switch S M2 as the current source 1. And an example of functioning as a select switch that selectively connects between the load resistance network 4 and the load resistance network 4. However, as shown in FIGS. 29 and 30, the function of this select switch can be realized by a single selector switch 6.
  • FIG. 29 shows an example in which the digital / analog converter DAC is configured by a current switch cell in which the switches S M3 and S M4 in FIG. 3A are replaced with a changeover switch 6, and the fixed terminal of the changeover switch 6 is a current source. 1 is connected.
  • the changeover switch 6 switches the connection destination of the movable terminal to the switch S M1 or the switch S M2 according to the select signal SW.
  • FIG. 30 shows an example in which the digital / analog converter DAC is configured by a current switch cell in which the switches S M1 and S M2 in FIG. Connected to the network 4.
  • the change-over switch 6 switches the connection destination of the movable terminal to the switch S M3 or the switch S M4 according to the select signal SW. Since these changeover switches 6 are driven only by the select signal SW, the complementary phase select signal SWB is not necessary.
  • the changeover switch 6 can also be applied to the second embodiment.
  • Digital input signal D 0R , D 1R , D 2R , ..., D MR , ..., D (N-1) R ... Retiming digital input Signal, DMR-A- in, DMR-B- in ... differential retiming digital input signal, DMR -A- out, DMR -B- out ... differential retiming digital output signal, D-FF 0 , D-FF 1 , D-FF 2 , ⁇ , D-FF M , ⁇ , D-FF N ⁇ 1 , ⁇ , DF F (NM) +2 M ,..., D-FF (2 N -1) ...
  • D flip-flop D-FF 0A , D-FF 0B , D-FF 1A , D-FF 1B , D-FF 2A , D -FF 2B , ..., D-FF MA , D-FF MB , ..., D-FF (N-1) A , D-FF (N-1) B ... D flip-flop, DAC ... digital / analog converter, I, 2I, 2 2 I, ..., 2 N-1 I ... current value, I M ... positive phase current signal, I MB ... complementary phase current signal, I 1 , I 2-1 , I 2-2 , I 3 ... Current source, L MA ... Positive phase side load resistance network (resistance ladder network), L MB ...
  • Complementary phase side load resistance network (resistance ladder network), Q BM1-1 , Q BM1-2 ... Transistor pair, Q BM2 -1 , Q BM2-2 ... Transistor, Q BM3-1 , Q BM3-2 ... Transistor pair, Q M1-1 , Q M1-2 , Q M1-3 , Q M1-4 ... Transistor, Q M2-1 , Q M2-2 , Q M2-3 , Q M2-4 ... Transistor, Q M3 , Q M4 ... Transistors, Q M3-1, Q M3-2 ... transistor pair, Q M4-1, Q M4-2 ... transistor pair, R, 2R ...

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

　２個のＤフリップフロップ（Ｄ－ＦＦMA，Ｄ－ＦＦMB）が、クロック信号（ＣＬＫ）および補相クロック信号（ＣＬＫＢ）によって、ディジタル入力信号（ＤM）を二つに分離してリタイミングした２個のハーフレート信号（ＤMR-A、ＤMR-B）を出力する。これら２個のハーフレート信号（ＤMR-A、ＤMR-B）によって第１および第２のスイッチ（ＳM1，ＳM2）を駆動し、クロック信号（ＣＬＫ）と同一周波数で位相が異なるセレクト信号（ＳＷ）および補相セレクト信号（ＳＷＢ）によって第３および第４のスイッチ（ＳM3，ＳM4）を駆動する。これにより、電流源（１）から負荷（４）へ供給する電流をクロック信号（ＣＬＫ）の周波数の２倍の変換周波数に対応する電流信号とする。

Description

電流スイッチ・セルおよびディジタル／アナログ変換器
　本発明は、電流スイッチ・セルおよび該電流スイッチ・セルを用いたディジタル／アナログ変換器（ＤＡＣ：Digital-to-Analog　Convertor）に関し、ディジタル信号をアナログ信号に変換するディジタル／アナログ変換器として、特に、高速動作に優れたカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器に好適に適用が可能な電流スイッチ・セルおよびディジタル／アナログ変換器に関するものである。
　近年、光通信システムのさらなる高速・大容量化に向けて、多値変調技術や直交周波数分割多重（ＯＦＤＭ：Orthogonal　Frequency　Division　Multiplexing）技術等の導入が検討されており、そのアプローチ結果として、ディジタル信号処理技術の光トランシーバへの適用が有効であることが証明されつつある。そのような光トランシーバにおいて、トランスミッタ側にはアナログフロントエンド回路としてディジタル／アナログ変換器ＤＡＣ（Digital-to-Analog　Converter）が不可欠であり、当該ディジタル／アナログ変換器ＤＡＣには、数十ＧＳ／ｓ程度の高速動作が求められる。
　高速動作に優れるディジタル／アナログ変換器ＤＡＣとして、図２４および図２５に示すようなカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣが良く知られており、図２４および図２５に示すディジタル／アナログ変換器ＤＡＣは、例えば、非特許文献１に示すBehzad　Razaviによる“PRINCIPLES　OF　DATA　CONVERSION　SYSTEM　DESIGN”の第５章に記載の“Current-Steering　Architectures”や非特許文献２に示すB．Jalaliらによる“InP　HBTs：Growth，Processing　and　Applications”の第９章に記載の“Digital-To-Analog　Converters”等のように、データコンバータ関連の書籍にも記載されている。
　ここに、図２４は、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの回路構成の一例を示すブロック構成図であり、Ｎ個の電流スイッチ・セルを備えており、電流値が相等しいＮ個の電流を、Ｎビットのバイナリコードからなるディジタル入力信号に応じて、抵抗値Ｒ－２Ｒのラダー状の複数の抵抗からなるバイナリ重み付け負荷抵抗ネットワーク（抵抗ラダー網）を用いて重み付け加算を行うことによりアナログ出力信号Ｖｏｕｔに変換して出力する例を示している。
　つまり、図２４のディジタル／アナログ変換器は、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1からなり、Ｎビットのディジタル入力信号Ｄ0(ＬＳＢ側)，Ｄ1，Ｄ2，…，ＤN-1(ＭＳＢ側)を一時ラッチし、クロック信号ＣＬＫによりリタイミングして出力するＮ個のＤフリップフロップＤ－ＦＦ0，Ｄ－ＦＦ1，Ｄ－ＦＦ2，…，Ｄ－ＦＦN-1（Ｄ－ＦＦ：ラッチ機能を有する回路）と、相等しい電流値（Ｉ）のＮ個の電流を、抵抗値Ｒ－２Ｒのラダー状の複数の抵抗からなるバイナリ重み付けした負荷抵抗ネットワーク（抵抗ラダー網）に流すＮ個の電流源と、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のそれぞれのビット値に応じてオン、オフするＮ個のスイッチＳ0，Ｓ1，Ｓ2，…，ＳN-1から構成されている。なお、符号Ｖｃｃは、ディジタル／アナログ変換器ＤＡＣを駆動するための電源である。
　一方、図２５は、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの回路構成の他の例を示すブロック構成図であり、図２４と同様に、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1を備えているが、電流値をバイナリ重み付けしたＮ個の電流を、Ｎビットのバイナリコードからなるディジタル入力信号に応じて単一の負荷抵抗を用いて加算することによりアナログ出力信号Ｖｏｕｔに変換して出力する例を示している。
　つまり、図２５のディジタル／アナログ変換器は、Ｎビットのディジタル入力信号Ｄ0(ＬＳＢ側)，Ｄ1，Ｄ2，…，ＤN-1(ＭＳＢ側)を一時ラッチし、クロック信号ＣＬＫによりリタイミングして出力するＮ個のＤフリップフロップＤ－ＦＦ（Ｄ－Ｆｌｉｐ　Ｆｌｏｐ）と、電流値Ｉ(ＬＳＢ側)，２Ｉ，２2Ｉ，…，２N-1Ｉ(ＭＳＢ側)にバイナリ重み付けしたＮ個の電流を、抵抗値Ｒの単一の負荷抵抗に流すＮ個の電流源と、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のそれぞれのビット値に応じてオン、オフするＮ個のスイッチＳ0，Ｓ1，Ｓ2，…，ＳN-1から構成されている。なお、符号Ｖｃｃは、ディジタル／アナログ変換器ＤＡＣを駆動するための電源である。
　図２４および図２５に示す従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣにおいては、いずれも、前述のように、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1を備えることにより、Ｎビットのバイナリコードからなるディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1に応じてそれぞれに対応するスイッチＳ0，Ｓ1，Ｓ2，…，ＳN-1を同時に駆動（オン、オフ）して、抵抗ラダー網や単一の負荷抵抗からなる負荷に流れる電流の重みを変化させることによって、つまり、バイナリの重み付けされた電流を生成することによって、アナログ出力信号（電圧）を得る仕組みとなっている。また、一般に、スイッチＳ0，Ｓ1，Ｓ2，…，ＳN-1の駆動タイミングを揃えるために、スイッチＳ0，Ｓ1，Ｓ2，…，ＳN-1それぞれの前段にＮ個のＤフリップフロップＤ－ＦＦ（ラッチ機能を有する回路）が配置されており、同一のクロック信号ＣＬＫによって、Ｎ個のディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1がリタイミングされて、それぞれのスイッチＳ0，Ｓ1，Ｓ2，…，ＳN-1を同時に駆動するように構成されている。
　次に、図２４および図２５に示す従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの動作概要について、図２５のディジタル／アナログ変換器ＤＡＣを例にとって、図２６Ａ、図２６Ｂおよび図２７を用いてさらに説明する。
　まず、図２６Ａおよび図２６Ｂは、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣを構成する電流スイッチ・セルの動作を説明するための模式図である。特に、図２６Ａは、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1のうち、第Ｍ番目の電流スイッチ・セルＣＳMの回路構成を示し、図２６Ｂは、図２６Ａに示す第Ｍ番目の電流スイッチ・セルＣＳMの各部における信号波形を示している。なお、図２６Ａには、電流スイッチ・セルＣＳMに接続される負荷として、図２４に示すような抵抗値Ｒ－２Ｒのラダー状の複数の抵抗からなる負荷抵抗ネットワーク（抵抗ラダー網）を備えている場合を例として示している。
　ここに、電流スイッチ・セルとは、ディジタル入力信号をラッチしてリタイミングする機能と電流を負荷側に供給するか否かを制御するスイッチ機能とを有し、ディジタル入力信号のビット対応に配置される回路（セル）であり、Ｄフリップフロップとスイッチ回路と電流源とから構成されており、Ｄフリップフロップにラッチしてリタイミングしたディジタル入力信号に応じてスイッチ回路のｏｎ／ｏｆｆ状態を切り替えて、電流源からの電流を負荷に流すか否かを制御する回路である。
　図２６Ａに示すように、第Ｍ番目のＤフリップフロップＤ－ＦＦMに入力される第Ｍビット目のディジタル入力信号ＤMの信号波形は、図２６Ｂに例示するような波形であるが、第Ｍ番目のＤフリップフロップＤ－ＦＦMに一時ラッチされた後、図２６Ｂに示すように、クロック信号ＣＬＫの立ち上がりエッジ（図中△マークのタイミング）においてＤフリップフロップＤ－ＦＦMによってリタイミングされて、リタイミングディジタル入力信号ＤMRとしてスイッチＳMに出力される。
　そして、クロック信号ＣＬＫの立ち上がりエッジに揃える形でリタイミングされたリタイミングディジタル信号ＤMRによって、第Ｍ番目の電流スイッチ・セルＣＳMのスイッチ回路であるスイッチＳMが駆動され、負荷抵抗ネットワーク（抵抗ラダー網）に電流信号ＩMを流すか否かが決定される。つまり、図２６Ｂに示すように、リタイミングディジタル信号ＤMRが“Ｈｉｇｈ”になっている場合に、スイッチＳMがＯＮになり、電流源からの電流信号ＩMが負荷抵抗ネットワークに流れる。
　次に、図２６Ａに説明したような電流スイッチ・セルによって構成されたディジタル／アナログ変換器ＤＡＣのＤ／Ａ（Digital-to-Analog）変換動作について、図２７を用いて説明する。図２７は、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣとして３ビット構成の場合を例にとってディジタル／アナログ変換器ＤＡＣ全体の動作を説明するための模式図であり、３ビットのディジタル入力信号Ｄ0（ＬＳＢ側），Ｄ1，Ｄ2（ＭＬＢ側）に応じたアナログ出力信号Ｖｏｕｔが生成されていることを示している。
　なお、図２７には表示していないが、３ビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2それぞれに対応して、ＤフリップフロップＤ－ＦＦ0，Ｄ－ＦＦ1，Ｄ－ＦＦ2、スイッチ回路、電流源からなる電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2が３個設けられている。図２７には、電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2のうち、ＤフリップフロップＤ－ＦＦ0，Ｄ－ＦＦ1，Ｄ－ＦＦ2は示しているが、残りのスイッチ回路、電流源については、負荷側の抵抗ラダー網とともに、Ｄ／Ａ変換動作を行うＤＡＣコア回路１００として図２４や図２５とは異なる形式で表示している。
　図２７において、まず、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2がディジタル／アナログ変換器ＤＡＣに入力される。ただし、３ビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2は、外部からの信号であり、３ビットのデータ間には、一般に、図２７に示すように、多少なりとも時間軸上でのずれが存在する。
　そこで、３ビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2は、それぞれ、対応するＤフリップフロップＤ－ＦＦ0，Ｄ－ＦＦ1，Ｄ－ＦＦ2に入力されてラッチされ、外部からのクロック信号ＣＬＫの立ち上りエッジ（図中△マークのタイミング）において時間軸上のずれがない形にリタイミングされて、リタイミングディジタル入力信号Ｄ0R（ＬＳＢ側），Ｄ1R，Ｄ2R（ＭＳＢ側）として出力される。
　しかる後、リタイミングディジタル入力信号Ｄ0R，Ｄ1R，Ｄ2Rによって、ＤＡＣコア回路１００の内部に設けられているスイッチ回路のスイッチＳ0、Ｓ1、Ｓ2が同時に駆動されて、電流源からの電流が負荷（図２６Ａに示す例では負荷抵抗ネットワーク）に流れることにより、リタイミングディジタル入力信号Ｄ0R，Ｄ1R，Ｄ2Rの各ビットに応じて電流の重み付けが行われ、最終的に、図２７に示すように、ディジタル入力信号号Ｄ0，Ｄ1，Ｄ2に対応した８レベル（＝２3）のアナログ出力信号Ｖｏｕｔ（電圧）が生成されて、出力される。
　また、ディジタル／アナログ変換器ＤＡＣの変換速度の高速化を図る上で、インターリーブ方式という手法が存在し、例えば、非特許文献３に示す電気電子技術者協会主催の超広帯域無線に関する2007年国際会議予稿集に記載されているC．Krallらによる“Time-Interleaved　Digital-to-Analog　Converters　for　UWB　Signal　Generation”にも説明されている。図２８は、該特許文献３に記載された従来のインターリーブ方式のディジタル／アナログ変換器ＤＡＣの構成例を示すブロック構成図であり、インターリーブ動作を行うサブディジタル／アナログ変換器ＳＤＡＣとして、同一の変換速度性能を有する２個のディジタル／アナログ変換器ＤＡＣを備えている。
　図２８に示すような回路構成からなるディジタル／アナログ変換器ＤＡＣは、第１のサブディジタル／アナログ変換器（ＳＤＡＣ１）１０１、第２のサブディジタル／アナログ変換器（ＳＤＡＣ２）１０２、クロック（ＣＬＫ）１０３、第１の移相器１０４、第２の移相器１０５、ミキサ１０６を備えている。
　図２８に示すような回路構成からなるディジタル／アナログ変換器ＤＡＣにおいては、クロック（ＣＬＫ）１０３からのクロック信号を第１の移相器１０４、第２の移相器１０５により位相が異なるクロック信号として生成することにより、同一の変換速度性能を有する第１のサブディジタル／アナログ変換器（ＳＤＡＣ１）１０１および第２のサブディジタル／アナログ変換器（ＳＤＡＣ２）１０２をインターリーブ動作させる。
　さらに、第１のサブディジタル／アナログ変換器（ＳＤＡＣ１）１０１および第２のサブディジタル／アナログ変換器（ＳＤＡＣ２）１０２それぞれから出力されるアナログ出力信号をミキサ１０６によって合成することにより、第１のサブディジタル／アナログ変換器（ＳＤＡＣ１）１０１および第２のサブディジタル／アナログ変換器（ＳＤＡＣ２）１０２それぞれの変換速度の２倍の変換速度に相当するアナログ出力信号の生成を可能としている。
　例えば、第１のサブディジタル／アナログ変換器（ＳＤＡＣ１）１０１および第２のサブディジタル／アナログ変換器（ＳＤＡＣ２）１０２それぞれが１４ＧＳ／ｓの変換速度で動作することが可能であるとすると、第１のサブディジタル／アナログ変換器（ＳＤＡＣ１）１０１および第２のサブディジタル／アナログ変換器（ＳＤＡＣ２）１０２をインターリーブ動作させるインターリーブ方式を適用することにより、２８ＧＳ／ｓ相当のアナログ出力信号が得られることになる。
Behzad　Razavi;"PRINCIPLES　OF　DATA　CONVERSION　SYSTEM　DESIGN"，IEEE Press，Chapter5，Section5.2，pp84-95 B．Jalali　and　S．J．Pearton；"InP　HBTs：Growth，Processing　and　Applications"，Artech　House　Publishers，Chapter9，Section9.5，pp340-343 C．Krall，C．Vogel，K．Witrisal；"Time-Interleaved　Digital-to-Analog　Converters　for　UWB　Signal　Generation"，IEEE　International　Conference　on　Ultra-Wideband　2007（ICUWB2007：電気電子技術者協会主催の超広帯域無線に関する国際会議）予稿集、pp366－371、2007年9月24日発行
　図２４や図２５に示すような従来のディジタル／アナログ変換器ＤＡＣにおいては、変換速度性能を制限する要因のーつとして、ディジタル／アナログ変換器ＤＡＣを構成する従来の電流スイッチ・セル（ディジタル入力信号のラッチ・リタイミング機能と電流を負荷側に流すか否かを制御するスイッチ機能とを有する回路）の回路構成が挙げられる。つまり、従来の電流スイッチ・セルにおいては、ディジタル入力信号をラッチしリタイミングして出力するＤフリップフロップＤ－ＦＦにおけるリタイミング精度の劣化が変換速度性能を制限する大きな要因となっている。例えば、ディジタル／アナログ変換器ＤＡＣを構成する各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1すなわちＤ／Ａ変換動作を行うＤＡＣコア回路内部の各スイッチＳ0，Ｓ1，Ｓ2，…，ＳN-1を駆動するスイッチ駆動タイミングが揃わなければ、アナログ出力信号にグリッチ等の大きな波形歪みが生じてしまい、ディジタル／アナログ変換器ＤＡＣとしての性能が劣化してしまう。
　そのため、スイッチ駆動タイミングを揃えるためのリタイミングは、ディジタル／アナログ変換器ＤＡＣにおいて重要な機能であり、精度の高いタイミング設計を必要としている。
　電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1において、該リタイミング機能を実現するためには、図２４および図２５のディジタル／アナログ変換器ＤＡＣに示すように、外部からクロック信号ＣＬＫを供給することが必要であり、例えば、２８ＧＳ／ｓのディジタル／アナログ変換器ＤＡＣの変換動作を達成するためには、２８ＧＨｚのクロック信号ＣＬＫが必要になる。
　図２６Ｂや図２７の波形図からも分かるように、電流スイッチ・セルにおいては、当該クロック信号ＣＬＫが最も高い周波数成分を有している。さらに、当該クロック信号ＣＬＫをディジタル／アナログ変換器ＤＡＣ内の各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1を構成する多数のＤフリップフロップＤ－ＦＦ（つまり、図２４や図２５の場合、ＤフリップフロップＤ－ＦＦ0，Ｄ－ＦＦ1，Ｄ－ＦＦ2，…，Ｄ－ＦＦN-1）に同時に分配・供給する必要があるため、ディジタル／アナログ変換器ＤＡＣのＩＣ内部でクロック信号線の配線長（配線引回し）が長くなってしまう。
　その結果として、クロック信号ＣＬＫは、クロック信号線の寄生成分（寄生容量等）による帯域制限を受け易く、高周波のクロック信号ＣＬＫを、同時に、かつ、品質良く、多数のＤフリップフロップＤ－ＦＦに供給することが難しく、ディジタル／アナログ変換器ＤＡＣの変換速度を高くしようとすればするほど、電流スイッチ・セルにおけるリタイミング精度の劣化が顕著となる。
　また、図２８に示すようなインターリーブ方式のディジタル／アナログ変換器ＤＡＣを利用する場合には、インターリーブ動作を行う複数のサブディジタル／アナログ変換器ＳＤＡＣ自体の変換速度性能に対する要求が緩和されることになるので、前述のような課題に対する１つの解決策となり得る。
　しかし、このようなインターリーブ方式のディジタル／アナログ変換器ＤＡＣは、同一の変換速度性能を有するサブディジタル／アナログ変換器ＳＤＡＣを、複数個例えば２個必要とするとともに、さらには、各サブディジタル／アナログ変換器ＳＤＡＣからのアナログ出力信号を合成するためのミキサとして、線形性に優れたミキサも必要となるため、回路規模・消費電力の大幅な増大を招き（インターリーブ方式を利用しないディジタル／アナログ変換器ＤＡＣの場合に比して複数倍例えば２倍以上の回路規模・消費電力となり）、低電力動作が求められる光トランシーバへの適用は難しいものと考えられる。
　また、インターリーブ方式のディジタル／アナログ変換器ＤＡＣにおいては、各サブディジタル／アナログ変換器ＳＤＡＣ間の特性の差異やミキサの非線形特性等により、最終的なアナログ出力信号の品質（線形性）が劣化してしまうという課題も存在する。
　本発明は、このような課題を解決するためになされたものであり、外部から供給されるクロック信号の周波数よりも高い周波数で高速変換動作が可能な電流スイッチ・セルおよびディジタル／アナログ変換器を提供することを目的とする。
　このような目的を達成するために、本発明に係る電流スイッチ・セルは、電流源と、電流源と負荷との接続状態を切り替えて、電流源から負荷に対して電流を供給するか否かを切り替えるスイッチ回路と、第１のクロック信号および第１のクロック信号の補相信号である第２のクロック信号によりディジタル入力信号をそれぞれラッチしかつリタイミングして、ディジタル入力信号を二つに分離した信号を第１および第２のハーフレート信号としてスイッチ回路に出力する第１および第２のラッチ回路とを備え、スイッチ回路は、電流源と負荷との間に挿入されかつ第１のハーフレート信号により駆動する第１のスイッチと、電流源と負荷との間に第１のスイッチと並列に挿入されかつ第２のハーフレート信号により駆動する第２のスイッチと、第１のクロック信号と同一周波数で位相が異なる信号により第１のスイッチを含む回路および第２のスイッチを含む回路のいずれかを電流源と負荷との間に選択的に接続するセレクトスイッチとを備えることを特徴とする。
　また、本発明に係るディジタル／アナログ変換器は、Ｎビット（Ｎは１以上の整数）のディジタル入力信号のビットに対応して設けられた少なくとも１個の電流スイッチ・セルと、負荷とを備え、電流スイッチ・セルのそれぞれは、電流源と、電流源と負荷との接続状態を切り替えて、電流源から負荷に対して電流を供給するか否かを切り替えるスイッチ回路と、第１のクロック信号および第１のクロック信号の補相信号である第２のクロック信号により、電流スイッチ・セルに対応するビットのディジタル入力信号をそれぞれラッチしかつリタイミングして、ディジタル入力信号を二つに分離した信号を第１および第２のハーフレート信号としてスイッチ回路に出力する第１および第２のラッチ回路とを備え、スイッチ回路は、電流源と負荷との間に挿入されかつ第１のハーフレート信号により駆動する第１のスイッチと、電流源と負荷との間に第１のスイッチと並列に挿入されかつ第２のハーフレート信号により駆動する第２のスイッチと、第１のクロック信号と同一周波数で位相が異なる信号により第１のスイッチを含む回路および第２のスイッチを含む回路のいずれかを電流源と負荷との間に選択的に接続するセレクトスイッチとを備え、電流スイッチ・セルのそれぞれを介して電流源から供給される電流が負荷において加算されることによって、ディジタル入力信号がＤ／Ａ（Digital-to-Analog）変換されることを特徴とする。
　本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器によれば、以下のごとき効果を奏することができる。
　本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器は、ディジタル入力信号を、２個のリタイミングディジタル入力信号として、本来の動作周波数（つまり所望する信号速度）の(１／２)の周波数の２個のハーフレート信号に分離する動作を可能としているので、外部から供給するクロック周波数に対して２倍のレートのＤ／Ａ（Digital-to-Analog）変換速度を達成することができる。つまり、本発明に係るディジタル／アナログ変換器は、従来のディジタル／アナログ変換器と比較して、クロック信号系に対する速度・帯域要求が緩和されており、変換速度性能の制限要因であったリタイミング精度を確保し易く、それ故、より一層高速なＤ／Ａ変換動作を実現することができる。
　なお、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器においては、ディジタル入力信号をラッチした後リタイミングして出力するＤフリップフロップＤ－ＦＦによって、該ディジタル入力信号がハーフレート信号に分離されるため、ＤフリップフロップＤ－ＦＦからスイッチ回路までのディジタル信号の配線系の帯域要求も緩和されており、ディジタル／アナログ変換器の回路レイアウト上、ディジタル信号の配線の引回しの自由度を増やすことができる。
　さらに、分離されて出力される前記ハーフレート信号は、電流スイッチ・セル内においてセレクト信号によって多重化されるため、該セレクト信号のタイミングが正確に与えられてさえいれば、ハーフレート信号間の多少のスキュー（時間軸上でのずれ）も許容することができる。ちなみに、電流スイッチ・セル自体は大規模なものでなく、回路レイアウトとしても小面積で実現することができるため、電流スイッチ・セルに供給するセレクト信号のタイミング調整についても比較的容易に行うことができる。
　一方、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器においては、従来の電流スイッチ・セルおよびディジタル／アナログ変換器に比べて、電流スイッチ・セルを構成するＤフリップフロップＤ－ＦＦおよびスイッチの個数が増加することになるが、インターリーブ方式のディジタル／アナログ変換器と比較すると、ＤフリップフロップＤ－ＦＦおよびスイッチの個数の増加は、遥かに少ない個数に抑えられており、小型化が可能であり、かつ、消費電力の増大も抑えられている。
　また、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器においては、インターリーブ方式のディジタル／アナログ変換器において問題となっていた各サブディジタル／アナログ変換器間の特性の差異やミキサの非線形特性等に起因するアナログ出力信号の品質（線形性）劣化も、そもそも生じることはない。
　以上まとめると、本発明に係る電流スイッチ・セルおよび該電流スイッチ・セルを適用したディジタル／アナログ変換器は、消費電力の増大を抑えながら、高品質を維持しつつ、変換速度を従来のディジタル／アナログ変換器の２倍程度にまで高速化することができるという利点を有している。
図１は、本発明に係るディジタル／アナログ変換器の第１の実施形態の回路構成の一例を示すブロック構成図である。 図２は、本発明に係るディジタル／アナログ変換器の第１の実施形態の回路構成の他の例を示すブロック構成図である。 図３Ａは、図１および図２に示すディジタル／アナログ変換器を構成する電流スイッチ・セルの回路構成を示すブロック構成図である。 図３Ｂは、図３Ａに示す電流スイッチ・セルの各部における信号波形を示すタイミングチャートである。 図４は、本発明に係るディジタル／アナログ変換器の第１の実施形態の回路構成のさらに異なる例を示すブロック構成図である。 図５は、本発明に係るディジタル／アナログ変換器の第１の実施形態の回路構成のさらに異なる例を示すブロック構成図である。 図６Ａは、図４および図５に示すディジタル／アナログ変換器を構成する電流スイッチ・セルの回路構成を示すブロック構成図である。 図６Ｂは、図６Ａに示す電流スイッチ・セルの各部における信号波形を示すタイミングチャートである。 図７は、本発明の第１の実施形態に係るディジタル／アナログ変換器として３ビット構成の場合を例にとってディジタル／アナログ変換器全体の動作を説明するための模式図である。 図８は、本発明の第１の実施形態に係るディジタル／アナログ変換器を構成する電流スイッチ・セルを差動回路として形成する場合のブロック構成の一例を示すブロック構成図である。 図９は、本発明の第１の実施形態に係るディジタル／アナログ変換器の電流スイッチ・セルを構成するＤフリップフロップとスイッチ回路との間に挿入される波形整形用バッファ回路の回路構成の一例を示す回路図である。 図１０Ａは、図９に示す波形整形用バッファ回路の入力信号波形を示す波形図である。 図１０Ｂは、図９に示す波形整形用バッファ回路の出力信号波形を示す波形図である。 図１１は、本発明の第１の実施形態に係るディジタル／アナログ変換器を構成する電流スイッチ・セルを差動回路として形成する場合のブロック構成の他の例を示すブロック構成図である。 図１２は、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器の回路構成として、ディジタル入力信号のうち、一部のビット例えば上位Ｍビットを温度計・コードに変換してＤフリップフロップに入力する場合のブロック構成の一例を示すブロック構成図である。 図１３は、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器の回路構成として、ディジタル入力信号のすべてのビットを温度計・コードに変換してＤフリップフロップに入力する場合のブロック構成の一例を示すブロック構成図である。 図１４は、本発明の第１の実施形態に係るディジタル／アナログ変換器の変換速度性能のシミュレーション結果を示すグラフである。 図１５は、本発明に係るディジタル／アナログ変換器の第２の実施形態の回路構成の一例を示すブロック構成図である。 図１６は、本発明に係るディジタル／アナログ変換器の第２の実施形態の回路構成の他の例を示すブロック構成図である。 図１７Ａは、図１５および図１６に示すディジタル／アナログ変換器を構成する電流スイッチ・セルの回路構成を示すブロック構成図である。 図１７Ｂは、図１７Ａに示す電流スイッチ・セルの各部における信号波形を示すタイミングチャートである。 図１８は、本発明に係るディジタル／アナログ変換器の第２の実施形態の回路構成のさらに異なる例を示すブロック構成図である。 図１９は、本発明の第２の実施形態に係るディジタル／アナログ変換器の回路構成のさらに異なる例を示すブロック構成図である。 図２０Ａは、図１８および図１９に示すディジタル／アナログ変換器を構成する電流スイッチ・セルの回路構成を示すブロック構成図である。 図２０Ｂは、図２０Ａに示す電流スイッチ・セルの各部における信号波形を示すタイミングチャートである。 図２１は、本発明の第３の実施形態に係る電流スイッチ・セルを差動回路として形成する場合のブロック構成の一例を示すブロック構成図である。 図２２は、本発明の第３の実施形態に係る電流スイッチ・セルを差動回路として形成する場合のブロック構成の他の例を示すブロック構成図である。 図２３は、図２２に示す差動電流スイッチ・セルにおいて用いられる差動ハーフレート信号とセレクト信号との信号レベルの関係を説明するための模式図である。 図２４は、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器の回路構成の一例を示すブロック構成図である。 図２５は、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器の回路構成の他の例を示すブロック構成図である。 図２６Ａは、図２４および図２５に示すディジタル／アナログ変換器を構成する電流スイッチ・セルの回路構成を示すブロック構成図である。 図２６Ｂは、図２６Ａに示す電流スイッチ・セルの各部における信号波形を示すタイミングチャートである。 図２７は、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器として３ビット構成の場合を例にとってディジタル／アナログ変換器全体の動作を説明するための模式図である。 図２８は、従来のインターリーブ方式のディジタル／アナログ変換器の構成例を示すブロック構成図である。 図２９は、本発明に係るディジタル／アナログ変換器の第１の実施形態の回路構成の変形例を示すブロック構成図である。 図３０は、本発明に係るディジタル／アナログ変換器の第１の実施形態の回路構成の変形例を示すブロック構成図である。
　以下に、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣの実施形態について、その一例を、図面を参照しながら詳細に説明する。
　（本発明の特徴）
　本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器（ＤＡＣ：Digital-to-Analog　Convertor）の動作速度を高速化することが可能な回路構成を実現するものであって、かつ、高速化に伴うアナログ出力信号のグリッチ（波形歪み）や線形性の劣化を抑えることが可能な回路構成を実現している点に、その特徴を有している。
　つまり、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣにおいては、ディジタル入力信号の各ビットに関するリタイミングとサンプリングとを、必要とする動作周波数の（１／２）の周波数のクロック信号（第１のクロック信号）ＣＬＫおよび該クロック信号ＣＬＫの補相信号である補相クロック信号（第２のクロック信号）ＣＬＫＢによる立ち上がりエッジトリガ方式または立下りエッジトリガ方式によって実施する。
　次いで、該リタイミングとサンプリングとによって２つに分割されてハーフレート信号に変換されたリタイミングディジタル入力信号と、クロック信号ＣＬＫと同一周波数であって、かつ、位相がいずれかの方向にずれたセレクト信号（第３のクロック信号）ＳＷおよび該セレクト信号の補相信号である補相セレクト信号（第４のクロック信号）ＳＷＢとによって、リタイミングディジタル入力信号の各ビットごとに対応して配置されているスイッチ回路（２個ずつが直列構成にされた合計４個のスイッチ）を駆動する。
　駆動されるスイッチ回路（４個のスイッチ）は、電流源と負荷抵抗ネットワーク（抵抗ラダー網）あるいは単一の負荷抵抗とに接続されており、スイッチ回路が駆動されることにより、結果的に、ハーフレートのリタイミングディジタル入力信号が多重化されて、フルレートすなわちクロック信号ＣＬＫの２倍のダブルレートでＤ／Ａ（Digital-to-Analog）変換された場合と等価のアナログ出力信号として出力されるという構成を実現している。
　なお、以下の説明においては、スイッチ回路を構成する４個のスイッチのうち、２個のハーフレート信号（または差動ハーフレート信号）のリタイミングディジタル入力信号（または差動リタイミングディジタル入力信号）によって駆動される２個のスイッチを、第１、第２のスイッチと称し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによってそれぞれ駆動される２個のスイッチを第３、第４のスイッチと称する。
　ここで、原則として、第１、第３のスイッチは直列に接続され、第２、第４のスイッチは直列に接続されるが、いずれのスイッチを負荷側に接続しても良い。また、回路構成によっては、第１、第４のスイッチの一方の端子を並列に接続し、第２、第３のスイッチの一方の端子を並列に接続し、第１、第２のスイッチを負荷に接続し、第３、第４のスイッチは負荷をバイパスするように構成することも可能である。
　なお、電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣ内部で最も周波数が高い信号となるクロック信号ＣＬＫ（および補相クロック信号ＣＬＫＢ、セレクト信号ＳＷ、補相セレクト信号ＳＷＢ）の速度が、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣの構成においては、本来必要とする動作周波数（フルレート）の（１／２）の周波数すなわちハーフレートで済むことから、ディジタル／アナログ変換器ＤＡＣを構成する各電流スイッチ・セル間の駆動タイミング合わせについても余裕が得られて、駆動タイミングを揃え易くなるとともに、該駆動タイミングのずれによる出力信号の劣化も抑えることができる。
　さらには、インターリーブ方式のディジタル／アナログ変換器ＤＡＣとして倍速動作を実行させるディジタル／アナログ変換器ＤＡＣと比較しても、本発明に係る電流スイッチ・セルを適用したディジタル／アナログ変換器ＤＡＣの回路構成は、回路規模が小さく、かつ、消費電力が小さいという利点が得られる。
　（第１の実施形態）
　まず、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣの第１の実施形態の回路構成について説明する。第１の実施形態に係る回路構成は、ディジタル入力信号をリタイミングするリタイミング機能と、リタイミングしたディジタル入力信号に応じて負荷へ供給する電流を制御するスイッチ機能とを有する電流スイッチ・セルの構成に大きな特徴を有しており、かかる電流スイッチ・セルを適用することによって、高速のＤ／Ａ（Digital-to-Analog）変換動作が可能なディジタル／アナログ変換器ＤＡＣを実現することができる。
　以下では、本発明に係る電流スイッチ・セルの詳細な説明は、後に説明することとし、まず、かかる電流スイッチ・セルを適用して構成される本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣのブロック構成について、図１および図２を用いて、説明する。
　図１は、本発明に係るディジタル／アナログ変換器ＤＡＣの第１の実施形態の回路構成の一例を示すブロック構成図であり、前述した図２４のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの場合と同様、Ｎ個のディジタル入力信号の各ビットそれぞれに対応して、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1（つまり、それぞれがリタイミング用のＤフリップフリップと負荷への電流切り替え用のスイッチ回路と電流を負荷に供給する電流源とからなる回路）を備え、Ｎ個の電流値が等しい電流を、Ｎビットのバイナリコードからなるディジタル入力信号に応じて、抵抗値Ｒ－２Ｒのラダー状の複数の抵抗からなるバイナリ重み付け負荷抵抗ネットワーク（抵抗ラダー網）を用いて重み付け加算することによりアナログ出力信号Ｖｏｕｔに変換して出力する例を示している。
　ただし、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1を備えた図１のディジタル／アナログ変換器ＤＡＣは、図２４の場合とは異なり、それぞれの電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内に２個ずつのＤフリップフロップＤ－ＦＦ（Ｄ－ＦＦ：ラッチ機能を有する回路）を備えることによって、Ｎビットのディジタル入力信号Ｄ0(ＬＳＢ側)，Ｄ1，Ｄ2，…，ＤN-1(ＭＳＢ側)を一時ラッチし、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫの補相信号（補相クロック信号ＣＬＫＢ）とにより、または、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫをシングルバランス変換（単相→差動変換）して生成した補相クロック信号ＣＬＫＢとにより、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の各ビットごとに二つに分離してリタイミングおよびサンプリングした結果を出力する２×Ｎ個のＤフリップフロップＤ－ＦＦ0A，Ｄ－ＦＦ0B，Ｄ－ＦＦ1A，Ｄ－ＦＦ1B，Ｄ－ＦＦ2A，Ｄ－ＦＦ2B，…，Ｄ－ＦＦ(N-1)A，Ｄ－ＦＦ(N-1)Bを備えている。
　さらに、図１のディジタル／アナログ変換器ＤＡＣは、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1それぞれに対応して用意されているＮ個の各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに１個ずつの電流源が配置されているが、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1それぞれの電流源は、すべて相等しい電流値（Ｉ）の電流を、抵抗値Ｒ－２Ｒのラダー状の複数の抵抗からなるバイナリ重み付けした負荷抵抗ネットワーク（抵抗ラダー網）に流すように構成されている。
　さらに、図２４の場合とは異なり、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に、２個ずつのＤフリップフロップＤ－ＦＦ0A，Ｄ－ＦＦ0B，Ｄ－ＦＦ1A，Ｄ－ＦＦ1B，Ｄ－ＦＦ2A，Ｄ－ＦＦ2B，…，Ｄ－ＦＦ(N-1)A，Ｄ－ＦＦ(N-1)Bを備えることによって、各ビットごとに二つに分離して出力したディジタル入力信号それぞれのビット値に応じてオン、オフする第１、第２のスイッチと、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷの補相信号（補相セレクト信号ＳＷＢ）とに応じて、または、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷをシングルバランス変換（単相→差動変換）して生成した補相セレクト信号ＳＷＢとに応じて、オン、オフする第３、第４のスイッチとからなるスイッチ回路として、第１、第３のスイッチと第２、第４のスイッチとがそれぞれ２個ずつ直列接続された合計４個のスイッチが備えられている。
　したがって、ディジタル／アナログ変換器ＤＡＣとして、それぞれのビットごとに対応して、直並列構成の４個ずつのスイッチからなるＮ個のスイッチ回路を有することになり、合計４×Ｎ個のスイッチＳ01，Ｓ02，Ｓ03，Ｓ04，Ｓ11，Ｓ12，Ｓ13，Ｓ14，Ｓ21，Ｓ22，Ｓ23，Ｓ24，…，Ｓ(N-1)1，Ｓ(N-1)2，Ｓ(N-1)3，Ｓ(N-1)4を備えて構成されている。
　電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに配置されているＮ個の電流源は、Ｎ個のスイッチ回路すなわち４×Ｎ個のスイッチのうち、対応する電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内の各スイッチ回路を構成する４個ずつのスイッチを介して、負荷抵抗ネットワーク（抵抗ラダー網）に接続されており、結果的に、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の対応するビットの値に応じて、負荷抵抗ネットワーク（抵抗ラダー網）に電流を供給するか否かが決定されるように構成されている。なお、符号Ｖｃｃは、ディジタル／アナログ変換器ＤＡＣを駆動するための電源である。
　一方、図２は、本発明に係るディジタル／アナログ変換器ＤＡＣの第１の実施形態の回路構成の他の例を示すブロック構成図であり、前述した図２５のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの場合と同様、Ｎ個のディジタル入力信号の各ビットそれぞれに対応して、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1（つまりそれぞれがリタイミング用のＤフリップフリップと負荷への電流切り替え用のスイッチ回路と電流を負荷に供給する電流源とからなる回路）を備え、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内の電流源からは、電流値をバイナリ重み付けしたＮ個の電流が供給されることにより、バイナリ重み付けがされたＮ個の電流を、Ｎビットのバイナリコードからなるディジタル入力信号に応じて、単一の負荷抵抗を用いて加算することによりアナログ出力信号Ｖｏｕｔに変換して出力する例を示している。
　ただし、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1を備えた図２のディジタル／アナログ変換器ＤＡＣは、図２５の場合とは異なり、それぞれの電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に２個ずつのＤフリップフロップＤ－ＦＦ（Ｄ－ＦＦ：ラッチ機能を有する回路）を備えることによって、Ｎビットのディジタル入力信号Ｄ0(ＬＳＢ側)，Ｄ1，Ｄ2，…，ＤN-1(ＭＳＢ側)を一時ラッチし、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫの補相信号（補相クロック信号ＣＬＫＢ）とにより、または、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫをシングルバランス変換（単相→差動変換）して生成した補相クロック信号ＣＬＫＢとにより、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の各ビットごとに二つに分離してリタイミングおよびサンプリングした結果を出力する２×Ｎ個のＤフリップフロップＤ－ＦＦ0A，Ｄ－ＦＦ0B，Ｄ－ＦＦ1A，Ｄ－ＦＦ1B，Ｄ－ＦＦ2A，Ｄ－ＦＦ2B，…，Ｄ－ＦＦ(N-1)A，Ｄ－ＦＦ(N-1)Bを備えている。
　さらに、図２のディジタル／アナログ変換器ＤＡＣは、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1それぞれに対応して用意されているＮ個の各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに１個ずつの電流源が配置されているが、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1それぞれの電流源は、対応するディジタル入力信号のビット位置に応じて、電流値Ｉ(ＬＳＢ側)，２Ｉ，２2Ｉ，…，２N-1Ｉ(ＭＳＢ側)にバイナリ重み付けした電流を、抵抗値Ｒの単一の負荷抵抗に流すように構成されている。
　さらに、図２５の場合とは異なり、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に、２個ずつのＤフリップフロップＤ－ＦＦ0A，Ｄ－ＦＦ0B，Ｄ－ＦＦ1A，Ｄ－ＦＦ1B，Ｄ－ＦＦ2A，Ｄ－ＦＦ2B，…，Ｄ－ＦＦ(N-1)A，Ｄ－ＦＦ(N-1)Bを備えることによって、各ビットごとに二つに分離して出力したディジタル入力信号それぞれのビット値に応じてオン、オフする第１、第２のスイッチと、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷの補相信号（補相セレクト信号ＳＷＢ）とに応じて、または、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷをシングルバランス変換（単相→差動変換）して生成した補相セレクト信号ＳＷＢとに応じて、オン、オフする第３、第４のスイッチとからなるスイッチ回路として、第１、第３のスイッチと第２、第４のスイッチとがそれぞれ２個ずつ直列接続された合計４個のスイッチが備えられている。
　したがって、ディジタル／アナログ変換器ＤＡＣとして、それぞれのビットごとに対応して、直並列構成の４個ずつのスイッチからなるＮ個のスイッチ回路を有することになり、合計４×Ｎ個のスイッチＳ01，Ｓ02，Ｓ03，Ｓ04，Ｓ11，Ｓ12，Ｓ13，Ｓ14，Ｓ21，Ｓ22，Ｓ23，Ｓ24，…，Ｓ(N-1)1，Ｓ(N-1)2，Ｓ(N-1)3，Ｓ(N-1)4を備えて構成されている。
　電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに配置されているＮ個の電流源は、Ｎ個のスイッチ回路すなわち４×Ｎ個のスイッチのうち、対応する電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内のスイッチ回路を構成する４個のスイッチを介して、共通の単一の負荷抵抗に接続されており、結果的に、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の対応するビットの値に応じて、単一の負荷抵抗に電流を供給するか否かが決定されるように構成されている。なお、符号Ｖｃｃは、ディジタル／アナログ変換器ＤＡＣを駆動するための電源である。
　次に、図１および図２に示す本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣにおけるＮ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1のうち、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の第Ｍビット目の電流スイッチ・セルＣＳMを例にとって、その電流スイッチ・セルＣＳMの回路構成とその動作例について、図３Ａおよび図３Ｂを用いて説明する。
　図３Ａおよび図３Ｂは、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣを構成する電流スイッチ・セルＣＳMの動作を説明するための模式図である。特に、図３Ａは、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1のうち、第Ｍ番目の電流スイッチ・セルＣＳMの回路構成を示し、図３Ｂは、図３Ａに示す第Ｍ番目の電流スイッチ・セルＣＳMの各部における信号波形を示している。なお、図３Ａには、電流スイッチ・セルＣＳMに接続される負荷として、図１に示すような抵抗値Ｒ－２Ｒのラダー状の複数の抵抗からなる負荷抵抗ネットワーク（抵抗ラダー網）を備えている場合を例として示しているが、図２に示す単一の負荷抵抗を用いる場合についても、電流源から負荷抵抗に流れる電流が、第Ｍ番目に重み付けされた電流値に変わるだけであって、以下に説明する動作と全く同様の動作になる。
　図３Ａに示すように、第Ｍ番目の電流スイッチ・セルＣＳMは、電流源１と、スイッチ回路２と、第１のラッチ回路３1および第２のラッチ回路３2とを備えている。本実施形態では、第１のラッチ回路３1の一例としてＤフリップフロップＤ－ＦＦMAが、第２のラッチ回路３2の一例としてＤフリップフロップＤ－ＦＦMBがそれぞれ用いられている。
　ＤフリップフロップＤ－ＦＦMAおよびＤフリップフロップＤ－ＦＦMBには、Ｎビット（Ｎは１以上の整数）のディジタル入力信号のうちの第Ｍビット目のディジタル入力信号ＤMが入力される。
　ＤフリップフロップＤ－ＦＦMAは、クロック信号ＣＬＫの立ち上がりエッジにおいてディジタル入力信号ＤMをラッチしかつリタイミングして、リタイミングディジタル入力信号ＤMR-Aを第１のハーフレート信号としてスイッチ回路２に出力する。ＤフリップフロップＤ－ＦＦMBは、補相クロック信号ＣＬＫＢの立ち上がりエッジにおいてディジタル入力信号ＤMをラッチしかつリタイミングして、リタイミングディジタル入力信号ＤMR-Bを第２のハーフレート信号としてスイッチ回路２に出力する。ここで、クロック信号ＣＬＫおよび補相クロック信号ＣＬＫＢはともに、ディジタル／アナログ変換器ＤＡＣを構成するＩＣの外部から供給される信号でもよい。あるいは、クロック信号ＣＬＫのみがＩＣの外部から供給される信号であり、補相クロック信号ＣＬＫＢはＩＣの内部でクロック信号ＣＬＫをシングルバランス変換して生成された信号でもよい。
　スイッチ回路２は、電流源１と負荷抵抗ネットワーク(負荷)４との接続状態を切り替えて、電流源１から負荷４に対して電流を供給するか否かを切り替える機能を有している。スイッチ回路２は、直列接続されたスイッチＳM1およびスイッチＳM3と、直列接続されたスイッチＳM2およびスイッチＳM4とから構成されている。スイッチＳM1およびＳM3とスイッチＳM2およびＳM4とは電流源１と負荷抵抗ネットワーク４との間に並列に挿入されている。図３Ａでは、スイッチＳM1およびスイッチＳM2が負荷抵抗ネットワーク４に接続され、スイッチＳM3およびスイッチＳM4が電流源１に接続されている。
　スイッチＳM1はＤフリップフロップＤ－ＦＦMAに接続され、ＤフリップフロップＤ－ＦＦMAから出力されるリタイミングディジタル入力信号ＤMR-Aにより駆動される。スイッチＳM2はＤフリップフロップＤ－ＦＦMBに接続され、ＤフリップフロップＤ－ＦＦMBから出力されるリタイミングディジタル入力信号ＤMR-Bにより駆動される。
　スイッチＳM3は、クロック信号ＣＬＫと同一周波数で位相が異なるセレクト信号ＳＷにより駆動される。スイッチＳM4は、セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢにより駆動される。スイッチＳM3およびスイッチＳM4は、セレクト信号ＳＷおよび補相セレクト信号ＳＷＢにより、スイッチＳM1を含む回路およびスイッチＳM2を含む回路のいずれかを電流源１と負荷抵抗ネットワーク４との間に選択的に接続するセレクトスイッチとして機能する。
　本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣを構成する各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1は、例えば、図３Ａに示す第Ｍ番目の電流スイッチ・セルＣＳMのように、図２６Ａに示す従来のディジタル／アナログ変換器ＤＡＣを構成する各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1とは異なり、２個のＤフリップフロップＤ－ＦＦ（第Ｍ番目の電流スイッチ・セルＣＳMの場合、ＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMB）および２並列・２直列の計４個のスイッチ（第Ｍ番目の電流スイッチ・セルＣＳMの場合、スイッチＳM1～ＳM4）からなるスイッチ回路を備えていることを特徴としている。
　さらに、従来のディジタル／アナログ変換器ＤＡＣにおいて必要であったクロック周波数に比して（１／２）の周波数のクロック信号ＣＬＫと該クロック信号ＣＬＫの補相信号である補相クロック信号ＣＬＫＢとを用いることにより、２個のＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMBにおいて、第Ｍビット目のディジタル入力信号ＤMを、２個のハーフレート信号（所望する信号速度の（１／２）の信号速度の信号）からなる２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bに分離することを特徴としている。
　さらに、クロック信号ＣＬＫと同一の周波数で、位相を例えば９０°いずれかの方向にずらしたセレクト信号ＳＷと該セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢと、２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bと、２並列・２直列の計４個のスイッチＳM1～ＳM4からなるスイッチ回路と、を用いて、負荷抵抗ネットワーク（抵抗ラダー網）へ電流源からの電流を供給するか否かを決定することによって、２個のハーフレート信号である２個のリタイミングディジタル入力信号を多重化したフルレート信号の電流を生成して、クロック信号ＣＬＫの周波数の２倍の変換周波数の動作を行うことを特徴としている。
　つまり、図３Ａにおいて、第Ｍ番目の電流スイッチ・セルＣＳMに入力される第Ｍビット目のディジタル入力信号ＤMの信号波形は、図３Ｂに示すような波形であるが、図２６Ａの場合とは異なり、従来のディジタル／アナログ変換器ＤＡＣにおいて必要であったクロック周波数の（１／２）の周波数のクロック信号ＣＬＫの立ち上がりエッジ（図３Ｂ中△マークのタイミング）、および、補相クロック信号ＣＬＫＢの立ち上がりエッジ（＝クロック信号ＣＬＫの立下りエッジ：図３Ｂ中○マークのタイミング）において、図３Ａおよび図３Ｂに示すように、２個のＤフリップフロップＤ－ＦＦMAおよびＤ－ＦＦMBそれぞれによってサンプリングされて二つに分離されると同時に、リタイミングされる。
　その結果、ＤフリップフロップＤ－ＦＦMAおよびＤ－ＦＦMBからはディジタル入力信号ＤMの情報が分離された２個のハーフレート信号が、リタイミングディジタル入力信号ＤMR-A，ＤMR-Bとして生成されることになる。
　ここで、第Ｍビット目のディジタル入力信号ＤMは、図３Ｂに示すように、２個のクロック信号ＣＬＫの立ち上がりエッジ、補相クロック信号ＣＬＫＢの立ち上がりエッジのうち、クロック信号ＣＬＫの立ち上がりエッジにおいてＤフリップフロップＤ－ＦＦMAによってサンプリングおよびリタイミングされて、リタイミングディジタル入力信号ＤMR-Aとして出力され、補相クロック信号ＣＬＫＢの立ち上がりエッジにおいてＤフリップフロップＤ－ＦＦMBによってサンプリングおよびリタイミングされて、リタイミングディジタル入力信号ＤMR-Bとして出力される。
　そして、クロック信号ＣＬＫの立ち上がりエッジおよび補相クロック信号ＣＬＫＢの立ち上がりエッジそれぞれに揃える形でリタイミングされて２個のＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMBそれぞれから出力される２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bは、２個のハーフレート信号として、第Ｍ番目の電流スイッチ・セルＣＳM内のスイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、上段側に位置する２個のスイッチＳM1，ＳM2をそれぞれ駆動する信号となり、上段側の２個のスイッチＳM1，ＳM2の開閉状態（ｏｎ状態、ｏｆｆ状態）を決定する。つまり、図３Ａの場合、２個のスイッチＳM1，ＳM2は、２個のハーフレート信号によりそれぞれ駆動される第１、第２のスイッチを構成している。
　ここで、リタイミングディジタル入力信号ＤMR-Aが“Ｈｉｇｈ”の場合は、下段側のスイッチＳM3の開閉状態（ｏｎ状態、ｏｆｆ状態）に応じて、電流源からの電流信号ＩMを負荷抵抗ネットワーク（抵抗ラダー網）に流すか否かが決定され、一方、リタイミングディジタル入力信号ＤMR-Bが“Ｈｉｇｈ”の場合は、下段側のスイッチＳM4の開閉状態（ｏｎ状態、ｏｆｆ状態）に応じて、電流源からの電流信号ＩMを負荷抵抗ネットワーク（抵抗ラダー網）に流すか否かが決定される。
　一方、この状態において、第Ｍ番目の電流スイッチ・セルＣＳM内のスイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、下段側に位置する２個のスイッチＳM3，ＳM4には、図３Ｂに示すように、クロック信号ＣＬＫと同一周波数であり、かつ、位相がいずれかの方向にずれたセレクト信号ＳＷおよび該セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢが入力されており、下段側の２個のスイッチＳM3，ＳM4の開閉状態（ｏｎ状態、ｏｆｆ状態）を決定している。つまり、図３Ａの場合、２個のスイッチは、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによってそれぞれ駆動される第３、第４のスイッチを構成している。
　したがって、セレクト信号ＳＷが“Ｈｉｇｈ”の場合は、上段側のスイッチＳM1の開閉状態（ｏｎ状態、ｏｆｆ状態）に応じて、電流信号ＩMを負荷抵抗ネットワーク（抵抗ラダー網）に流すか否かが決定され、また、補相セレクト信号ＳＷＢが“Ｈｉｇｈ”の場合は、上段側のスイッチＳM2の開閉状態（ｏｎ状態、ｏｆｆ状態）に応じて、電流信号ＩMを負荷抵抗ネットワーク（抵抗ラダー網）に流すか否かが決定される。
　なお、セレクト信号ＳＷは、前述のように、クロック信号ＣＬＫと同一の周波数であるが、該クロック信号ＣＬＫに対して、０～１８０°の間の或る角度（例えば、理想的には９０°）だけの位相ずれを有する信号である。ここで、セレクト信号ＳＷのクロック信号ＣＬＫに対する位相のずれは、ディジタル／アナログ変換器ＤＡＣ内のスイッチ回路の位相余裕等によって、任意の値を選択して設定することができる。
　例えば、セレクト信号ＳＷをクロック信号ＣＬＫに対して９０°の位相ずれを有する信号とした場合、図３Ｂの例においては、クロック信号ＣＬＫの立下りエッジのタイミングの一つである例えば時刻ｔ＝ｔ3においては、セレクト信号ＳＷが“Ｈｉｇｈ”であるので、４個のスイッチＳM1～ＳM4のうち、上段側のスイッチＳM1は閉（ｏｎ）状態であり、かつ、リタイミングディジタル入力信号ＤMR-Aが“Ｈｉｇｈ”の状態にあるので、上段側のスイッチＳM1に直列接続されている下段側のスイッチＳM3も閉（ｏｎ）状態であり、結果として、電流信号ＩMが負荷抵抗ネットワーク（抵抗ラダー網）に流れることになる。
　一方、クロック信号ＣＬＫの立ち上がりエッジのタイミングの一つである例えば時刻ｔ＝ｔ4においては、リタイミングディジタル入力信号ＤMR-Aが“Ｈｉｇｈ”の状態にあるので、下段側のスイッチＳM3は閉（ｏｎ）状態であるものの、セレクト信号ＳＷが“Ｌｏｗ”であり、下段側のスイッチＳM3に直列接続されている上段側のスイッチＳM1は開（ｏｆｆ）状態になる。
　さらには、セレクト信号ＳＷの補相信号側の補相セレクト信号ＳＷＢは“Ｈｉｇｈ”であるので、４個のスイッチＳM1～ＳM4のうち、上段側のスイッチＳM2は閉（ｏｎ）状態であるものの、リタイミングディジタル入力信号ＤMR-Bが“Ｌｏｗ”の状態にあり、上段側のスイッチＳM2に直列接続されている下段側のスイッチＳM4は開（ｏｆｆ）状態になる。したがって、図３Ｂに示すように、時刻ｔ＝ｔ4においては、電流信号ＩMは負荷抵抗ネットワーク（抵抗ラダー網）には流れないことになる。
　以上のような動作によって、本来必要とする動作周波数の（１／２）の周波数のクロック信号ＣＬＫと補相クロック信号ＣＬＫＢとを用いるとともに、２個のＤフリップフロップＤ－ＦＦ（第Ｍ番目のディジタル入力信号ＤMに相当する第Ｍ番目の電流スイッチ・セルＣＳMの場合、ＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMB）によって、２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bとして分離された２個のハーフレート信号が生成される。
　しかる後、生成された２個のハーフレート信号は、２並列・２直列の計４個のスイッチ（第Ｍ番目の電流スイッチ・セルＣＳMの場合、スイッチＳM1～ＳM4）からなるそれぞれのスイッチ回路（第Ｍ番目のディジタル入力信号ＤMの場合、第Ｍ番目の電流スイッチ・セルＣＳMを構成するスイッチ回路）内においてフルレートの信号（本来必要とする動作周波数の信号）に多重化され、第Ｍ番目のディジタル入力信号ＤMに対応する１つの（負荷抵抗ネットワークに流れる）電流信号ＩMに変換されることになる。
　つまり、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣにおける図３Ａに示す電流スイッチ・セルＣＳMは、従来のディジタル／アナログ変換器ＤＡＣにおける図２６Ａのような電流スイッチ・セルＣＳMと比較して、（１／２）の周波数のクロック信号ＣＬＫによって従来のディジタル／アナログ変換器ＤＡＣと同一レートの（負荷抵抗ネットワークに流れる）電流信号ＩMを生成することができる。
　以上のような本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣにおける図３Ａに示す電流スイッチ・セルＣＳMの動作について、整理して示すと、次の通りである。
　（１）電流スイッチ・セルＣＳMは、ディジタル入力信号の各ビット毎に配置されており、例えば第Ｍ番目のディジタル入力信号ＤMの場合、２個ずつのラッチ機能を有するＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMB、ディジタル入力信号ＤMのエッジトリガ例えば立ち上がりエッジトリガ方式によるリタイミングとサンプリングとに用いるクロック信号ＣＬＫと補相クロック信号ＣＬＫＢ、該クロック信号ＣＬＫ信号と同一の周波数であり、かつ、該クロック信号ＣＬＫ信号に対して０～１８０°の範囲内の角度（理想は９０°）で位相がいずれかの方向にずれているセレクト信号ＳＷと補相セレクト信号ＳＷＢ、２個ずつの単位で直並列接続されている４個のスイッチＳM1～ＳM4からなるスイッチ回路、該スイッチ回路に接続された電流源（なお、電流源の個数は１個の場合を示しているが、第２の実施形態として後述するように、２個であっても構わない）によって構成して、負荷抵抗ネットワーク（抵抗ラダー網）または単一の負荷抵抗に接続されている。
　（２）クロック信号ＣＬＫ信号の周波数は、本来必要とする動作周波数（フルレート）の（１／２）の周波数すなわちハーフレートの周波数である。
　（３）クロック信号ＣＬＫと補相クロック信号ＣＬＫＢとのエッジトリガ方式例えば立ち上がりエッジトリガにより、第Ｍ番目のディジタル入力信号ＤMを２個のリタイミングディジタル入力信号ＤMR-A、ＤMR-Bに分離する。
　（４）２個ずつの単位で直並列接続されている４個のスイッチＳM1～ＳM4からなるスイッチ回路は、２個のリタイミングディジタル入力信号ＤMR-A、ＤMR-Bと、セレクト信号ＳＷと補相セレクト信号ＳＷＢとによりそれぞれ駆動される。
　（５）電流源からの電流ＩMまたは重み付けされた重み付け電流２MＩが負荷抵抗ネットワーク（抵抗ラダー網）または単一の負荷抵抗に供給される場合は、次の式が成立する場合である。
　　　｛（ＤMR-A）HIGH　ＡＮＤ　（ＳＷ）HIGH｝
　　　　　　　ｏｒ　｛（ＤMR-B）HIGH　ＡＮＤ　（ＳＷＢ）HIGH｝
　（６）電流ＩMまたは重み付けされた重み付け電流２MＩは、結果的に、クロック信号ＣＬＫと同一周波数のセレクト信号ＳＷと補相セレクト信号ＳＷＢとの双方のエッジタイミング例えば立ち上がりエッジタイミングでＯＮ／ＯＦＦされることになり、クロック信号ＣＬＫの２倍（ダブルレート）の周波数に相当するフルレートでＤ／Ａ変換された場合と等価のアナログ出力信号が出力されることになる。
　なお、図３Ａに関する前述の説明においては、２個のデータ信号すなわち２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ－１）が、スイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、上段側の２個のスイッチＳM1，ＳM2を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、下段側の２個のスイッチＳM3，ＳM4を駆動する場合について説明した。
　しかし、本発明は、かかる場合に限るものではなく、例えば、図４、図５、図６Ａ、図６Ｂに示すように、２個のデータ信号すなわち２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ－１）が、第１、第２のスイッチとして、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、第３、第４のスイッチとして、上段側の２個のスイッチＳM1，ＳM2を駆動する場合であっても、全く同様の動作を実現することが可能である。
　ここで、図４は、本発明に係るディジタル／アナログ変換器ＤＡＣの第１の実施形態の回路構成のさらに異なる例を示すブロック構成図であり、図１に示すディジタル／アナログ変換器ＤＡＣの変形例を示している。図４に示すディジタル／アナログ変換器ＤＡＣは、図１に示すディジタル／アナログ変換器ＤＡＣの場合とは異なり、前述のように、２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ－１）が、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、上段側の２個のスイッチＳM1，ＳM2を駆動するブロック構成となっている。
　また、図５は、本発明に係るディジタル／アナログ変換器ＤＡＣの第１の実施形態の回路構成のさらに異なる例を示すブロック構成図であり、図２に示すディジタル／アナログ変換器ＤＡＣの変形例を示している。ここで、図５に示すディジタル／アナログ変換器ＤＡＣは、図２に示すディジタル／アナログ変換器ＤＡＣの場合とは異なり、前述のように、２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ－１）が、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、上段側の２個のスイッチＳM1，ＳM2を駆動するブロック構成となっている。
　また、図６Ａおよび図６Ｂは、図４および図５に示す本発明の第１の実施形態のさらに異なる構成例に係るディジタル／アナログ変換器ＤＡＣを構成する電流スイッチ・セルの動作を説明するための模式図であり、図３Ａおよび図３Ｂに示す電流スイッチ・セルの変形例を示している。図６Ａは、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1のうち、第Ｍ番目の電流スイッチ・セルＣＳMの回路構成を示し、図６Ｂは、図６Ａに示す第Ｍ番目の電流スイッチ・セルＣＳMの各部における信号波形を示している。
　なお、図６Ｂの信号波形は、図３Ｂの場合と同様であり、ここでの重複する説明は省略する。また、図６Ａに示す電流スイッチ・セルＣＳMは、図３Ａに示す電流スイッチ・セルの場合とは異なり、前述のように、２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-Bが、第１、第２のスイッチとして、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、第３、第４のスイッチとして、上段側の２個のスイッチＳM1，ＳM2を駆動するブロック構成となっている。
　また、図３Ａや図６Ａに示す電流スイッチ・セルＣＳMの回路において、スイッチ回路を構成する４個のスイッチＳM1～ＳM4をトランジスタ回路によって構成しても良く、かかる場合には、スイッチ回路の４個のスイッチＳM1～ＳM4それぞれを構成するスイッチング素子として、パイポーラトランジスタを用いても良いし、あるいは、ＦＥＴ（Field　Effect　Transistor：電界効果トランジスタ）を用いても良い。
　次に、前述の図３Ａや図６Ａのような電流スイッチ・セルＣＳMを用いて構成された図１、図２および図４、図５に示す本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣの全体のＤ／Ａ（Digital-to-Analog）変換動作の概要について、図７の模式図に基づいてさらに説明する。ここで、図７は、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣとして３ビット構成の場合を例にとってディジタル／アナログ変換器ＤＡＣ全体の動作を説明するための模式図であり、図２７に示した模式図の場合と同様、３ビットのディジタル入力信号Ｄ0（ＬＳＢ側），Ｄ1，Ｄ2（ＭＬＢ側）に応じたアナログ出力信号Ｖｏｕｔが生成されていることを示している。
　なお、図７には表示していないが、３ビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2それぞれに対応して、２個ずつのＤフリップフロップＤ－ＦＦ群（Ｄ－ＦＦ0A＆Ｄ－ＦＦ0B、Ｄ－ＦＦ1A＆Ｄ－ＦＦ1B、Ｄ－ＦＦ2A＆Ｄ－ＦＦ2B）、スイッチ回路の４個ずつのスイッチＳ01～Ｓ04、Ｓ11～Ｓ14、Ｓ21～Ｓ24、電流源からなる電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2が３個設けられている。図７には、電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2のうち、２個ずつのＤフリップフロップＤ－ＦＦ群（Ｄ－ＦＦ0A＆Ｄ－ＦＦ0B、Ｄ－ＦＦ1A＆Ｄ－ＦＦ1B、Ｄ－ＦＦ2A＆Ｄ－ＦＦ2B）は示しているが、残りのスイッチ回路の４個ずつのスイッチＳ01～Ｓ04、Ｓ11～Ｓ14、Ｓ21～Ｓ24、電流源については、負荷側の抵抗ラダー網とともに、Ｄ／Ａ変換動作を行うＤＡＣコア回路１０として図１、図２、図４、図５とは異なる形式で表示している。
　図７において、まず、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2がディジタル／アナログ変換器ＤＡＣに入力される。ただし、３ビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2は、外部からの信号であり、３ビットのデータ間には、一般に、図７に示すように、多少なりとも時間軸上でのずれが存在する。
　そこで、３ビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2は、本来必要とする動作周波数の（１／２）の周波数つまり従来のディジタル／アナログ変換器ＤＡＣで必要であったクロック周波数の（１／２）の周波数のクロック信号ＣＬＫの立ち上がりエッジ（図７中△マークのタイミング）、および、補相クロック信号ＣＬＫＢの立ち上がりエッジ（＝クロック信号ＣＬＫの立下りエッジ：図７中○マークのタイミング）において、対応する２個ずつのＤフリップフロップＤ－ＦＦ群（Ｄ－ＦＦ0A＆Ｄ－ＦＦ0B、Ｄ－ＦＦ1A＆Ｄ－ＦＦ1B、Ｄ－ＦＦ2A＆Ｄ－ＦＦ2B）によって時間軸上のずれがない形にリタイミングされる同時に、２個ずつのハーフレート信号として分離される。
　その結果、２個ずつのＤフリップフロップＤ－ＦＦ群からは、３ビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2それぞれが分離された２個ずつのハーフレート信号として、２個ずつのリタイミングディジタル入力信号Ｄ0R-A＆Ｄ0R-B（ＬＳＢ側）、Ｄ1R-A＆Ｄ1R-B、Ｄ2R-A＆Ｄ2R-B（ＭＳＢ側）が出力されて、セレクト信号ＳＷおよび補相セレクト信号ＳＷＢが供給されているＤＡＣコア回路１０内のスイッチ回路に入力される。
　しかる後、図３Ａおよび図３Ｂにおいて前述したような電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2それぞれの動作を行うことにより、２個ずつのハーフレート信号であるリタイミングディジタル入力信号Ｄ0R-A＆Ｄ0R-B、Ｄ1R-A＆Ｄ1R-B、Ｄ2R-A＆Ｄ2R-Bおよびセレクト信号ＳＷおよび補相セレクト信号ＳＷＢによって、ＤＡＣコア回路１０の内部に設けられている各スイッチ回路を構成する４個ずつのスイッチＳ01～Ｓ04、Ｓ11～Ｓ14、Ｓ21～Ｓ24が駆動されて、電流源から供給される電流が負荷（図７の例では、負荷抵抗ネットワーク）側に流れることにより、フルレートの信号に多重化されるとともに、所望の電流加算処理（バイナリの重み電流生成）が実行されて、リタイミングディジタル入力信号Ｄ0R-A＆Ｄ0R-B、Ｄ1R-A＆Ｄ1R-B、Ｄ2R-A＆Ｄ2R-Bの各ビットに応じて電流の重み付けが行われ、最終的に、図７に示すように、ディジタル入力信号号Ｄ0，Ｄ1，Ｄ2に対応した８レベル（＝２3）のアナログ出力信号Ｖｏｕｔ（電圧）が生成されて、出力される。
　以上のように、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣは、従来のディジタル／アナログ変換器ＤＡＣと比較して、（１／２）の周波数のクロック信号ＣＬＫによって従来のディジタル／アナログ変換器ＤＡＣと同一のＤ／Ａ（Digital-to-Analog）変換動作速度を達成することができる。
　また、図３Ａに示す本電流スイッチ・セルは、図８に示すような回路構成とすることによって、差動ディジタル入力信号を入力して差動アナログ出力信号を出力する差動回路つまり差動ディジタル／アナログ変換器ＤＡＣとして実現することも可能である。図８は、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣを構成する電流スイッチ・セルを差動回路として形成する場合のブロック構成の一例を示すブロック構成図である。ここで、該電流スイッチ・セルのスイッチ回路を、差動ディジタル入力信号をクロックＣＬＫ信号、補相クロック信号ＣＬＫＢにより二つに分離してリタイミングした２個の差動ハーフレート信号によってそれぞれ駆動される２個の差動スイッチ回路として構成し、かつ、２個の該差動スイッチ回路それぞれを、トランジスタ対からなる差動増幅回路によって構成している例を示している。
　図８に示すように、差動回路を形成する電流スイッチ・セルＣＳMは、差動ディジタル入力信号の正相信号である正相側ディジタル入力信号ＤMと補相信号である補相側ディジタル入力信号ＤMＢとをクロック信号ＣＬＫ、補相クロック信号ＣＬＫＢによってそれぞれラッチして、２個の差動ハーフレート信号（リタイミングディジタル入力信号（第１の差動ハーフレート信号）ＤMR-Aとその補相リタイミングディジタル入力信号（第１の差動ハーフレート信号）ＤMR-AＢ、および、リタイミングディジタル入力信号（第２の差動ハーフレート信号）ＤMR-Bとその補相リタイミングディジタル入力信号（第２の差動ハーフレート信号）ＤMR-BＢ）に分離してリタイミングして出力する２個の差動入出力用のＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMBを備えている。
　また、２個ずつを単位として直並列接続される４個のスイッチＳM1～ＳM4から構成されるスイッチ回路として、２個の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）それぞれにより駆動される第１、第２のスイッチを、２個の差動スイッチ回路として構成し、かつ、２個の差動スイッチ回路を、トランジスタ対ＱM1-1，ＱM1-2からなる正相側差動増幅回路ＳMA、トランジスタ対ＱM2-1，ＱM2-2からなる補相側差動増幅回路ＳMBにより構成する一方、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによりそれぞれ駆動される第３、第４のスイッチを、１個ずつのトランジスタＱM3，ＱM4により構成している。ここで、第３、第４のスイッチを構成するそれぞれのトランジスタＱM3，ＱM4のコレクタを、第１、第２のスイッチをそれぞれ構成する正相側差動増幅回路ＳMA、トランジスタ対ＱM2-1，ＱM2-2のトランジスタ対ＱM1-1，ＱM1-2、ＱM2-1，ＱM2-2のそれぞれのエミッタ側に接続して、それぞれのスイッチを直列接続している。
　さらに、負荷側も、正相信号に応じた電流を流す正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMA、補相信号に応じた電流を流す補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBの２個の負荷群によって構成し、スイッチ回路の４個のスイッチＳM1～ＳM4のうち、下段側のスイッチＳM3，ＳM4を構成するトランジスタＱM3，ＱM4には、正相電流信号ＩM、補相電流信号ＩMＢを正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMA、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBそれぞれに流すための電流源が接続されている。
　なお、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAは、スイッチ回路の４個のスイッチＳM1～ＳM4のうち、上段側のスイッチＳM1，ＳM2を構成する正相側差動増幅回路ＳMA、補相側差動増幅回路ＳMBそれぞれの正相側リタイミングディジタル入力信号ＤMR-A，ＤMR-Bにより駆動されるトランジスタＱM1-1，ＱM2-1に接続され、一方、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBは、上段側の正相側差動増幅回路ＳMA、補相側差動増幅回路ＳMBそれぞれの補相側リタイミングディジタル入力信号ＤMR-AＢ，ＤMR-BＢにより駆動されるトランジスタＱM1-2，ＱM2-2に接続される。
　次に、図８に示す差動電流スイッチ・セルＣＳMの動作について以下に説明する。本差動電流スイッチ・セルＣＳMに入力される第Ｍビット目の差動ディジタル入力信号ＤMおよびその補相信号ＤMＢは、従来のディジタル／アナログ変換器ＤＡＣにおいて必要であつたクロック周波数の（１／２）の周波数のクロック信号ＣＬＫの立ち上がりエッジ、および、補相クロック信号ＣＬＫＢの立ち上がりエッジ（＝クロック信号ＣＬＫの立下りエッジ）において、２個の差動入出力用のＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMBによってそれぞれリタイミングされると同時に分離される。
　その結果、２個の差動入出力用のＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMBからは差動ディジタル入力信号ＤMおよびその補相信号ＤMＢの情報がそれぞれで２個ずつに分離された合計４個のハーフレート信号つまり２個の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）が生成される。
　そして、２個の差動ハーフレート信号であるリタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢによって、スイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、上段側のスイッチＳM1およびＳM2の機能を担う正相側差動増幅回路ＳMAおよび補相側差動増幅回路ＳMBそれぞれを構成するトランジスタ対ＱM1-1、ＱM1-2およびトランジスタ対ＱM2-1、ＱM2-2をそれぞれ駆動する。
　一方、この状態において、第Ｍ番目の電流スイッチ・セルＣＳM内のスイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、下段側に位置する２個のスイッチＳM3，ＳM4に相当するトランジスタＱM3，ＱM4には、クロック信号ＣＬＫと同一周波数であり、かつ、位相がいずれかの方向にずれたセレクト信号ＳＷおよび該セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢが入力されており、下段側の２個のスイッチＳM3，ＳM4つまりトランジスタＱM3，ＱM4のｏｎ状態、ｏｆｆ状態を決定している。
　この結果、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによってトランジスタＱM3、ＱM4がｏｎ状態になると、正相側のディジタル入力信号ＤMに対応する正相電流信号ＩMが、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAに流れ、補相側のディジタル入力信号ＤMＢに対応する補相電流信号ＩMＢが、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに流れることになる。
　よって、図８のような差動電流スイッチ・セルＣＳMを図１および図２に示すディジタル／アナログ変換器ＤＡＣのすべての電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に適用すれば、ディジタル入力信号の全ビットについて差動動作を行う差動ディジタル／アナログ変換器ＤＡＣを実現することができる。
　また、図８の回路構成のうち、４個のスイッチＳM1～ＳM4のうち上下のスイッチとそれぞれのスイッチを駆動する信号を入れ替えて、２個の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ（ただし０≦Ｍ≦Ｎ－１））が、下段側の２個のスイッチＳM3，ＳM4として配置した正相側差動増幅回路ＳMAおよび補相側差動増幅回路ＳMBそれぞれを駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、上段側の２個のスイッチＳM1，ＳM2として配置したトランジスタＱM3、ＱM4を駆動するようにしても良い。
　かくのごとく、スイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち上下のスイッチとそれぞれのスイッチを駆動する信号を入れ替えた差動電流スイッチ・セルを図１、図２あるいは図４、図５等に示すディジタル／アナログ変換器ＤＡＣのすべての電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に適用すれば（図４および図５のスイッチ回路に適用する場合は、図８に示す差動電流スイッチ・セルＣＳMのスイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、上段側と下段側とを入れ替えて適用すれば）、ディジタル入力信号の全ビットについて差動動作を行う差動ディジタル／アナログ変換器ＤＡＣを実現することができ、アナログ出力信号の線形性（品質）をさらに改善することができる。
　なお、図８に示す差動電流スイッチ・セルＣＳMの回路においては、スイッチ回路の４個のスイッチＳM1～ＳM4それぞれを構成するスイッチング素子として、パイポーラトランジスタを用いている構成例を示しているが、本発明においては、バイポーラトランジスタに限るわけではなく、電流のスイッチング機能を実現することができる素子であれば、如何なる素子であっても良い。例えば、ＦＥＴ（Field　Effect　Transistor：電界効果トランジスタ）を用いても、前述と同様の機能を実現することが可能である。
　また、本第１の実施形態に係る電流スイッチ・セル、本第１の実施形態に係るディジタル／アナログ変換器ＤＡＣにおいて、ＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMB（０≦Ｍ≦Ｎ－１）とスイッチ回路（スイッチＳM1～ＳM4）との間に、２個の波形整形用のバッファ回路を１つずつ接続することによって、スイッチ駆動用のデータ波形つまりハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-Bの品質を向上させることができ、スイッチ駆動波形に起因するアナログ出力信号Ｖｏｕｔの信号波形の劣化（データフィードスルー等）を抑圧することが可能となる。
　例えば、電流スイッチ・セルとして図８に示すような差動電流スイッチ・セルＣＳMの回路構成を採用する場合、図９に示すような多段の波形整形回路（例えば差動増幅回路）を備えた波形整形用バッファ回路５を、差動電流スイッチ・セルＣＳM内に導入することによって、図１０Ａおよび図１０Ｂに示すように、ＤフリップフロップＤ－ＦＦの出力波形に存在するクロックノイズ等をうまく除去することができ、アナログ出力信号Ｖｏｕｔの信号波形の品質を効果的に向上させることができる。
　ここに、図９は、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣの電流スイッチ・セルＣＳMを構成するＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMBとスイッチ回路のスイッチＳM1～ＳM4との間に挿入する波形整形用バッファ回路の回路構成の一例を示す回路図であり、該電流スイッチ・セルとして、差動電流スイッチ・セルＣＳMを用いる場合における波形整形用バッファ回路の具体的な回路構成を一例として示している。
　図９に示す波形整形用バッファ回路５は、多段（図９の場合は２段）の波形整形回路（差動増幅回路）から構成されており、第１段目の波形整形回路（差動増幅回路）は、トランジスタ対ＱBM1-1，ＱBM1-2と電流源Ｉ1とからなり、第２段目の波形整形回路（差動増幅回路）は、トランジスタ対ＱBM3-1，ＱBM3-2と電流源Ｉ3とからなり、第１段目の波形整形回路と第２段目の波形整形回路とは、トランジスタＱBM2-1，ＱBM2-2と電流源Ｉ2-1，Ｉ2-2とからなる２個のエミッタフォロアを介してそれぞれ接続されている。
　図９に示す波形整形用バッファ回路５において、電流スイッチ・セルＣＳMを構成するＤフリップフロップＤ－ＦＦから出力される差動リタイミングディジタル入力信号ＤMR-A－ｉｎ，ＤMR-B－ｉｎは、第１段目の波形整形回路（差動増幅回路）を構成するトランジスタ対ＱBM1-1，ＱBM1-2に入力されて、波形整形がなされた後、エミッタフォロアを構成するトランジスタＱBM2-1，ＱBM2-2を介して、第２段目の波形整形回路（差動増幅回路）を構成するトランジスタ対ＱBM3-1，ＱBM3-2に入力される。しかる後、第２段目の波形整形回路（差動増幅回路）において、さらに波形整形がなされた後、波形整形された差動リタイミングディジタル出力信号ＤMR-A－ｏｕｔ，ＤMR-B－ｏｕｔとして出力される。
　また、図１０Ａおよび図１０Ｂは、図９に示す波形整形用バッファ回路５の入力信号波形と出力信号波形とを示す波形図である。より詳しくは、図１０Ａは、差動リタイミングディジタル入力信号ＤMR-A－ｉｎ，ＤMR-B－ｉｎのうち、正相側のリタイミングディジタル入力信号ＤMR-A－ｉｎの信号波形を示し、図１０Ｂは、差動リタイミングディジタル出力信号ＤMR-A－ｏｕｔ，ＤMR-B－ｏｕｔのうち、正相側のリタイミングディジタル出力信号ＤMR-A－ｏｕｔの信号波形を示している。図１０Ａおよび図１０Ｂに示すように、図９に示すような波形整形用バッファ回路５を用いることによって、入力信号波形に含まれているノイズ成分を除去し、充分に波形整形がなされた出力信号波形を得ることができることが分かる。
　なお、電流スイッチ・セルを構成するＤフリップフロップＤ－ＦＦとスイッチ回路との間に図９に示すような波形整形用バッファ回路５を挿入することは、図８の場合のような差動電流スイッチ・セルの場合に限るものではなく、図３Ａや図６Ａに示すような単相の電流スイッチ・セルに適用するようにしても、もちろん、同様の効果が得られる。
　さらに、電流スイッチ・セルとして図８に示すような差動電流スイッチ・セルの回路構成を採用する場合、図１１のような回路構成としても良い。図１１は、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣを構成する電流スイッチ・セルを差動回路として形成する場合のブロック構成の他の例を示すブロック構成図であり、図８の差動電流スイッチ・セルの場合とは異なり、差動電流スイッチ・セルＣＳMを構成する各トランジスタのエミッタに縮退抵抗を接続した回路構成としている。
　図１１に示すように、差動電流スイッチ・セルＣＳMを構成するスイッチ回路の４個のスイッチＳM1～ＳM4のうち、上段側のスイッチＳM1およびＳM2の機能を担う正相側差動増幅回路ＳMAおよび補相側差動増幅回路ＳMBそれぞれを構成するトランジスタ対ＱM1-1，ＱM1-2およびトランジスタ対ＱM2-1，ＱM2-2のそれぞれのエミッタには、縮退抵抗ＲM1-1，ＲM1-2および縮退抵抗ＲM2-1，ＲM2-2を接続し、下段側の２個のスイッチＳM3，ＳM4として機能するトランジスタＱM3、ＱM4のそれぞれのエミッタには、縮退抵抗ＲM3，ＲM4を接続している。
　かくのごとく、差動電流スイッチ・セルＣＳM内のスイッチ回路の４個のスイッチＳM1～ＳM4を構成する各トランジスタのエミッタに縮退抵抗を接続することにより、電流スイッチング時のアナログ出力波形に現れるオーバシュート等を抑圧することができるという効果が得られる。
　なお、電流スイッチ・セルＣＳM内のスイッチ回路のスイッチＳM1～ＳM4を構成する各トランジスタのエミッタに図１１に示すような縮退抵抗を接続することは、図８の場合のような差動電流スイッチ・セルの場合に限るものではなく、図３Ａや図６Ａに示すような単相の電流スイッチ・セルに適用するようにしても、もちろん、同様の効果が得られる。
　また、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの回路構成としては、図１や図２に示したように、Ｎビットのバイナリコードからなるディジタル入力信号Ｄ0(ＬＳＢ側)，Ｄ1，Ｄ2，…，ＤN-1(ＭＳＢ側)を、そのまま、２×Ｎ個のＤフリップフロップＤ－ＦＦ0A，Ｄ－ＦＦ0B，Ｄ－ＦＦ1A，Ｄ－ＦＦ1B，Ｄ－ＦＦ2A，Ｄ－ＦＦ2B，…，Ｄ－ＦＦ(N-1)A，Ｄ－ＦＦ(N-1)B（Ｄ－ＦＦ：ラッチ機能を有する回路）に入力するのではなく、各ビットごとに重み付けがなされたバイナリコードからなるＮビットのディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のうち、一部（例えば上位Ｍビット）のビットまたはすべてのビットを、各ビットの重みがない温度計・コードにデコードした後、ＤフリップフロップＤ－ＦＦに入力するような回路構成を採用しても良い。
　ここで、図１２は、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの回路構成として、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のうち、一部のビット例えば上位Ｍビットを温度計・コードに変換してＤフリップフロップＤ－ＦＦに入力する場合のブロック構成を示すブロック構成図であり、図２４に示した従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの変形例として示している。
　図１２に示すように、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のうち、温度計・コードに変換しない下位（Ｎ－Ｍ）ビットについては、図２４の回路構成と同様に、ディジタル入力信号Ｄ0，Ｄ1，…，Ｄ(N-M)をラッチしてリタイミングする（Ｎ－Ｍ）個のＤフリップフロップＤ－ＦＦ0，Ｄ－ＦＦ1，…，Ｄ－ＦＦ(N-M)と、各ＤフリップフロップＤ－ＦＦから出力されるリタイミングディジタル入力信号により駆動される（Ｎ－Ｍ）個のスイッチ回路すなわちスイッチＳ0，Ｓ1，…，Ｓ(N-M)と、を備えている。
　さらに、図１２に示すように、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のうち、上位Ｍビットについては、図２４の回路構成とは異なり、重みがない温度計・コードにデコードするデコーダ１１を備え、該デコーダ１１によってデコードされた２Mビットの温度計・コードの入力信号をラッチしてリタイミングするためのＤフリップフロップＤ－ＦＦとして、２M個のＤフリップフロップＤ－ＦＦ(N-M)+1，Ｄ－ＦＦ(N-M)+2，…，Ｄ－ＦＦ(N-M)+2 Mと、２M個のリタイミングされた温度計・コードによって駆動される２M個のスイッチ回路すなわちスイッチＳ (N-M)+1，Ｓ(N-M)+2，…，Ｓ(N-M)+2 Mと、を備えている。
　ここで、下位（Ｎ－Ｍ）ビット、上位Ｍビットのいずれについても、ＤフリップフロップＤ－ＦＦL（０≦Ｌ≦（Ｎ－Ｍ）＋２M）とスイッチ回路すなわちスイッチＳLと電流源とからなる各電流スイッチ・セルＣＳLの回路構成を、例えば、本第１の実施形態の図３Ａや図６Ａや図８に示すような回路構成に置換し、本来必要とする動作周波数の（１／２）の周波数のクロック信号ＣＬＫ、補相クロック信号ＣＬＫＢ、セレクト信号ＳＷ、補相セレクト信号ＳＷＢを用いてタイミング制御するようにすれば、本第１の実施形態と同様の効果が得られることは自明のことである。
　一方、図１３は、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの回路構成として、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のすべてのビットを温度計・コードに変換してＤフリップフロップＤ－ＦＦに入力する場合のブロック構成を示すブロック構成図であり、図２４に示した従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣのさらに異なる変形例として示している。
　図１３に示すように、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1のすべてのビットについて、図２４の回路構成とは異なり、重みがない温度計・コードにデコードするデコーダ１２を備え、該デコーダ１２によってデコードされた（２N－１）ビットの温度計・コードの入力信号をラッチしてリタイミングするためのＤフリップフロップＤ－ＦＦとして、（２N－１）個のＤフリップフロップＤ－ＦＦ0，Ｄ－ＦＦ1，Ｄ－ＦＦ2，…，Ｄ－ＦＦ(2 N -1)と、（２N－１）個のリタイミングされた温度計・コードによって駆動される（２N－１）個のスイッチ回路すなわちスイッチＳ0，Ｓ1，Ｓ2，…，Ｓ(2 N -1)と、を備えている。
　ここで、ＤフリップフロップＤ－ＦＦL（０≦Ｌ≦２N－１）とスイッチ回路すなわちスイッチＳLと電流源とからなる各電流スイッチ・セルＣＳLの回路構成を、図１２の場合の説明と同様に、例えば、本第１の実施形態の図３Ａや図６Ａや図８に示すような回路構成に置換し、本来必要とする動作周波数の（１／２）の周波数のクロック信号ＣＬＫ、補相クロック信号ＣＬＫＢ、セレクト信号ＳＷ、補相セレクト信号ＳＷＢを用いてタイミング制御するようにすれば、本第１の実施形態と同様の効果が得られることは自明のことである。
　なお、図１２や図１３に示すように、Ｎビットのバイナリコードからなるディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の一部またはすべてのビットを、デコーダ１１やデコーダ１２を用いて温度計・コードに変換した後、ＤフリップフロップＤ－ＦＦL、スイッチ回路すなわちスイッチＳLからなる電流スイッチ・セルへ入力する回路構成においては、重みがない温度計・コードを用いるため、ＤフリップフロップＤ－ＦＦL、スイッチ回路すなわちスイッチＳL、電流源の個数が増え、出力ノード側に見える容量成分も増加してしまう。
　このため、従来技術として示した図２４や図２５のディジタル／アナログ変換器ＤＡＣのように、Ｎビットのバイナリコードからなるディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1をそのまま電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に入力する回路構成に比し、Ｄ／Ａ（Digital-to-Analog）変換の速度性能が劣化してしまう。しかし、Ｄ／Ａ変換後のアナログ出力信号には大きなグリッチが生じ難い回路構成となっているので、線形性が良い回路構成として良く利用されている回路構成でもある。
　したがって、図１２や図１３に示すディジタル／アナログ変換器ＤＡＣの電流スイッチ・セルを構成する回路部を、前述のように、本第１の実施形態における図３Ａや図６Ａや図８に示す電流スイッチ・セルによって置換することにすれば、図２４や図２５の従来のディジタル／アナログ変換器ＤＡＣにおいて問題点であったＤ／Ａ（Digital-to-Analog）変換の速度性能について、大幅に改善することができるとともに、図３Ａや図６Ａや図８に示す電流スイッチ・セルを適用した図１、図２、図４、図５のような単相信号用のディジタル／アナログ変換器ＤＡＣやあるいは差動信号用のディジタル／アナログ変換器ＤＡＣよりも、線形性が良好なアナログ出力信号を生成することができる。
　（本第１の実施形態の効果）
　本発明の第１の実施形態に係る電流スイッチ・セルＣＳおよびディジタル／アナログ変換器ＤＡＣによれば、以下のごとき効果を奏することができる。
　本発明の第１の実施形態に係る電流スイッチ・セルＣＳおよびディジタル／アナログ変換器ＤＡＣは、ディジタル入力信号をリタイミングディジタル入力信号として所望する動作周波数の（１／２）の周波数のクロック信号ＣＬＫおよび補相クロック信号ＣＬＫＢにより、所要の周波数の（１／２）の周波数の２個のハーフレート信号に分離する動作を可能としているので、外部から供給するクロック周波数に対して２倍のレートのＤ／Ａ（Digital-to-Analog）変換速度を達成することができる。つまり、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣは、従来のディジタル／アナログ変換器ＤＡＣと比較して、クロック信号系に対する速度・帯域要求が緩和されており、変換速度性能の制限要因であったリタイミング精度を確保し易く、それ故、より一層高速なＤ／Ａ変換動作を実現することができる。
　なお、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣにおいては、ディジタル入力信号をラッチした後リタイミングして出力するＤフリップフロップＤ－ＦＦによって、該ディジタル入力信号が２個のハーフレート信号に分離されるため、ＤフリップフロップＤ－ＦＦからスイッチ回路までのディジタル信号の配線系の帯域要求も緩和されており、ディジタル／アナログ変換器ＤＡＣの回路レイアウト上、ディジタル信号の配線の引回しの自由度を増やすことができる。
　さらに、分離されて出力される前記ハーフレート信号は、電流スイッチ・セルＣＳ内においてセレクト信号によって多重化されるため、該セレクト信号の供給タイミングが正確に与えられてさえいれば、ハーフレート信号間の多少のスキュー（時間軸上でのずれ）も許容することができる。ちなみに、電流スイッチ・セルＣＳ自体は大規模なものでなく、回路レイアウトとしても小面積で実現することができるため、スイッチ回路に供給するセレクト信号のタイミング調整についても比鼓的容易に行うことができる。
　一方、本発明の第１の実施形態に係る電流スイッチ・セルＣＳおよびディジタル／アナログ変換器ＤＡＣにおいては、従来の電流スイッチ・セルＣＳおよびディジタル／アナログ変換器ＤＡＣに比べて、電流スイッチ・セルＣＳ内のＤフリップフロップＤ－ＦＦおよびスイッチ回路すなわちスイッチの個数が増加することになるが、インターリーブ方式のディジタル／アナログ変換器ＤＡＣと比較すると、ＤフリップフロップＤ－ＦＦおよびスイッチの個数の増加は、遥かに少ない個数に抑えられており、小型化が可能であり、かつ、消費電力の増大も抑えられている。同じＤ／Ａ変換速度で比較した場合、本発明の第１の実施形態に係る電流スイッチ・セルＣＳおよびディジタル／アナログ変換器ＤＡＣによれば、消費電力を従来の７５％以下に抑えることができる。
　また、本発明の第１の実施形態に係る電流スイッチ・セルＣＳおよびディジタル／アナログ変換器ＤＡＣにおいては、インターリーブ方式のディジタル／アナログ変換器ＤＡＣにおいて問題となっていた各サブディジタル／アナログ変換器ＳＤＡＣ間の特性の差異やミキサの非線形特性等に起因するアナログ出力信号の品質（線形性）劣化も、そもそも生じることはない。
　ここで、本発明の第１の実施形態に係る電流スイッチ・セルＣＳおよびディジタル／アナログ変換器ＤＡＣの効果についてさらに具体的に説明する。図１４は、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣの変換速度性能のシミュレーション結果を示すグラフであり、図１のブロック構成をベースにした本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣにおける変換速度性能のシミュレーション結果を、図２４のブロック構成をベースにした従来のディジタル／アナログ変換器ＤＡＣと比較して示している。
　なお、図１４に示すシミュレーション結果は、回路シミュレーションとして汎用的なＳＰＩＣＥ（Simulation　Program　with　Integrated　Circuit　Emphasis）を用いて行った結果である。また、従来のディジタル／アナログ変換器ＤＡＣおよび本発明によるディジタル／アナログ変換器ＤＡＣは、いずれも、６ビットのディジタル入力信号が入力された６ビット分解能を有する場合であって、かつ、高速動作に優れた実際のトランジスタモデルを用いて設計されていることを前提としている。
　また、本シミュレーションは、ディジタル／アナログ変換器ＤＡＣからのアナログ出力信号として５ＧＨｚの正弦波を得るという条件下において実施しており、図１４に示すように、かかる条件下におけるＤ／Ａ（Digital-to-Analog）変換速度とＳＮＤＲ（Signal　to　Noise　and　Distortion　Ratio）との関係をシミュレーションしている。ここで、ＳＮＤＲとは、信号と信号帯城内（ＤＣ～ナイキスト周波数（＝変換周波数の１／２））のノイズおよび歪みの総和との比を表わすものであり、アナログ／ディジタル変換器ＡＤＣやディジタル／アナログ変換器ＤＡＣの動的特性の一般的な評価指標となるものである。
　図１４に示すように、本シミュレーションによれば、従来のディジタル／アナログ変換器ＤＡＣの場合は、変換速度が４０ＧＳ／ｓになるまでは、ＳＮＤＲとして２５ｄＢ以上を保っているが、変換速度が５０ＧＳ／ｓに達すると、クロック信号の供給が困難となり、Ｄ／Ａ変換動作そのものが不可能となってしまう。
　一方、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣにおいては、従来のディジタル／アナログ変換器ＤＡＣに比べ、クロック信号に対する帯域要求が緩和されているため、より一層の高速動作を達成することができ、変換速度が６０ＧＳ／ｓに達するまでは、ＳＮＤＲとして２５ｄＢ以上を保つことができ、変換速度がさらに高速の８０ＧＳ／ｓ動作においても、歪みの影響等が発生してくるものの、ＳＮＤＲとしては、２０ｄＢ以上を確保していることが分かる。
　つまり、本発明の第１の実施形態に係るディジタル／アナログ変換器ＤＡＣは、従来のディジタル／アナログ変換器ＤＡＣに比べ、おおよそ２倍程度の変換速度の高速化を図ることができる。
　以上まとめると、本発明の第１の実施形態に係る電流スイッチ・セルＣＳおよび該電流スイッチ・セルＣＳを適用したディジタル／アナログ変換器ＤＡＣは、消費電力の増大を抑えながら、変換速度を従来ディジタル／アナログ変換器のＤＡＣの２倍程度まで高速化することができるという利点を有している。
　（第２の実施形態）
　次に、本発明に係る電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣの第２の実施形態の回路構成について説明する。第２の実施形態に係る回路構成においても、前述の第１の実施形態の場合と同様、ディジタル入力信号をリタイミングするリタイミング機能と、リタイミングしたディジタル入力信号に応じて負荷へ供給する電流を制御するスイッチ機能とを有する電流スイッチ・セルの構成に大きな特徴を有しており、かかる電流スイッチ・セルを適用することによって、高速のＤ／Ａ（Digital-to-Analog）変換動作が可能なディジタル／アナログ変換器ＤＡＣを実現することができる。ただし、本第２の実施形態においては、第１の実施形態に係る電流スイッチ・セルとは異なり、電流供給用の電流源として各電流スイッチ・セルに２個の電流源（供給する電流値は相等しい）を備えている。
　以下では、本発明に係る電流スイッチ・セルの詳細な説明は、後に説明することとし、まず、かかる電流スイッチ・セルを適用して構成される本発明の第２の実施形態に係るディジタル／アナログ変換器ＤＡＣのブロック構成について、図１５および図１６を用いて、まず説明する。
　図１５は、本発明に係るディジタル／アナログ変換器ＤＡＣの第２の実施形態の回路構成の一例を示すブロック構成図であり、第１の実施形態の図１のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの場合と同様、Ｎ個のディジタル入力信号の各ビットそれぞれに対応して、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1（つまりそれぞれがリタイミング用のＤフリップフリップと負荷への電流切り替え用のスイッチ回路と電流を負荷に供給する電流源とからなる回路）を備え、Ｎ個の電流値が等しい電流を、Ｎビットのバイナリコードからなるディジタル入力信号に応じて、抵抗値Ｒ－２Ｒのラダー状の複数の抵抗からなるバイナリ重み付け負荷抵抗ネットワーク（抵抗ラダー網）を用いて重み付け加算することによりアナログ出力信号Ｖｏｕｔに変換して出力する例を示している。
　Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1を備えた図１５のディジタル／アナログ変換器ＤＡＣは、図１の場合と同様、それぞれの電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内に２個ずつのＤフリップフロップＤ－ＦＦ（Ｄ－ＦＦ：ラッチ機能を有する回路）を備えることによって、Ｎビットのディジタル入力信号Ｄ0(ＬＳＢ側)，Ｄ1，Ｄ2，…，ＤN-1(ＭＳＢ側)を一時ラッチし、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫの補相信号（補相クロック信号ＣＬＫＢ）とにより、または、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫをシングルバランス変換（単相→差動変換）して生成した補相クロック信号ＣＬＫＢとにより、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の各ビットごとに二つに分離してリタイミングおよびサンプリングした結果を出力する２×Ｎ個のＤフリップフロップＤ－ＦＦ0A，Ｄ－ＦＦ0B，Ｄ－ＦＦ1A，Ｄ－ＦＦ1B，Ｄ－ＦＦ2A，Ｄ－ＦＦ2B，…，Ｄ－ＦＦ(N-1)A，Ｄ－ＦＦ(N-1)Bを備えている。
　また、図１５のディジタル／アナログ変換器ＤＡＣは、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1それぞれに対応して用意されているＮ個の各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに、図１の場合とは異なり、電流値（Ｉ）が相等しい２個ずつの電流源が配置されているが、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1それぞれの電流源は、すべて相等しい電流値（Ｉ）の電流を、抵抗値Ｒ－２Ｒのラダー状の複数の抵抗からなるバイナリ重み付けした負荷抵抗ネットワーク（抵抗ラダー網）に流すように構成されている。
　さらに、図１の場合と同様、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に、２個ずつのＤフリップフロップＤ－ＦＦ0A，Ｄ－ＦＦ0B，Ｄ－ＦＦ1A，Ｄ－ＦＦ1B，Ｄ－ＦＦ2A，Ｄ－ＦＦ2B，…，Ｄ－ＦＦ(N-1)A，Ｄ－ＦＦ(N-1)Bを備えることによって、各ビットごとに二つに分離して出力したディジタル入力信号それぞれのビット値に応じてオン、オフする第１、第２のスイッチと、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷの補相信号（補相セレクト信号ＳＷＢ）とに応じて、または、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷをシングルバランス変換（単相→差動変換）して生成した補相セレクト信号ＳＷＢとに応じて、オンオフする第３、第４のスイッチとからなるスイッチ回路として、第１、第３のスイッチと第２、第４のスイッチとがそれぞれ２個ずつ直列接続された（かつ、直列接続された一方の２個のスイッチは負荷に接続され、他方の２個のスイッチは２個の電流源それぞれに接続された）合計４個のスイッチが備えられている。
　したがって、ディジタル／アナログ変換器ＤＡＣとして、それぞれのビットごとに対応して、直並列構成の４個ずつのスイッチからなるＮ個のスイッチ回路を有することになり、合計４×Ｎ個のスイッチＳ01，Ｓ02，Ｓ03，Ｓ04，Ｓ11，Ｓ12，Ｓ13，Ｓ14，Ｓ21，Ｓ22，Ｓ23，Ｓ24，…，Ｓ(N-1)1，Ｓ(N-1)2，Ｓ(N-1)3，Ｓ(N-1)4を備えて構成されている。
　電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに２個ずつ配置されている２×Ｎ個の電流源は、Ｎ個のスイッチ回路すなわち４×Ｎ個のスイッチのうち、対応する電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内の各スイッチ回路を構成する４個のスイッチずつのうち２個ずつが直列接続された２個のスイッチを介して、負荷抵抗ネットワーク（抵抗ラダー網）に接続されており、結果的に、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の対応するビットの値に応じて、負荷抵抗ネットワーク（抵抗ラダー網）に電流を供給するか否かが決定されるように構成されている。なお、符号Ｖｃｃは、ディジタル／アナログ変換器ＤＡＣを駆動するための電源である。
　一方、図１６は、本発明に係るディジタル／アナログ変換器ＤＡＣの第２の実施形態の回路構成の他の例を示すブロック構成図であり、第１の実施形態の図２のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの場合と同様、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内の２個ずつの電流源（２個ずつは同一の電流値を供給する電流源）からは、電流値をバイナリ重み付けしたＮ個の電流が供給されることにより、バイナリ重み付けがされたＮ個の電流を、Ｎビットのバイナリコードからなるディジタル入力信号に応じて、単一の負荷抵抗を用いて加算することによりアナログ出力信号Ｖｏｕｔに変換して出力する例を示している。
　Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1を備えた図１６のディジタル／アナログ変換器ＤＡＣは、図２の場合と同様、それぞれの電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に２個ずつのＤフリップフロップＤ－ＦＦ（Ｄ－ＦＦ：ラッチ機能を有する回路）を備えることによって、Ｎビットのディジタル入力信号Ｄ0(ＬＳＢ側)，Ｄ1，Ｄ2，…，ＤN-1(ＭＳＢ側)を一時ラッチし、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫの補相信号（補相クロック信号ＣＬＫＢ）とにより、または、外部から供給されるクロック信号ＣＬＫと該クロック信号ＣＬＫをシングルバランス変換（単相→差動変換）して生成した補相クロック信号ＣＬＫＢとにより、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の各ビットごとに二つに分離してリタイミングおよびサンプリングした結果を出力する２×Ｎ個のＤフリップフロップＤ－ＦＦ0A，Ｄ－ＦＦ0B，Ｄ－ＦＦ1A，Ｄ－ＦＦ1B，Ｄ－ＦＦ2A，Ｄ－ＦＦ2B，…，Ｄ－ＦＦ(N-1)A，Ｄ－ＦＦ(N-1)Bを備えている。
　また、図１６のディジタル／アナログ変換器ＤＡＣは、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1それぞれに対応して用意されているＮ個の各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに、図１５の場合と同様、電流値が相等しい２個ずつの電流源が配置されているが、図１５の場合とは異なり、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1それぞれの２個の電流源は、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1それぞれに対応して、電流値Ｉ(ＬＳＢ側)，２Ｉ，２2Ｉ，…，２N-1Ｉ(ＭＳＢ側)にバイナリ重み付けした電流を、抵抗値Ｒの単一の負荷抵抗に流すように構成されている。
　さらに、図２や図１５の場合と同様、各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1に、２個ずつのＤフリップフロップＤ－ＦＦ0A，Ｄ－ＦＦ0B，Ｄ－ＦＦ1A，Ｄ－ＦＦ1B，Ｄ－ＦＦ2A，Ｄ－ＦＦ2B，…，Ｄ－ＦＦ(N-1)A，Ｄ－ＦＦ(N-1)Bを備えることによって、各ビットごとに二つに分離して出力したディジタル入力信号それぞれのビット値に応じてオン、オフする第１、第２のスイッチと、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷの補相信号（補相セレクト信号ＳＷＢ）とに応じて、または、外部から供給されるセレクト信号ＳＷと該セレクト信号ＳＷをシングルバランス変換（単相→差動変換）して生成した補相セレクト信号ＳＷＢとに応じて、オン、オフする第３、第４のスイッチとからなるスイッチ回路として、第１、第３のスイッチと第２、第４のスイッチとがそれぞれ２個ずつ直列接続された（かつ、直列接続された一方の２個のスイッチは負荷に接続され、他方の２個のスイッチは２個の電流源それぞれに接続された）合計４個のスイッチが備えられている。
　したがって、ディジタル／アナログ変換器ＤＡＣとして、それぞれのビットごとに対応して、直並列構成の４個ずつのスイッチからなるＮ個のスイッチ回路を有することになり、合計４×Ｎ個のスイッチＳ01，Ｓ02，Ｓ03，Ｓ04，Ｓ11，Ｓ12，Ｓ13，Ｓ14，Ｓ21，Ｓ22，Ｓ23，Ｓ24，…，Ｓ(N-1)1，Ｓ(N-1)2，Ｓ(N-1)3，Ｓ(N-1)4を備えて構成されている。
　電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1ごとに２個ずつ配置されている２×Ｎ個の電流源は、Ｎ個のスイッチ回路すなわち４×Ｎ個のスイッチのうち、対応する電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1内のスイッチ回路を構成する４個のスイッチのうち２個ずつが直列接続された２個のスイッチを介して、共通の単一の負荷抵抗に接続されており、結果的に、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の対応するビットの値に応じて、単一の負荷抵抗に電流を供給するか否かが決定されるように構成されている。なお、符号Ｖｃｃは、ディジタル／アナログ変換器ＤＡＣを駆動するための電源である。
　次に、図１５および図１６に示す本発明の第２の実施形態に係るディジタル／アナログ変換器ＤＡＣにおける複数個（Ｎ個）の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1のうち、ディジタル入力信号Ｄ0，Ｄ1，Ｄ2，…，ＤN-1の第Ｍビット目の電流スイッチ・セルＣＳMを例にとって、その電流スイッチ・セルＣＳMの回路構成とその動作例について、図１７Ａおよび図１７Ｂを用いて説明する。
　図１７Ａおよび図１７Ｂは、本発明の第２の実施形態に係るディジタル／アナログ変換器ＤＡＣを構成する電流スイッチ・セルの動作を説明するための模式図である。特に、図１７Ａは、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1のうち、第Ｍ番目の電流スイッチ・セルＣＳMの回路構成を示し、図１７Ｂは、図１７Ａに示す第Ｍ番目の電流スイッチ・セルＣＳMの各部における信号波形を示している。なお、図１７Ａには、電流スイッチ・セルＣＳMに接続される負荷として、図１５に示すような抵抗値Ｒ－２Ｒのラダー状の複数の抵抗からなる負荷抵抗ネットワーク（抵抗ラダー網）を備えている場合を例として示しているが、図１６に示す単一の負荷抵抗を用いる場合についても、負荷抵抗に流れる電流が、第Ｍ番目に重み付けされた電流値に変わるだけであって、以下に説明する動作と全く同様の動作になる。
　本発明の第２の実施形態に係るディジタル／アナログ変換器ＤＡＣを構成する各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1は、例えば、図１７Ａに示す第Ｍ番目の電流スイッチ・セルＣＳMのように、図３Ａの場合と同様、２個のＤフリップフロップＤ－ＦＦ（第Ｍ番目の電流スイッチ・セルＣＳMの場合、ＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMB）および２並列・２直列の計４個のスイッチ（第Ｍ番目の電流スイッチ・セルＣＳMの場合、スイッチＳM1～ＳM4）からなるスイッチ回路を備えていることを特徴としている。
　ただし、図１７Ａに示すように、電流源は、図３Ａの場合とは異なり、２個備えており、２並列・２直列の計４個のスイッチのうち、２直列のスイッチＳM1，ＳM3およびスイッチＳM2，ＳM4それぞれを介して電流ＩMA，ＩMBを別々に単一の負荷抵抗に供給するように構成していることを特徴としている。なお、２個の電流源からそれぞれの供給される電流値は相等しい（ＩMA＝ＩMB＝ＩM）。
　さらに、第１の実施形態の図３Ａおよび図３Ｂの場合と同様、従来のディジタル／アナログ変換器ＤＡＣにおいて必要であったクロック周波数に比して（１／２）の周波数のクロック信号ＣＬＫと該クロック信号ＣＬＫの補相信号である補相クロック信号ＣＬＫＢとを用いることにより、２個のＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMBにおいて、第Ｍビット目のディジタル入力信号ＤMを、２個のハーフレート信号（所望する信号速度の（１／２）の信号速度の信号）からなる２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bに分離することを特徴としている。
　さらに、第１の実施形態の図３Ａおよび図３Ｂの場合と同様、クロック信号ＣＬＫと同一の周波数で、位相を例えば９０°いずれかの方向にずらしたセレクト信号ＳＷと該セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢと、２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bと、２並列・２直列の計４個のスイッチＳM1～ＳM4からなるスイッチ回路と、を用いて、負荷抵抗ネットワーク（抵抗ラダー網）へ電流源からの電流を供給するか否かを決定することによって、ハーフレート信号である２個のリタイミングディジタル入力信号を多重化したフルレート信号の電流を生成して、クロック信号ＣＬＫの周波数の２倍の変換周波数の動作を行うことを特徴としている。
　ここで、２個の電流源ＩMA，ＩMBを備えている本第２の実施形態においては、セレクト信号ＳＷ、補相セレクト信号ＳＷＢにより２直列ずつのスイッチＳM1，ＳM3およびＳM2，ＳM4のいずれか一方のみが閉状態（ｏｎ状態）になるので、２個の電流源ＩMA，ＩMBが、同時に、スイッチを介して、負荷抵抗ネットワーク（抵抗ラダー網）へ電流を供給することはない。
　２個の電流源ＩMA，ＩMBを備えている図１７Ａの電流スイッチ・セルＣＳMにおいては、スイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、２個の電流源ＩMA，ＩMBそれぞれが接続されている下段側に位置する２個のスイッチＳM3，ＳM4は、図１７Ｂに示すように、クロック信号ＣＬＫと同一周波数であり、かつ、位相がいずれかの方向にずれたセレクト信号ＳＷおよび該セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢによって駆動され、下段側の２個のスイッチＳM3，ＳM4の開閉状態（ｏｎ状態、ｏｆｆ状態）を決定している。つまり、図１７Ａの場合、２個のスイッチＳM3，ＳM4は、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによって駆動される第３、第４のスイッチを構成している。
　したがって、セレクト信号ＳＷが“Ｈｉｇｈ”の場合は、上段側のスイッチＳM1の開閉状態（ｏｎ状態、ｏｆｆ状態）に応じて、一方の電流源からの電流信号ＩMAを負荷抵抗ネットワーク（抵抗ラダー網）に流すか否かが決定され、また、補相セレクト信号ＳＷＢが“Ｈｉｇｈ”の場合は、上段側のスイッチＳM2の開閉状態（ｏｎ状態、ｏｆｆ状態）に応じて、他方の電流源からの電流信号ＩMBを負荷抵抗ネットワーク（抵抗ラダー網）に流すか否かが決定される。
　なお、スイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、上段側に位置する２個のスイッチＳM1，ＳM2は、図３Ａの場合と同様、２個のＤフリップフロップＤ－ＦＦMAおよびＤ－ＦＦMBそれぞれから出力される２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bつまり２個のハーフレート信号によりそれぞれ駆動され、上段側の２個のスイッチＳM1，ＳM2の開閉状態（ｏｎ状態、ｏｆｆ状態）が決定される。つまり、図１７Ａの場合、２個のスイッチＳM1，ＳM2は、２個のハーフレート信号によって駆動される第１、第２のスイッチを構成している。
　以上のような動作によって、本来必要とする動作周波数の（１／２）の周波数のクロック信号ＣＬＫと補相クロック信号ＣＬＫＢとを用いるとともに、２個のＤフリップフロップＤ－ＦＦ（第Ｍ番目のディジタル入力信号ＤMに相当する第Ｍ番目の電流スイッチ・セルＣＳMの場合、ＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMB）を用いて、２個のリタイミングディジタル入力信号ＤMR-A，ＤMR-Bとして分離された２個のハーフレート信号が生成される。
　しかる後、生成された２個のハーフレート信号は、２並列・２直列の計４個のスイッチ（第Ｍ番目の電流スイッチ・セルＣＳMの場合、スイッチＳM1～ＳM4）からなるそれぞれのスイッチ回路（第Ｍ番目のディジタル入力信号ＤMの場合、第Ｍ番目の電流スイッチ・セルＣＳMのスイッチ回路）内において、セレクト信号ＳＷおよび補相セレクト信号ＳＷＢによる駆動により、２個の電流源のいずれかからの電流ＩMA，ＩMBを利用して、フルレートの信号（本来必要とする動作周波数の信号）に多重化され、第Ｍ番目のディジタル入力信号ＤMに対応する１つの（負荷抵抗ネットワークに流れる）電流信号ＩM（＝ＩMA＝ＩMB）に変換されることになる。
　つまり、本発明の第２の実施形態に係るディジタル／アナログ変換器ＤＡＣにおける図１７Ａに示す電流スイッチ・セルＣＳMは、従来のディジタル／アナログ変換器ＤＡＣにおける図２６Ａのような電流スイッチ・セルＣＳMと比較して、（１／２）の周波数のクロック信号ＣＬＫによって従来のディジタル／アナログ変換器ＤＡＣと同一レートの（負荷抵抗ネットワークに流れる）電流信号ＩMを生成することができる。
　以上に説明した以外の図１７Ａの電流スイッチ・セルＣＳMの動作の詳細については、セレクト信号ＳＷ、補相セレクト信号ＳＷＢの状態に応じて２個の電流源を切り替えて使用する前述のような動作を除いて、図３Ａおよび図３Ｂにおいて説明した動作と同様であるので、ここでのこれ以上の重複する説明は省略する。
　以上のように、２個の電流源を備えている本第２の実施形態に係る電流スイッチ・セルＣＳMの動作についても、図３Ａおよび図３Ｂに示した第１の実施形態の場合と、基本的な動作は同様であり、整理して示すと、次の通り、第１の実施形態と同様である。
　（１）電流スイッチ・セルは、ディジタル入力信号の各ビット毎に配置されており、例えば第Ｍ番目のディジタル入力信号ＤMの場合、２個ずつのラッチ機能を有するＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMB、ディジタル入力信号ＤMのエッジトリガ方式例えば立ち上がりエッジトリガ方式によるリタイミングとサンプリングとに用いるクロック信号ＣＬＫと補相クロック信号ＣＬＫＢ、該クロック信号ＣＬＫ信号と同一の周波数であり、かつ、該クロック信号ＣＬＫ信号に対して０～１８０°の範囲内の角度（理想は９０°）で位相がいずれかの方向にずれているセレクト信号ＳＷと補相セレクト信号ＳＷＢ、２個ずつの単位で直並列接続されている４個のスイッチＳM1～ＳM4からなるスイッチ回路、該スイッチ回路に接続された電流源（なお、電流源の個数は２個であっても、第１の実施形態において説明したように、１個であっても構わない）によって構成して、負荷抵抗ネットワーク（抵抗ラダー網）または単一の負荷抵抗に接続されている。
　（２）クロック信号ＣＬＫ信号の周波数は、本来必要とする動作周波数（フルレート）の（１／２）の周波数すなわちハーフレートの周波数である。
　（３）クロック信号ＣＬＫと補相クロック信号ＣＬＫＢとのエッジトリガ例えば立ち上がりエッジトリガにより、第Ｍ番目のディジタル入力信号ＤMを２個のリタイミングディジタル入力信号ＤMR-A、ＤMR-Bに分離する。
　（４）２個ずつの単位で直並列接続されている４個のスイッチＳM1～ＳM4からなるスイッチ回路は、２個のリタイミングディジタル入力信号ＤMR-A、ＤMR-Bと、セレクト信号ＳＷと補相セレクト信号ＳＷＢとによりそれぞれ駆動される。
　（５）電流源からの電流ＩMまたは重み付けされた重み付け電流２MＩが負荷抵抗ネットワーク（抵抗ラダー網）または単一の負荷抵抗に流れる場合は、次の式が成立する場合である。
　　　｛（ＤMR-A）HIGH　ＡＮＤ　（ＳＷ）HIGH｝
　　　　　　　ｏｒ　｛（ＤMR-B）HIGH　ＡＮＤ　（ＳＷＢ）HIGH｝
　（６）電流ＩMまたは重み付けされた重み付け電流２MＩは、結果的に、クロック信号ＣＬＫと同一周波数のセレクト信号ＳＷと補相セレクト信号ＳＷＢとの双方のエッジタイミング例えば立ち上がりエッジタイミングでＯＮ／ＯＦＦされることになり、クロック信号ＣＬＫの２倍（ダブルレート）の周波数に相当するフルレートでＤ／Ａ変換された場合と等価のアナログ出力信号が出力されることになる。
　なお、図１７Ａに関する前述の説明においては、２個のデータ信号すなわち２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ－１）が、スイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、上段側の２個のスイッチＳM1，ＳM2を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、下段側の２個のスイッチＳM3，ＳM4を駆動する場合について説明した。
　しかし、本発明は、かかる場合に限るものではなく、例えば、図１８、図１９、図２０Ａ、図２０Ｂに示すように、２個のデータ信号すなわち２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ－１）が、第１、第２のスイッチとして、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、第３、第４のスイッチとして、上段側の２個のスイッチＳM1，ＳM2を駆動する場合であっても、全く同様の動作を実現することが可能である。
　ここで、図１８は、本発明に係るディジタル／アナログ変換器ＤＡＣの第２の実施形態の回路構成のさらに異なる例を示すブロック構成図であり、図１５に示すディジタル／アナログ変換器ＤＡＣの変形例を示している。図１８に示すディジタル／アナログ変換器ＤＡＣは、ディジタル／アナログ変換器ＤＡＣの各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1の電流源を、第１の実施形態の図４に示したような１個ではなく、２個配置したものであるが、その他は図４と同様であり、２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ－１）が、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、上段側の２個のスイッチＳM1，ＳM2を駆動するブロック構成となっている。
　また、図１９は、本発明に係るディジタル／アナログ変換器ＤＡＣの第２の実施形態の回路構成のさらに異なる例を示すブロック構成図であり、図１６に示すディジタル／アナログ変換器ＤＡＣの変形例を示している。ここで、図１９に示すディジタル／アナログ変換器ＤＡＣは、ディジタル／アナログ変換器ＤＡＣの各電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1の電流源を、第１の実施形態の図５に示したような１個ではなく、２個配置したものであるが、その他は図５と同様であり、２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-B（ただし０≦Ｍ≦Ｎ－１）が、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、上段側の２個のスイッチＳM1，ＳM2を駆動するブロック構成となっている。
　また、図２０Ａおよび図２０Ｂは、図１８および図１９に示す本発明の第２の実施形態のさらに異なる構成例に係るディジタル／アナログ変換器ＤＡＣを構成する電流スイッチ・セルの動作を説明するための模式図であり、図１７Ａおよび図１７Ｂに示す電流スイッチ・セルの変形例を示している。より詳しくは、図２０Ａは、Ｎ個の電流スイッチ・セルＣＳ0，ＣＳ1，ＣＳ2，…，ＣＳN-1のうち、第Ｍ番目の電流スイッチ・セルＣＳMの回路構成を示し、図２０Ｂは、図２０Ａに示す第Ｍ番目の電流スイッチ・セルＣＳMの各部における信号波形を示している。ここで、図２０Ａに示す電流スイッチ・セルＣＳMは、電流源を、第１の実施形態の図６Ａに示した電流スイッチ・セルのような１個ではなく、２個配置したものであるが、その他は図６Ａと同様であり、２個のハーフレート信号であるリタイミングディジタル入力信号ＤMR-A，ＤMR-Bが、第１、第２のスイッチとして、下段側の２個のスイッチＳM3，ＳM4を駆動し、セレクト信号ＳＷ、補相セレクト信号ＳＷＢが、第３、第４のスイッチとして、上段側の２個のスイッチＳM1，ＳM2を駆動するブロック構成となっている。
　また、図１７Ａや図２０Ａに示す電流スイッチ・セルＣＳMの回路において、スイッチ回路を構成する４個のスイッチＳM1～ＳM4をトランジスタ回路によって構成しても良く、かかる場合には、スイッチ回路の４個のスイッチＳM1～ＳM4それぞれを構成するスイッチング素子として、パイポーラトランジスタを用いても良いし、あるいは、ＦＥＴ（Field　Effect　Transistor：電界効果トランジスタ）を用いても良い。
　以上に説明した本発明の第２の実施形態に係る電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣにおいては、各電流スイッチ・セルＣＳM（０≦Ｍ≦Ｎ－１）の電流源を、同一の電流値（ＩMA＝ＩMB＝ＩM）を供給する２個の電流源を備えることとするとともに、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによって、２個の電流源を切り替えて利用することを可能としており、回路レイアウトの対称性が向上するとともに、偶数次のノイズの低減を図ることも可能となり、より高速なＤ／Ａ変換動作を実現することができ、かつ、品質（線形性）劣化がより少ないアナログ出力信号を得ることができるとともに、第１の実施形態にて説明した効果と同様の効果が得られる。
　なお、本第２の実施形態において説明した電流スイッチ・セルおよびディジタル／アナログ変換器ＤＡＣは、単相信号の場合を例にとって説明したが、本発明はかかる場合に限るものではなく、例えば、差動信号により差動動作を行う差動回路に適用しても良く、同様の効果が得られるとともに、アナログ出力信号の線形性（品質）をさらに改善することができる。
　（第３の実施形態）
　次に、本発明の第３の実施形態に係る電流スイッチ・セルの構成として、差動動作を行う差動電流スイッチ・セルの回路構成について、第１の実施形態の図８および図１１とは異なる構成例を説明する。
　図２１は、本発明の第３の実施形態に係る電流スイッチ・セルを差動回路として形成する場合のブロック構成の一例を示すブロック構成図である。ここで、図８の場合と同様、該電流スイッチ・セルのスイッチ回路を、差動ディジタル入力信号をクロックＣＬＫ信号、補相クロック信号ＣＬＫＢにより二つに分離してリタイミングした２個の差動ハーフレート信号によってそれぞれ駆動される２個の差動スイッチ回路として構成し、かつ、２個の該差動スイッチ回路それぞれを、トランジスタ対からなる差動増幅回路によって構成している例を示している。
　図２１に示すように、差動回路を形成する電流スイッチ・セルＣＳMは、差動ディジタル入力信号の正相信号である正相側ディジタル入力信号ＤMと補相信号である補相側ディジタル入力信号ＤMＢとをクロック信号ＣＬＫ、補相クロック信号ＣＬＫＢによってそれぞれラッチして、２個の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）に分離してリタイミングして出力する２個の差動入出力用のＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMBを、図８の場合と同様に、備えている。
　ここで、図８の場合とは異なり、セレクト信号ＳＷ、補相セレクト信号ＳＷＢにより駆動されるスイッチ回路の第３、第４のスイッチに該当するスイッチＳM1，ＳM2を、４個ずつのトランジスタＱM1-1，ＱM1-2，ＱM1-3，ＱM1-4、トランジスタＱM2-3，ＱM2-4，ＱM2-1，ＱM2-2を用いて、トランジスタＱM1-1，ＱM2-3、トランジスタＱM1-2，ＱM2-4、トランジスタＱM1-3，ＱM2-1、トランジスタＱM1-4，ＱM2-2の互いのエミッタ同士それぞれを接続して４対のトランジスタ対として構成し、第３、第４のスイッチを構成する４対のトランジスタ対それぞれのコレクタの一方を電源に接続し、他方を負荷となる正相側差動増幅回路ＳMA、補相側差動増幅回路ＳMBにそれぞれ接続し、かつ、第３、第４のスイッチを構成する４対のトランジスタ対それぞれのエミッタの接続点を、２個の差動ハーフレート信号によってそれぞれ駆動される第１、第２のスイッチに相当する正相側差動増幅回路ＳMA、補相側差動増幅回路ＳMBそれぞれを構成する２個の差動増幅回路のトランジスタ対ＱM3-1，ＱM3-2、トランジスタ対ＱM4-1，ＱM4-2のそれぞれのコレクタ側に接続して構成している。
　つまり、図８の場合とは異なり、スイッチ回路を構成し、２個ずつを単位として直並列接続される４個のスイッチＳM1～ＳM4のうち、第１、第２のスイッチに相当する下段側のスイッチＳM3，ＳM4として、一方の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ）により駆動されるトランジスタ対ＱM3-1，ＱM3-2からなる正相側差動増幅回路ＳMA、他方の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）により駆動されるトランジスタ対ＱM4-1，ＱM4-2からなる補相側差動増幅回路ＳMBを備えている。
　一方、図８の場合とは異なり、スイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、第３、第４のスイッチに相当する上段側のスイッチＳM1，ＳM2として、セレクト信号ＳＷにより駆動される４個のトランジスタＱM1-1，ＱM1-2，ＱM1-3，ＱM1-4を備え、また、補相セレクト信号ＳＷＢにより駆動される４個のトランジスタＱM2-3，ＱM2-4，ＱM2-1，ＱM2-2を備えている。
　ここで、セレクト信号ＳＷにより４個のトランジスタＱM1-1，ＱM1-2，ＱM1-3，ＱM1-4が閉状態（ｏｎ状態）になった場合においては、リタイミングディジタル入力信号ＤMR-Aが“Ｈｉｇｈ”になったときに、正相電流信号ＩMを正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAに流し、補相リタイミングディジタル入力信号ＤMR-AＢが“Ｈｉｇｈ”になったときに、補相電流信号ＩMＢを補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに流すように接続されている。
　また、補相セレクト信号ＳＷＢにより４個のトランジスタＱM2-3，ＱM2-4，ＱM2-1，ＱM2-2が閉状態（ｏｎ状態）になった場合においては、リタイミングディジタル入力信号ＤMR-Bが“Ｈｉｇｈ”になったときに、正相電流信号ＩMを正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAに流し、補相リタイミングディジタル入力信号ＤMR-BＢが“Ｈｉｇｈ”になったときに、補相電流信号ＩMＢを補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに流すように接続されている。
　さらに、図８の場合とは異なり、１個の電流源ではなく、第２の実施形態の場合と同様、２個の電流源ＩMA，ＩMBを備えており、スイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、スイッチＳM3を構成する正相側差動増幅回路ＳMAには、一方の電流源ＩMAが接続され、スイッチＳM4を構成する補相側差動増幅回路ＳMBには、他方の電流源ＩMBが接続されている。
　次に、図２１に示す差動電流スイッチ・セルＣＳMの動作について以下に説明する。本差動電流スイッチ・セルＣＳMに入力される第Ｍビット目の差動ディジタル入力信号ＤMおよびその補相信号ＤMＢは、第１の実施形態の図８の場合と同様、従来のディジタル／アナログ変換器ＤＡＣにおいて必要であつたクロック周波数の（１／２）の周波数のクロック信号ＣＬＫの立ち上がりエッジ、および、補相クロック信号ＣＬＫＢの立ち上がりエッジ（＝クロック信号ＣＬＫの立下りエッジ）において、２個の差動入出力用のＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMBによってそれぞれリタイミングされると同時に分離される。
　その結果、２個の差動入出力用のＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMBからは差動ディジタル入力信号ＤMおよびその補相信号ＤMＢの情報がそれぞれで２個ずつに分離された合計４個のハーフレート信号つまり２個の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）が生成される。
　そして、２個の差動ハーフレート信号であるリタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢによって、スイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、下段側のスイッチＳM3およびＳM4の機能を担う正相側差動増幅回路ＳMAおよび補相側差動増幅回路ＳMBそれぞれを構成するトランジスタ対ＱM3-1、ＱM3-2およびトランジスタ対ＱM4-1、ＱM4-2をそれぞれ駆動する。
　一方、この状態において、第Ｍ番目の電流スイッチ・セルＣＳM内のスイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、上段側の２個のスイッチＳM1，ＳM2に相当する４個ずつのトランジスタＱM1-1，ＱM1-2，ＱM1-3，ＱM1-4、トランジスタＱM2-3，ＱM2-4，ＱM2-1，ＱM2-2には、クロック信号ＣＬＫと同一周波数であり、かつ、位相がいずれかの方向にずれたセレクト信号ＳＷおよび該セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢが入力されており、２個のスイッチＳM1，ＳM2つまり４個ずつのトランジスタＱM1-1，ＱM1-2，ＱM1-3，ＱM1-4、トランジスタＱM2-3，ＱM2-4，ＱM2-1，ＱM2-2のｏｎ状態、ｏｆｆ状態を決定している。
　この結果、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによって４個ずつのトランジスタＱM1-1，ＱM1-2，ＱM1-3，ＱM1-4、トランジスタＱM2-3，ＱM2-4，ＱM2-1，ＱM2-2がｏｎ状態になると、それぞれ、正相側のディジタル入力信号ＤMに対応する正相電流信号ＩMが、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAに流れ、補相側のディジタル入力信号ＤMＢに対応する補相電流信号ＩMＢが、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに流れることになる。
　よって、図２１のような差動電流スイッチ・セルＣＳMを例えば第２の実施形態の図１５、図１６あるいは図１７Ａ、図１８等に示すディジタル／アナログ変換器ＤＡＣのすべての電流スイッチ・セルに適用すれば、ディジタル入力信号の全ビットについて差動動作を行う差動ディジタル／アナログ変換器ＤＡＣを実現することができる。
　なお、図２１に示す差動電流スイッチ・セルＣＳMの回路においては、スイッチ回路の４個のスイッチＳM1～ＳM4それぞれを構成するスイッチング素子として、パイポーラトランジスタを用いている構成例を示しているが、本発明においては、バイポーラトランジスタに限るわけではなく、電流のスイッチング機能を実現することができる素子であれば、如何なる素子であっても良い。例えば、ＦＥＴ（Field　Effect　Transistor：電界効果トランジスタ）を用いても、前述と同様の機能を実現することが可能である。
　次に、差動動作を行う差動電流スイッチ・セルの回路構成のさらに異なる構成について、図２２を用いて説明する。
　図２２は、本発明の第３の実施形態に係る電流スイッチ・セルを差動回路として形成する場合のブロック構成の他の例を示すブロック構成図である。ここで、図８の場合と同様、該電流スイッチ・セルのスイッチ回路を、差動ディジタル入力信号をクロックＣＬＫ信号、補相クロック信号ＣＬＫＢにより二つに分離してリタイミングした２個の差動ハーフレート信号によってそれぞれ駆動される２個の差動スイッチ回路として構成し、かつ、２個の該差動スイッチ回路それぞれを、トランジスタ対からなる差動増幅回路によって構成している例を示している。
　図２２に示すように、差動回路を形成する電流スイッチ・セルＣＳMは、差動ディジタル入力信号の正相信号である正相側ディジタル入力信号ＤMと補相信号である補相側ディジタル入力信号ＤMＢとをクロック信号ＣＬＫ、補相クロック信号ＣＬＫＢによってそれぞれラッチして、２個の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）に分離してリタイミングして出力する２個の差動入出力用のＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMBを、図８の場合と同様に、備えている。
　また、図８の場合とは異なり、スイッチ回路を構成する４個のスイッチＳM1～ＳM4は、直列接続ではなく、第１、第４のスイッチ、第２、第３のスイッチのそれぞれを並列配置した構成とされており、第１、第２のスイッチに相当する差動スイッチ回路として、一方の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ）により駆動されるトランジスタ対ＱM1-1，ＱM1-2からなる正相側差動増幅回路ＳMA、他方の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）により駆動されるトランジスタ対ＱM2-1，ＱM2-2からなる補相側差動増幅回路ＳMB、および、第３、第４のスイッチに相当するスイッチとして、補相セレクト信号ＳＷＢ、セレクト信号ＳＷによりそれぞれ駆動されるトランジスタＱM3，ＱM4を備えている。
　ここで、図１２の回路構成においては、スイッチ回路の第３、第４のスイッチを、１個ずつのトランジスタＱM3，ＱM4により構成し、かつ、第３、第４のスイッチそれぞれのトランジスタＱM3，ＱM4を駆動するセレクト信号および補相セレクト信号の信号レベルを、第１、第２のスイッチそれぞれの正相側差動増幅回路ＳMA、補相側差動増幅回路ＳMBを駆動する２個の差動ハーフレート信号よりも高い信号レベルに設定することとしている。
　かかる信号レベルとすることにより、図２２の回路構成は、図８の場合とは異なり、第１、第３のスイッチに相当する正相側差動増幅回路ＳMA、トランジスタＱM3と第２、第４のスイッチに相当する補相側差動増幅回路ＳMB、トランジスタＱM4とのそれぞれは直列接続とはしないで、第３、第４のスイッチを構成するそれぞれのトランジスタＱM3，ＱM4のコレクタを電源ＶＣＣに接続して負荷をバイパスさせるように構成し、かつ、第３、第４のスイッチを構成するそれぞれのトランジスタＱM3，ＱM4のエミッタを、コレクタが負荷すなわち正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMA、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBにそれぞれ接続された第１、第２のスイッチそれぞれを構成する正相側差動増幅回路ＳMA、補相側差動増幅回路ＳMBのトランジスタ対ＱM1-1、ＱM1-2、トランジスタ対ＱM2-1、ＱM2-2のそれぞれのエミッタ側に接続して構成している。
　なお、図８の場合とは異なり、１個の電流源ではなく、第２の実施形態の場合と同様、２個の電流源ＩMA，ＩMBを備えており、スイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、スイッチＳM1を構成する正相側差動増幅回路ＳMA、スイッチＳM4を構成する補相セレクト信号ＳＷＢが駆動するトランジスタＱM3には、一方の電流源ＩMAが接続され、スイッチＳM2を構成する補相側差動増幅回路ＳMB、スイッチＳM3を構成するセレクト信号ＳＷが駆動するトランジスタＱM4には、他方の電流源ＩMBが接続されている。ここで、スイッチＳM3，ＳM4を構成するトランジスタは、セレクト信号ＳＷ、補相セレクト信号ＳＷＢがそれぞれ駆動するトランジスタＱM4，ＱM3である。
　また、図８の場合とは異なり、スイッチＳM1，ＳM2を構成する正相側差動増幅回路ＳMA、補相側差動増幅回路ＳMBには、正相電流信号ＩM、補相電流信号ＩMＢをそれぞれに流す正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMA、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBが接続されているが、スイッチＳM3，ＳM4を構成するトランジスタＱM4，ＱM3が駆動された際には、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMA、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに電流が流れないように、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMA、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBをバイパスするように構成されている。
　次に、図２２に示す差動電流スイッチ・セルＣＳMの動作について以下に説明する。本差動電流スイッチ・セルＣＳMに入力される第Ｍビット目の差動ディジタル入力信号ＤMおよびその補相信号ＤMＢは、図２１の場合と同様、従来のディジタル／アナログ変換器ＤＡＣにおいて必要であつたクロック周波数の（１／２）の周波数のクロック信号ＣＬＫの立ち上がりエッジ、および、補相クロック信号ＣＬＫＢの立ち上がりエッジ（＝クロック信号ＣＬＫの立下りエッジ）において、２個の差動入出力用のＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMBによってそれぞれリタイミングされると同時に分離される。
　その結果、２個の差動入出力用のＤフリップフロップＤ－ＦＦMA，Ｄ－ＦＦMBからは差動ディジタル入力信号ＤMおよびその補相信号ＤMＢの情報がそれぞれで２個ずつに分離された合計４個のハーフレート信号つまり２個の差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）が生成される。
　そして、２個の差動ハーフレート信号であるリタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢによって、スイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、上段側のスイッチＳM1およびＳM2の機能を担う正相側差動増幅回路ＳMAおよび補相側差動増幅回路ＳMBそれぞれを構成するトランジスタ対ＱM1-1、ＱM1-2およびトランジスタ対ＱM2-1、ＱM2-2をそれぞれ駆動する。
　一方、この状態において、第Ｍ番目の電流スイッチ・セルＣＳM内のスイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、下段側の２個のスイッチＳM3，ＳM4に相当するトランジスタＱM4，ＱM3には、クロック信号ＣＬＫと同一周波数であり、かつ、位相がいずれかの方向にずれたセレクト信号ＳＷおよび該セレクト信号ＳＷの補相信号である補相セレクト信号ＳＷＢがそれぞれ入力されており、２個のスイッチＳM3，ＳM4つまりトランジスタＱM4，ＱM3のｏｎ状態、ｏｆｆ状態を決定している。
　ただし、セレクト信号ＳＷ（および補相セレクト信号ＳＷＢ）の信号レベルは、図２３に示すように、差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）の信号レベルに対して、より高い信号レベルになるように、（例えば論理振幅の（１／２）程度の）、オフセットを有するように設定されている。ここで、図２３は、図２２に示す差動電流スイッチ・セルＣＳMにおいて用いられる差動ハーフレート信号（リタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢ、および、リタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢ）とセレクト信号ＳＷ（および補相セレクト信号ＳＷＢ）との信号レベルの関係を説明するための模式図である。
　例えば、セレクト信号ＳＷが“Ｈｉｇｈ”状態（＝補相セレクト信号ＳＷＢが“Ｌｏｗ”状態）の場合について説明する。このとき、図２２においてセレクト信号ＳＷがベースに印加されるトランジスタＱM4のベースには、他のトランジスタと比較して、図２３に示すように、最も高い電圧が印加されているため、他方の電流源から供給される電流信号ＩMBは、補相側差動増幅回路ＳMBを構成するトランジスタ対ＱM2-1、ＱM2-2の駆動状態（つまり、他方の差動ハーフレート信号を構成するリタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢの状態）の如何に関わらず、すべて、トランジスタＱM4側に流れることになる。
　つまり、セレクト信号ＳＷが“Ｈｉｇｈ”状態になって、トランジスタＱM4がｏｎ状態になると、電流信号ＩMBを供給する他方の電流源は、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAおよび補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBからは完全に切り離された状態になる。
　一方、セレクト信号ＳＷが“Ｈｉｇｈ”状態においては、“Ｌｏｗ”状態にある補相セレクト信号ＳＷＢが印加されるトランジスタＱM3のベースには、ハーフレート信号の“Ｈｉｇｈ”レベルよりも低い電圧が印加されているため、電流信号ＩMAは、正相側差動増幅回路ＳMAを構成するトランジスタ対ＱM1-1、ＱM1-2の駆動状態（つまり、一方の差動ハーフレート信号を構成するリタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢの状態）の如何に応じて、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAまたは補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに流れることになる。
　つまり、以上をまとめると、セレクト信号ＳＷが“Ｈｉｇｈ”状態（＝補相セレクト信号ＳＷＢが“Ｌｏｗ”状態）のときには、正相側差動増幅回路ＳMAを構成するトランジスタ対ＱM1-1、ＱM1-2の駆動状態（つまり、一方の差動ハーフレート信号を構成するリタイミングディジタル入力信号ＤMR-Aとその補相リタイミングディジタル入力信号ＤMR-AＢの状態）の如何に応じて、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAまたは補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに電流信号ＩMまたは電流信号ＩMＢが流れ、セレクト信号ＳＷが“Ｌｏｗ”状態（＝補相セレクト信号ＳＷＢが“Ｈｉｇｈ”状態）のときには、補相側差動増幅回路ＳMBを構成するトランジスタ対ＱM2-1、ＱM2-2の駆動状態（つまり、他方の差動ハーフレート信号を構成するリタイミングディジタル入力信号ＤMR-Bとその補相リタイミングディジタル入力信号ＤMR-BＢの状態）の如何に応じて正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAまたは補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに電流信号ＩMまたは電流信号ＩMＢが流れる。
　この結果、セレクト信号ＳＷ、補相セレクト信号ＳＷＢによってトランジスタＱM4、ＱM3がｏｆｆ状態になると、それぞれ、正相側のディジタル入力信号ＤMに対応する正相電流信号ＩMが、正相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMAに流れ、補相側のディジタル入力信号ＤMＢに対応する補相電流信号ＩMＢが、補相側負荷抵抗ネットワーク（抵抗ラダー網）ＬMBに流れることになる。
　よって、図２２のような差動電流スイッチ・セルＣＳMを例えば第２の実施形態の図１５、図１６あるいは図１７Ａ、図１８等に示すディジタル／アナログ変換器ＤＡＣのすべての電流スイッチ・セルに適用すれば、ディジタル入力信号の全ビットについて差動動作を行う差動ディジタル／アナログ変換器ＤＡＣを実現することができる。
　なお、図２２に示す差動電流スイッチ・セルＣＳMの回路においては、スイッチ回路の４個のスイッチＳM1～ＳM4それぞれを構成するスイッチング素子として、パイポーラトランジスタを用いている構成例を示しているが、本発明においては、バイポーラトランジスタに限るわけではなく、電流のスイッチング機能を実現することができる素子であれば、如何なる素子であっても良い。例えば、ＦＥＴ（Field　Effect　Transistor：電界効果トランジスタ）を用いても、前述と同様の機能を実現することが可能である。
　また、本第３の実施形態に示す図２１および図２２のごとき差動動作を行う差動電流スイッチ・セルＣＳMの場合においても、第１の実施形態における図９のような波形整形用バッファ回路５を、差動電流スイッチ・セルＣＳM内のＤフリップフロップＤ－ＦＦとスイッチ回路との間に挿入するようにしても良いし、図１１のような縮退抵抗を、差動電流スイッチ・セルＣＳM内のスイッチ回路の各スイッチを構成するトランジスタのエミッタに接続するようにしても良い。
　また、本第３の実施形態に示す図２１のごとき回路構成の差動電流スイッチ・セルＣＳMを、第１の実施形態の図８に示す回路構成のように、スイッチ回路を構成する４個のスイッチＳM1～ＳM4のうち、上段側の２個のスイッチと下段側の２個のスイッチとを入れ替えて構成するようにしても良い。
　以上に説明した本第３の実施形態のような差動動作を行う差動電流スイッチ・セルとして電流スイッチ・セルを構成することにより、従来技術の略２倍の高速なＤ／Ａ（Digital-to-Analog）変換速度を達成することができるとともに、単相信号によって動作する回路構成の場合よりも、アナログ出力信号の線形性（品質）をさらに改善することができる。
　なお、本第３の実施形態に示す図２１および図２２のごとき差動電流スイッチ・セルを、場合によっては、第１の実施形態において説明した図３Ａおよび図６Ａのような単相信号により動作する電流スイッチ・セルとして、あるいは、第２に実施形態において説明した図１７Ａおよび図２０Ａのような単相信号により動作する電流スイッチ・セルとして、応用するようにしても良い。
　上述した第１の実施形態では、第３のスイッチＳM3および第４のスイッチＳM4が、第１のスイッチＳM1を含む回路および第２のスイッチＳM2を含む回路のいずれかを電流源１と負荷抵抗ネットワーク４との間に選択的に接続するセレクトスイッチとして機能する例を示した。しかし、図２９および図３０に示すように、このセレクトスイッチの機能を１個の切り替えスイッチ６で実現することもできる。
　図２９は、図３ＡにおけるスイッチＳM3，ＳM4を切り替えスイッチ６に置き換えた電流スイッチ・セルにてディジタル／アナログ変換器ＤＡＣを構成した例を示しており、切り替えスイッチ６の固定端子が電流源１に接続されている。切り替えスイッチ６は、セレクト信号ＳＷによって、可動端子の接続先をスイッチＳM1またはスイッチＳM2に切り替える。図３０は、図６ＡにおけるスイッチＳM1，ＳM2を切り替えスイッチ６に置き換えた電流スイッチ・セルにてディジタル／アナログ変換器ＤＡＣを構成した例を示しており、切り替えスイッチ６の固定端子が負荷抵抗ネットワーク４に接続されている。切り替えスイッチ６は、セレクト信号ＳＷによって、可動端子の接続先をスイッチＳM3またはスイッチＳM4に切り替える。これらの切り替えスイッチ６は、セレクト信号ＳＷのみで駆動するので、補相セレクト信号ＳＷＢは不要となる。なお、切り替えスイッチ６は、第２の実施形態にも適用できる。
　１０…スイッチ回路、１１，１２…デコーダ、１００…スイッチ回路、１０１…第１のサブディジタル／アナログ変換器、１０２…第２のサブディジタル／アナログ変換器、１０３…クロック、１０４…第１の移相器、１０５…第２の移相器、１０６…ミキサ、ＣＬＫ…クロック信号、ＣＳ0，ＣＳ1，ＣＳ2，～，ＣＳM，～，ＣＳN-1…電流スイッチ・セル、Ｄ0，Ｄ1，Ｄ2，～，ＤM,～，ＤN-1…ディジタル入力信号、Ｄ0R，Ｄ1R，Ｄ2R，～，ＤMR,～，Ｄ(N-1)R…リタイミングディジタル入力信号、ＤMR-A－ｉｎ，ＤMR-B－ｉｎ…差動リタイミングディジタル入力信号、ＤMR-A－ｏｕｔ，ＤMR-B－ｏｕｔ…差動リタイミングディジタル出力信号、Ｄ－ＦＦ0，Ｄ－ＦＦ1，Ｄ－ＦＦ2，～，Ｄ－ＦＦM,～，Ｄ－ＦＦN-1,～，Ｄ－ＦＦ(N-M)+2 M,～，Ｄ－ＦＦ(2 N -1)…Ｄフリップフロップ、Ｄ－ＦＦ0A，Ｄ－ＦＦ0B，Ｄ－ＦＦ1A，Ｄ－ＦＦ1B，Ｄ－ＦＦ2A，Ｄ－ＦＦ2B，～，Ｄ－ＦＦMA，Ｄ－ＦＦMB，～，Ｄ－ＦＦ(N-1)A，Ｄ－ＦＦ(N-1)B…Ｄフリップフロップ、ＤＡＣ…ディジタル／アナログ変換器、Ｉ，２Ｉ，２2Ｉ，～，２N-1Ｉ…電流値、ＩM…正相電流信号、ＩMＢ…補相電流信号、Ｉ1，Ｉ2-1，Ｉ2-2，Ｉ3…電流源、ＬMA…正相側負荷抵抗ネットワーク（抵抗ラダー網）、ＬMB…補相側負荷抵抗ネットワーク（抵抗ラダー網）、ＱBM1-1，ＱBM1-2…トランジスタ対、ＱBM2-1，ＱBM2-2…トランジスタ、ＱBM3-1，ＱBM3-2…トランジスタ対、ＱM1-1，ＱM1-2，ＱM1-3，ＱM1-4…トランジスタ、ＱM2-1，ＱM2-2，ＱM2-3，ＱM2-4…トランジスタ、ＱM3，ＱM4…トランジスタ、ＱM3-1，ＱM3-2…トランジスタ対、ＱM4-1，ＱM4-2…トランジスタ対、Ｒ，２Ｒ…抵抗値、ＲM1-1，ＲM1-2，ＲM2-1，ＲM2-2，ＲM3，ＲM4…縮退抵抗、Ｓ0，Ｓ1，Ｓ2，～，ＳM,～，ＳN-1,～，Ｓ(N-M)+2 M,～，Ｓ(2 N -1)…スイッチ、Ｓ01，Ｓ02，Ｓ03，Ｓ04，Ｓ11，Ｓ12，Ｓ13，Ｓ14，Ｓ21，Ｓ22，Ｓ23，Ｓ24，～，ＳM1，ＳM2，ＳM3，ＳM4，～，Ｓ(N-1)1，Ｓ(N-1)2，Ｓ(N-1)3，Ｓ(N-1)4…スイッチ、ＳMA…正相側差動増幅回路、ＳMB…補相側差動増幅回路、Ｖｃｃ…電源、Ｖｏｕｔ…アナログ出力信号。

Claims (19)

  1. 　電流源と、
    　前記電流源と負荷との接続状態を切り替えて、前記電流源から前記負荷に対して電流を供給するか否かを切り替えるスイッチ回路と、
    　第１のクロック信号および前記第１のクロック信号の補相信号である第２のクロック信号によりディジタル入力信号をそれぞれラッチしかつリタイミングして、前記ディジタル入力信号を二つに分離した信号を第１および第２のハーフレート信号として前記スイッチ回路に出力する第１および第２のラッチ回路と
    　を備え、
    　前記スイッチ回路は、
    　前記電流源と前記負荷との間に挿入されかつ前記第１のハーフレート信号により駆動する第１のスイッチと、
    　前記電流源と前記負荷との間に前記第１のスイッチと並列に挿入されかつ前記第２のハーフレート信号により駆動する第２のスイッチと、
    　前記第１のクロック信号と同一周波数で位相が異なる信号により前記第１のスイッチを含む回路および前記第２のスイッチを含む回路のいずれかを前記電流源と前記負荷との間に選択的に接続するセレクトスイッチと
    　を備えることを特徴とする電流スイッチ・セル。
  2. 　請求項１に記載の電流スイッチ・セルにおいて、
    　前記セレクトスイッチは、
    　前記第１のスイッチに接続されかつ前記第１のクロック信号と同一周波数で位相が異なる第３のクロック信号により駆動する第３のスイッチと、
    　前記第２のスイッチに接続されかつ第３のクロック信号の補相信号である第４のクロック信号により駆動する第４のスイッチと
    　を備え、
    　前記第１および第３のスイッチと前記第２および第４のスイッチとは前記電流源と前記負荷との間に並列に挿入されていることを特徴とする電流スイッチ・セル。
  3. 　請求項２に記載の電流スイッチ・セルにおいて、
    　前記第３のスイッチは、前記第１のスイッチに直列に接続され、
    　前記第４のスイッチは、前記第２のスイッチに直列に接続されていることを特徴とする電流スイッチ・セル。
  4. 　請求項３に記載の電流スイッチ・セルにおいて、
    　前記第１および第２のスイッチは、前記電流源および前記負荷の一方に接続され、
    　前記第３および第４のスイッチは、前記電流源および前記負荷の他方に接続されていることを特徴とする電流スイッチ・セル。
  5. 　請求項４に記載の電流スイッチ・セルにおいて、
    　前記電流源は、同一の値の電流を供給する第１および第２の電流源を備え、
    　前記第１および第２の電流源は、前記第１～第４のスイッチのうち、前記電流源に接続される２個のスイッチにそれぞれ接続されることを特徴とする電流スイッチ・セル。
  6. 　請求項１に記載の電流スイッチ・セルにおいて、
    　前記第１および第２のラッチ回路と前記スイッチ回路との間にそれぞれ接続されかつ前記第１および第２のハーフレート信号の波形をそれぞれ整形する２つの波形整形バッファ回路を更に備えることを特徴とする電流スイッチ・セル。
  7. 　請求項２に記載の電流スイッチ・セルにおいて、
    　前記第１～第４のスイッチのそれぞれは、トランジスタ回路によって構成されていることを特徴とする電流スイッチ・セル。
  8. 　請求項７に記載の電流スイッチ・セルにおいて、
    　前記トランジスタ回路は、バイポーラトランジスタおよびＦＥＴ（Field　Effect　Transistor）のいずれかによって構成されていることを特徴とする電流スイッチ・セル。
  9. 　請求項７に記載の電流スイッチ・セルにおいて、
    　前記トランジスタ回路は、
    　バイポーラトランジスタと、
    　前記バイポーラトランジスタのエミッタに接続された縮退抵抗と
    　を備えることを特徴とする電流スイッチ・セル。
  10. 　請求項２に記載の電流スイッチ・セルにおいて、
    　前記ディジタル入力信号は、正相信号と補相信号とからなる差動ディジタル入力信号であり、
    　前記負荷は、前記正相信号に応じた電流を流す正相側負荷と、前記補相信号に応じた電流を流す補相側負荷とを備え、
    　前記第１および第２のラッチ回路は、２個の差動入出力用Ｄフリップフロップから構成され、前記差動ディジタル入力信号の正相信号および補相信号を二つずつに分離した信号を第１および第２の差動ハーフレート信号として出力し、
    　前記第１および第２のスイッチは、前記第１および第２の差動ハーフレート信号によりそれぞれ駆動する２個の差動スイッチ回路から構成されていることを特徴とする電流スイッチ・セル。
  11. 　請求項１０に記載の電流スイッチ・セルにおいて、
    　前記２個の差動スイッチ回路のそれぞれは、トランジスタ対からなる差動増幅回路によって構成されていることを特徴とする電流スイッチ・セル。
  12. 　請求項１１に記載の電流スイッチ・セルにおいて、
    　前記第３および第４のスイッチのそれぞれは、１個ずつのトランジスタによって構成され、
    　前記第３および第４のスイッチのそれぞれを構成する前記トランジスタのコレクタは、前記第１および第２のスイッチのそれぞれを構成する前記差動増幅回路のトランジスタ対のエミッタ側に接続されていることを特徴とする電流スイッチ・セル。
  13. 　請求項１１に記載の電流スイッチ・セルにおいて、
    　前記第３および第４のスイッチのそれぞれは、１個ずつのトランジスタによって構成され、
    　前記第３および第４のスイッチのそれぞれを構成する前記トランジスタのコレクタは、電源に接続され、前記トランジスタのエミッタは、前記第１および第２のスイッチのそれぞれを構成する前記差動増幅回路のトランジスタ対のエミッタ側に接続され、
    　前記第３および第４のスイッチをそれぞれ駆動する前記第３および第４のクロック信号の信号レベルは、前記第１および第２のスイッチをそれぞれ駆動する前記第１および第２の差動ハーフレート信号の信号レベルよりも高いことを特徴とする電流スイッチ・セル。
  14. 　請求項１１に記載の電流スイッチ・セルにおいて、
    　前記第３および第４のスイッチのそれぞれは、２個のトランジスタ対によって構成され、前記２個のトランジスタ対のそれぞれは、互いのエミッタ同士が接続された２個のトランジスタによって構成され、
    　前記２個のトランジスタのコレクタの一方は、電源に接続され、他方は前記負荷に接続され、
    　前記２個のトランジスタのエミッタの接続点は、前記第１および第２のスイッチのそれぞれを構成する前記差動増幅回路のトランジスタ対のコレクタ側に接続されていることを特徴とする電流スイッチ・セル。
  15. 　Ｎビット（Ｎは１以上の整数）のディジタル入力信号のビットに対応して設けられた少なくとも１個の電流スイッチ・セルと、
    　負荷と
    　を備え、
    　前記電流スイッチ・セルのそれぞれは、
    　電流源と、
    　前記電流源と前記負荷との接続状態を切り替えて、前記電流源から前記負荷に対して電流を供給するか否かを切り替えるスイッチ回路と、
    　第１のクロック信号および前記第１のクロック信号の補相信号である第２のクロック信号により、前記電流スイッチ・セルに対応するビットのディジタル入力信号をそれぞれラッチしかつリタイミングして、前記ディジタル入力信号を二つに分離した信号を第１および第２のハーフレート信号として前記スイッチ回路に出力する第１および第２のラッチ回路と
    　を備え、
    　前記スイッチ回路は、
    　前記電流源と前記負荷との間に挿入されかつ前記第１のハーフレート信号により駆動する第１のスイッチと、
    　前記電流源と前記負荷との間に前記第１のスイッチと並列に挿入されかつ前記第２のハーフレート信号により駆動する第２のスイッチと、
    　前記第１のクロック信号と同一周波数で位相が異なる信号により前記第１のスイッチを含む回路および前記第２のスイッチを含む回路のいずれかを前記電流源と前記負荷との間に選択的に接続するセレクトスイッチと
    　を備え、
    　前記電流スイッチ・セルのそれぞれを介して前記電流源から供給される電流が前記負荷において加算されることによって、前記ディジタル入力信号がＤ／Ａ（Digital-to-Analog）変換されることを特徴とするディジタル／アナログ変換器。
  16. 　請求項１５に記載のディジタル／アナログ変換器において、
    　前記電流スイッチ・セルの個数はＮ個であることを特徴とするディジタル／アナログ変換器。
  17. 　請求項１５に記載のディジタル／アナログ変換器において、
    　前記負荷は、複数の抵抗がラダー状に接続されかつ前記ディジタル入力信号の各ビットに対応してバイナリ重み付けを行う負荷ラダー網であり、
    　前記電流スイッチ・セルがそれぞれ備える前記電流源は、すべて等しい値の電流を供給することを特徴とするディジタル／アナログ変換器。
  18. 　請求項１５に記載のディジタル／アナログ変換器において、
    　前記負荷は、単一の負荷抵抗によって構成され、
    　前記電流スイッチ・セルがそれぞれ備える前記電流源は、前記ディジタル入力信号の各ビットに対応してバイナリ重み付けされた値の電流を供給することを特徴とするディジタル／アナログ変換器。
  19. 　請求項１５に記載のディジタル／アナログ変換器において、
    　前記ディジタル入力信号の少なくとも一部のビットを、バイナリコードから、各ビットの重みがない温度計・コードにデコードするデコーダをさらに備え、
    　前記電流スイッチ・セルは、少なくとも、デコードされた前記温度計・コードの各ビットに対応して設けられていることを特徴とするディジタル／アナログ変換器。
PCT/JP2010/051157 2009-01-29 2010-01-28 電流スイッチ・セルおよびディジタル／アナログ変換器 WO2010087410A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US13/145,782 US8493257B2 (en) 2009-01-29 2010-01-28 Current-switching cell and digital-to-analog converter
CN201080005257.6A CN102292915B (zh) 2009-01-29 2010-01-28 电流开关单元与数/模转换器
EP10735875.6A EP2383894B1 (en) 2009-01-29 2010-01-28 Current switch cell and digital/analog converter
JP2010548554A JP5086449B2 (ja) 2009-01-29 2010-01-28 電流スイッチ・セルおよびディジタル／アナログ変換器

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009017697 2009-01-29
JP2009-017697 2009-01-29

Publications (1)

Publication Number Publication Date
WO2010087410A1 true WO2010087410A1 (ja) 2010-08-05

Family

ID=42395668

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/051157 WO2010087410A1 (ja) 2009-01-29 2010-01-28 電流スイッチ・セルおよびディジタル／アナログ変換器

Country Status (5)

Country Link
US (1) US8493257B2 (ja)
EP (1) EP2383894B1 (ja)
JP (1) JP5086449B2 (ja)
CN (1) CN102292915B (ja)
WO (1) WO2010087410A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014135601A (ja) * 2013-01-09 2014-07-24 Asahi Kasei Electronics Co Ltd 電流出力型デジタル−アナログ変換器および電流出力型δςデジタル−アナログ変換装置
JP2014531164A (ja) * 2011-10-21 2014-11-20 イー・２・ブイ・セミコンダクターズ デジタル／アナログ変換器

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860597B2 (en) 2011-07-06 2014-10-14 Qualcomm Incorporated Digital to-analog converter circuitry with weighted resistance elements
US9484943B2 (en) * 2011-09-22 2016-11-01 Frank Op 'T Eynde Digital-to-analog converter with integrated fir filter
CN102609259A (zh) * 2012-02-03 2012-07-25 中国人民解放军63928部队 一种基础软件平台体系结构设计与评价方法
US20130279624A1 (en) * 2012-04-23 2013-10-24 Broadcom Corporation High Performance Transmitter Having High Speed and Efficiency
CN103795404B (zh) * 2012-10-31 2017-10-31 中兴通讯股份有限公司 一种相位插值器电路及相位插值信号处理方法
US8896472B2 (en) 2013-03-08 2014-11-25 Qualcomm Incorporated Low glitch-noise DAC
CN103414471B (zh) * 2013-08-21 2016-09-07 中国电子科技集团公司第二十四研究所 提高d/a转换器积分非线性和微分非线性测量稳定度的方法
EP2849345B1 (en) * 2013-09-12 2020-11-04 Socionext Inc. Circuitry and methods for use in mixed-signal circuitry
JP6266328B2 (ja) 2013-12-12 2018-01-24 ザインエレクトロニクス株式会社 信号多重化装置
CN104113343B (zh) * 2014-02-28 2017-09-29 西安电子科技大学 一种分组伪随机旋转温度计译码电路
DE112014006818B4 (de) * 2014-07-17 2021-11-04 Lattice Semiconductor Corporation Frequenzgang-Kompensation in einem Digital-Analog-Wandler
US10073167B2 (en) * 2015-05-22 2018-09-11 Texas Instruments Incorporated High speed illumination driver for TOF applications
CN106339024B (zh) 2015-07-08 2018-08-24 创意电子股份有限公司 电压模式信号发射器
CN110192345B (zh) * 2017-01-18 2021-04-09 华为技术有限公司 具有两种编码方案的数模转换器电路
US9819357B1 (en) * 2017-05-11 2017-11-14 Qualcomm Incorporated Current removal for digital-to-analog converters
FR3089370B1 (fr) * 2018-11-29 2020-11-27 Teledyne E2V Semiconductors Sas Dispositif de génération de signaux analogiques
FR3091433B1 (fr) 2018-12-28 2020-12-18 St Microelectronics Sa Dispositif électronique formant un convertisseur numérique-analogique et un mélangeur
US10771077B1 (en) * 2019-03-15 2020-09-08 Marvell Asia Pte., LTD Hybrid return-to-zero voltage-mode DAC driver
CN110138389B (zh) * 2019-04-02 2021-08-10 西安电子科技大学 一种多路内插时域交织电流源开关的数模转换器
US10819365B1 (en) * 2020-02-06 2020-10-27 Analog Devices, Inc. Utilizing current memory property in current steering digital-to-analog converters
US11509327B2 (en) * 2020-08-10 2022-11-22 Analog Devices, Inc. System and method to enhance noise performance in a delta sigma converter
US11271576B1 (en) * 2021-04-06 2022-03-08 Qualcomm Incorporated Digital-to-analog converter (DAC) with common-mode correction

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144617A (ja) * 1999-11-10 2001-05-25 Fujitsu Ltd 混合信号回路およびディジタル−アナログ変換回路
JP2008124894A (ja) * 2006-11-14 2008-05-29 Mitsubishi Electric Corp デジタルアナログコンバータ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5059977A (en) * 1990-08-03 1991-10-22 Magnavox Government And Industrial Electronics Company Synchronizing switch arrangement for a digital-to-analog converter to reduce in-band switching transients
US5625360A (en) 1995-09-05 1997-04-29 Motorola, Inc. Current source for reducing noise glitches generated in a digital to analog converter and method therefor
US5748020A (en) * 1996-02-02 1998-05-05 Lsi Logic Corporation High speed capture latch
US7019676B2 (en) * 2003-06-12 2006-03-28 Matsushita Electric Industrial Co, Ltd. D/A converter
US7375568B2 (en) * 2003-06-16 2008-05-20 Nec Corporation Logic circuit with restrained leak current to differential circuit
US6992608B2 (en) * 2004-04-13 2006-01-31 Texas Instruments Incorporated Current-steering digital-to-analog converter having a minimum charge injection latch
US7042379B2 (en) * 2004-07-30 2006-05-09 Rockwell Scientific Licensing, Llc Return-to-zero current switching digital-to-analog converter
US7227483B2 (en) * 2004-09-22 2007-06-05 Dongwon Seo High-speed and high-accuracy digital-to-analog converter
CN101227191B (zh) * 2008-02-20 2010-06-30 智原科技股份有限公司 电流型数模转换器及相关的电压提升器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144617A (ja) * 1999-11-10 2001-05-25 Fujitsu Ltd 混合信号回路およびディジタル−アナログ変換回路
JP2008124894A (ja) * 2006-11-14 2008-05-29 Mitsubishi Electric Corp デジタルアナログコンバータ

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
"TECHNICAL DIGEST of IEEE Compound Semiconductor Integrated Circuit Symposium, 2009.10", October 2009, article M. NAGATANI ET AL.: "A 32-GS/s 6-bit Double- Sampling DAC in InP HBT Technology", XP031560501 *
B. JALALI, S. J. PEARTON: "InP HBTs: Growth, Processing and Applications", ARTECH HOUSE PUBLISHERS, pages: 340 - 343
C. KRALL ET AL.: "Time-Interleaved Digital-to-Analog Converters for UWB Signal Generation", IEEE INTERNATIONAL CONFERENCE ON ULTRA-WIDEBAND, 2007
C. KRALL, C: VOGEL, K. WITRISAL: "Time-Interleaved Digital-to-Analog Converters for UWB Signal Generation", PROCEEDINGS OF IEEE INTERNATIONAL CONFERENCE ON ULTRA-WIDEBAND, 24 September 2007 (2007-09-24), pages 366 - 371
D. BARANAUSKAS ET AL.: "A 0.36W 6b up to 20GS/s DAC for UWB Wave Formation", ISSCC DIGEST OF TECHNICAL PAPERS, February 2006 (2006-02-01), XP031741833 *
See also references of EP2383894A4 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014531164A (ja) * 2011-10-21 2014-11-20 イー・２・ブイ・セミコンダクターズ デジタル／アナログ変換器
JP2014135601A (ja) * 2013-01-09 2014-07-24 Asahi Kasei Electronics Co Ltd 電流出力型デジタル−アナログ変換器および電流出力型δςデジタル−アナログ変換装置

Also Published As

Publication number Publication date
CN102292915B (zh) 2014-01-29
CN102292915A (zh) 2011-12-21
JPWO2010087410A1 (ja) 2012-08-02
US20110273317A1 (en) 2011-11-10
EP2383894A4 (en) 2012-07-04
US8493257B2 (en) 2013-07-23
EP2383894A1 (en) 2011-11-02
JP5086449B2 (ja) 2012-11-28
EP2383894B1 (en) 2013-10-23

Similar Documents

Publication Publication Date Title
JP5086449B2 (ja) 電流スイッチ・セルおよびディジタル／アナログ変換器
US7456773B1 (en) Pseudo-differential class-AB digital-to-analog converter with code dependent DC current
US9124296B2 (en) Multi-stage string DAC
JP6257077B2 (ja) グリッチ・エネルギー・エラーを低減するための電流ステアリング源を有するデジタル−アナログ変換器
CN109672444B (zh) 一种多通道时钟交织的超高速数模转换器
CN106341134B (zh) 具有局部交错和重采样的数模转换器
US6977602B1 (en) Wide band digital to analog converters and methods, including converters with selectable impulse response
US8941522B2 (en) Segmented digital-to-analog converter having weighted current sources
US7030799B2 (en) Current-steering digital-to-analog converter
Huang et al. An 8-bit 100-GS/s distributed DAC in 28-nm CMOS
US8487800B2 (en) Resistive digital-to-analog conversion
CN108702158B (zh) 数模转换器和数模转换方法
JP2012151728A (ja) ディジタル／アナログ変換器
Zahrai et al. A low-power hybrid ADC architecture for high-speed medium-resolution applications
JP5059796B2 (ja) ディジタル／アナログ変換器
Balasubramanian et al. Architectural trends in current-steering digital-to-analog converters
Boylston et al. Enhancing performance in interpolating resistor string DACs
KR20040099887A (ko) 새로운 글리치 에너지 억제 회로와 새로운 2차원적 전류셀스위칭 순서를 이용한 10비트 디지털/아날로그 변환기
Ye et al. A 12-bit 10GSps ultra high speed DAC in InP HBT technology
Surender et al. 6-bit, 180nm Digital to Analog Converter (DAC) Using Tanner EDA Tool for Low Power Applications
JP4878056B2 (ja) ディジタル／アナログ変換器およびその回路実装方法
US7068194B1 (en) High-density MOS-decoded unary DAC
Dhanushree et al. A Survey on VLSI Implementation of Low Power, High Speed DAC
JP5336638B2 (ja) ディジタル／アナログ変換器
CN117526950A (zh) 互补式电流转向数模转换器

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080005257.6

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10735875

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2010548554

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2010735875

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 13145782

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE