以下に、本発明に係る電流スイッチ・セルおよびディジタル/アナログ変換器DACの実施形態について、その一例を、図面を参照しながら詳細に説明する。
(本発明の特徴)
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、カレント・ステアリング型(電流加算型)のディジタル/アナログ変換器(DAC:Digital-to-Analog Convertor)の動作速度を高速化することが可能な回路構成を実現するものであって、かつ、高速化に伴うアナログ出力信号のグリッチ(波形歪み)や線形性の劣化を抑えることが可能な回路構成を実現している点に、その特徴を有している。
つまり、本発明に係る電流スイッチ・セルおよびディジタル/アナログ変換器DACにおいては、ディジタル入力信号の各ビットに関するリタイミングとサンプリングとを、必要とする動作周波数の(1/2)の周波数のクロック信号(第1のクロック信号)CLKおよび該クロック信号CLKの補相信号である補相クロック信号(第2のクロック信号)CLKBによる立ち上がりエッジトリガ方式または立下りエッジトリガ方式によって実施する。
次いで、該リタイミングとサンプリングとによって2つに分割されてハーフレート信号に変換されたリタイミングディジタル入力信号と、クロック信号CLKと同一周波数であって、かつ、位相がいずれかの方向にずれたセレクト信号(第3のクロック信号)SWおよび該セレクト信号の補相信号である補相セレクト信号(第4のクロック信号)SWBとによって、リタイミングディジタル入力信号の各ビットごとに対応して配置されているスイッチ回路(2個ずつが直列構成にされた合計4個のスイッチ)を駆動する。
駆動されるスイッチ回路(4個のスイッチ)は、電流源と負荷抵抗ネットワーク(抵抗ラダー網)あるいは単一の負荷抵抗とに接続されており、スイッチ回路が駆動されることにより、結果的に、ハーフレートのリタイミングディジタル入力信号が多重化されて、フルレートすなわちクロック信号CLKの2倍のダブルレートでD/A(Digital-to-Analog)変換された場合と等価のアナログ出力信号として出力されるという構成を実現している。
なお、以下の説明においては、スイッチ回路を構成する4個のスイッチのうち、2個のハーフレート信号(または差動ハーフレート信号)のリタイミングディジタル入力信号(または差動リタイミングディジタル入力信号)によって駆動される2個のスイッチを、第1、第2のスイッチと称し、セレクト信号SW、補相セレクト信号SWBによってそれぞれ駆動される2個のスイッチを第3、第4のスイッチと称する。
ここで、原則として、第1、第3のスイッチは直列に接続され、第2、第4のスイッチは直列に接続されるが、いずれのスイッチを負荷側に接続しても良い。また、回路構成によっては、第1、第4のスイッチの一方の端子を並列に接続し、第2、第3のスイッチの一方の端子を並列に接続し、第1、第2のスイッチを負荷に接続し、第3、第4のスイッチは負荷をバイパスするように構成することも可能である。
なお、電流スイッチ・セルおよびディジタル/アナログ変換器DAC内部で最も周波数が高い信号となるクロック信号CLK(および補相クロック信号CLKB、セレクト信号SW、補相セレクト信号SWB)の速度が、本発明に係る電流スイッチ・セルおよびディジタル/アナログ変換器DACの構成においては、本来必要とする動作周波数(フルレート)の(1/2)の周波数すなわちハーフレートで済むことから、ディジタル/アナログ変換器DACを構成する各電流スイッチ・セル間の駆動タイミング合わせについても余裕が得られて、駆動タイミングを揃え易くなるとともに、該駆動タイミングのずれによる出力信号の劣化も抑えることができる。
さらには、インターリーブ方式のディジタル/アナログ変換器DACとして倍速動作を実行させるディジタル/アナログ変換器DACと比較しても、本発明に係る電流スイッチ・セルを適用したディジタル/アナログ変換器DACの回路構成は、回路規模が小さく、かつ、消費電力が小さいという利点が得られる。
(第1の実施形態)
まず、本発明に係る電流スイッチ・セルおよびディジタル/アナログ変換器DACの第1の実施形態の回路構成について説明する。第1の実施形態に係る回路構成は、ディジタル入力信号をリタイミングするリタイミング機能と、リタイミングしたディジタル入力信号に応じて負荷へ供給する電流を制御するスイッチ機能とを有する電流スイッチ・セルの構成に大きな特徴を有しており、かかる電流スイッチ・セルを適用することによって、高速のD/A(Digital-to-Analog)変換動作が可能なディジタル/アナログ変換器DACを実現することができる。
以下では、本発明に係る電流スイッチ・セルの詳細な説明は、後に説明することとし、まず、かかる電流スイッチ・セルを適用して構成される本発明の第1の実施形態に係るディジタル/アナログ変換器DACのブロック構成について、図1および図2を用いて、説明する。
図1は、本発明に係るディジタル/アナログ変換器DACの第1の実施形態の回路構成の一例を示すブロック構成図であり、前述した図24のカレント・ステアリング型(電流加算型)のディジタル/アナログ変換器DACの場合と同様、N個のディジタル入力信号の各ビットそれぞれに対応して、N個の電流スイッチ・セルCS0,CS1,CS2,…,CSN-1(つまり、それぞれがリタイミング用のDフリップフリップと負荷への電流切り替え用のスイッチ回路と電流を負荷に供給する電流源とからなる回路)を備え、N個の電流値が等しい電流を、Nビットのバイナリコードからなるディジタル入力信号に応じて、抵抗値R−2Rのラダー状の複数の抵抗からなるバイナリ重み付け負荷抵抗ネットワーク(抵抗ラダー網)を用いて重み付け加算することによりアナログ出力信号Voutに変換して出力する例を示している。
ただし、N個の電流スイッチ・セルCS0,CS1,CS2,…,CSN-1を備えた図1のディジタル/アナログ変換器DACは、図24の場合とは異なり、それぞれの電流スイッチ・セルCS0,CS1,CS2,…,CSN-1内に2個ずつのDフリップフロップD−FF(D−FF:ラッチ機能を有する回路)を備えることによって、Nビットのディジタル入力信号D0(LSB側),D1,D2,…,DN-1(MSB側)を一時ラッチし、外部から供給されるクロック信号CLKと該クロック信号CLKの補相信号(補相クロック信号CLKB)とにより、または、外部から供給されるクロック信号CLKと該クロック信号CLKをシングルバランス変換(単相→差動変換)して生成した補相クロック信号CLKBとにより、ディジタル入力信号D0,D1,D2,…,DN-1の各ビットごとに二つに分離してリタイミングおよびサンプリングした結果を出力する2×N個のDフリップフロップD−FF0A,D−FF0B,D−FF1A,D−FF1B,D−FF2A,D−FF2B,…,D−FF(N-1)A,D−FF(N-1)Bを備えている。
さらに、図1のディジタル/アナログ変換器DACは、ディジタル入力信号D0,D1,D2,…,DN-1それぞれに対応して用意されているN個の各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1ごとに1個ずつの電流源が配置されているが、各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1それぞれの電流源は、すべて相等しい電流値(I)の電流を、抵抗値R−2Rのラダー状の複数の抵抗からなるバイナリ重み付けした負荷抵抗ネットワーク(抵抗ラダー網)に流すように構成されている。
さらに、図24の場合とは異なり、各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1に、2個ずつのDフリップフロップD−FF0A,D−FF0B,D−FF1A,D−FF1B,D−FF2A,D−FF2B,…,D−FF(N-1)A,D−FF(N-1)Bを備えることによって、各ビットごとに二つに分離して出力したディジタル入力信号それぞれのビット値に応じてオン、オフする第1、第2のスイッチと、外部から供給されるセレクト信号SWと該セレクト信号SWの補相信号(補相セレクト信号SWB)とに応じて、または、外部から供給されるセレクト信号SWと該セレクト信号SWをシングルバランス変換(単相→差動変換)して生成した補相セレクト信号SWBとに応じて、オン、オフする第3、第4のスイッチとからなるスイッチ回路として、第1、第3のスイッチと第2、第4のスイッチとがそれぞれ2個ずつ直列接続された合計4個のスイッチが備えられている。
したがって、ディジタル/アナログ変換器DACとして、それぞれのビットごとに対応して、直並列構成の4個ずつのスイッチからなるN個のスイッチ回路を有することになり、合計4×N個のスイッチS01,S02,S03,S04,S11,S12,S13,S14,S21,S22,S23,S24,…,S(N-1)1,S(N-1)2,S(N-1)3,S(N-1)4を備えて構成されている。
電流スイッチ・セルCS0,CS1,CS2,…,CSN-1ごとに配置されているN個の電流源は、N個のスイッチ回路すなわち4×N個のスイッチのうち、対応する電流スイッチ・セルCS0,CS1,CS2,…,CSN-1内の各スイッチ回路を構成する4個ずつのスイッチを介して、負荷抵抗ネットワーク(抵抗ラダー網)に接続されており、結果的に、ディジタル入力信号D0,D1,D2,…,DN-1の対応するビットの値に応じて、負荷抵抗ネットワーク(抵抗ラダー網)に電流を供給するか否かが決定されるように構成されている。なお、符号Vccは、ディジタル/アナログ変換器DACを駆動するための電源である。
一方、図2は、本発明に係るディジタル/アナログ変換器DACの第1の実施形態の回路構成の他の例を示すブロック構成図であり、前述した図25のカレント・ステアリング型(電流加算型)のディジタル/アナログ変換器DACの場合と同様、N個のディジタル入力信号の各ビットそれぞれに対応して、N個の電流スイッチ・セルCS0,CS1,CS2,…,CSN-1(つまりそれぞれがリタイミング用のDフリップフリップと負荷への電流切り替え用のスイッチ回路と電流を負荷に供給する電流源とからなる回路)を備え、N個の電流スイッチ・セルCS0,CS1,CS2,…,CSN-1内の電流源からは、電流値をバイナリ重み付けしたN個の電流が供給されることにより、バイナリ重み付けがされたN個の電流を、Nビットのバイナリコードからなるディジタル入力信号に応じて、単一の負荷抵抗を用いて加算することによりアナログ出力信号Voutに変換して出力する例を示している。
ただし、N個の電流スイッチ・セルCS0,CS1,CS2,…,CSN-1を備えた図2のディジタル/アナログ変換器DACは、図25の場合とは異なり、それぞれの電流スイッチ・セルCS0,CS1,CS2,…,CSN-1に2個ずつのDフリップフロップD−FF(D−FF:ラッチ機能を有する回路)を備えることによって、Nビットのディジタル入力信号D0(LSB側),D1,D2,…,DN-1(MSB側)を一時ラッチし、外部から供給されるクロック信号CLKと該クロック信号CLKの補相信号(補相クロック信号CLKB)とにより、または、外部から供給されるクロック信号CLKと該クロック信号CLKをシングルバランス変換(単相→差動変換)して生成した補相クロック信号CLKBとにより、ディジタル入力信号D0,D1,D2,…,DN-1の各ビットごとに二つに分離してリタイミングおよびサンプリングした結果を出力する2×N個のDフリップフロップD−FF0A,D−FF0B,D−FF1A,D−FF1B,D−FF2A,D−FF2B,…,D−FF(N-1)A,D−FF(N-1)Bを備えている。
さらに、図2のディジタル/アナログ変換器DACは、ディジタル入力信号D0,D1,D2,…,DN-1それぞれに対応して用意されているN個の各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1ごとに1個ずつの電流源が配置されているが、各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1それぞれの電流源は、対応するディジタル入力信号のビット位置に応じて、電流値I(LSB側),2I,22I,…,2N-1I(MSB側)にバイナリ重み付けした電流を、抵抗値Rの単一の負荷抵抗に流すように構成されている。
さらに、図25の場合とは異なり、各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1に、2個ずつのDフリップフロップD−FF0A,D−FF0B,D−FF1A,D−FF1B,D−FF2A,D−FF2B,…,D−FF(N-1)A,D−FF(N-1)Bを備えることによって、各ビットごとに二つに分離して出力したディジタル入力信号それぞれのビット値に応じてオン、オフする第1、第2のスイッチと、外部から供給されるセレクト信号SWと該セレクト信号SWの補相信号(補相セレクト信号SWB)とに応じて、または、外部から供給されるセレクト信号SWと該セレクト信号SWをシングルバランス変換(単相→差動変換)して生成した補相セレクト信号SWBとに応じて、オン、オフする第3、第4のスイッチとからなるスイッチ回路として、第1、第3のスイッチと第2、第4のスイッチとがそれぞれ2個ずつ直列接続された合計4個のスイッチが備えられている。
したがって、ディジタル/アナログ変換器DACとして、それぞれのビットごとに対応して、直並列構成の4個ずつのスイッチからなるN個のスイッチ回路を有することになり、合計4×N個のスイッチS01,S02,S03,S04,S11,S12,S13,S14,S21,S22,S23,S24,…,S(N-1)1,S(N-1)2,S(N-1)3,S(N-1)4を備えて構成されている。
電流スイッチ・セルCS0,CS1,CS2,…,CSN-1ごとに配置されているN個の電流源は、N個のスイッチ回路すなわち4×N個のスイッチのうち、対応する電流スイッチ・セルCS0,CS1,CS2,…,CSN-1内のスイッチ回路を構成する4個のスイッチを介して、共通の単一の負荷抵抗に接続されており、結果的に、ディジタル入力信号D0,D1,D2,…,DN-1の対応するビットの値に応じて、単一の負荷抵抗に電流を供給するか否かが決定されるように構成されている。なお、符号Vccは、ディジタル/アナログ変換器DACを駆動するための電源である。
次に、図1および図2に示す本発明の第1の実施形態に係るディジタル/アナログ変換器DACにおけるN個の電流スイッチ・セルCS0,CS1,CS2,…,CSN-1のうち、ディジタル入力信号D0,D1,D2,…,DN-1の第Mビット目の電流スイッチ・セルCSMを例にとって、その電流スイッチ・セルCSMの回路構成とその動作例について、図3Aおよび図3Bを用いて説明する。
図3Aおよび図3Bは、本発明の第1の実施形態に係るディジタル/アナログ変換器DACを構成する電流スイッチ・セルCSMの動作を説明するための模式図である。特に、図3Aは、N個の電流スイッチ・セルCS0,CS1,CS2,…,CSN-1のうち、第M番目の電流スイッチ・セルCSMの回路構成を示し、図3Bは、図3Aに示す第M番目の電流スイッチ・セルCSMの各部における信号波形を示している。なお、図3Aには、電流スイッチ・セルCSMに接続される負荷として、図1に示すような抵抗値R−2Rのラダー状の複数の抵抗からなる負荷抵抗ネットワーク(抵抗ラダー網)を備えている場合を例として示しているが、図2に示す単一の負荷抵抗を用いる場合についても、電流源から負荷抵抗に流れる電流が、第M番目に重み付けされた電流値に変わるだけであって、以下に説明する動作と全く同様の動作になる。
図3Aに示すように、第M番目の電流スイッチ・セルCSMは、電流源1と、スイッチ回路2と、第1のラッチ回路31および第2のラッチ回路32とを備えている。本実施形態では、第1のラッチ回路31の一例としてDフリップフロップD−FFMAが、第2のラッチ回路32の一例としてDフリップフロップD−FFMBがそれぞれ用いられている。
DフリップフロップD−FFMAおよびDフリップフロップD−FFMBには、Nビット(Nは1以上の整数)のディジタル入力信号のうちの第Mビット目のディジタル入力信号DMが入力される。
DフリップフロップD−FFMAは、クロック信号CLKの立ち上がりエッジにおいてディジタル入力信号DMをラッチしかつリタイミングして、リタイミングディジタル入力信号DMR-Aを第1のハーフレート信号としてスイッチ回路2に出力する。DフリップフロップD−FFMBは、補相クロック信号CLKBの立ち上がりエッジにおいてディジタル入力信号DMをラッチしかつリタイミングして、リタイミングディジタル入力信号DMR-Bを第2のハーフレート信号としてスイッチ回路2に出力する。ここで、クロック信号CLKおよび補相クロック信号CLKBはともに、ディジタル/アナログ変換器DACを構成するICの外部から供給される信号でもよい。あるいは、クロック信号CLKのみがICの外部から供給される信号であり、補相クロック信号CLKBはICの内部でクロック信号CLKをシングルバランス変換して生成された信号でもよい。
スイッチ回路2は、電流源1と負荷抵抗ネットワーク(負荷)4との接続状態を切り替えて、電流源1から負荷4に対して電流を供給するか否かを切り替える機能を有している。スイッチ回路2は、直列接続されたスイッチSM1およびスイッチSM3と、直列接続されたスイッチSM2およびスイッチSM4とから構成されている。スイッチSM1およびSM3とスイッチSM2およびSM4とは電流源1と負荷抵抗ネットワーク4との間に並列に挿入されている。図3Aでは、スイッチSM1およびスイッチSM2が負荷抵抗ネットワーク4に接続され、スイッチSM3およびスイッチSM4が電流源1に接続されている。
スイッチSM1はDフリップフロップD−FFMAに接続され、DフリップフロップD−FFMAから出力されるリタイミングディジタル入力信号DMR-Aにより駆動される。スイッチSM2はDフリップフロップD−FFMBに接続され、DフリップフロップD−FFMBから出力されるリタイミングディジタル入力信号DMR-Bにより駆動される。
スイッチSM3は、クロック信号CLKと同一周波数で位相が異なるセレクト信号SWにより駆動される。スイッチSM4は、セレクト信号SWの補相信号である補相セレクト信号SWBにより駆動される。スイッチSM3およびスイッチSM4は、セレクト信号SWおよび補相セレクト信号SWBにより、スイッチSM1を含む回路およびスイッチSM2を含む回路のいずれかを電流源1と負荷抵抗ネットワーク4との間に選択的に接続するセレクトスイッチとして機能する。
本発明の第1の実施形態に係るディジタル/アナログ変換器DACを構成する各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1は、例えば、図3Aに示す第M番目の電流スイッチ・セルCSMのように、図26Aに示す従来のディジタル/アナログ変換器DACを構成する各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1とは異なり、2個のDフリップフロップD−FF(第M番目の電流スイッチ・セルCSMの場合、DフリップフロップD−FFMA,D−FFMB)および2並列・2直列の計4個のスイッチ(第M番目の電流スイッチ・セルCSMの場合、スイッチSM1〜SM4)からなるスイッチ回路を備えていることを特徴としている。
さらに、従来のディジタル/アナログ変換器DACにおいて必要であったクロック周波数に比して(1/2)の周波数のクロック信号CLKと該クロック信号CLKの補相信号である補相クロック信号CLKBとを用いることにより、2個のDフリップフロップD−FFMA,D−FFMBにおいて、第Mビット目のディジタル入力信号DMを、2個のハーフレート信号(所望する信号速度の(1/2)の信号速度の信号)からなる2個のリタイミングディジタル入力信号DMR-A,DMR-Bに分離することを特徴としている。
さらに、クロック信号CLKと同一の周波数で、位相を例えば90°いずれかの方向にずらしたセレクト信号SWと該セレクト信号SWの補相信号である補相セレクト信号SWBと、2個のリタイミングディジタル入力信号DMR-A,DMR-Bと、2並列・2直列の計4個のスイッチSM1〜SM4からなるスイッチ回路と、を用いて、負荷抵抗ネットワーク(抵抗ラダー網)へ電流源からの電流を供給するか否かを決定することによって、2個のハーフレート信号である2個のリタイミングディジタル入力信号を多重化したフルレート信号の電流を生成して、クロック信号CLKの周波数の2倍の変換周波数の動作を行うことを特徴としている。
つまり、図3Aにおいて、第M番目の電流スイッチ・セルCSMに入力される第Mビット目のディジタル入力信号DMの信号波形は、図3Bに示すような波形であるが、図26Aの場合とは異なり、従来のディジタル/アナログ変換器DACにおいて必要であったクロック周波数の(1/2)の周波数のクロック信号CLKの立ち上がりエッジ(図3B中△マークのタイミング)、および、補相クロック信号CLKBの立ち上がりエッジ(=クロック信号CLKの立下りエッジ:図3B中○マークのタイミング)において、図3Aおよび図3Bに示すように、2個のDフリップフロップD−FFMAおよびD−FFMBそれぞれによってサンプリングされて二つに分離されると同時に、リタイミングされる。
その結果、DフリップフロップD−FFMAおよびD−FFMBからはディジタル入力信号DMの情報が分離された2個のハーフレート信号が、リタイミングディジタル入力信号DMR-A,DMR-Bとして生成されることになる。
ここで、第Mビット目のディジタル入力信号DMは、図3Bに示すように、2個のクロック信号CLKの立ち上がりエッジ、補相クロック信号CLKBの立ち上がりエッジのうち、クロック信号CLKの立ち上がりエッジにおいてDフリップフロップD−FFMAによってサンプリングおよびリタイミングされて、リタイミングディジタル入力信号DMR-Aとして出力され、補相クロック信号CLKBの立ち上がりエッジにおいてDフリップフロップD−FFMBによってサンプリングおよびリタイミングされて、リタイミングディジタル入力信号DMR-Bとして出力される。
そして、クロック信号CLKの立ち上がりエッジおよび補相クロック信号CLKBの立ち上がりエッジそれぞれに揃える形でリタイミングされて2個のDフリップフロップD−FFMA,D−FFMBそれぞれから出力される2個のリタイミングディジタル入力信号DMR-A,DMR-Bは、2個のハーフレート信号として、第M番目の電流スイッチ・セルCSM内のスイッチ回路を構成する4個のスイッチSM1〜SM4のうち、上段側に位置する2個のスイッチSM1,SM2をそれぞれ駆動する信号となり、上段側の2個のスイッチSM1,SM2の開閉状態(on状態、off状態)を決定する。つまり、図3Aの場合、2個のスイッチSM1,SM2は、2個のハーフレート信号によりそれぞれ駆動される第1、第2のスイッチを構成している。
ここで、リタイミングディジタル入力信号DMR-Aが“High”の場合は、下段側のスイッチSM3の開閉状態(on状態、off状態)に応じて、電流源からの電流信号IMを負荷抵抗ネットワーク(抵抗ラダー網)に流すか否かが決定され、一方、リタイミングディジタル入力信号DMR-Bが“High”の場合は、下段側のスイッチSM4の開閉状態(on状態、off状態)に応じて、電流源からの電流信号IMを負荷抵抗ネットワーク(抵抗ラダー網)に流すか否かが決定される。
一方、この状態において、第M番目の電流スイッチ・セルCSM内のスイッチ回路を構成する4個のスイッチSM1〜SM4のうち、下段側に位置する2個のスイッチSM3,SM4には、図3Bに示すように、クロック信号CLKと同一周波数であり、かつ、位相がいずれかの方向にずれたセレクト信号SWおよび該セレクト信号SWの補相信号である補相セレクト信号SWBが入力されており、下段側の2個のスイッチSM3,SM4の開閉状態(on状態、off状態)を決定している。つまり、図3Aの場合、2個のスイッチは、セレクト信号SW、補相セレクト信号SWBによってそれぞれ駆動される第3、第4のスイッチを構成している。
したがって、セレクト信号SWが“High”の場合は、上段側のスイッチSM1の開閉状態(on状態、off状態)に応じて、電流信号IMを負荷抵抗ネットワーク(抵抗ラダー網)に流すか否かが決定され、また、補相セレクト信号SWBが“High”の場合は、上段側のスイッチSM2の開閉状態(on状態、off状態)に応じて、電流信号IMを負荷抵抗ネットワーク(抵抗ラダー網)に流すか否かが決定される。
なお、セレクト信号SWは、前述のように、クロック信号CLKと同一の周波数であるが、該クロック信号CLKに対して、0〜180°の間の或る角度(例えば、理想的には90°)だけの位相ずれを有する信号である。ここで、セレクト信号SWのクロック信号CLKに対する位相のずれは、ディジタル/アナログ変換器DAC内のスイッチ回路の位相余裕等によって、任意の値を選択して設定することができる。
例えば、セレクト信号SWをクロック信号CLKに対して90°の位相ずれを有する信号とした場合、図3Bの例においては、クロック信号CLKの立下りエッジのタイミングの一つである例えば時刻t=t3においては、セレクト信号SWが“High”であるので、4個のスイッチSM1〜SM4のうち、上段側のスイッチSM1は閉(on)状態であり、かつ、リタイミングディジタル入力信号DMR-Aが“High”の状態にあるので、上段側のスイッチSM1に直列接続されている下段側のスイッチSM3も閉(on)状態であり、結果として、電流信号IMが負荷抵抗ネットワーク(抵抗ラダー網)に流れることになる。
一方、クロック信号CLKの立ち上がりエッジのタイミングの一つである例えば時刻t=t4においては、リタイミングディジタル入力信号DMR-Aが“High”の状態にあるので、下段側のスイッチSM3は閉(on)状態であるものの、セレクト信号SWが“Low”であり、下段側のスイッチSM3に直列接続されている上段側のスイッチSM1は開(off)状態になる。
さらには、セレクト信号SWの補相信号側の補相セレクト信号SWBは“High”であるので、4個のスイッチSM1〜SM4のうち、上段側のスイッチSM2は閉(on)状態であるものの、リタイミングディジタル入力信号DMR-Bが“Low”の状態にあり、上段側のスイッチSM2に直列接続されている下段側のスイッチSM4は開(off)状態になる。したがって、図3Bに示すように、時刻t=t4においては、電流信号IMは負荷抵抗ネットワーク(抵抗ラダー網)には流れないことになる。
以上のような動作によって、本来必要とする動作周波数の(1/2)の周波数のクロック信号CLKと補相クロック信号CLKBとを用いるとともに、2個のDフリップフロップD−FF(第M番目のディジタル入力信号DMに相当する第M番目の電流スイッチ・セルCSMの場合、DフリップフロップD−FFMA,D−FFMB)によって、2個のリタイミングディジタル入力信号DMR-A,DMR-Bとして分離された2個のハーフレート信号が生成される。
しかる後、生成された2個のハーフレート信号は、2並列・2直列の計4個のスイッチ(第M番目の電流スイッチ・セルCSMの場合、スイッチSM1〜SM4)からなるそれぞれのスイッチ回路(第M番目のディジタル入力信号DMの場合、第M番目の電流スイッチ・セルCSMを構成するスイッチ回路)内においてフルレートの信号(本来必要とする動作周波数の信号)に多重化され、第M番目のディジタル入力信号DMに対応する1つの(負荷抵抗ネットワークに流れる)電流信号IMに変換されることになる。
つまり、本発明の第1の実施形態に係るディジタル/アナログ変換器DACにおける図3Aに示す電流スイッチ・セルCSMは、従来のディジタル/アナログ変換器DACにおける図26Aのような電流スイッチ・セルCSMと比較して、(1/2)の周波数のクロック信号CLKによって従来のディジタル/アナログ変換器DACと同一レートの(負荷抵抗ネットワークに流れる)電流信号IMを生成することができる。
以上のような本発明の第1の実施形態に係るディジタル/アナログ変換器DACにおける図3Aに示す電流スイッチ・セルCSMの動作について、整理して示すと、次の通りである。
(1)電流スイッチ・セルCSMは、ディジタル入力信号の各ビット毎に配置されており、例えば第M番目のディジタル入力信号DMの場合、2個ずつのラッチ機能を有するDフリップフロップD−FFMA,D−FFMB、ディジタル入力信号DMのエッジトリガ例えば立ち上がりエッジトリガ方式によるリタイミングとサンプリングとに用いるクロック信号CLKと補相クロック信号CLKB、該クロック信号CLK信号と同一の周波数であり、かつ、該クロック信号CLK信号に対して0〜180°の範囲内の角度(理想は90°)で位相がいずれかの方向にずれているセレクト信号SWと補相セレクト信号SWB、2個ずつの単位で直並列接続されている4個のスイッチSM1〜SM4からなるスイッチ回路、該スイッチ回路に接続された電流源(なお、電流源の個数は1個の場合を示しているが、第2の実施形態として後述するように、2個であっても構わない)によって構成して、負荷抵抗ネットワーク(抵抗ラダー網)または単一の負荷抵抗に接続されている。
(2)クロック信号CLK信号の周波数は、本来必要とする動作周波数(フルレート)の(1/2)の周波数すなわちハーフレートの周波数である。
(3)クロック信号CLKと補相クロック信号CLKBとのエッジトリガ方式例えば立ち上がりエッジトリガにより、第M番目のディジタル入力信号DMを2個のリタイミングディジタル入力信号DMR-A、DMR-Bに分離する。
(4)2個ずつの単位で直並列接続されている4個のスイッチSM1〜SM4からなるスイッチ回路は、2個のリタイミングディジタル入力信号DMR-A、DMR-Bと、セレクト信号SWと補相セレクト信号SWBとによりそれぞれ駆動される。
(5)電流源からの電流IMまたは重み付けされた重み付け電流2MIが負荷抵抗ネットワーク(抵抗ラダー網)または単一の負荷抵抗に供給される場合は、次の式が成立する場合である。
{(DMR-A)HIGH AND (SW)HIGH}
or {(DMR-B)HIGH AND (SWB)HIGH}
(6)電流IMまたは重み付けされた重み付け電流2MIは、結果的に、クロック信号CLKと同一周波数のセレクト信号SWと補相セレクト信号SWBとの双方のエッジタイミング例えば立ち上がりエッジタイミングでON/OFFされることになり、クロック信号CLKの2倍(ダブルレート)の周波数に相当するフルレートでD/A変換された場合と等価のアナログ出力信号が出力されることになる。
なお、図3Aに関する前述の説明においては、2個のデータ信号すなわち2個のハーフレート信号であるリタイミングディジタル入力信号DMR-A,DMR-B(ただし0≦M≦N−1)が、スイッチ回路を構成する4個のスイッチSM1〜SM4のうち、上段側の2個のスイッチSM1,SM2を駆動し、セレクト信号SW、補相セレクト信号SWBが、下段側の2個のスイッチSM3,SM4を駆動する場合について説明した。
しかし、本発明は、かかる場合に限るものではなく、例えば、図4、図5、図6A、図6Bに示すように、2個のデータ信号すなわち2個のハーフレート信号であるリタイミングディジタル入力信号DMR-A,DMR-B(ただし0≦M≦N−1)が、第1、第2のスイッチとして、下段側の2個のスイッチSM3,SM4を駆動し、セレクト信号SW、補相セレクト信号SWBが、第3、第4のスイッチとして、上段側の2個のスイッチSM1,SM2を駆動する場合であっても、全く同様の動作を実現することが可能である。
ここで、図4は、本発明に係るディジタル/アナログ変換器DACの第1の実施形態の回路構成のさらに異なる例を示すブロック構成図であり、図1に示すディジタル/アナログ変換器DACの変形例を示している。図4に示すディジタル/アナログ変換器DACは、図1に示すディジタル/アナログ変換器DACの場合とは異なり、前述のように、2個のハーフレート信号であるリタイミングディジタル入力信号DMR-A,DMR-B(ただし0≦M≦N−1)が、下段側の2個のスイッチSM3,SM4を駆動し、セレクト信号SW、補相セレクト信号SWBが、上段側の2個のスイッチSM1,SM2を駆動するブロック構成となっている。
また、図5は、本発明に係るディジタル/アナログ変換器DACの第1の実施形態の回路構成のさらに異なる例を示すブロック構成図であり、図2に示すディジタル/アナログ変換器DACの変形例を示している。ここで、図5に示すディジタル/アナログ変換器DACは、図2に示すディジタル/アナログ変換器DACの場合とは異なり、前述のように、2個のハーフレート信号であるリタイミングディジタル入力信号DMR-A,DMR-B(ただし0≦M≦N−1)が、下段側の2個のスイッチSM3,SM4を駆動し、セレクト信号SW、補相セレクト信号SWBが、上段側の2個のスイッチSM1,SM2を駆動するブロック構成となっている。
また、図6Aおよび図6Bは、図4および図5に示す本発明の第1の実施形態のさらに異なる構成例に係るディジタル/アナログ変換器DACを構成する電流スイッチ・セルの動作を説明するための模式図であり、図3Aおよび図3Bに示す電流スイッチ・セルの変形例を示している。図6Aは、N個の電流スイッチ・セルCS0,CS1,CS2,…,CSN-1のうち、第M番目の電流スイッチ・セルCSMの回路構成を示し、図6Bは、図6Aに示す第M番目の電流スイッチ・セルCSMの各部における信号波形を示している。
なお、図6Bの信号波形は、図3Bの場合と同様であり、ここでの重複する説明は省略する。また、図6Aに示す電流スイッチ・セルCSMは、図3Aに示す電流スイッチ・セルの場合とは異なり、前述のように、2個のハーフレート信号であるリタイミングディジタル入力信号DMR-A,DMR-Bが、第1、第2のスイッチとして、下段側の2個のスイッチSM3,SM4を駆動し、セレクト信号SW、補相セレクト信号SWBが、第3、第4のスイッチとして、上段側の2個のスイッチSM1,SM2を駆動するブロック構成となっている。
また、図3Aや図6Aに示す電流スイッチ・セルCSMの回路において、スイッチ回路を構成する4個のスイッチSM1〜SM4をトランジスタ回路によって構成しても良く、かかる場合には、スイッチ回路の4個のスイッチSM1〜SM4それぞれを構成するスイッチング素子として、パイポーラトランジスタを用いても良いし、あるいは、FET(Field Effect Transistor:電界効果トランジスタ)を用いても良い。
次に、前述の図3Aや図6Aのような電流スイッチ・セルCSMを用いて構成された図1、図2および図4、図5に示す本発明の第1の実施形態に係るディジタル/アナログ変換器DACの全体のD/A(Digital-to-Analog)変換動作の概要について、図7の模式図に基づいてさらに説明する。ここで、図7は、本発明の第1の実施形態に係るディジタル/アナログ変換器DACとして3ビット構成の場合を例にとってディジタル/アナログ変換器DAC全体の動作を説明するための模式図であり、図27に示した模式図の場合と同様、3ビットのディジタル入力信号D0(LSB側),D1,D2(MLB側)に応じたアナログ出力信号Voutが生成されていることを示している。
なお、図7には表示していないが、3ビットのディジタル入力信号D0,D1,D2それぞれに対応して、2個ずつのDフリップフロップD−FF群(D−FF0A&D−FF0B、D−FF1A&D−FF1B、D−FF2A&D−FF2B)、スイッチ回路の4個ずつのスイッチS01〜S04、S11〜S14、S21〜S24、電流源からなる電流スイッチ・セルCS0,CS1,CS2が3個設けられている。図7には、電流スイッチ・セルCS0,CS1,CS2のうち、2個ずつのDフリップフロップD−FF群(D−FF0A&D−FF0B、D−FF1A&D−FF1B、D−FF2A&D−FF2B)は示しているが、残りのスイッチ回路の4個ずつのスイッチS01〜S04、S11〜S14、S21〜S24、電流源については、負荷側の抵抗ラダー網とともに、D/A変換動作を行うDACコア回路10として図1、図2、図4、図5とは異なる形式で表示している。
図7において、まず、ディジタル入力信号D0,D1,D2がディジタル/アナログ変換器DACに入力される。ただし、3ビットのディジタル入力信号D0,D1,D2は、外部からの信号であり、3ビットのデータ間には、一般に、図7に示すように、多少なりとも時間軸上でのずれが存在する。
そこで、3ビットのディジタル入力信号D0,D1,D2は、本来必要とする動作周波数の(1/2)の周波数つまり従来のディジタル/アナログ変換器DACで必要であったクロック周波数の(1/2)の周波数のクロック信号CLKの立ち上がりエッジ(図7中△マークのタイミング)、および、補相クロック信号CLKBの立ち上がりエッジ(=クロック信号CLKの立下りエッジ:図7中○マークのタイミング)において、対応する2個ずつのDフリップフロップD−FF群(D−FF0A&D−FF0B、D−FF1A&D−FF1B、D−FF2A&D−FF2B)によって時間軸上のずれがない形にリタイミングされる同時に、2個ずつのハーフレート信号として分離される。
その結果、2個ずつのDフリップフロップD−FF群からは、3ビットのディジタル入力信号D0,D1,D2それぞれが分離された2個ずつのハーフレート信号として、2個ずつのリタイミングディジタル入力信号D0R-A&D0R-B(LSB側)、D1R-A&D1R-B、D2R-A&D2R-B(MSB側)が出力されて、セレクト信号SWおよび補相セレクト信号SWBが供給されているDACコア回路10内のスイッチ回路に入力される。
しかる後、図3Aおよび図3Bにおいて前述したような電流スイッチ・セルCS0,CS1,CS2それぞれの動作を行うことにより、2個ずつのハーフレート信号であるリタイミングディジタル入力信号D0R-A&D0R-B、D1R-A&D1R-B、D2R-A&D2R-Bおよびセレクト信号SWおよび補相セレクト信号SWBによって、DACコア回路10の内部に設けられている各スイッチ回路を構成する4個ずつのスイッチS01〜S04、S11〜S14、S21〜S24が駆動されて、電流源から供給される電流が負荷(図7の例では、負荷抵抗ネットワーク)側に流れることにより、フルレートの信号に多重化されるとともに、所望の電流加算処理(バイナリの重み電流生成)が実行されて、リタイミングディジタル入力信号D0R-A&D0R-B、D1R-A&D1R-B、D2R-A&D2R-Bの各ビットに応じて電流の重み付けが行われ、最終的に、図7に示すように、ディジタル入力信号号D0,D1,D2に対応した8レベル(=23)のアナログ出力信号Vout(電圧)が生成されて、出力される。
以上のように、本発明の第1の実施形態に係るディジタル/アナログ変換器DACは、従来のディジタル/アナログ変換器DACと比較して、(1/2)の周波数のクロック信号CLKによって従来のディジタル/アナログ変換器DACと同一のD/A(Digital-to-Analog)変換動作速度を達成することができる。
また、図3Aに示す本電流スイッチ・セルは、図8に示すような回路構成とすることによって、差動ディジタル入力信号を入力して差動アナログ出力信号を出力する差動回路つまり差動ディジタル/アナログ変換器DACとして実現することも可能である。図8は、本発明の第1の実施形態に係るディジタル/アナログ変換器DACを構成する電流スイッチ・セルを差動回路として形成する場合のブロック構成の一例を示すブロック構成図である。ここで、該電流スイッチ・セルのスイッチ回路を、差動ディジタル入力信号をクロックCLK信号、補相クロック信号CLKBにより二つに分離してリタイミングした2個の差動ハーフレート信号によってそれぞれ駆動される2個の差動スイッチ回路として構成し、かつ、2個の該差動スイッチ回路それぞれを、トランジスタ対からなる差動増幅回路によって構成している例を示している。
図8に示すように、差動回路を形成する電流スイッチ・セルCSMは、差動ディジタル入力信号の正相信号である正相側ディジタル入力信号DMと補相信号である補相側ディジタル入力信号DMBとをクロック信号CLK、補相クロック信号CLKBによってそれぞれラッチして、2個の差動ハーフレート信号(リタイミングディジタル入力信号(第1の差動ハーフレート信号)DMR-Aとその補相リタイミングディジタル入力信号(第1の差動ハーフレート信号)DMR-AB、および、リタイミングディジタル入力信号(第2の差動ハーフレート信号)DMR-Bとその補相リタイミングディジタル入力信号(第2の差動ハーフレート信号)DMR-BB)に分離してリタイミングして出力する2個の差動入出力用のDフリップフロップD−FFMA,D−FFMBを備えている。
また、2個ずつを単位として直並列接続される4個のスイッチSM1〜SM4から構成されるスイッチ回路として、2個の差動ハーフレート信号(リタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-AB、および、リタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BB)それぞれにより駆動される第1、第2のスイッチを、2個の差動スイッチ回路として構成し、かつ、2個の差動スイッチ回路を、トランジスタ対QM1-1,QM1-2からなる正相側差動増幅回路SMA、トランジスタ対QM2-1,QM2-2からなる補相側差動増幅回路SMBにより構成する一方、セレクト信号SW、補相セレクト信号SWBによりそれぞれ駆動される第3、第4のスイッチを、1個ずつのトランジスタQM3,QM4により構成している。ここで、第3、第4のスイッチを構成するそれぞれのトランジスタQM3,QM4のコレクタを、第1、第2のスイッチをそれぞれ構成する正相側差動増幅回路SMA、トランジスタ対QM2-1,QM2-2のトランジスタ対QM1-1,QM1-2、QM2-1,QM2-2のそれぞれのエミッタ側に接続して、それぞれのスイッチを直列接続している。
さらに、負荷側も、正相信号に応じた電流を流す正相側負荷抵抗ネットワーク(抵抗ラダー網)LMA、補相信号に応じた電流を流す補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBの2個の負荷群によって構成し、スイッチ回路の4個のスイッチSM1〜SM4のうち、下段側のスイッチSM3,SM4を構成するトランジスタQM3,QM4には、正相電流信号IM、補相電流信号IMBを正相側負荷抵抗ネットワーク(抵抗ラダー網)LMA、補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBそれぞれに流すための電流源が接続されている。
なお、正相側負荷抵抗ネットワーク(抵抗ラダー網)LMAは、スイッチ回路の4個のスイッチSM1〜SM4のうち、上段側のスイッチSM1,SM2を構成する正相側差動増幅回路SMA、補相側差動増幅回路SMBそれぞれの正相側リタイミングディジタル入力信号DMR-A,DMR-Bにより駆動されるトランジスタQM1-1,QM2-1に接続され、一方、補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBは、上段側の正相側差動増幅回路SMA、補相側差動増幅回路SMBそれぞれの補相側リタイミングディジタル入力信号DMR-AB,DMR-BBにより駆動されるトランジスタQM1-2,QM2-2に接続される。
次に、図8に示す差動電流スイッチ・セルCSMの動作について以下に説明する。本差動電流スイッチ・セルCSMに入力される第Mビット目の差動ディジタル入力信号DMおよびその補相信号DMBは、従来のディジタル/アナログ変換器DACにおいて必要であつたクロック周波数の(1/2)の周波数のクロック信号CLKの立ち上がりエッジ、および、補相クロック信号CLKBの立ち上がりエッジ(=クロック信号CLKの立下りエッジ)において、2個の差動入出力用のDフリップフロップD−FFMA,D−FFMBによってそれぞれリタイミングされると同時に分離される。
その結果、2個の差動入出力用のDフリップフロップD−FFMA,D−FFMBからは差動ディジタル入力信号DMおよびその補相信号DMBの情報がそれぞれで2個ずつに分離された合計4個のハーフレート信号つまり2個の差動ハーフレート信号(リタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-AB、および、リタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BB)が生成される。
そして、2個の差動ハーフレート信号であるリタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-AB、および、リタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BBによって、スイッチ回路を構成する4個のスイッチSM1〜SM4のうち、上段側のスイッチSM1およびSM2の機能を担う正相側差動増幅回路SMAおよび補相側差動増幅回路SMBそれぞれを構成するトランジスタ対QM1-1、QM1-2およびトランジスタ対QM2-1、QM2-2をそれぞれ駆動する。
一方、この状態において、第M番目の電流スイッチ・セルCSM内のスイッチ回路を構成する4個のスイッチSM1〜SM4のうち、下段側に位置する2個のスイッチSM3,SM4に相当するトランジスタQM3,QM4には、クロック信号CLKと同一周波数であり、かつ、位相がいずれかの方向にずれたセレクト信号SWおよび該セレクト信号SWの補相信号である補相セレクト信号SWBが入力されており、下段側の2個のスイッチSM3,SM4つまりトランジスタQM3,QM4のon状態、off状態を決定している。
この結果、セレクト信号SW、補相セレクト信号SWBによってトランジスタQM3、QM4がon状態になると、正相側のディジタル入力信号DMに対応する正相電流信号IMが、正相側負荷抵抗ネットワーク(抵抗ラダー網)LMAに流れ、補相側のディジタル入力信号DMBに対応する補相電流信号IMBが、補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBに流れることになる。
よって、図8のような差動電流スイッチ・セルCSMを図1および図2に示すディジタル/アナログ変換器DACのすべての電流スイッチ・セルCS0,CS1,CS2,…,CSN-1に適用すれば、ディジタル入力信号の全ビットについて差動動作を行う差動ディジタル/アナログ変換器DACを実現することができる。
また、図8の回路構成のうち、4個のスイッチSM1〜SM4のうち上下のスイッチとそれぞれのスイッチを駆動する信号を入れ替えて、2個の差動ハーフレート信号(リタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-AB、および、リタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BB(ただし0≦M≦N−1))が、下段側の2個のスイッチSM3,SM4として配置した正相側差動増幅回路SMAおよび補相側差動増幅回路SMBそれぞれを駆動し、セレクト信号SW、補相セレクト信号SWBが、上段側の2個のスイッチSM1,SM2として配置したトランジスタQM3、QM4を駆動するようにしても良い。
かくのごとく、スイッチ回路を構成する4個のスイッチSM1〜SM4のうち上下のスイッチとそれぞれのスイッチを駆動する信号を入れ替えた差動電流スイッチ・セルを図1、図2あるいは図4、図5等に示すディジタル/アナログ変換器DACのすべての電流スイッチ・セルCS0,CS1,CS2,…,CSN-1に適用すれば(図4および図5のスイッチ回路に適用する場合は、図8に示す差動電流スイッチ・セルCSMのスイッチ回路を構成する4個のスイッチSM1〜SM4のうち、上段側と下段側とを入れ替えて適用すれば)、ディジタル入力信号の全ビットについて差動動作を行う差動ディジタル/アナログ変換器DACを実現することができ、アナログ出力信号の線形性(品質)をさらに改善することができる。
なお、図8に示す差動電流スイッチ・セルCSMの回路においては、スイッチ回路の4個のスイッチSM1〜SM4それぞれを構成するスイッチング素子として、パイポーラトランジスタを用いている構成例を示しているが、本発明においては、バイポーラトランジスタに限るわけではなく、電流のスイッチング機能を実現することができる素子であれば、如何なる素子であっても良い。例えば、FET(Field Effect Transistor:電界効果トランジスタ)を用いても、前述と同様の機能を実現することが可能である。
また、本第1の実施形態に係る電流スイッチ・セル、本第1の実施形態に係るディジタル/アナログ変換器DACにおいて、DフリップフロップD−FFMA,D−FFMB(0≦M≦N−1)とスイッチ回路(スイッチSM1〜SM4)との間に、2個の波形整形用のバッファ回路を1つずつ接続することによって、スイッチ駆動用のデータ波形つまりハーフレート信号であるリタイミングディジタル入力信号DMR-A,DMR-Bの品質を向上させることができ、スイッチ駆動波形に起因するアナログ出力信号Voutの信号波形の劣化(データフィードスルー等)を抑圧することが可能となる。
例えば、電流スイッチ・セルとして図8に示すような差動電流スイッチ・セルCSMの回路構成を採用する場合、図9に示すような多段の波形整形回路(例えば差動増幅回路)を備えた波形整形用バッファ回路5を、差動電流スイッチ・セルCSM内に導入することによって、図10Aおよび図10Bに示すように、DフリップフロップD−FFの出力波形に存在するクロックノイズ等をうまく除去することができ、アナログ出力信号Voutの信号波形の品質を効果的に向上させることができる。
ここに、図9は、本発明の第1の実施形態に係るディジタル/アナログ変換器DACの電流スイッチ・セルCSMを構成するDフリップフロップD−FFMA,D−FFMBとスイッチ回路のスイッチSM1〜SM4との間に挿入する波形整形用バッファ回路の回路構成の一例を示す回路図であり、該電流スイッチ・セルとして、差動電流スイッチ・セルCSMを用いる場合における波形整形用バッファ回路の具体的な回路構成を一例として示している。
図9に示す波形整形用バッファ回路5は、多段(図9の場合は2段)の波形整形回路(差動増幅回路)から構成されており、第1段目の波形整形回路(差動増幅回路)は、トランジスタ対QBM1-1,QBM1-2と電流源I1とからなり、第2段目の波形整形回路(差動増幅回路)は、トランジスタ対QBM3-1,QBM3-2と電流源I3とからなり、第1段目の波形整形回路と第2段目の波形整形回路とは、トランジスタQBM2-1,QBM2-2と電流源I2-1,I2-2とからなる2個のエミッタフォロアを介してそれぞれ接続されている。
図9に示す波形整形用バッファ回路5において、電流スイッチ・セルCSMを構成するDフリップフロップD−FFから出力される差動リタイミングディジタル入力信号DMR-A−in,DMR-B−inは、第1段目の波形整形回路(差動増幅回路)を構成するトランジスタ対QBM1-1,QBM1-2に入力されて、波形整形がなされた後、エミッタフォロアを構成するトランジスタQBM2-1,QBM2-2を介して、第2段目の波形整形回路(差動増幅回路)を構成するトランジスタ対QBM3-1,QBM3-2に入力される。しかる後、第2段目の波形整形回路(差動増幅回路)において、さらに波形整形がなされた後、波形整形された差動リタイミングディジタル出力信号DMR-A−out,DMR-B−outとして出力される。
また、図10Aおよび図10Bは、図9に示す波形整形用バッファ回路5の入力信号波形と出力信号波形とを示す波形図である。より詳しくは、図10Aは、差動リタイミングディジタル入力信号DMR-A−in,DMR-B−inのうち、正相側のリタイミングディジタル入力信号DMR-A−inの信号波形を示し、図10Bは、差動リタイミングディジタル出力信号DMR-A−out,DMR-B−outのうち、正相側のリタイミングディジタル出力信号DMR-A−outの信号波形を示している。図10Aおよび図10Bに示すように、図9に示すような波形整形用バッファ回路5を用いることによって、入力信号波形に含まれているノイズ成分を除去し、充分に波形整形がなされた出力信号波形を得ることができることが分かる。
なお、電流スイッチ・セルを構成するDフリップフロップD−FFとスイッチ回路との間に図9に示すような波形整形用バッファ回路5を挿入することは、図8の場合のような差動電流スイッチ・セルの場合に限るものではなく、図3Aや図6Aに示すような単相の電流スイッチ・セルに適用するようにしても、もちろん、同様の効果が得られる。
さらに、電流スイッチ・セルとして図8に示すような差動電流スイッチ・セルの回路構成を採用する場合、図11のような回路構成としても良い。図11は、本発明の第1の実施形態に係るディジタル/アナログ変換器DACを構成する電流スイッチ・セルを差動回路として形成する場合のブロック構成の他の例を示すブロック構成図であり、図8の差動電流スイッチ・セルの場合とは異なり、差動電流スイッチ・セルCSMを構成する各トランジスタのエミッタに縮退抵抗を接続した回路構成としている。
図11に示すように、差動電流スイッチ・セルCSMを構成するスイッチ回路の4個のスイッチSM1〜SM4のうち、上段側のスイッチSM1およびSM2の機能を担う正相側差動増幅回路SMAおよび補相側差動増幅回路SMBそれぞれを構成するトランジスタ対QM1-1,QM1-2およびトランジスタ対QM2-1,QM2-2のそれぞれのエミッタには、縮退抵抗RM1-1,RM1-2および縮退抵抗RM2-1,RM2-2を接続し、下段側の2個のスイッチSM3,SM4として機能するトランジスタQM3、QM4のそれぞれのエミッタには、縮退抵抗RM3,RM4を接続している。
かくのごとく、差動電流スイッチ・セルCSM内のスイッチ回路の4個のスイッチSM1〜SM4を構成する各トランジスタのエミッタに縮退抵抗を接続することにより、電流スイッチング時のアナログ出力波形に現れるオーバシュート等を抑圧することができるという効果が得られる。
なお、電流スイッチ・セルCSM内のスイッチ回路のスイッチSM1〜SM4を構成する各トランジスタのエミッタに図11に示すような縮退抵抗を接続することは、図8の場合のような差動電流スイッチ・セルの場合に限るものではなく、図3Aや図6Aに示すような単相の電流スイッチ・セルに適用するようにしても、もちろん、同様の効果が得られる。
また、カレント・ステアリング型(電流加算型)のディジタル/アナログ変換器DACの回路構成としては、図1や図2に示したように、Nビットのバイナリコードからなるディジタル入力信号D0(LSB側),D1,D2,…,DN-1(MSB側)を、そのまま、2×N個のDフリップフロップD−FF0A,D−FF0B,D−FF1A,D−FF1B,D−FF2A,D−FF2B,…,D−FF(N-1)A,D−FF(N-1)B(D−FF:ラッチ機能を有する回路)に入力するのではなく、各ビットごとに重み付けがなされたバイナリコードからなるNビットのディジタル入力信号D0,D1,D2,…,DN-1のうち、一部(例えば上位Mビット)のビットまたはすべてのビットを、各ビットの重みがない温度計・コードにデコードした後、DフリップフロップD−FFに入力するような回路構成を採用しても良い。
ここで、図12は、カレント・ステアリング型(電流加算型)のディジタル/アナログ変換器DACの回路構成として、ディジタル入力信号D0,D1,D2,…,DN-1のうち、一部のビット例えば上位Mビットを温度計・コードに変換してDフリップフロップD−FFに入力する場合のブロック構成を示すブロック構成図であり、図24に示した従来のカレント・ステアリング型(電流加算型)のディジタル/アナログ変換器DACの変形例として示している。
図12に示すように、ディジタル入力信号D0,D1,D2,…,DN-1のうち、温度計・コードに変換しない下位(N−M)ビットについては、図24の回路構成と同様に、ディジタル入力信号D0,D1,…,D(N-M)をラッチしてリタイミングする(N−M)個のDフリップフロップD−FF0,D−FF1,…,D−FF(N-M)と、各DフリップフロップD−FFから出力されるリタイミングディジタル入力信号により駆動される(N−M)個のスイッチ回路すなわちスイッチS0,S1,…,S(N-M)と、を備えている。
さらに、図12に示すように、ディジタル入力信号D0,D1,D2,…,DN-1のうち、上位Mビットについては、図24の回路構成とは異なり、重みがない温度計・コードにデコードするデコーダ11を備え、該デコーダ11によってデコードされた2Mビットの温度計・コードの入力信号をラッチしてリタイミングするためのDフリップフロップD−FFとして、2M個のDフリップフロップD−FF(N-M)+1,D−FF(N-M)+2,…,D−FF(N-M)+2 Mと、2M個のリタイミングされた温度計・コードによって駆動される2M個のスイッチ回路すなわちスイッチS (N-M)+1,S(N-M)+2,…,S(N-M)+2 Mと、を備えている。
ここで、下位(N−M)ビット、上位Mビットのいずれについても、DフリップフロップD−FFL(0≦L≦(N−M)+2M)とスイッチ回路すなわちスイッチSLと電流源とからなる各電流スイッチ・セルCSLの回路構成を、例えば、本第1の実施形態の図3Aや図6Aや図8に示すような回路構成に置換し、本来必要とする動作周波数の(1/2)の周波数のクロック信号CLK、補相クロック信号CLKB、セレクト信号SW、補相セレクト信号SWBを用いてタイミング制御するようにすれば、本第1の実施形態と同様の効果が得られることは自明のことである。
一方、図13は、カレント・ステアリング型(電流加算型)のディジタル/アナログ変換器DACの回路構成として、ディジタル入力信号D0,D1,D2,…,DN-1のすべてのビットを温度計・コードに変換してDフリップフロップD−FFに入力する場合のブロック構成を示すブロック構成図であり、図24に示した従来のカレント・ステアリング型(電流加算型)のディジタル/アナログ変換器DACのさらに異なる変形例として示している。
図13に示すように、ディジタル入力信号D0,D1,D2,…,DN-1のすべてのビットについて、図24の回路構成とは異なり、重みがない温度計・コードにデコードするデコーダ12を備え、該デコーダ12によってデコードされた(2N−1)ビットの温度計・コードの入力信号をラッチしてリタイミングするためのDフリップフロップD−FFとして、(2N−1)個のDフリップフロップD−FF0,D−FF1,D−FF2,…,D−FF(2 N -1)と、(2N−1)個のリタイミングされた温度計・コードによって駆動される(2N−1)個のスイッチ回路すなわちスイッチS0,S1,S2,…,S(2 N -1)と、を備えている。
ここで、DフリップフロップD−FFL(0≦L≦2N−1)とスイッチ回路すなわちスイッチSLと電流源とからなる各電流スイッチ・セルCSLの回路構成を、図12の場合の説明と同様に、例えば、本第1の実施形態の図3Aや図6Aや図8に示すような回路構成に置換し、本来必要とする動作周波数の(1/2)の周波数のクロック信号CLK、補相クロック信号CLKB、セレクト信号SW、補相セレクト信号SWBを用いてタイミング制御するようにすれば、本第1の実施形態と同様の効果が得られることは自明のことである。
なお、図12や図13に示すように、Nビットのバイナリコードからなるディジタル入力信号D0,D1,D2,…,DN-1の一部またはすべてのビットを、デコーダ11やデコーダ12を用いて温度計・コードに変換した後、DフリップフロップD−FFL、スイッチ回路すなわちスイッチSLからなる電流スイッチ・セルへ入力する回路構成においては、重みがない温度計・コードを用いるため、DフリップフロップD−FFL、スイッチ回路すなわちスイッチSL、電流源の個数が増え、出力ノード側に見える容量成分も増加してしまう。
このため、従来技術として示した図24や図25のディジタル/アナログ変換器DACのように、Nビットのバイナリコードからなるディジタル入力信号D0,D1,D2,…,DN-1をそのまま電流スイッチ・セルCS0,CS1,CS2,…,CSN-1に入力する回路構成に比し、D/A(Digital-to-Analog)変換の速度性能が劣化してしまう。しかし、D/A変換後のアナログ出力信号には大きなグリッチが生じ難い回路構成となっているので、線形性が良い回路構成として良く利用されている回路構成でもある。
したがって、図12や図13に示すディジタル/アナログ変換器DACの電流スイッチ・セルを構成する回路部を、前述のように、本第1の実施形態における図3Aや図6Aや図8に示す電流スイッチ・セルによって置換することにすれば、図24や図25の従来のディジタル/アナログ変換器DACにおいて問題点であったD/A(Digital-to-Analog)変換の速度性能について、大幅に改善することができるとともに、図3Aや図6Aや図8に示す電流スイッチ・セルを適用した図1、図2、図4、図5のような単相信号用のディジタル/アナログ変換器DACやあるいは差動信号用のディジタル/アナログ変換器DACよりも、線形性が良好なアナログ出力信号を生成することができる。
(本第1の実施形態の効果)
本発明の第1の実施形態に係る電流スイッチ・セルCSおよびディジタル/アナログ変換器DACによれば、以下のごとき効果を奏することができる。
本発明の第1の実施形態に係る電流スイッチ・セルCSおよびディジタル/アナログ変換器DACは、ディジタル入力信号をリタイミングディジタル入力信号として所望する動作周波数の(1/2)の周波数のクロック信号CLKおよび補相クロック信号CLKBにより、所要の周波数の(1/2)の周波数の2個のハーフレート信号に分離する動作を可能としているので、外部から供給するクロック周波数に対して2倍のレートのD/A(Digital-to-Analog)変換速度を達成することができる。つまり、本発明の第1の実施形態に係るディジタル/アナログ変換器DACは、従来のディジタル/アナログ変換器DACと比較して、クロック信号系に対する速度・帯域要求が緩和されており、変換速度性能の制限要因であったリタイミング精度を確保し易く、それ故、より一層高速なD/A変換動作を実現することができる。
なお、本発明の第1の実施形態に係るディジタル/アナログ変換器DACにおいては、ディジタル入力信号をラッチした後リタイミングして出力するDフリップフロップD−FFによって、該ディジタル入力信号が2個のハーフレート信号に分離されるため、DフリップフロップD−FFからスイッチ回路までのディジタル信号の配線系の帯域要求も緩和されており、ディジタル/アナログ変換器DACの回路レイアウト上、ディジタル信号の配線の引回しの自由度を増やすことができる。
さらに、分離されて出力される前記ハーフレート信号は、電流スイッチ・セルCS内においてセレクト信号によって多重化されるため、該セレクト信号の供給タイミングが正確に与えられてさえいれば、ハーフレート信号間の多少のスキュー(時間軸上でのずれ)も許容することができる。ちなみに、電流スイッチ・セルCS自体は大規模なものでなく、回路レイアウトとしても小面積で実現することができるため、スイッチ回路に供給するセレクト信号のタイミング調整についても比鼓的容易に行うことができる。
一方、本発明の第1の実施形態に係る電流スイッチ・セルCSおよびディジタル/アナログ変換器DACにおいては、従来の電流スイッチ・セルCSおよびディジタル/アナログ変換器DACに比べて、電流スイッチ・セルCS内のDフリップフロップD−FFおよびスイッチ回路すなわちスイッチの個数が増加することになるが、インターリーブ方式のディジタル/アナログ変換器DACと比較すると、DフリップフロップD−FFおよびスイッチの個数の増加は、遥かに少ない個数に抑えられており、小型化が可能であり、かつ、消費電力の増大も抑えられている。同じD/A変換速度で比較した場合、本発明の第1の実施形態に係る電流スイッチ・セルCSおよびディジタル/アナログ変換器DACによれば、消費電力を従来の75%以下に抑えることができる。
また、本発明の第1の実施形態に係る電流スイッチ・セルCSおよびディジタル/アナログ変換器DACにおいては、インターリーブ方式のディジタル/アナログ変換器DACにおいて問題となっていた各サブディジタル/アナログ変換器SDAC間の特性の差異やミキサの非線形特性等に起因するアナログ出力信号の品質(線形性)劣化も、そもそも生じることはない。
ここで、本発明の第1の実施形態に係る電流スイッチ・セルCSおよびディジタル/アナログ変換器DACの効果についてさらに具体的に説明する。図14は、本発明の第1の実施形態に係るディジタル/アナログ変換器DACの変換速度性能のシミュレーション結果を示すグラフであり、図1のブロック構成をベースにした本発明の第1の実施形態に係るディジタル/アナログ変換器DACにおける変換速度性能のシミュレーション結果を、図24のブロック構成をベースにした従来のディジタル/アナログ変換器DACと比較して示している。
なお、図14に示すシミュレーション結果は、回路シミュレーションとして汎用的なSPICE(Simulation Program with Integrated Circuit Emphasis)を用いて行った結果である。また、従来のディジタル/アナログ変換器DACおよび本発明によるディジタル/アナログ変換器DACは、いずれも、6ビットのディジタル入力信号が入力された6ビット分解能を有する場合であって、かつ、高速動作に優れた実際のトランジスタモデルを用いて設計されていることを前提としている。
また、本シミュレーションは、ディジタル/アナログ変換器DACからのアナログ出力信号として5GHzの正弦波を得るという条件下において実施しており、図14に示すように、かかる条件下におけるD/A(Digital-to-Analog)変換速度とSNDR(Signal to Noise and Distortion Ratio)との関係をシミュレーションしている。ここで、SNDRとは、信号と信号帯城内(DC〜ナイキスト周波数(=変換周波数の1/2))のノイズおよび歪みの総和との比を表わすものであり、アナログ/ディジタル変換器ADCやディジタル/アナログ変換器DACの動的特性の一般的な評価指標となるものである。
図14に示すように、本シミュレーションによれば、従来のディジタル/アナログ変換器DACの場合は、変換速度が40GS/sになるまでは、SNDRとして25dB以上を保っているが、変換速度が50GS/sに達すると、クロック信号の供給が困難となり、D/A変換動作そのものが不可能となってしまう。
一方、本発明の第1の実施形態に係るディジタル/アナログ変換器DACにおいては、従来のディジタル/アナログ変換器DACに比べ、クロック信号に対する帯域要求が緩和されているため、より一層の高速動作を達成することができ、変換速度が60GS/sに達するまでは、SNDRとして25dB以上を保つことができ、変換速度がさらに高速の80GS/s動作においても、歪みの影響等が発生してくるものの、SNDRとしては、20dB以上を確保していることが分かる。
つまり、本発明の第1の実施形態に係るディジタル/アナログ変換器DACは、従来のディジタル/アナログ変換器DACに比べ、おおよそ2倍程度の変換速度の高速化を図ることができる。
以上まとめると、本発明の第1の実施形態に係る電流スイッチ・セルCSおよび該電流スイッチ・セルCSを適用したディジタル/アナログ変換器DACは、消費電力の増大を抑えながら、変換速度を従来ディジタル/アナログ変換器のDACの2倍程度まで高速化することができるという利点を有している。
(第2の実施形態)
次に、本発明に係る電流スイッチ・セルおよびディジタル/アナログ変換器DACの第2の実施形態の回路構成について説明する。第2の実施形態に係る回路構成においても、前述の第1の実施形態の場合と同様、ディジタル入力信号をリタイミングするリタイミング機能と、リタイミングしたディジタル入力信号に応じて負荷へ供給する電流を制御するスイッチ機能とを有する電流スイッチ・セルの構成に大きな特徴を有しており、かかる電流スイッチ・セルを適用することによって、高速のD/A(Digital-to-Analog)変換動作が可能なディジタル/アナログ変換器DACを実現することができる。ただし、本第2の実施形態においては、第1の実施形態に係る電流スイッチ・セルとは異なり、電流供給用の電流源として各電流スイッチ・セルに2個の電流源(供給する電流値は相等しい)を備えている。
以下では、本発明に係る電流スイッチ・セルの詳細な説明は、後に説明することとし、まず、かかる電流スイッチ・セルを適用して構成される本発明の第2の実施形態に係るディジタル/アナログ変換器DACのブロック構成について、図15および図16を用いて、まず説明する。
図15は、本発明に係るディジタル/アナログ変換器DACの第2の実施形態の回路構成の一例を示すブロック構成図であり、第1の実施形態の図1のカレント・ステアリング型(電流加算型)のディジタル/アナログ変換器DACの場合と同様、N個のディジタル入力信号の各ビットそれぞれに対応して、N個の電流スイッチ・セルCS0,CS1,CS2,…,CSN-1(つまりそれぞれがリタイミング用のDフリップフリップと負荷への電流切り替え用のスイッチ回路と電流を負荷に供給する電流源とからなる回路)を備え、N個の電流値が等しい電流を、Nビットのバイナリコードからなるディジタル入力信号に応じて、抵抗値R−2Rのラダー状の複数の抵抗からなるバイナリ重み付け負荷抵抗ネットワーク(抵抗ラダー網)を用いて重み付け加算することによりアナログ出力信号Voutに変換して出力する例を示している。
N個の電流スイッチ・セルCS0,CS1,CS2,…,CSN-1を備えた図15のディジタル/アナログ変換器DACは、図1の場合と同様、それぞれの電流スイッチ・セルCS0,CS1,CS2,…,CSN-1内に2個ずつのDフリップフロップD−FF(D−FF:ラッチ機能を有する回路)を備えることによって、Nビットのディジタル入力信号D0(LSB側),D1,D2,…,DN-1(MSB側)を一時ラッチし、外部から供給されるクロック信号CLKと該クロック信号CLKの補相信号(補相クロック信号CLKB)とにより、または、外部から供給されるクロック信号CLKと該クロック信号CLKをシングルバランス変換(単相→差動変換)して生成した補相クロック信号CLKBとにより、ディジタル入力信号D0,D1,D2,…,DN-1の各ビットごとに二つに分離してリタイミングおよびサンプリングした結果を出力する2×N個のDフリップフロップD−FF0A,D−FF0B,D−FF1A,D−FF1B,D−FF2A,D−FF2B,…,D−FF(N-1)A,D−FF(N-1)Bを備えている。
また、図15のディジタル/アナログ変換器DACは、ディジタル入力信号D0,D1,D2,…,DN-1それぞれに対応して用意されているN個の各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1ごとに、図1の場合とは異なり、電流値(I)が相等しい2個ずつの電流源が配置されているが、各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1それぞれの電流源は、すべて相等しい電流値(I)の電流を、抵抗値R−2Rのラダー状の複数の抵抗からなるバイナリ重み付けした負荷抵抗ネットワーク(抵抗ラダー網)に流すように構成されている。
さらに、図1の場合と同様、各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1に、2個ずつのDフリップフロップD−FF0A,D−FF0B,D−FF1A,D−FF1B,D−FF2A,D−FF2B,…,D−FF(N-1)A,D−FF(N-1)Bを備えることによって、各ビットごとに二つに分離して出力したディジタル入力信号それぞれのビット値に応じてオン、オフする第1、第2のスイッチと、外部から供給されるセレクト信号SWと該セレクト信号SWの補相信号(補相セレクト信号SWB)とに応じて、または、外部から供給されるセレクト信号SWと該セレクト信号SWをシングルバランス変換(単相→差動変換)して生成した補相セレクト信号SWBとに応じて、オンオフする第3、第4のスイッチとからなるスイッチ回路として、第1、第3のスイッチと第2、第4のスイッチとがそれぞれ2個ずつ直列接続された(かつ、直列接続された一方の2個のスイッチは負荷に接続され、他方の2個のスイッチは2個の電流源それぞれに接続された)合計4個のスイッチが備えられている。
したがって、ディジタル/アナログ変換器DACとして、それぞれのビットごとに対応して、直並列構成の4個ずつのスイッチからなるN個のスイッチ回路を有することになり、合計4×N個のスイッチS01,S02,S03,S04,S11,S12,S13,S14,S21,S22,S23,S24,…,S(N-1)1,S(N-1)2,S(N-1)3,S(N-1)4を備えて構成されている。
電流スイッチ・セルCS0,CS1,CS2,…,CSN-1ごとに2個ずつ配置されている2×N個の電流源は、N個のスイッチ回路すなわち4×N個のスイッチのうち、対応する電流スイッチ・セルCS0,CS1,CS2,…,CSN-1内の各スイッチ回路を構成する4個のスイッチずつのうち2個ずつが直列接続された2個のスイッチを介して、負荷抵抗ネットワーク(抵抗ラダー網)に接続されており、結果的に、ディジタル入力信号D0,D1,D2,…,DN-1の対応するビットの値に応じて、負荷抵抗ネットワーク(抵抗ラダー網)に電流を供給するか否かが決定されるように構成されている。なお、符号Vccは、ディジタル/アナログ変換器DACを駆動するための電源である。
一方、図16は、本発明に係るディジタル/アナログ変換器DACの第2の実施形態の回路構成の他の例を示すブロック構成図であり、第1の実施形態の図2のカレント・ステアリング型(電流加算型)のディジタル/アナログ変換器DACの場合と同様、N個の電流スイッチ・セルCS0,CS1,CS2,…,CSN-1内の2個ずつの電流源(2個ずつは同一の電流値を供給する電流源)からは、電流値をバイナリ重み付けしたN個の電流が供給されることにより、バイナリ重み付けがされたN個の電流を、Nビットのバイナリコードからなるディジタル入力信号に応じて、単一の負荷抵抗を用いて加算することによりアナログ出力信号Voutに変換して出力する例を示している。
N個の電流スイッチ・セルCS0,CS1,CS2,…,CSN-1を備えた図16のディジタル/アナログ変換器DACは、図2の場合と同様、それぞれの電流スイッチ・セルCS0,CS1,CS2,…,CSN-1に2個ずつのDフリップフロップD−FF(D−FF:ラッチ機能を有する回路)を備えることによって、Nビットのディジタル入力信号D0(LSB側),D1,D2,…,DN-1(MSB側)を一時ラッチし、外部から供給されるクロック信号CLKと該クロック信号CLKの補相信号(補相クロック信号CLKB)とにより、または、外部から供給されるクロック信号CLKと該クロック信号CLKをシングルバランス変換(単相→差動変換)して生成した補相クロック信号CLKBとにより、ディジタル入力信号D0,D1,D2,…,DN-1の各ビットごとに二つに分離してリタイミングおよびサンプリングした結果を出力する2×N個のDフリップフロップD−FF0A,D−FF0B,D−FF1A,D−FF1B,D−FF2A,D−FF2B,…,D−FF(N-1)A,D−FF(N-1)Bを備えている。
また、図16のディジタル/アナログ変換器DACは、ディジタル入力信号D0,D1,D2,…,DN-1それぞれに対応して用意されているN個の各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1ごとに、図15の場合と同様、電流値が相等しい2個ずつの電流源が配置されているが、図15の場合とは異なり、各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1それぞれの2個の電流源は、ディジタル入力信号D0,D1,D2,…,DN-1それぞれに対応して、電流値I(LSB側),2I,22I,…,2N-1I(MSB側)にバイナリ重み付けした電流を、抵抗値Rの単一の負荷抵抗に流すように構成されている。
さらに、図2や図15の場合と同様、各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1に、2個ずつのDフリップフロップD−FF0A,D−FF0B,D−FF1A,D−FF1B,D−FF2A,D−FF2B,…,D−FF(N-1)A,D−FF(N-1)Bを備えることによって、各ビットごとに二つに分離して出力したディジタル入力信号それぞれのビット値に応じてオン、オフする第1、第2のスイッチと、外部から供給されるセレクト信号SWと該セレクト信号SWの補相信号(補相セレクト信号SWB)とに応じて、または、外部から供給されるセレクト信号SWと該セレクト信号SWをシングルバランス変換(単相→差動変換)して生成した補相セレクト信号SWBとに応じて、オン、オフする第3、第4のスイッチとからなるスイッチ回路として、第1、第3のスイッチと第2、第4のスイッチとがそれぞれ2個ずつ直列接続された(かつ、直列接続された一方の2個のスイッチは負荷に接続され、他方の2個のスイッチは2個の電流源それぞれに接続された)合計4個のスイッチが備えられている。
したがって、ディジタル/アナログ変換器DACとして、それぞれのビットごとに対応して、直並列構成の4個ずつのスイッチからなるN個のスイッチ回路を有することになり、合計4×N個のスイッチS01,S02,S03,S04,S11,S12,S13,S14,S21,S22,S23,S24,…,S(N-1)1,S(N-1)2,S(N-1)3,S(N-1)4を備えて構成されている。
電流スイッチ・セルCS0,CS1,CS2,…,CSN-1ごとに2個ずつ配置されている2×N個の電流源は、N個のスイッチ回路すなわち4×N個のスイッチのうち、対応する電流スイッチ・セルCS0,CS1,CS2,…,CSN-1内のスイッチ回路を構成する4個のスイッチのうち2個ずつが直列接続された2個のスイッチを介して、共通の単一の負荷抵抗に接続されており、結果的に、ディジタル入力信号D0,D1,D2,…,DN-1の対応するビットの値に応じて、単一の負荷抵抗に電流を供給するか否かが決定されるように構成されている。なお、符号Vccは、ディジタル/アナログ変換器DACを駆動するための電源である。
次に、図15および図16に示す本発明の第2の実施形態に係るディジタル/アナログ変換器DACにおける複数個(N個)の電流スイッチ・セルCS0,CS1,CS2,…,CSN-1のうち、ディジタル入力信号D0,D1,D2,…,DN-1の第Mビット目の電流スイッチ・セルCSMを例にとって、その電流スイッチ・セルCSMの回路構成とその動作例について、図17Aおよび図17Bを用いて説明する。
図17Aおよび図17Bは、本発明の第2の実施形態に係るディジタル/アナログ変換器DACを構成する電流スイッチ・セルの動作を説明するための模式図である。特に、図17Aは、N個の電流スイッチ・セルCS0,CS1,CS2,…,CSN-1のうち、第M番目の電流スイッチ・セルCSMの回路構成を示し、図17Bは、図17Aに示す第M番目の電流スイッチ・セルCSMの各部における信号波形を示している。なお、図17Aには、電流スイッチ・セルCSMに接続される負荷として、図15に示すような抵抗値R−2Rのラダー状の複数の抵抗からなる負荷抵抗ネットワーク(抵抗ラダー網)を備えている場合を例として示しているが、図16に示す単一の負荷抵抗を用いる場合についても、負荷抵抗に流れる電流が、第M番目に重み付けされた電流値に変わるだけであって、以下に説明する動作と全く同様の動作になる。
本発明の第2の実施形態に係るディジタル/アナログ変換器DACを構成する各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1は、例えば、図17Aに示す第M番目の電流スイッチ・セルCSMのように、図3Aの場合と同様、2個のDフリップフロップD−FF(第M番目の電流スイッチ・セルCSMの場合、DフリップフロップD−FFMA,D−FFMB)および2並列・2直列の計4個のスイッチ(第M番目の電流スイッチ・セルCSMの場合、スイッチSM1〜SM4)からなるスイッチ回路を備えていることを特徴としている。
ただし、図17Aに示すように、電流源は、図3Aの場合とは異なり、2個備えており、2並列・2直列の計4個のスイッチのうち、2直列のスイッチSM1,SM3およびスイッチSM2,SM4それぞれを介して電流IMA,IMBを別々に単一の負荷抵抗に供給するように構成していることを特徴としている。なお、2個の電流源からそれぞれの供給される電流値は相等しい(IMA=IMB=IM)。
さらに、第1の実施形態の図3Aおよび図3Bの場合と同様、従来のディジタル/アナログ変換器DACにおいて必要であったクロック周波数に比して(1/2)の周波数のクロック信号CLKと該クロック信号CLKの補相信号である補相クロック信号CLKBとを用いることにより、2個のDフリップフロップD−FFMA,D−FFMBにおいて、第Mビット目のディジタル入力信号DMを、2個のハーフレート信号(所望する信号速度の(1/2)の信号速度の信号)からなる2個のリタイミングディジタル入力信号DMR-A,DMR-Bに分離することを特徴としている。
さらに、第1の実施形態の図3Aおよび図3Bの場合と同様、クロック信号CLKと同一の周波数で、位相を例えば90°いずれかの方向にずらしたセレクト信号SWと該セレクト信号SWの補相信号である補相セレクト信号SWBと、2個のリタイミングディジタル入力信号DMR-A,DMR-Bと、2並列・2直列の計4個のスイッチSM1〜SM4からなるスイッチ回路と、を用いて、負荷抵抗ネットワーク(抵抗ラダー網)へ電流源からの電流を供給するか否かを決定することによって、ハーフレート信号である2個のリタイミングディジタル入力信号を多重化したフルレート信号の電流を生成して、クロック信号CLKの周波数の2倍の変換周波数の動作を行うことを特徴としている。
ここで、2個の電流源IMA,IMBを備えている本第2の実施形態においては、セレクト信号SW、補相セレクト信号SWBにより2直列ずつのスイッチSM1,SM3およびSM2,SM4のいずれか一方のみが閉状態(on状態)になるので、2個の電流源IMA,IMBが、同時に、スイッチを介して、負荷抵抗ネットワーク(抵抗ラダー網)へ電流を供給することはない。
2個の電流源IMA,IMBを備えている図17Aの電流スイッチ・セルCSMにおいては、スイッチ回路を構成する4個のスイッチSM1〜SM4のうち、2個の電流源IMA,IMBそれぞれが接続されている下段側に位置する2個のスイッチSM3,SM4は、図17Bに示すように、クロック信号CLKと同一周波数であり、かつ、位相がいずれかの方向にずれたセレクト信号SWおよび該セレクト信号SWの補相信号である補相セレクト信号SWBによって駆動され、下段側の2個のスイッチSM3,SM4の開閉状態(on状態、off状態)を決定している。つまり、図17Aの場合、2個のスイッチSM3,SM4は、セレクト信号SW、補相セレクト信号SWBによって駆動される第3、第4のスイッチを構成している。
したがって、セレクト信号SWが“High”の場合は、上段側のスイッチSM1の開閉状態(on状態、off状態)に応じて、一方の電流源からの電流信号IMAを負荷抵抗ネットワーク(抵抗ラダー網)に流すか否かが決定され、また、補相セレクト信号SWBが“High”の場合は、上段側のスイッチSM2の開閉状態(on状態、off状態)に応じて、他方の電流源からの電流信号IMBを負荷抵抗ネットワーク(抵抗ラダー網)に流すか否かが決定される。
なお、スイッチ回路を構成する4個のスイッチSM1〜SM4のうち、上段側に位置する2個のスイッチSM1,SM2は、図3Aの場合と同様、2個のDフリップフロップD−FFMAおよびD−FFMBそれぞれから出力される2個のリタイミングディジタル入力信号DMR-A,DMR-Bつまり2個のハーフレート信号によりそれぞれ駆動され、上段側の2個のスイッチSM1,SM2の開閉状態(on状態、off状態)が決定される。つまり、図17Aの場合、2個のスイッチSM1,SM2は、2個のハーフレート信号によって駆動される第1、第2のスイッチを構成している。
以上のような動作によって、本来必要とする動作周波数の(1/2)の周波数のクロック信号CLKと補相クロック信号CLKBとを用いるとともに、2個のDフリップフロップD−FF(第M番目のディジタル入力信号DMに相当する第M番目の電流スイッチ・セルCSMの場合、DフリップフロップD−FFMA,D−FFMB)を用いて、2個のリタイミングディジタル入力信号DMR-A,DMR-Bとして分離された2個のハーフレート信号が生成される。
しかる後、生成された2個のハーフレート信号は、2並列・2直列の計4個のスイッチ(第M番目の電流スイッチ・セルCSMの場合、スイッチSM1〜SM4)からなるそれぞれのスイッチ回路(第M番目のディジタル入力信号DMの場合、第M番目の電流スイッチ・セルCSMのスイッチ回路)内において、セレクト信号SWおよび補相セレクト信号SWBによる駆動により、2個の電流源のいずれかからの電流IMA,IMBを利用して、フルレートの信号(本来必要とする動作周波数の信号)に多重化され、第M番目のディジタル入力信号DMに対応する1つの(負荷抵抗ネットワークに流れる)電流信号IM(=IMA=IMB)に変換されることになる。
つまり、本発明の第2の実施形態に係るディジタル/アナログ変換器DACにおける図17Aに示す電流スイッチ・セルCSMは、従来のディジタル/アナログ変換器DACにおける図26Aのような電流スイッチ・セルCSMと比較して、(1/2)の周波数のクロック信号CLKによって従来のディジタル/アナログ変換器DACと同一レートの(負荷抵抗ネットワークに流れる)電流信号IMを生成することができる。
以上に説明した以外の図17Aの電流スイッチ・セルCSMの動作の詳細については、セレクト信号SW、補相セレクト信号SWBの状態に応じて2個の電流源を切り替えて使用する前述のような動作を除いて、図3Aおよび図3Bにおいて説明した動作と同様であるので、ここでのこれ以上の重複する説明は省略する。
以上のように、2個の電流源を備えている本第2の実施形態に係る電流スイッチ・セルCSMの動作についても、図3Aおよび図3Bに示した第1の実施形態の場合と、基本的な動作は同様であり、整理して示すと、次の通り、第1の実施形態と同様である。
(1)電流スイッチ・セルは、ディジタル入力信号の各ビット毎に配置されており、例えば第M番目のディジタル入力信号DMの場合、2個ずつのラッチ機能を有するDフリップフロップD−FFMA,D−FFMB、ディジタル入力信号DMのエッジトリガ方式例えば立ち上がりエッジトリガ方式によるリタイミングとサンプリングとに用いるクロック信号CLKと補相クロック信号CLKB、該クロック信号CLK信号と同一の周波数であり、かつ、該クロック信号CLK信号に対して0〜180°の範囲内の角度(理想は90°)で位相がいずれかの方向にずれているセレクト信号SWと補相セレクト信号SWB、2個ずつの単位で直並列接続されている4個のスイッチSM1〜SM4からなるスイッチ回路、該スイッチ回路に接続された電流源(なお、電流源の個数は2個であっても、第1の実施形態において説明したように、1個であっても構わない)によって構成して、負荷抵抗ネットワーク(抵抗ラダー網)または単一の負荷抵抗に接続されている。
(2)クロック信号CLK信号の周波数は、本来必要とする動作周波数(フルレート)の(1/2)の周波数すなわちハーフレートの周波数である。
(3)クロック信号CLKと補相クロック信号CLKBとのエッジトリガ例えば立ち上がりエッジトリガにより、第M番目のディジタル入力信号DMを2個のリタイミングディジタル入力信号DMR-A、DMR-Bに分離する。
(4)2個ずつの単位で直並列接続されている4個のスイッチSM1〜SM4からなるスイッチ回路は、2個のリタイミングディジタル入力信号DMR-A、DMR-Bと、セレクト信号SWと補相セレクト信号SWBとによりそれぞれ駆動される。
(5)電流源からの電流IMまたは重み付けされた重み付け電流2MIが負荷抵抗ネットワーク(抵抗ラダー網)または単一の負荷抵抗に流れる場合は、次の式が成立する場合である。
{(DMR-A)HIGH AND (SW)HIGH}
or {(DMR-B)HIGH AND (SWB)HIGH}
(6)電流IMまたは重み付けされた重み付け電流2MIは、結果的に、クロック信号CLKと同一周波数のセレクト信号SWと補相セレクト信号SWBとの双方のエッジタイミング例えば立ち上がりエッジタイミングでON/OFFされることになり、クロック信号CLKの2倍(ダブルレート)の周波数に相当するフルレートでD/A変換された場合と等価のアナログ出力信号が出力されることになる。
なお、図17Aに関する前述の説明においては、2個のデータ信号すなわち2個のハーフレート信号であるリタイミングディジタル入力信号DMR-A,DMR-B(ただし0≦M≦N−1)が、スイッチ回路を構成する4個のスイッチSM1〜SM4のうち、上段側の2個のスイッチSM1,SM2を駆動し、セレクト信号SW、補相セレクト信号SWBが、下段側の2個のスイッチSM3,SM4を駆動する場合について説明した。
しかし、本発明は、かかる場合に限るものではなく、例えば、図18、図19、図20A、図20Bに示すように、2個のデータ信号すなわち2個のハーフレート信号であるリタイミングディジタル入力信号DMR-A,DMR-B(ただし0≦M≦N−1)が、第1、第2のスイッチとして、下段側の2個のスイッチSM3,SM4を駆動し、セレクト信号SW、補相セレクト信号SWBが、第3、第4のスイッチとして、上段側の2個のスイッチSM1,SM2を駆動する場合であっても、全く同様の動作を実現することが可能である。
ここで、図18は、本発明に係るディジタル/アナログ変換器DACの第2の実施形態の回路構成のさらに異なる例を示すブロック構成図であり、図15に示すディジタル/アナログ変換器DACの変形例を示している。図18に示すディジタル/アナログ変換器DACは、ディジタル/アナログ変換器DACの各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1の電流源を、第1の実施形態の図4に示したような1個ではなく、2個配置したものであるが、その他は図4と同様であり、2個のハーフレート信号であるリタイミングディジタル入力信号DMR-A,DMR-B(ただし0≦M≦N−1)が、下段側の2個のスイッチSM3,SM4を駆動し、セレクト信号SW、補相セレクト信号SWBが、上段側の2個のスイッチSM1,SM2を駆動するブロック構成となっている。
また、図19は、本発明に係るディジタル/アナログ変換器DACの第2の実施形態の回路構成のさらに異なる例を示すブロック構成図であり、図16に示すディジタル/アナログ変換器DACの変形例を示している。ここで、図19に示すディジタル/アナログ変換器DACは、ディジタル/アナログ変換器DACの各電流スイッチ・セルCS0,CS1,CS2,…,CSN-1の電流源を、第1の実施形態の図5に示したような1個ではなく、2個配置したものであるが、その他は図5と同様であり、2個のハーフレート信号であるリタイミングディジタル入力信号DMR-A,DMR-B(ただし0≦M≦N−1)が、下段側の2個のスイッチSM3,SM4を駆動し、セレクト信号SW、補相セレクト信号SWBが、上段側の2個のスイッチSM1,SM2を駆動するブロック構成となっている。
また、図20Aおよび図20Bは、図18および図19に示す本発明の第2の実施形態のさらに異なる構成例に係るディジタル/アナログ変換器DACを構成する電流スイッチ・セルの動作を説明するための模式図であり、図17Aおよび図17Bに示す電流スイッチ・セルの変形例を示している。より詳しくは、図20Aは、N個の電流スイッチ・セルCS0,CS1,CS2,…,CSN-1のうち、第M番目の電流スイッチ・セルCSMの回路構成を示し、図20Bは、図20Aに示す第M番目の電流スイッチ・セルCSMの各部における信号波形を示している。ここで、図20Aに示す電流スイッチ・セルCSMは、電流源を、第1の実施形態の図6Aに示した電流スイッチ・セルのような1個ではなく、2個配置したものであるが、その他は図6Aと同様であり、2個のハーフレート信号であるリタイミングディジタル入力信号DMR-A,DMR-Bが、第1、第2のスイッチとして、下段側の2個のスイッチSM3,SM4を駆動し、セレクト信号SW、補相セレクト信号SWBが、第3、第4のスイッチとして、上段側の2個のスイッチSM1,SM2を駆動するブロック構成となっている。
また、図17Aや図20Aに示す電流スイッチ・セルCSMの回路において、スイッチ回路を構成する4個のスイッチSM1〜SM4をトランジスタ回路によって構成しても良く、かかる場合には、スイッチ回路の4個のスイッチSM1〜SM4それぞれを構成するスイッチング素子として、パイポーラトランジスタを用いても良いし、あるいは、FET(Field Effect Transistor:電界効果トランジスタ)を用いても良い。
以上に説明した本発明の第2の実施形態に係る電流スイッチ・セルおよびディジタル/アナログ変換器DACにおいては、各電流スイッチ・セルCSM(0≦M≦N−1)の電流源を、同一の電流値(IMA=IMB=IM)を供給する2個の電流源を備えることとするとともに、セレクト信号SW、補相セレクト信号SWBによって、2個の電流源を切り替えて利用することを可能としており、回路レイアウトの対称性が向上するとともに、偶数次のノイズの低減を図ることも可能となり、より高速なD/A変換動作を実現することができ、かつ、品質(線形性)劣化がより少ないアナログ出力信号を得ることができるとともに、第1の実施形態にて説明した効果と同様の効果が得られる。
なお、本第2の実施形態において説明した電流スイッチ・セルおよびディジタル/アナログ変換器DACは、単相信号の場合を例にとって説明したが、本発明はかかる場合に限るものではなく、例えば、差動信号により差動動作を行う差動回路に適用しても良く、同様の効果が得られるとともに、アナログ出力信号の線形性(品質)をさらに改善することができる。
(第3の実施形態)
次に、本発明の第3の実施形態に係る電流スイッチ・セルの構成として、差動動作を行う差動電流スイッチ・セルの回路構成について、第1の実施形態の図8および図11とは異なる構成例を説明する。
図21は、本発明の第3の実施形態に係る電流スイッチ・セルを差動回路として形成する場合のブロック構成の一例を示すブロック構成図である。ここで、図8の場合と同様、該電流スイッチ・セルのスイッチ回路を、差動ディジタル入力信号をクロックCLK信号、補相クロック信号CLKBにより二つに分離してリタイミングした2個の差動ハーフレート信号によってそれぞれ駆動される2個の差動スイッチ回路として構成し、かつ、2個の該差動スイッチ回路それぞれを、トランジスタ対からなる差動増幅回路によって構成している例を示している。
図21に示すように、差動回路を形成する電流スイッチ・セルCSMは、差動ディジタル入力信号の正相信号である正相側ディジタル入力信号DMと補相信号である補相側ディジタル入力信号DMBとをクロック信号CLK、補相クロック信号CLKBによってそれぞれラッチして、2個の差動ハーフレート信号(リタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-AB、および、リタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BB)に分離してリタイミングして出力する2個の差動入出力用のDフリップフロップD−FFMA,D−FFMBを、図8の場合と同様に、備えている。
ここで、図8の場合とは異なり、セレクト信号SW、補相セレクト信号SWBにより駆動されるスイッチ回路の第3、第4のスイッチに該当するスイッチSM1,SM2を、4個ずつのトランジスタQM1-1,QM1-2,QM1-3,QM1-4、トランジスタQM2-3,QM2-4,QM2-1,QM2-2を用いて、トランジスタQM1-1,QM2-3、トランジスタQM1-2,QM2-4、トランジスタQM1-3,QM2-1、トランジスタQM1-4,QM2-2の互いのエミッタ同士それぞれを接続して4対のトランジスタ対として構成し、第3、第4のスイッチを構成する4対のトランジスタ対それぞれのコレクタの一方を電源に接続し、他方を負荷となる正相側差動増幅回路SMA、補相側差動増幅回路SMBにそれぞれ接続し、かつ、第3、第4のスイッチを構成する4対のトランジスタ対それぞれのエミッタの接続点を、2個の差動ハーフレート信号によってそれぞれ駆動される第1、第2のスイッチに相当する正相側差動増幅回路SMA、補相側差動増幅回路SMBそれぞれを構成する2個の差動増幅回路のトランジスタ対QM3-1,QM3-2、トランジスタ対QM4-1,QM4-2のそれぞれのコレクタ側に接続して構成している。
つまり、図8の場合とは異なり、スイッチ回路を構成し、2個ずつを単位として直並列接続される4個のスイッチSM1〜SM4のうち、第1、第2のスイッチに相当する下段側のスイッチSM3,SM4として、一方の差動ハーフレート信号(リタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-AB)により駆動されるトランジスタ対QM3-1,QM3-2からなる正相側差動増幅回路SMA、他方の差動ハーフレート信号(リタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BB)により駆動されるトランジスタ対QM4-1,QM4-2からなる補相側差動増幅回路SMBを備えている。
一方、図8の場合とは異なり、スイッチ回路を構成する4個のスイッチSM1〜SM4のうち、第3、第4のスイッチに相当する上段側のスイッチSM1,SM2として、セレクト信号SWにより駆動される4個のトランジスタQM1-1,QM1-2,QM1-3,QM1-4を備え、また、補相セレクト信号SWBにより駆動される4個のトランジスタQM2-3,QM2-4,QM2-1,QM2-2を備えている。
ここで、セレクト信号SWにより4個のトランジスタQM1-1,QM1-2,QM1-3,QM1-4が閉状態(on状態)になった場合においては、リタイミングディジタル入力信号DMR-Aが“High”になったときに、正相電流信号IMを正相側負荷抵抗ネットワーク(抵抗ラダー網)LMAに流し、補相リタイミングディジタル入力信号DMR-ABが“High”になったときに、補相電流信号IMBを補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBに流すように接続されている。
また、補相セレクト信号SWBにより4個のトランジスタQM2-3,QM2-4,QM2-1,QM2-2が閉状態(on状態)になった場合においては、リタイミングディジタル入力信号DMR-Bが“High”になったときに、正相電流信号IMを正相側負荷抵抗ネットワーク(抵抗ラダー網)LMAに流し、補相リタイミングディジタル入力信号DMR-BBが“High”になったときに、補相電流信号IMBを補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBに流すように接続されている。
さらに、図8の場合とは異なり、1個の電流源ではなく、第2の実施形態の場合と同様、2個の電流源IMA,IMBを備えており、スイッチ回路を構成する4個のスイッチSM1〜SM4のうち、スイッチSM3を構成する正相側差動増幅回路SMAには、一方の電流源IMAが接続され、スイッチSM4を構成する補相側差動増幅回路SMBには、他方の電流源IMBが接続されている。
次に、図21に示す差動電流スイッチ・セルCSMの動作について以下に説明する。本差動電流スイッチ・セルCSMに入力される第Mビット目の差動ディジタル入力信号DMおよびその補相信号DMBは、第1の実施形態の図8の場合と同様、従来のディジタル/アナログ変換器DACにおいて必要であつたクロック周波数の(1/2)の周波数のクロック信号CLKの立ち上がりエッジ、および、補相クロック信号CLKBの立ち上がりエッジ(=クロック信号CLKの立下りエッジ)において、2個の差動入出力用のDフリップフロップD−FFMA,D−FFMBによってそれぞれリタイミングされると同時に分離される。
その結果、2個の差動入出力用のDフリップフロップD−FFMA,D−FFMBからは差動ディジタル入力信号DMおよびその補相信号DMBの情報がそれぞれで2個ずつに分離された合計4個のハーフレート信号つまり2個の差動ハーフレート信号(リタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-AB、および、リタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BB)が生成される。
そして、2個の差動ハーフレート信号であるリタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-AB、および、リタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BBによって、スイッチ回路を構成する4個のスイッチSM1〜SM4のうち、下段側のスイッチSM3およびSM4の機能を担う正相側差動増幅回路SMAおよび補相側差動増幅回路SMBそれぞれを構成するトランジスタ対QM3-1、QM3-2およびトランジスタ対QM4-1、QM4-2をそれぞれ駆動する。
一方、この状態において、第M番目の電流スイッチ・セルCSM内のスイッチ回路を構成する4個のスイッチSM1〜SM4のうち、上段側の2個のスイッチSM1,SM2に相当する4個ずつのトランジスタQM1-1,QM1-2,QM1-3,QM1-4、トランジスタQM2-3,QM2-4,QM2-1,QM2-2には、クロック信号CLKと同一周波数であり、かつ、位相がいずれかの方向にずれたセレクト信号SWおよび該セレクト信号SWの補相信号である補相セレクト信号SWBが入力されており、2個のスイッチSM1,SM2つまり4個ずつのトランジスタQM1-1,QM1-2,QM1-3,QM1-4、トランジスタQM2-3,QM2-4,QM2-1,QM2-2のon状態、off状態を決定している。
この結果、セレクト信号SW、補相セレクト信号SWBによって4個ずつのトランジスタQM1-1,QM1-2,QM1-3,QM1-4、トランジスタQM2-3,QM2-4,QM2-1,QM2-2がon状態になると、それぞれ、正相側のディジタル入力信号DMに対応する正相電流信号IMが、正相側負荷抵抗ネットワーク(抵抗ラダー網)LMAに流れ、補相側のディジタル入力信号DMBに対応する補相電流信号IMBが、補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBに流れることになる。
よって、図21のような差動電流スイッチ・セルCSMを例えば第2の実施形態の図15、図16あるいは図17A、図18等に示すディジタル/アナログ変換器DACのすべての電流スイッチ・セルに適用すれば、ディジタル入力信号の全ビットについて差動動作を行う差動ディジタル/アナログ変換器DACを実現することができる。
なお、図21に示す差動電流スイッチ・セルCSMの回路においては、スイッチ回路の4個のスイッチSM1〜SM4それぞれを構成するスイッチング素子として、パイポーラトランジスタを用いている構成例を示しているが、本発明においては、バイポーラトランジスタに限るわけではなく、電流のスイッチング機能を実現することができる素子であれば、如何なる素子であっても良い。例えば、FET(Field Effect Transistor:電界効果トランジスタ)を用いても、前述と同様の機能を実現することが可能である。
次に、差動動作を行う差動電流スイッチ・セルの回路構成のさらに異なる構成について、図22を用いて説明する。
図22は、本発明の第3の実施形態に係る電流スイッチ・セルを差動回路として形成する場合のブロック構成の他の例を示すブロック構成図である。ここで、図8の場合と同様、該電流スイッチ・セルのスイッチ回路を、差動ディジタル入力信号をクロックCLK信号、補相クロック信号CLKBにより二つに分離してリタイミングした2個の差動ハーフレート信号によってそれぞれ駆動される2個の差動スイッチ回路として構成し、かつ、2個の該差動スイッチ回路それぞれを、トランジスタ対からなる差動増幅回路によって構成している例を示している。
図22に示すように、差動回路を形成する電流スイッチ・セルCSMは、差動ディジタル入力信号の正相信号である正相側ディジタル入力信号DMと補相信号である補相側ディジタル入力信号DMBとをクロック信号CLK、補相クロック信号CLKBによってそれぞれラッチして、2個の差動ハーフレート信号(リタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-AB、および、リタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BB)に分離してリタイミングして出力する2個の差動入出力用のDフリップフロップD−FFMA,D−FFMBを、図8の場合と同様に、備えている。
また、図8の場合とは異なり、スイッチ回路を構成する4個のスイッチSM1〜SM4は、直列接続ではなく、第1、第4のスイッチ、第2、第3のスイッチのそれぞれを並列配置した構成とされており、第1、第2のスイッチに相当する差動スイッチ回路として、一方の差動ハーフレート信号(リタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-AB)により駆動されるトランジスタ対QM1-1,QM1-2からなる正相側差動増幅回路SMA、他方の差動ハーフレート信号(リタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BB)により駆動されるトランジスタ対QM2-1,QM2-2からなる補相側差動増幅回路SMB、および、第3、第4のスイッチに相当するスイッチとして、補相セレクト信号SWB、セレクト信号SWによりそれぞれ駆動されるトランジスタQM3,QM4を備えている。
ここで、図12の回路構成においては、スイッチ回路の第3、第4のスイッチを、1個ずつのトランジスタQM3,QM4により構成し、かつ、第3、第4のスイッチそれぞれのトランジスタQM3,QM4を駆動するセレクト信号および補相セレクト信号の信号レベルを、第1、第2のスイッチそれぞれの正相側差動増幅回路SMA、補相側差動増幅回路SMBを駆動する2個の差動ハーフレート信号よりも高い信号レベルに設定することとしている。
かかる信号レベルとすることにより、図22の回路構成は、図8の場合とは異なり、第1、第3のスイッチに相当する正相側差動増幅回路SMA、トランジスタQM3と第2、第4のスイッチに相当する補相側差動増幅回路SMB、トランジスタQM4とのそれぞれは直列接続とはしないで、第3、第4のスイッチを構成するそれぞれのトランジスタQM3,QM4のコレクタを電源VCCに接続して負荷をバイパスさせるように構成し、かつ、第3、第4のスイッチを構成するそれぞれのトランジスタQM3,QM4のエミッタを、コレクタが負荷すなわち正相側負荷抵抗ネットワーク(抵抗ラダー網)LMA、補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBにそれぞれ接続された第1、第2のスイッチそれぞれを構成する正相側差動増幅回路SMA、補相側差動増幅回路SMBのトランジスタ対QM1-1、QM1-2、トランジスタ対QM2-1、QM2-2のそれぞれのエミッタ側に接続して構成している。
なお、図8の場合とは異なり、1個の電流源ではなく、第2の実施形態の場合と同様、2個の電流源IMA,IMBを備えており、スイッチ回路を構成する4個のスイッチSM1〜SM4のうち、スイッチSM1を構成する正相側差動増幅回路SMA、スイッチSM4を構成する補相セレクト信号SWBが駆動するトランジスタQM3には、一方の電流源IMAが接続され、スイッチSM2を構成する補相側差動増幅回路SMB、スイッチSM3を構成するセレクト信号SWが駆動するトランジスタQM4には、他方の電流源IMBが接続されている。ここで、スイッチSM3,SM4を構成するトランジスタは、セレクト信号SW、補相セレクト信号SWBがそれぞれ駆動するトランジスタQM4,QM3である。
また、図8の場合とは異なり、スイッチSM1,SM2を構成する正相側差動増幅回路SMA、補相側差動増幅回路SMBには、正相電流信号IM、補相電流信号IMBをそれぞれに流す正相側負荷抵抗ネットワーク(抵抗ラダー網)LMA、補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBが接続されているが、スイッチSM3,SM4を構成するトランジスタQM4,QM3が駆動された際には、正相側負荷抵抗ネットワーク(抵抗ラダー網)LMA、補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBに電流が流れないように、正相側負荷抵抗ネットワーク(抵抗ラダー網)LMA、補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBをバイパスするように構成されている。
次に、図22に示す差動電流スイッチ・セルCSMの動作について以下に説明する。本差動電流スイッチ・セルCSMに入力される第Mビット目の差動ディジタル入力信号DMおよびその補相信号DMBは、図21の場合と同様、従来のディジタル/アナログ変換器DACにおいて必要であつたクロック周波数の(1/2)の周波数のクロック信号CLKの立ち上がりエッジ、および、補相クロック信号CLKBの立ち上がりエッジ(=クロック信号CLKの立下りエッジ)において、2個の差動入出力用のDフリップフロップD−FFMA,D−FFMBによってそれぞれリタイミングされると同時に分離される。
その結果、2個の差動入出力用のDフリップフロップD−FFMA,D−FFMBからは差動ディジタル入力信号DMおよびその補相信号DMBの情報がそれぞれで2個ずつに分離された合計4個のハーフレート信号つまり2個の差動ハーフレート信号(リタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-AB、および、リタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BB)が生成される。
そして、2個の差動ハーフレート信号であるリタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-AB、および、リタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BBによって、スイッチ回路を構成する4個のスイッチSM1〜SM4のうち、上段側のスイッチSM1およびSM2の機能を担う正相側差動増幅回路SMAおよび補相側差動増幅回路SMBそれぞれを構成するトランジスタ対QM1-1、QM1-2およびトランジスタ対QM2-1、QM2-2をそれぞれ駆動する。
一方、この状態において、第M番目の電流スイッチ・セルCSM内のスイッチ回路を構成する4個のスイッチSM1〜SM4のうち、下段側の2個のスイッチSM3,SM4に相当するトランジスタQM4,QM3には、クロック信号CLKと同一周波数であり、かつ、位相がいずれかの方向にずれたセレクト信号SWおよび該セレクト信号SWの補相信号である補相セレクト信号SWBがそれぞれ入力されており、2個のスイッチSM3,SM4つまりトランジスタQM4,QM3のon状態、off状態を決定している。
ただし、セレクト信号SW(および補相セレクト信号SWB)の信号レベルは、図23に示すように、差動ハーフレート信号(リタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-AB、および、リタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BB)の信号レベルに対して、より高い信号レベルになるように、(例えば論理振幅の(1/2)程度の)、オフセットを有するように設定されている。ここで、図23は、図22に示す差動電流スイッチ・セルCSMにおいて用いられる差動ハーフレート信号(リタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-AB、および、リタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BB)とセレクト信号SW(および補相セレクト信号SWB)との信号レベルの関係を説明するための模式図である。
例えば、セレクト信号SWが“High”状態(=補相セレクト信号SWBが“Low”状態)の場合について説明する。このとき、図22においてセレクト信号SWがベースに印加されるトランジスタQM4のベースには、他のトランジスタと比較して、図23に示すように、最も高い電圧が印加されているため、他方の電流源から供給される電流信号IMBは、補相側差動増幅回路SMBを構成するトランジスタ対QM2-1、QM2-2の駆動状態(つまり、他方の差動ハーフレート信号を構成するリタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BBの状態)の如何に関わらず、すべて、トランジスタQM4側に流れることになる。
つまり、セレクト信号SWが“High”状態になって、トランジスタQM4がon状態になると、電流信号IMBを供給する他方の電流源は、正相側負荷抵抗ネットワーク(抵抗ラダー網)LMAおよび補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBからは完全に切り離された状態になる。
一方、セレクト信号SWが“High”状態においては、“Low”状態にある補相セレクト信号SWBが印加されるトランジスタQM3のベースには、ハーフレート信号の“High”レベルよりも低い電圧が印加されているため、電流信号IMAは、正相側差動増幅回路SMAを構成するトランジスタ対QM1-1、QM1-2の駆動状態(つまり、一方の差動ハーフレート信号を構成するリタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-ABの状態)の如何に応じて、正相側負荷抵抗ネットワーク(抵抗ラダー網)LMAまたは補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBに流れることになる。
つまり、以上をまとめると、セレクト信号SWが“High”状態(=補相セレクト信号SWBが“Low”状態)のときには、正相側差動増幅回路SMAを構成するトランジスタ対QM1-1、QM1-2の駆動状態(つまり、一方の差動ハーフレート信号を構成するリタイミングディジタル入力信号DMR-Aとその補相リタイミングディジタル入力信号DMR-ABの状態)の如何に応じて、正相側負荷抵抗ネットワーク(抵抗ラダー網)LMAまたは補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBに電流信号IMまたは電流信号IMBが流れ、セレクト信号SWが“Low”状態(=補相セレクト信号SWBが“High”状態)のときには、補相側差動増幅回路SMBを構成するトランジスタ対QM2-1、QM2-2の駆動状態(つまり、他方の差動ハーフレート信号を構成するリタイミングディジタル入力信号DMR-Bとその補相リタイミングディジタル入力信号DMR-BBの状態)の如何に応じて正相側負荷抵抗ネットワーク(抵抗ラダー網)LMAまたは補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBに電流信号IMまたは電流信号IMBが流れる。
この結果、セレクト信号SW、補相セレクト信号SWBによってトランジスタQM4、QM3がoff状態になると、それぞれ、正相側のディジタル入力信号DMに対応する正相電流信号IMが、正相側負荷抵抗ネットワーク(抵抗ラダー網)LMAに流れ、補相側のディジタル入力信号DMBに対応する補相電流信号IMBが、補相側負荷抵抗ネットワーク(抵抗ラダー網)LMBに流れることになる。
よって、図22のような差動電流スイッチ・セルCSMを例えば第2の実施形態の図15、図16あるいは図17A、図18等に示すディジタル/アナログ変換器DACのすべての電流スイッチ・セルに適用すれば、ディジタル入力信号の全ビットについて差動動作を行う差動ディジタル/アナログ変換器DACを実現することができる。
なお、図22に示す差動電流スイッチ・セルCSMの回路においては、スイッチ回路の4個のスイッチSM1〜SM4それぞれを構成するスイッチング素子として、パイポーラトランジスタを用いている構成例を示しているが、本発明においては、バイポーラトランジスタに限るわけではなく、電流のスイッチング機能を実現することができる素子であれば、如何なる素子であっても良い。例えば、FET(Field Effect Transistor:電界効果トランジスタ)を用いても、前述と同様の機能を実現することが可能である。
また、本第3の実施形態に示す図21および図22のごとき差動動作を行う差動電流スイッチ・セルCSMの場合においても、第1の実施形態における図9のような波形整形用バッファ回路5を、差動電流スイッチ・セルCSM内のDフリップフロップD−FFとスイッチ回路との間に挿入するようにしても良いし、図11のような縮退抵抗を、差動電流スイッチ・セルCSM内のスイッチ回路の各スイッチを構成するトランジスタのエミッタに接続するようにしても良い。
また、本第3の実施形態に示す図21のごとき回路構成の差動電流スイッチ・セルCSMを、第1の実施形態の図8に示す回路構成のように、スイッチ回路を構成する4個のスイッチSM1〜SM4のうち、上段側の2個のスイッチと下段側の2個のスイッチとを入れ替えて構成するようにしても良い。
以上に説明した本第3の実施形態のような差動動作を行う差動電流スイッチ・セルとして電流スイッチ・セルを構成することにより、従来技術の略2倍の高速なD/A(Digital-to-Analog)変換速度を達成することができるとともに、単相信号によって動作する回路構成の場合よりも、アナログ出力信号の線形性(品質)をさらに改善することができる。
なお、本第3の実施形態に示す図21および図22のごとき差動電流スイッチ・セルを、場合によっては、第1の実施形態において説明した図3Aおよび図6Aのような単相信号により動作する電流スイッチ・セルとして、あるいは、第2に実施形態において説明した図17Aおよび図20Aのような単相信号により動作する電流スイッチ・セルとして、応用するようにしても良い。
上述した第1の実施形態では、第3のスイッチSM3および第4のスイッチSM4が、第1のスイッチSM1を含む回路および第2のスイッチSM2を含む回路のいずれかを電流源1と負荷抵抗ネットワーク4との間に選択的に接続するセレクトスイッチとして機能する例を示した。しかし、図29および図30に示すように、このセレクトスイッチの機能を1個の切り替えスイッチ6で実現することもできる。
図29は、図3AにおけるスイッチSM3,SM4を切り替えスイッチ6に置き換えた電流スイッチ・セルにてディジタル/アナログ変換器DACを構成した例を示しており、切り替えスイッチ6の固定端子が電流源1に接続されている。切り替えスイッチ6は、セレクト信号SWによって、可動端子の接続先をスイッチSM1またはスイッチSM2に切り替える。図30は、図6AにおけるスイッチSM1,SM2を切り替えスイッチ6に置き換えた電流スイッチ・セルにてディジタル/アナログ変換器DACを構成した例を示しており、切り替えスイッチ6の固定端子が負荷抵抗ネットワーク4に接続されている。切り替えスイッチ6は、セレクト信号SWによって、可動端子の接続先をスイッチSM3またはスイッチSM4に切り替える。これらの切り替えスイッチ6は、セレクト信号SWのみで駆動するので、補相セレクト信号SWBは不要となる。なお、切り替えスイッチ6は、第2の実施形態にも適用できる。