JP4878056B2 - ディジタル／アナログ変換器およびその回路実装方法 - Google Patents

Description

本発明は、ディジタル／アナログ変換器および該ディジタル／アナログ変換器の回路実装方法（回路配置方法および回路間配線方法）に関する。

近年、光通信システムのさらなる高速・大容量化に向けて、多値変調技術や直交周波数分割多重（ＯＦＤＭ：Orthogonal Frequency Division Multiplexing）技術等の導入が検討されており、そのアプローチ結果として、ディジタル信号処理技術の光トランシーバへの適用が有効であることが証明されつつある。そのような光トランシーバにおいて、トランスミッタ側にはアナログフロントエンド回路としてディジタル／アナログ変換器ＤＡＣ（Digital-to-Analog Converter）が不可欠であり、当該ディジタル／アナログ変換器ＤＡＣには、数十ＧＳ／ｓ程度の高速動作が求められる。

高速動作に優れるディジタル／アナログ変換器ＤＡＣとして、図５および図６に示すようなカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣが良く知られており、図５および図６に示すディジタル／アナログ変換器ＤＡＣは、例えば、非特許文献１に示すBehzad Razaviによる“PRINCIPLES OF DATA CONVERSION SYSTEM DESIGN”の第５章に記載の“Current-Steering Architectures”や非特許文献２に示すB．Jalaliらによる“InP HBTs：Growth，Processing and Applications”の第９章に記載の“Digital-To-Analog Converters”等のように、データコンバータ関連の書籍にも記載されている。

ここに、図５は、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの回路構成の一例を示すブロック構成図であり、Ｎ個の電流スイッチセルを備えており、電流値が相等しいＮ個の電流を、Ｎビットのバイナリコードからなるディジタル入力信号に応じて、抵抗値Ｒ−２Ｒのラダー状の複数の抵抗からなるバイナリ重み付け負荷抵抗ネットワーク（抵抗ラダー回路）を用いて重み付け加算を行うことによりアナログ出力信号Ｖｏｕｔに変換して出力する例を示している。

つまり、図５のディジタル／アナログ変換器は、いわゆるＲ−２Ｒ抵抗ラダー型のディジタル／アナログ変換器であり、Ｎ個の電流スイッチセルＣＳ_０，ＣＳ_１，ＣＳ_２，…，ＣＳ_Ｎ−１からなり、Ｎビットのディジタル入力信号Ｄ_０(ＬＳＢ側)，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１(ＭＳＢ側)を一時ラッチし、クロック信号ＣＬＫによりリタイミングして出力するＮ個のＤフリップフロップＤ−ＦＦ_０，Ｄ−ＦＦ_１，Ｄ−ＦＦ_２，…，Ｄ−ＦＦ_Ｎ−１（Ｄ−ＦＦ：ラッチ機能を有する回路）と、相等しい電流値（Ｉ）のＮ個の電流を、抵抗値Ｒ−２Ｒのラダー状の複数の抵抗からなるバイナリ重み付けした負荷抵抗ネットワーク（抵抗ラダー回路）に流すＮ個の電流源と、ディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１のそれぞれのビット値に応じてオン、オフするＮ個のスイッチＳ_０，Ｓ_１，Ｓ_２，…，Ｓ_Ｎ−１とから構成されている。なお、符号Ｖｃｃは、ディジタル／アナログ変換器ＤＡＣを駆動するための電源である。

一方、図６は、従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの回路構成の他の例を示すブロック構成図であり、図５と同様に、Ｎ個の電流スイッチセルＣＳ_０，ＣＳ_１，ＣＳ_２，…，ＣＳ_Ｎ−１を備えているが、電流値をバイナリ重み付けしたＮ個の電流を、Ｎビットのバイナリコードからなるディジタル入力信号に応じて単一の負荷抵抗を用いて加算することによりアナログ出力信号Ｖｏｕｔに変換して出力する例を示している。

つまり、図６のディジタル／アナログ変換器は、いわゆるバイナリウェイト型のディジタル／アナログ変換器であり、Ｎビットのディジタル入力信号Ｄ_０(ＬＳＢ側)，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１(ＭＳＢ側)を一時ラッチし、クロック信号ＣＬＫによりリタイミングして出力するＮ個のＤフリップフロップＤ−ＦＦ（Ｄ−Ｆｌｉｐ Ｆｌｏｐ）と、電流値Ｉ(ＬＳＢ側)，２Ｉ，２^２Ｉ，…，２^Ｎ−１Ｉ(ＭＳＢ側)にバイナリ重み付けしたＮ個の電流を、抵抗値Ｒの単一の負荷抵抗に流すＮ個の電流源と、ディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１のそれぞれのビット値に応じてオン、オフするＮ個のスイッチＳ_０，Ｓ_１，Ｓ_２，…，Ｓ_Ｎ−１とから構成されている。なお、符号Ｖｃｃは、ディジタル／アナログ変換器ＤＡＣを駆動するための電源である。

すなわち、図５、図６に示す従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣにおいては、いずれも、前述のように、Ｎ個の電流スイッチセルＣＳ_０，ＣＳ_１，ＣＳ_２，…，ＣＳ_Ｎ−１を備えることにより、Ｎビットのバイナリコードからなるディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１に応じてそれぞれに対応するスイッチＳ_０，Ｓ_１，Ｓ_２，…，Ｓ_Ｎ−１を同時に駆動（オン、オフ）して、抵抗ラダー回路や単一の負荷抵抗からなる負荷に流れる電流値を変化させることによって、つまり、バイナリの重み付けされた電流を生成することによって、アナログ出力信号（電圧）を得る仕組みとなっている。

また、一般に、スイッチＳ_０，Ｓ_１，Ｓ_２，…，Ｓ_Ｎ−１の駆動タイミングを揃えるために、スイッチＳ_０，Ｓ_１，Ｓ_２，…，Ｓ_Ｎ−１それぞれの前段にＮ個のＤフリップフロップＤ−ＦＦ（ラッチ機能を有する回路）が配置されており、同一のクロック信号ＣＬＫによって、Ｎ個のディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１がリタイミングされて、それぞれのスイッチＳ_０，Ｓ_１，Ｓ_２，…，Ｓ_Ｎ−１を同時に駆動するように構成されている。

図５、図６に示すようなカレント・ステアリング型のディジタル／アナログ変換器ＤＡＣを基板（チップ）上に回路レイアウトする場合、図７に示すように、ＤフリップフロップＤ−ＦＦ、ＤＡＣコア回路ＣＯＲＥを構成する電流スイッチセルＣＳや抵抗ラダー回路ＲＬ等の各回路（各構成要素）が、ディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１が入力される入力側からアナログ出力信号Ｖｏｕｔが出力される出力側に向けて直線的に並ぶような回路実装方法（回路配置方法および回路間配線方法）が一般的に用いられる。ここで、Ｎ個のＤフリップフロップＤ−ＦＦにリタイミング用のクロック信号ＣＬＫを供給するクロック信号線は、クロックバッファＣＢを介して、ディジタル／アナログ変換用のデータ信号線と直交するように配線されている。

図７は、従来のディジタル／アナログ変換器ＤＡＣの回路実装状態（回路配置および回路間配線状態）を示す実装図であり、Ｒ−２Ｒ抵抗ラダー型のディジタル／アナログ変換器ＤＡＣの場合を例にとって示している。なお、バイナリウェイト型のディジタル／アナログ変換器ＤＡＣの場合も、図７の場合のＤＡＣコア回路ＣＯＲＥの構成要素である抵抗ラダー回路ＲＬの代わりに、負荷抵抗Ｒを配置する点を除いて、図７と同様の回路実装方法が採用されている。

Behzad Razavi;"Current-Steering Architectures"，PRINCIPLES OF DATA CONVERSION SYSTEM DESIGN，Chapter5，Section5.2，pp84-95 B．Jalali and S．J．Pearton；"InP HBTs：Growth，Processing and Applications"，Artech Hose Publishers，Chapter9，Section9.5，pp340-344

図７に示すような従来の回路実装方法（回路配置方法および回路間配線方法）を採用する場合、最下位ビットのＤフリップフロップＤ−ＦＦ_０から最上位ビットのＤフリップフロップＤ−ＦＦ_{（Ｎ−１）}までの各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０〜Ｄ−ＦＦ_{（Ｎ−１）}）間の距離がどうしても広がってしまう。それに伴い、各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０〜Ｄ−ＦＦ_{（Ｎ−１）}）にクロック信号ＣＬＫを分配するクロック信号線の配線長も長くなり、クロックバッファＣＢから各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０〜Ｄ−ＦＦ_{（Ｎ−１）}）までの配線長に差が生じてしまう。

その結果、各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０〜Ｄ−ＦＦ_{（Ｎ−１）}）へのクロック信号ＣＬＫの到達時間に差が生じてしまい、リタイミング後のディジタル信号間にその時間差がスキューとして残ってしまう。言い換えると、図７のような従来の回路実装方法（回路配置方法および回路間配線方法）では、厳密なリタイミングを実現することが難しい。

特に、数十ＧＳ／ｓの動作を想定した場合には、リタイミング後のディジタル信号間のスキューがたとえ数十〜数ｐｓ程度であったとしても、その僅かなスイッチ駆動のタイミング差が、最終的なアナログ出力信号に大きなグリッチ等の歪を与えることになって、変換速度を制限してしまうことになる。

本発明は、かかる事情に鑑みてなされたものであり、本発明が解決しようとする課題は、高速変換動作時においても歪の少ないアナログ出力信号を生成することが可能なディジタル／アナログ変換器および該ディジタル／アナログ変換器の回路実装方法（回路配置方法および回路間配線方法）を提供することにある。

本発明は、前述の課題を解決するために、高速のディジタル／アナログ変換器ＤＡＣ、特に、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣに関して、リタイミング後のディジタルデータ信号間のスキューを低減し、精度の良いリタイミングを実現することを可能とするディジタル／アナログ変換器および該ディジタル／アナログ変換器の回路実装方法（回路配置方法および回路間配線方法）を提供するものであり、具体的には、以下のごとき各技術手段から構成されている。

第１の技術手段は、Ｎビット（Ｎ：正整数）のディジタル入力信号をラッチし、クロックバッファからクロック信号線を介して供給されるクロック信号によってリタイミングしてＮビットのデータ信号としてそれぞれ出力するＮ個のＤフリップフロップと、前記Ｄフリップフロップからデータ信号線を介してそれぞれ出力されてくるＮビットの前記データ信号の各ビット値に基づいて、電流源からの電流をオン・オフするＮ個の電流スイッチセルと、前記電流スイッチセルからの電流を加算してアナログ出力信号として出力する電流加算機能部とを少なくとも備えてなるカレント・ステアリング型のディジタル／アナログ変換器において、前記電流加算機能部を中心に配置し、前記電流加算機能部からアナログ出力信号を出力する出力部とは反対側の方向に配置した前記クロックバッファの中心と前記電流加算機能部の中心とを結ぶ中心線に対して左右対称な位置に、前記電流スイッチセルと前記Ｄフリップフロップとを、桁位置が小さいビット側から順番に左右交互に配置することを特徴とする。

第２の技術手段は、前記第１の技術手段に記載のディジタル／アナログ変換器において、前記電流加算機能部の両側において前記中心線に対して左右対称な位置に、前記電流スイッチセルを桁位置が小さいビット側から順番に左右交互に配置し、かつ、前記電流スイッチセルの外側において前記中心線に対して左右対称な位置に、前記Ｄフリップフロップを桁位置が小さいビット側から順番に左右交互に配置することを特徴とする。

第３の技術手段は、前記第１または第２の技術手段に記載のディジタル／アナログ変換器において、前記クロックバッファとＮ個の前記Ｄフリップフロップとのそれぞれを接続するＮ本の各前記クロック信号線が全て等長となる完全対称形に配置することを特徴とする。

第４の技術手段は、前記第１ないし第３の技術手段のいずれかに記載のディジタル／アナログ変換器において、前記クロックバッファと前記Ｄフリップフロップとを接続する前記クロック信号線の配線長と、前記Ｄフリップフロップと前記電流スイッチセルとを接続する前記データ信号線の配線長との合計配線長が、Ｎビットの前記ディジタル入力信号を扱う全ての回路に関して等長になるように配置することを特徴とする。

第５の技術手段は、前記第１ないし第４の技術手段のいずれかに記載のディジタル／アナログ変換器において、Ｎビットの前記ディジタル入力信号のうち、上位側の桁位置のディジタル入力信号を扱う前記Ｄフリップフロップと前記電流スイッチセルとのそれぞれを、下位側の桁位置のディジタル入力信号を扱う前記Ｄフリップフロップと前記電流スイッチセルとのそれぞれよりも、前記クロックバッファから遠い側に配置することを特徴とする。

第６の技術手段は、前記第１ないし第５の技術手段のいずれかに記載のディジタル／アナログ変換器において、Ｎビットの前記ディジタル入力信号のうち、上位側のビット数としてあらかじめ定めた上位複数ビットのディジタル入力信号を扱う前記Ｄフリップフロップと前記電流スイッチセルとのそれぞれを、前記クロックバッファと前記Ｄフリップフロップとのそれぞれを接続する各前記クロック信号線が前記上位複数のビット分に関して全て等長となる完全対称形に配置することを特徴とする。

第７の技術手段は、前記第１ないし第６の技術手段のいずれかに記載のディジタル／アナログ変換器において、前記電流加算機能部が、Ｎ個の前記電流スイッチセルの各電流源からは同一の電流値の電流を抵抗値Ｒ−２Ｒの抵抗をラダー状に接続した抵抗ラダー回路に供給するＲ−２Ｒ抵抗ラダー型のディジタル／アナログ変換器の場合、前記抵抗ラダー回路であり、Ｎ個の前記電流スイッチセルの各電流源からは重み付けされた電流値の電流を一つの負荷抵抗に供給するバイナリウェイト型のディジタル／アナログ変換器の場合、前記電流スイッチセルそれぞれの出力側を共通に接続しているラインと前記負荷抵抗との接続部位であることを特徴とする。

第８の技術手段は、前記第１ないし第７の技術手段のいずれかに記載のディジタル／アナログ変換器において、Ｎ個の前記Ｄフリップフロップに入力されるＮビットの前記ディジタル入力信号が、バイナリ重み付けがなされたバイナリコード、または、各ビットの重みがない温度計・コードからなっていることを特徴とする。

第９の技術手段は、Ｎビット（Ｎ：正整数）のディジタル入力信号をラッチし、クロックバッファからクロック信号線を介して供給されるクロック信号によってリタイミングしてＮビットのデータ信号としてそれぞれ出力するＮ個のＤフリップフロップと、前記Ｄフリップフロップからデータ信号線を介してそれぞれ出力されてくるＮビットの前記データ信号の各ビット値に基づいて、電流源からの電流をオン・オフするＮ個の電流スイッチセルと、前記電流スイッチセルからの電流を加算してアナログ出力信号として出力する電流加算機能部とを少なくとも備えてなるカレント・ステアリング型のディジタル／アナログ変換器の回路実装方法であって、前記電流加算機能部を中心に配置し、前記電流加算機能部からアナログ出力信号を出力する出力部とは反対側の方向に配置した前記クロックバッファの中心と前記電流加算機能部の中心とを結ぶ中心線に対して左右対称な位置に、前記電流スイッチセルと前記Ｄフリップフロップとを、桁位置が小さいビット側から順番に左右交互に配置することを特徴とする。

第１０の技術手段は、前記第９の技術手段に記載のディジタル／アナログ変換器の回路実装方法において、前記クロックバッファとＮ個の前記Ｄフリップフロップとのそれぞれを接続するＮ本の各前記クロック信号線が全て等長となる完全対称形に配置するか、あるいは、前記クロックバッファと前記Ｄフリップフロップとを接続する前記クロック信号線の配線長と、前記Ｄフリップフロップと前記電流スイッチセルとを接続する前記データ信号線の配線長との合計配線長が、Ｎビットの前記ディジタル入力信号を扱う全ての回路に関して等長になるように配置することを特徴とする。

本発明のディジタル／アナログ変換器および該ディジタル／アナログ変換器の回路実装方法（回路配置方法および回路間配線方法）によれば、以下のごとき効果を奏することができる。

取り扱う全てのデータ系列に関するＤフリップフロップ、電流スイッチセルの各回路について、電流加算機能部を中心にして完全に左右対称な位置に配置する完全対称形の回路実装を行うことにより、各ディジタル入力信号をリタイミングするためのクロック信号を供給するクロック信号線の配線長を各ビットについて等長にすることができるので、各ディジタル入力信号を精度良くリタイミングすることができ、高速変換動作時においても歪の少ないアナログ出力信号を生成することが可能となる。

また、取り扱う全てのデータ系列に関してクロック信号線の配線長とデータ信号線の配線長との合計配線長を同一の長さに揃えるとともに、特に変換結果に対する影響が大きい上位ビットとしてあらかじめ定めた上位複数ビット分に関しては、前述のような完全対称形に配置する実装方法を採用することにより、電流スイッチセルのスイッチに到達するポイントでは、全てのデータのタイミングを同一のタイミングに揃えることができ、高速変換動作時においても歪の少ないアナログ出力信号を生成することができる。

本発明のディジタル／アナログ変換器ＤＡＣにおける回路実装状態（回路配置および回路間配線状態）の一例を示す実装図である。 本発明のディジタル／アナログ変換器ＤＡＣにおける回路実装状態（回路配置および回路間配線状態）の他の例を示す実装図である。 本発明の一例である６ビットのディジタル／アナログ変換器ＤＡＣにおいて１３．５ＧＳ／ｓという非常に高速の変換速度で単一の周波数７２．５ＭＨｚのアナログ出力信号（正弦波）を出力させた際の観測波形を示す波形図である。 本発明の一例である６ビットのディジタル／アナログ変換器ＤＡＣにおいて１３．５ＧＳ／ｓという非常に高速の変換速度で単一の周波数７２．５ＭＨｚのアナログ出力信号（正弦波）を出力させた際の出力波形のスペクトル分布（スペクトラムアナライザによる観測結果）を示す特性図である。 従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの回路構成の一例を示すブロック構成図である。 従来のカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの回路構成の他の例を示すブロック構成図である。 従来のディジタル／アナログ変換器ＤＡＣの回路実装状態（回路配置および回路間配線状態）を示す実装図である。

以下に、本発明に係るディジタル／アナログ変換器および該ディジタル／アナログ変換器の回路実装方法（回路配置方法および回路間配線方法）の好適な実施形態について、その一例を、図面を参照しながら詳細に説明する。

（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの特性向上に関するものであり、特に、各ディジタル信号のリタイミング精度の向上を実現するディジタル／アナログ変換器ＤＡＣの回路実装方法（回路配置方法および回路間配線方法）に関するものである。ディジタル／アナログ変換器ＤＡＣの動作速度を制限する要因の一つとして、ディジタル入力信号の各ビットのラッチ回路となるＤフリップフロップＤ−ＦＦ（Ｄ−Ｆｌｉｐ Ｆｌｏｐ）に供給しているクロック信号ＣＬＫが、クロックバッファＣＢ（Ｃｌｏｃｋ Ｂｕｆｆｅｒ）から各ＤフリップフロップＤ−ＦＦまでの各クロック配線長それぞれに応じて異なる遅延量で遅延してしまい、各ディジタル信号のリタイミングの同期がずれて、グリッジ等を生じる、という点が挙げられる。

本発明においては、電流加算機能部（Ｒ−２Ｒ抵抗ラダー型のディジタル／アナログ変換器ＤＡＣの場合には、抵抗ラダー回路ＲＬ、バイナリウェイト型のディジタル／アナログ変換器ＤＡＣの場合には、各電流スイッチセルＣＳを結合しているラインと負荷抵抗Ｒとの接続部位）を中心に配置して、該電流加算機能部の中心とクロックバッファＣＢの中心とを結ぶ中心線に対して、左右対称な位置に、該電流加算機能部を挟むように、電流スイッチセルＣＳとＤフリップフロップＤ−ＦＦとを配置することによって、前記中心線上に中心があるアナログ出力部とは該電流加算機能部の上下方向で反対側に配置したクロックバッファＣＢから各ＤフリップフロップＤ−ＦＦまでのクロック信号線の配線長を等長にして互いの配線長差を解消するようにしている。

そして、それでもなお残るクロック信号線の小さなクロック配線長差は、各ＤフリップフロップＤ−ＦＦから各電流スイッチセルＣＳまでのデータ信号線の配線長に前記クロック配線長差に応じたデータ配線長差を設けることにより、吸収するようにしている。

さらに、ディジタル入力信号の下位ビットを扱う下位側のＤフリップフロップＤ−ＦＦと電流スイッチセルＣＳとを、クロックバッファＣＢに近い側に配置し、ディジタル入力信号の上位ビットを扱う上位側のＤフリップフロップＤ−ＦＦと電流スイッチセルとを、クロックバッファＣＢから遠い側に配置し、かつ、アナログ出力信号Ｖｏｕｔに大きな影響を与える上位ビット（例えば上位４ビット）のクロック配線すなわち回路実装方法（回路配置方法および回路間配線方法）を、前述のようなクロック信号線の配線長を等長にするような完全対称形に配置することにより、アナログ出力信号Ｖｏｕｔに大きな歪が生じないようにしている。

以上のような本発明に特有の回路実装方法（回路配置方法および回路間配線方法）を採用したディジタル／アナログ変換器ＤＡＣとすることにより、高速動作時であってもアナログ出力信号に歪が生じ難いディジタル／アナログ変換器ＤＡＣを実現することを可能としている。

（第一の実施形態）
本発明のディジタル／アナログ変換器ＤＡＣにおける回路実装方法（回路配置方法および回路間配線方法）について、その一例を、図１を用いて説明する。図１は、本発明のディジタル／アナログ変換器ＤＡＣにおける回路実装状態（回路配置および回路間配線状態）の一例を示す実装図であり、４ビットのＲ−２Ｒ抵抗ラダー型のカレント・ステアリング型（電流加算型）ディジタル／アナログ変換器ＤＡＣの場合の回路実装方法（回路配置方法および回路間配線方法）の例を示している。

図１のディジタル／アナログ変換器ＤＡＣは、Ｎビット（図１の場合、Ｎ＝４）のディジタル入力信号Ｄ_０(ＬＳＢ側)，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１(ＭＳＢ側)を入力するディジタル入力部と、Ｎビットのディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１を一時ラッチし、クロック信号ＣＬＫによりリタイミングして出力するＮ個のＤフリップフロップＤ−ＦＦ_０，Ｄ−ＦＦ_１，Ｄ−ＦＦ_２，…，Ｄ−ＦＦ_Ｎ−１（Ｄ−ＦＦ：ラッチ機能を有する回路）と、Ｎ個の電流スイッチセルＣＳ_０，ＣＳ_１，ＣＳ_２，…，ＣＳ_Ｎ−１と、相等しい電流値（Ｉ）のＮ個の電流を抵抗値Ｒ−２Ｒのラダー状の複数の抵抗によってバイナリ重み付け加算する電流加算機能部を形成する抵抗ラダー回路ＲＬと、Ｎ個のＤフリップフロップＤ−ＦＦ_０，Ｄ−ＦＦ_１，Ｄ−ＦＦ_２，…，Ｄ−ＦＦ_Ｎ−１それぞれにリタイミング用のクロック信号ＣＬＫを供給するクロックバッファＣＢと、変換されたアナログ出力信号を取り出すアナログ出力部と、を少なくとも備えている。

また、電流スイッチセルＣＳ_０，ＣＳ_１，ＣＳ_２，…，ＣＳ_Ｎ−１それぞれは、相等しい電流値（Ｉ）の電流を電流加算機能部となる抵抗ラダー回路ＲＬに流す電流源と、ディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１のそれぞれのビット値に応じてオン、オフするスイッチＳ_０，Ｓ_１，Ｓ_２，…，Ｓ_Ｎ−１とから構成されている。

Ｎビットのディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１それぞれを入力するＮ個のディジタル入力部は、ＤフリップフロップＤ−ＦＦ_０，Ｄ−ＦＦ_１，Ｄ−ＦＦ_２，…，Ｄ−ＦＦ_Ｎ−１それぞれに接続され、かつ、ＤフリップフロップＤ−ＦＦ_０，Ｄ−ＦＦ_１，Ｄ−ＦＦ_２，…，Ｄ−ＦＦ_Ｎ−１それぞれの出力側は、Ｎ個の電流スイッチセルＣＳ_０，ＣＳ_１，ＣＳ_２，…，ＣＳ_Ｎ−１それぞれとデータ信号線により接続されて、ディジタル入力信号経路を形成し、Ｎビットのディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１それぞれのビット値に応じてＮ個の電流スイッチセルＣＳ_０，ＣＳ_１，ＣＳ_２，…，ＣＳ_Ｎ−１それぞれのスイッチＳ_０，Ｓ_１，Ｓ_２，…，Ｓ_Ｎ−１をオン、オフする。

また、Ｎ個の電流スイッチセルＣＳ_０，ＣＳ_１，ＣＳ_２，…，ＣＳ_Ｎ−１それぞれのスイッチＳ_０，Ｓ_１，Ｓ_２，…，Ｓ_Ｎ−１の出力側は、電流加算機能部を形成する抵抗ラダー回路ＲＬのラダー状の抵抗値Ｒ−２Ｒの該当するビット位置に接続されている。抵抗ラダー回路ＲＬの出力側は、アナログ出力部に接続される。この結果、Ｎビットのディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１それぞれのビット値に応じて、電流加算機能部を形成する抵抗ラダー回路ＲＬに流れる電流が重み付けされて、アナログ出力信号Ｖｏｕｔとして外部に取り出される。

また、クロックバッファＣＢは、ラッチ回路を形成するＤフリップフロップＤ−ＦＦ_０，Ｄ−ＦＦ_１，Ｄ−ＦＦ_２，…，Ｄ−ＦＦ_Ｎ−１それぞれとクロック信号線によって接続され、リタイミング用のクロック信号ＣＬＫがＤフリップフロップＤ−ＦＦ_０，Ｄ−ＦＦ_１，Ｄ−ＦＦ_２，…，Ｄ−ＦＦ_Ｎ−１それぞれに供給される。

ここで、Ｎ＝４の場合のように、ディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１のビット数が少ない場合、Ｒ−２Ｒ抵抗ラダー型のカレント・ステアリング型（電流加算型）ディジタル／アナログ変換器ＤＡＣの回路実装方法として、図１に示すように、電流加算機能部である抵抗ラダー回路ＲＬを基板の中心に配置して、該抵抗ラダー回路ＲＬを囲むように、各回路を完全に対称な位置に配置するように実装する。

すなわち、抵抗ラダー回路ＲＬを基板の中心に配置して、電流スイッチセルＣＳ（ＣＳ_０〜ＣＳ_３）、ＤフリップフロップＤ−ＦＦ(Ｄ−ＦＦ_０〜Ｄ−ＦＦ_３)のビット対応の各回路を、桁位置が小さいビットつまりＬＳＢ側から交互に左右方向に配置し、かつ、電流スイッチセルＣＳ（ＣＳ_０〜ＣＳ_３）、ＤフリップフロップＤ−ＦＦ(Ｄ−ＦＦ_０〜Ｄ−ＦＦ_３)のディジタル入力信号経路とは直交する上下方向には、クロックバッファＣＢ、アナログ出力部をそれぞれ配置する。この結果、基板の中心線上に位置する電流加算機能部の抵抗ラダー回路ＲＬおよびクロックバッファＣＢから見て、完全に左右対称となる位置に電流スイッチセルＣＳ（ＣＳ_０〜ＣＳ_３）、ＤフリップフロップＤ−ＦＦ(Ｄ−ＦＦ_０〜Ｄ−ＦＦ_３)のビット対応の各回路を左右交互に配置することになる。

而して、クロックバッファＣＢから各ＤフリップフロップＤ−ＦＦ(Ｄ−ＦＦ_０〜Ｄ−ＦＦ_３)へクロック信号ＣＬＫを分配する各クロック信号線の長さを全てのビットに関して等長の長さとすることを可能としている。

さらに説明すれば、電流加算機能部である抵抗ラダー回路ＲＬを基板の中心に配置し、しかる後、抵抗ラダー回路ＲＬを左右に挟むように、その両側において基板の中心線に対して左右の対称な位置に、電流源Ｉ（Ｉ_０〜Ｉ_３）とスイッチＳ（Ｓ_０〜Ｓ_３）とから構成される電流スイッチセルＣＳ（ＣＳ_０〜ＣＳ_３）をＬＳＢ側から順番に左右交互に配置し、さらに、電流スイッチセルＣＳ（ＣＳ_０〜ＣＳ_３）それぞれの外側において基板の中心線に対して左右の対称な位置に、各電流スイッチセルＣＳ（ＣＳ_０〜ＣＳ_３）それぞれと接続されるリタイミング用の各ＤフリップフロップＤ−ＦＦ(Ｄ−ＦＦ_０〜Ｄ−ＦＦ_３)をそれぞれＬＳＢ側から順番に左右交互に配置し、かつ、基板の左右方向のディジタル入力部から、ディジタル入力信号Ｄ（Ｄ_０〜Ｄ_３）をＬＳＢ側から順番に左右交互に入力する。

そして、前述の電流スイッチセルＣＳ、ＤフリップフロップＤ−ＦＦとならなるディジタル入力信号経路とは直交する方向からクロック信号ＣＬＫを供給し、アナログ出力信号Ｖｏｕｔを取り出すように、基板の中心に位置した抵抗ラダー回路ＲＬの上下方向の一方（例えば下方）の側に、クロック信号ＣＬＫを供給するクロックバッファＣＢを配置し、かつ、基板の中心線に対して左右対称に延長した各クロック信号線を介してクロック信号ＣＬＫを各ＤフリップフロップＤ−ＦＦ(Ｄ−ＦＦ_０〜Ｄ−ＦＦ_３)へと分配する。さらに、クロックバッファＣＢとは反対側となる抵抗ラダー回路ＲＬの他方（例えば上方）の側には、アナログ出力信号Ｖｏｕｔを取り出すアナログ出力部を配置する。

以上のように、電流加算機能部である抵抗ラダー回路ＲＬとクロックバッファＣＢとが位置する中心線から見て、完全に左右対称な位置に、ディジタル入力信号経路を形成する電流スイッチセルＣＳ、ＤフリップフロップＤ−ＦＦの各ビットを交互に配置し、かつ、完全に左右対称な形状で、クロックバッファＣＢから各ＤフリップフロップＤ−ＦＦへのクロック信号線を配線するという、ディジタル／アナログ変換器ＤＡＣの回路実装方法（回路配置方法および回路間配線方法）としている。

かくのごとき回路実装方法により、クロックバッファＣＢから各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０、Ｄ−ＦＦ_１、Ｄ−ＦＦ_２、Ｄ−ＦＦ_３）までの各クロック信号線の引回しを長くすることなく、かつ、各クロック信号線のクロック配線長Ｌ_ＣＬＫ（Ｌ_ＣＬＫ０、Ｌ_ＣＬＫ１、Ｌ_ＣＬＫ２、Ｌ_ＣＬＫ３）を完全に等長化することが可能になる。さらに、各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０、Ｄ−ＦＦ_１、Ｄ−ＦＦ_２、Ｄ−ＦＦ_３）から各電流スイッチセルＣＳ（ＣＳ_０、ＣＳ_１、ＣＳ_２、ＣＳ_３）までの各データ信号線のデータ配線長Ｌ_Ｄ（Ｌ_Ｄ０、Ｌ_Ｄ１、Ｌ_Ｄ２、Ｌ_Ｄ３）も完全に等長化することができる。

その結果、ディジタル／アナログ変換器ＤＡＣで取り扱う全てのデータ系列Ｄ（Ｄ_０〜Ｄ_３）に関するデータ信号線、クロック信号線それぞれの配線長を等しくすることができ、ディジタル入力信号Ｄ（Ｄ_０〜Ｄ_３）が各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０〜Ｄ−ＦＦ_３）において精度良く同一タイミングでリタイミングされ、かつ、各電流スイッチセルＣＳ（ＣＳ_０〜ＣＳ_３）のスイッチを駆動するタイミングの同時性を確保することができるので、グリッチ等の歪が少ないアナログ出力信号を得ることができる。

（第二の実施形態）
次に、本発明のディジタル／アナログ変換器ＤＡＣにおける回路実装方法（回路配置方法および回路間配線方法）について、図１とは異なる例を、図２を用いて説明する。本実施形態は、特にディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１のビット数が多い場合に好適に適用することができるカレント・ステアリング型（電流加算型）ディジタル／アナログ変換器ＤＡＣの回路実装方法の例を示している。図２は、本発明のディジタル／アナログ変換器ＤＡＣにおける回路実装状態（回路配置および回路間配線状態）の他の例を示す実装図であり、ディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１のビット数Ｎ＝６の場合を例にとって、６ビットのＲ−２Ｒ抵抗ラダー型のディジタル／アナログ変換器ＤＡＣの場合の回路実装方法（回路配置方法および回路間配線方法）の例を示している。

図２に示す６ビットのＲ−２Ｒ抵抗ラダー型のディジタル／アナログ変換器ＤＡＣも、図１の４ビットの場合とビット数が異なるのみであって、図１の場合と同様に、Ｎビット（図２の場合、Ｎ＝６）のディジタル入力部と、Ｎ個のＤフリップフロップＤ−ＦＦ_０，Ｄ−ＦＦ_１，Ｄ−ＦＦ_２，…，Ｄ−ＦＦ_Ｎ−１と、Ｎ個の電流スイッチセルＣＳ_０，ＣＳ_１，ＣＳ_２，…，ＣＳ_Ｎ−１と、抵抗ラダー回路ＲＬと、クロックバッファＣＢと、アナログ出力部と、を少なくとも備えている。

電流スイッチセルＣＳ_０，ＣＳ_１，ＣＳ_２，…，ＣＳ_Ｎ−１それぞれは、相等しい電流値（Ｉ）の電流を電流加算機能部となる抵抗ラダー回路ＲＬに流す電流源と、ディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１のそれぞれのビット値に応じてオン、オフするスイッチＳ_０，Ｓ_１，Ｓ_２，…，Ｓ_Ｎ−１とから構成されている。

Ｎビットのディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１それぞれを入力するＮ個ディジタル入力部は、ＤフリップフロップＤ−ＦＦ_０，Ｄ−ＦＦ_１，Ｄ−ＦＦ_２，…，Ｄ−ＦＦ_Ｎ−１それぞれに接続され、かつ、ＤフリップフロップＤ−ＦＦ_０，Ｄ−ＦＦ_１，Ｄ−ＦＦ_２，…，Ｄ−ＦＦ_Ｎ−１それぞれの出力側は、Ｎ個の電流スイッチセルＣＳ_０，ＣＳ_１，ＣＳ_２，…，ＣＳ_Ｎ−１それぞれとデータ信号線により接続されて、ディジタル入力信号経路を形成している。

また、Ｎ個の電流スイッチセルＣＳ_０，ＣＳ_１，ＣＳ_２，…，ＣＳ_Ｎ−１それぞれのスイッチＳ_０，Ｓ_１，Ｓ_２，…，Ｓ_Ｎ−１の出力側は、電流加算機能部を形成する抵抗ラダー回路ＲＬのラダー状の抵抗値Ｒ−２Ｒの該当するビット位置に接続されている。抵抗ラダー回路ＲＬの出力側は、アナログ出力部に接続される。この結果、Ｎビットのディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１それぞれのビット値に応じて、電流加算機能部を形成する抵抗ラダー回路ＲＬに流れる電流が重み付けされて、アナログ出力信号Ｖｏｕｔとして外部に取り出される。

また、クロックバッファＣＢは、ラッチ回路を形成するＤフリップフロップＤ−ＦＦ_０，Ｄ−ＦＦ_１，Ｄ−ＦＦ_２，…，Ｄ−ＦＦ_Ｎ−１それぞれとクロック信号線によって接続され、リタイミング用のクロック信号ＣＬＫがＤフリップフロップＤ−ＦＦ_０，Ｄ−ＦＦ_１，Ｄ−ＦＦ_２，…，Ｄ−ＦＦ_Ｎ−１それぞれに供給される。

ここで、ディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１のビット数が多くても、本実施形態のようなＮ＝６程度であれば、第一の実施形態の図１に示したように、電流加算機能部である抵抗ラダー回路ＲＬを基板の中心に配置して、該抵抗ラダー回路ＲＬを囲むように、全ての回路を完全に対称な位置に配置することも可能であるが、ディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１のビット数が多くなるにつれて、Ｒ−２Ｒ抵抗ラダー型のカレント・ステアリング型（電流加算型）ディジタル／アナログ変換器ＤＡＣの回路実装方法として、抵抗ラダー回路ＲＬを囲むように、全ての回路を完全に対称な位置に配置するということが困難になってくる。本実施形態は、かかる場合の回路実装方法の一例を、Ｎ＝６を例にとって説明している。

本実施形態においては、図２に示すように、取り扱う６ビットのデータ系列（Ｄ_０〜Ｄ_５）のうち、変換結果に及ぼす影響が大きくなる上位の桁位置のビット数としてあらかじめ定めた上位の複数ビット例えば上位４ビットのデータ系列（Ｄ_２、Ｄ_３、Ｄ_４、Ｄ_５）に関する回路実装方法（回路配置方法および回路間配線方法）については、図１に前述した４ビットのＲ−２Ｒ抵抗ラダー型のディジタル／アナログ変換器ＤＡＣの回路実装方法（回路配置方法および回路間配線方法）と同様にして、電流加算機能部である抵抗ラダー回路ＲＬを基板の中心に配置して、該抵抗ラダー回路ＲＬを囲むように、各回路を完全に対称な位置に配置する完全対称形の配置とする。

つまり、電流加算機能部である抵抗ラダー回路ＲＬを基板の中心に配置し、しかる後、抵抗ラダー回路ＲＬを左右に挟むように、その両側において基板の中心線に対して左右の対称な位置に、あらかじめ定めた上位の複数ビット例えば上位４ビットの電流源Ｉ（Ｉ_２〜Ｉ_５）とスイッチＳ（Ｓ_２〜Ｓ_５）とから構成される上位４ビットの電流スイッチセルＣＳ（ＣＳ_２〜ＣＳ_５）を桁位置が小さい方から順番に左右交互に配置し、さらに、上位４ビットの電流スイッチセルＣＳ（ＣＳ_２〜ＣＳ_５）それぞれの外側において基板の中心線に対して左右の対称な位置に、上位４ビットの各電流スイッチセルＣＳ（ＣＳ_２〜ＣＳ_５）それぞれと接続されるリタイミング用の上位４ビットの各ＤフリップフロップＤ−ＦＦ(Ｄ−ＦＦ_２〜Ｄ−ＦＦ_５)をそれぞれ桁位置が小さい方から順番に左右交互に配置し、かつ、基板の左右方向のディジタル入力部から、上位４ビットのディジタル入力信号Ｄ（Ｄ_２〜Ｄ_５）を桁位置が小さい方から順番に左右交互に入力する。

そして、前述の上位４ビットの電流スイッチセルＣＳ、ＤフリップフロップＤ−ＦＦとならなるディジタル入力信号経路とは直交する方向からクロック信号ＣＬＫを供給し、アナログ出力信号Ｖｏｕｔを取り出すように、基板の中心に位置した抵抗ラダー回路ＲＬの上下方向の一方（例えば下方）の側に、クロック信号ＣＬＫを供給するクロックバッファＣＢを配置し、基板の中心線に対して左右対称に延長した各クロック信号線を介してクロック信号ＣＬＫを上位４ビットの各ＤフリップフロップＤ−ＦＦ(Ｄ−ＦＦ_２〜Ｄ−ＦＦ_５)へと分配する。さらに、クロックバッファＣＢとは反対側となる抵抗ラダー回路ＲＬの他方（例えば上方）の側には、アナログ出力信号Ｖｏｕｔを取り出すアナログ出力部を配置する。

かくのごとく、アナログ出力信号への影響が大きい上位ビット側の複数ビット分例えば上位４ビット分の回路実装方法として、完全に左右対称な実装を行うことにより、クロックバッファＣＢから上位４ビットの各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_２、Ｄ−ＦＦ_３、Ｄ−ＦＦ_４、Ｄ−ＦＦ_５）までの各クロック信号線の引回しを長くすることなく、かつ、各クロック信号線のクロック配線長Ｌ_ＣＬＫ（Ｌ_ＣＬＫ２、Ｌ_ＣＬＫ３、Ｌ_ＣＬＫ４、Ｌ_ＣＬＫ５）を完全に等長化することが可能になる。さらに、上位４ビットの各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_２、Ｄ−ＦＦ_３、Ｄ−ＦＦ_４、Ｄ−ＦＦ_５）から上位４ビットの各電流スイッチセルＣＳ（ＣＳ_２、ＣＳ_３、ＣＳ_４、ＣＳ_５）までの各データ信号線のデータ配線長Ｌ_Ｄ（Ｌ_Ｄ２、Ｌ_Ｄ３、Ｌ_Ｄ４、Ｌ_Ｄ５）も完全に等長化することができる。

一方、取り扱う６ビットのデータ系列（Ｄ_０〜Ｄ_５）のうち、変換結果に及ぼす影響が大きくならない下位側の桁位置のビット数としてあらかじめ定めた下位の複数ビット例えば下位２ビットのデータ系列（Ｄ_０、Ｄ_１）に関する回路実装方法（回路配置方法および回路間配線方法）については、クロックバッファＣＢから下位２ビットの各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０、Ｄ−ＦＦ_１）までの各クロック信号線のクロック配線長Ｌ_ＣＬＫ（Ｌ_ＣＬＫ０、Ｌ_ＣＬＫ１）と下位２ビットの各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０、Ｄ−ＦＦ_１）から下位２ビットの各電流スイッチセルＣＳ（ＣＳ_０、ＣＳ_１）までの各データ配線のデータ配線長Ｌ_Ｄ（Ｌ_Ｄ０、Ｌ_Ｄ１）とのそれぞれの合計配線長が、上位４ビットの各クロック配線長Ｌ_ＣＬＫ（Ｌ_ＣＬＫ２、Ｌ_ＣＬＫ３、Ｌ_ＣＬＫ４、Ｌ_ＣＬＫ５）と各データ配線長Ｌ_Ｄ（Ｌ_Ｄ２、Ｌ_Ｄ３、Ｌ_Ｄ４、Ｌ_Ｄ５）とのそれぞれの合計配線長と等長になるように実装する。

ただし、下位の複数ビット例えば下位２ビットのデータ系列（Ｄ_０、Ｄ_１）の範囲内に限った回路実装方法（回路配置方法および回路間配線方法）としては、上位４ビットのデータ系列（Ｄ_２〜Ｄ_５）の場合と同様、電流加算機能部である抵抗ラダー回路ＲＬを基板の中心に配置して、該抵抗ラダー回路ＲＬを囲むように、各回路を完全に対称な位置に配置するようにする。

つまり、下位２ビットのデータ系列（Ｄ_０、Ｄ_１）についても、電流加算機能部である抵抗ラダー回路ＲＬを基板の中心に配置し、しかる後、抵抗ラダー回路ＲＬを左右に挟むように、その両側において基板の中心線に対して左右の対称な位置に、電流スイッチセルＣＳ（ＣＳ_０、ＣＳ_１）を桁位置が小さいビットつまりＬＳＢ側から順番に左右交互に配置し、さらに、電流スイッチセルＣＳ（ＣＳ_０、ＣＳ_１）それぞれの外側において基板の中心線に対して左右の対称な位置に、各電流スイッチセルＣＳ（ＣＳ_０、ＣＳ_１）それぞれと接続されるリタイミング用の各ＤフリップフロップＤ−ＦＦ(Ｄ−ＦＦ_０、Ｄ−ＦＦ_１)をそれぞれＬＳＢ側から順番に左右交互に配置し、かつ、基板の左右方向のディジタル入力部から、ディジタル入力信号Ｄ（Ｄ_０、Ｄ_１）をＬＳＢ側から順番に左右交互に入力する。

そして、基板の中心に位置した抵抗ラダー回路ＲＬの上下方向の一方（例えば下方）の側に配置しているクロックバッファＣＢから、基板の中心線に対して左右対称に延長した各クロック信号線を介してクロック信号ＣＬＫを各ＤフリップフロップＤ−ＦＦ(Ｄ−ＦＦ_０、Ｄ−ＦＦ_１)へ供給する。

ここで、下位側のビットのディジタル入力信号を扱うＤフリップフロップＤ−ＦＦ、電流スイッチセルＣＳそれぞれを、上位側のビットのディジタル入力信号を扱うＤフリップフロップＤ−ＦＦ、電流スイッチセルＣＳそれぞれよりも、クロックバッファＣＢに近い位置に配置することにより、下位２ビットのＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０、Ｄ−ＦＦ_１）および電流スイッチセルＣＳ（ＣＳ_０、ＣＳ_１）は、上位４ビットのＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_２〜Ｄ−ＦＦ_５）および電流スイッチセルＣＳ（ＣＳ_２〜ＣＳ_５）よりもクロックバッファＣＢに近い位置に配置されることになる。

かくのごとき配置結果として、クロックバッファＣＢから下位２ビットの各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０、Ｄ−ＦＦ_１）へのクロック信号線のクロック配線長Ｌ_ＣＬＫＡ（＝Ｌ_ＣＬＫ０＝Ｌ_ＣＬＫ１）の方が、上位４ビットの各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_２〜Ｄ−ＦＦ_５）へのクロック信号線のクロック配線長Ｌ_ＣＬＫＢ（＝Ｌ_ＣＬＫ２＝Ｌ_ＣＬＫ３＝Ｌ_ＣＬＫ４＝Ｌ_ＣＬＫ５）よりもやや短くなる。

そこで、クロックバッファＣＢから下位２ビットの各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０、Ｄ−ＦＦ_１）へのクロック信号線のクロック配線長Ｌ_ＣＬＫＡ（＝Ｌ_ＣＬＫ０＝Ｌ_ＣＬＫ１）が上位４ビットの各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_２〜Ｄ−ＦＦ_５）へのクロック信号線のクロック配線長Ｌ_ＣＬＫＢ（＝Ｌ_ＣＬＫ２＝Ｌ_ＣＬＫ３＝Ｌ_ＣＬＫ４＝Ｌ_ＣＬＫ５）と同じ長さになるまで、下位２ビットのＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０、Ｄ−ＦＦ_１）へのクロック信号線を引き回すようにしても良いが、ここでは、次のような補償手段を採用している。

つまり、クロックバッファＣＢから下位２ビットの各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０、Ｄ−ＦＦ_１）へのクロック信号線のクロック配線長Ｌ_ＣＬＫＡ（＝Ｌ_ＣＬＫ０＝Ｌ_ＣＬＫ１）と上位４ビットの各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_２〜Ｄ−ＦＦ_５）へのクロック信号線のクロック配線長Ｌ_ＣＬＫＢ（＝Ｌ_ＣＬＫ２＝Ｌ_ＣＬＫ３＝Ｌ_ＣＬＫ４＝Ｌ_ＣＬＫ５）とのクロック配線長差Ｌｃｄを、下位２ビットの各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０、Ｄ−ＦＦ_１）から各電流スイッチセルＣＳ（ＣＳ_０、ＣＳ_１）までのデータ信号線のデータ配線長Ｌ_ＤＡ（＝Ｌ_Ｄ０＝Ｌ_Ｄ１)を、上位４ビットのＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_２〜Ｄ−ＦＦ_５）から電流スイッチセルＣＳ（ＣＳ_２〜ＣＳ_５）までのデータ信号線のデータ配線長Ｌ_ＤＢ（＝Ｌ_Ｄ２＝Ｌ_Ｄ３＝Ｌ_Ｄ４＝Ｌ_Ｄ５)よりも逆に長くすることによって得られるデータ配線長差Ｌｄｄにより補償する手段を採用する。

具体的には、次の式（１）を満足するように、下位２ビットのクロック信号線のクロック配線長Ｌ_ＣＬＫＡ（＝Ｌ_ＣＬＫ０＝Ｌ_ＣＬＫ１）がクロック信号線のクロック配線長Ｌ_ＣＬＫＢ（＝Ｌ_ＣＬＫ２＝Ｌ_ＣＬＫ３＝Ｌ_ＣＬＫ４＝Ｌ_ＣＬＫ５）に比して短い分だけ、下位２ビットのデータ信号線のデータ配線長Ｌ_ＤＡ（＝Ｌ_Ｄ０＝Ｌ_Ｄ１)を上位４ビットのデータ信号線のデータ配線長Ｌ_ＤＢ（＝Ｌ_Ｄ２＝Ｌ_Ｄ３＝Ｌ_Ｄ４＝Ｌ_Ｄ５)よりも長くする。

（Ｌｃｄ＝）Ｌ_ＣＬＫＢ−Ｌ_ＣＬＫＡ＝Ｌ_ＤＡ−Ｌ_ＤＢ（＝Ｌｄｄ)
すなわち、Ｌ_ＣＬＫＢ＋Ｌ_ＤＢ＝Ｌ_ＣＬＫＡ＋Ｌ_ＤＡ …（１)
ただし、Ｌ_ＣＬＫＢ＝Ｌ_ＣＬＫ５＝Ｌ_ＣＬＫ４＝Ｌ_ＣＬＫ３＝Ｌ_ＣＬＫ２
＞Ｌ_ＣＬＫＡ＝Ｌ_ＣＬＫ１＝Ｌ_ＣＬＫ０
かつ、 Ｌ_ＤＢ＝Ｌ_Ｄ５＝Ｌ_Ｄ４＝Ｌ_Ｄ３＝Ｌ_Ｄ２＜Ｌ_ＤＡ＝Ｌ_Ｄ１＝Ｌ_Ｄ０
言い換えると、式（１）に示すように、クロックバッファＣＢからＤフリップフロップＤ−ＦＦまでの配線長Ｌ_ＣＬＫとＤフリップフロップＤ−ＦＦから電流スイッチセルＣＳまでの配線長Ｌ_Ｄとの和である合計配線長が、取り扱う全てのデータ系列（Ｄ_０〜Ｄ_５）に関して等しくなるように、各回路を配置し配線するという回路実装方法を採用する。

以上のような回路実装方法（回路配置方法および回路間配線方法）を採用することにより、Ｎビットのディジタル入力信号Ｄ_０〜Ｄ_Ｎ−１例えば６ビットのディジタル入力信号Ｄ_０〜Ｄ_５のうち、あらかじめ定めた上位Ｍビット例えば上位４ビットのデータ（Ｄ_２〜Ｄ_５）と残りの下位２ビットのデータ（Ｄ_０、Ｄ_１）とに関するクロック信号線のクロック配線長差Ｌｃｄ（クロック信号の到達時間差）によって生じる上位４ビットのデータ（Ｄ_２〜Ｄ_５）と下位２ビットのデータ（Ｄ_０、Ｄ_１）との間のスキューは、逆の配線長差としたデータ配線長差Ｌｄｄ（データの到達時間差）によって打ち消され、電流スイッチセルＣＳ（ＣＳ_０〜ＣＳ_５）のスイッチＳ（Ｓ_０〜Ｓ_５）に到達するポイントでは、全てのデータ（Ｄ_０〜Ｄ_５）のタイミングを同一のタイミングに揃えることができる。

また、本実施形態のような６ビット程度のディジタル／アナログ変換器ＤＡＣの回路実装方法（回路配置方法および回路間配線方法）においては、前述したように、下位２ビット（Ｄ_０、Ｄ_１）分を含めて取り扱う６ビットのデータ系列（Ｄ_０〜Ｄ_５）の全てに関して完全対称形に配置することももちろん可能であるが、そうはしないで、以上に説明したように、取り扱う６ビットのデータ系列（Ｄ_０〜Ｄ_５）のうち、変換結果に対する影響が大きい上位ビットとしてあらかじめ定めた複数の上位ビット数分例えば上位４ビット分のデータ系列（Ｄ_２〜Ｄ_５）に関する回路実装方法（回路配置方法および回路間配線方法）については、必ず、完全対称形に配置するところにもう一つのポイントがある。

本実施形態に示した回路実装方法（回路配置方法および回路間配線方法）では、クロック配線長差Ｌｃｄをデータ配線長差Ｌｄｄによって打ち消すというアプローチを採用しているため、あらかじめ定めた複数の上位ビット数例えば上位４ビットの各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_２〜Ｄ−ＦＦ_５）が駆動する電流スイッチセルＣＳ（ＣＳ_２〜ＣＳ_５）までのデータ信号線のデータ配線長Ｌ_ＤＢ（＝Ｌ_Ｄ２＝Ｌ_Ｄ３＝Ｌ_Ｄ４＝Ｌ_Ｄ５）を、下位２ビットの各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０、Ｄ−ＦＦ_１）が駆動する電流スイッチセルＣＳ（ＣＳ_０、ＣＳ_１）までのデータ配線のデータ配線長Ｌ_ＤＡ（＝Ｌ_Ｄ０＝Ｌ_Ｄ１）とはあえて差を持たせている。

このとき、当然のことながら、各ＤフリップフロップＤ−ＦＦ（Ｄ−ＦＦ_０〜Ｄ−ＦＦ_５）が駆動する配線長に応じた負荷にも差が生じるため、特に、ＤフリップフロップＤ−ＦＦの動作限界速度領域に近づくと、データ配線長Ｌ_ＤＡ（＝Ｌ_Ｄ０＝Ｌ_Ｄ１）を長くした下位２ビットのデータ系列においては、スイッチ駆動データの振幅減衰やそれに伴う位相回りが顕著に現れる可能性があり、完全にスイッチ駆動タイミングを揃えることが困難になることも想定される。

そのような場合であっても、あらかじめ定めた複数の上位ビット数分例えば上位４ビット分のデータ系列（Ｄ_２〜Ｄ_５）に関する回路実装方法（回路配置方法および回路間配線方法）を前述のような完全対称形に配置しておけば、あらかじめ定めた複数の上位ビット数分例えば上位４ビット分のデータ系列（Ｄ_２〜Ｄ_５）に関しては、スイッチ駆動タイミングを揃えることができるため、アナログ出力信号に極端な歪が生じることを防ぐことができる。つまり、変換結果に対する影響が大きくアナログ出力レベルの遷移量が大きい上位４ビット分のデータ系列（Ｄ_２〜Ｄ_５）については、優先的に、前述のような完全対称形の配置を実現することにより、動作限界速度領域まで比較的歪の少ないアナログ出力信号を生成することが可能となる。

なお、以上のような回路実装方法（回路配置方法および回路間配線方法）は、６ビット以上の分解能を有するディジタル／アナログ変換器ＤＡＣすなわち一般的にＮビット（Ｎ：正整数）の分解能を有するディジタル／アナログ変換器ＤＡＣについても、もちろん有効である。例えば、６ビット以上のディジタル／アナログ変換器ＤＡＣにおける手順としては、前述した説明と同様に、まず、（変換結果に対する影響が大きくアナログ出力レベルの遷移量が大きい）上位ビットとしてあらかじめ定めた複数の上位ビット例えば上位４ビットについては、完全対称形の回路実装方法（回路配置方法および回路間配線方法）とし、残りの下位のビットに関しては、クロックバッファＣＢからＤフリップフロップＤ−ＦＦまでの配線長Ｌ_ＣＬＫとＤフリップフロップＤ−ＦＦから電流スイッチセルＣＳまでの配線長Ｌ_Ｄとの合計配線長を、全てのデータ系列に関して等しくなるように、順次、配置・配線していく。かくのごとき回路実装方法を採用することによって、電流スイッチセルＣＳのスイッチＳに到達するポイントでは、全てのデータのタイミングを同一のタイミングに揃えることができ、歪の少ないアナログ出力信号を生成することができる。

（その他の実施形態）
前述の実施形態においては、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣの電流加算機能部として、抵抗値Ｒと抵抗値２Ｒとをラダー状に接続した抵抗ラダー回路を用い、各電流源からは同一の電流値の電流を供給するＲ−２Ｒ抵抗ラダー型のディジタル／アナログ変換器ＤＡＣについて説明したが、本発明は、かかる場合に限るものではない。

例えば、カレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣとして、各電流源からはバイナリに重み付けした電流値の電流を供給し、負荷側には１個の負荷抵抗を接続するバイナリウェイト型のディジタル／アナログ変換器ＤＡＣであっても構わない。かかるバイナリウェイト型のディジタル／アナログ変換器ＤＡＣにおいては、各電流スイッチセルからの電流を加算する電流加算機能部を形成している、各電流スイッチセルそれぞれの出力側を共通に接続しているラインと負荷抵抗との接続部位を中心にして、該接続部位を囲むように、各回路を完全対称形に配置したり、クロック信号線の配線長とデータ信号線の配線長との合計配線長を、全てのデータ系列について等長になるように配置すれば良い。

また、ＤフリップフロップＤ−ＦＦに入力されるディジタル入力信号として、バイナリ重み付けがなされたバイナリコードのディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_{（Ｎ−１）}の代わりに、各ビットの重みがない温度計・コードの信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_（２ ^Ｎ _−１）にデコードした信号を用いる温度計・コード入力型のディジタル／アナログ変換器ＤＡＣであっても構わない。

さらには、温度計・コードの信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_（２ ^Ｎ _−１）を入力するとともに、電流スイッチセルの電流源から供給される電流値を、あらかじめ定めた所望の非線形出力特性に応じた重み付けをした電流値係数によって各電流スイッチセルごとに変更させることによって、入力された温度計・コードにしたがって、オンになった各電流スイッチセルから供給される電流の電流値の合計が、所望の非線形特性の電流値に推移するように動作させる非線形型のディジタル／アナログ変換器ＤＡＣであっても構わない。

また、前述の実施形態におけるカレント・ステアリング型（電流加算型）のディジタル／アナログ変換器ＤＡＣを、電流スイッチセルＣＳの電流源Ｉから負荷（抵抗ラダー回路ＲＬまたは負荷抵抗Ｒ）へ供給する電流をクロック信号ＣＬＫの周波数の２倍の変換周波数に対応する電流信号とし、外部からのクロック信号ＣＬＫの２倍の高速変換動作が可能な構成にしても良い。例えば、各電流スイッチセルＣＳを直列接続されたＳ_Ｍ１，Ｓ_Ｍ３と第２、第４のスイッチＳ_Ｍ２，Ｓ_Ｍ４との合計４個のスイッチから構成し、ディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｍ，…Ｄ_Ｎ−１の各ビットごとに、ディジタル入力信号Ｄ_Ｍを２個のＤフリップフロップＤ−ＦＦ_ＭＡ，Ｄ−ＦＦ_ＭＢに分離して入力して、クロック信号ＣＬＫ、補相クロック信号ＣＬＫＢにてそれぞれをリタイミングした２個のハーフレート信号により、第１、第２のスイッチＳ_Ｍ１，Ｓ_Ｍ２を駆動し、クロック信号ＣＬＫと同一周波数で位相がいずれかにずれたセレクト信号ＳＷ、補相セレクト信号ＳＷＢにより、第３、第４のスイッチＳ_Ｍ３，Ｓ_Ｍ４を駆動するような構成としても良い。かかる場合には、クロック信号ＣＬＫの他に、補相クロック信号ＣＬＫＢ、セレクト信号ＳＷ、補相セレクト信号ＳＷＢの各信号配線を、それぞれ、前述の実施形態におけるクロック信号ＣＬＫのクロック信号線の配線方法に準じて配線すれば良い。

また、前述の実施形態においては、電流加算機能部を中心にして、その両側において電流加算機能部の中心とクロックバッファＣＢの中心とを結ぶ中心線から見て、左右対称な位置に、電流スイッチセルＣＳを配置し、さらに、電流スイッチセルＣＳの外側において左右対称な位置に、ＤフリップフロップＤ−ＦＦを配置している例を説明したが、例えば、ビット数が少ない場合には、電流加算機能部を中心にして、その両側において電流加算機能部の中心とクロックバッファＣＢの中心とを結ぶ中心線から見て、左右対称な位置に、電流スイッチセルＣＳとＤフリップフロップＤ−ＦＦとの双方を交互に配置するような回路実装方法を採用しても良い。

以上のいずれの形式のディジタル／アナログ変換器ＤＡＣであっても、ディジタル／アナログ変換器ＤＡＣに関する回路実装方法（回路配置方法および回路間配線方法）を、電流加算機能部（Ｒ−２Ｒ抵抗ラダー型の場合は、抵抗ラダー回路ＲＬ、バイナリウェイト型の場合は、各電流スイッチセルそれぞれの出力側を共通に接合しているラインと負荷抵抗との接続部位）を中心にして、全てのデータ系列に関する回路を左右対称の配置になる完全対称形に配置して、クロック信号線の配線長、データ信号線の配線長それぞれの長さを同一の長さに揃えたり、あるいは、全てのデータ系列に関してクロック信号線の配線長とデータ信号線の配線長との合計配線長を同一の長さに揃えるとともに、特に変換結果に対する影響が大きい上位ビットとしてあらかじめ定めた上位複数ビット分例えば上位４ビット分に関しては、前述のような完全対称形に配置する実装方法を採用すれば良い。

かかる回路実装方法（回路配置方法および回路間配線方法）により、スイッチ駆動タイミングを揃えることができるので、アナログ出力レベルに極端な歪が生じることを防ぐことができる。特に、変換結果に影響が大きくなるアナログ出力レベルの遷移量が大きい上位ビットとしてあらかじめ定めた複数ビット分に関するデータ系列を扱う回路を優先的に完全対称形の配置を構成することにより、動作限界速度領域まで比較的歪の少ないアナログ出力信号を生成することが可能となる。

（実施形態の効果の説明）
以上に詳細に説明したように、各実施形態に記述したディジタル／アナログ変換器ＤＡＣおよび該ディジタル／アナログ変換器ＤＡＣの回路実装方法（回路配置方法および回路間配線方法）によれば、以下のごとき効果を得ることができる。

取り扱う全てのデータ系列Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１に関するＤフリップフロップＤ−ＦＦ、電流スイッチセルＣＳの各回路について、電流加算機能部を中心にして完全に左右対称な位置に配置する完全対称形の回路実装を行うことにより、各ディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１をリタイミングするためのクロック信号ＣＬＫを供給するクロック信号線の配線長を各ビットについて等長にすることができるので、各ディジタル入力信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１を精度良くリタイミングすることができ、高速変換動作時においても歪の少ないアナログ出力信号Ｖｏｕｔを生成することが可能となる。

また、取り扱う全てのデータ系列Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１に関してクロック信号線の配線長とデータ信号線の配線長との合計配線長を同一の長さに揃えるとともに、特に変換結果に対する影響が大きい上位ビットとしてあらかじめ定めた上位複数ビット分例えば上位４ビット分に関しては、前述のような完全対称形に配置する実装方法を採用することにより、電流スイッチセルＣＳのスイッチＳに到達するポイントでは、全てのデータのタイミングを同一のタイミングに揃えることができ、高速変換動作時においても歪の少ないアナログ出力信号を生成することができる。

例えば、図２に示すような回路実装方法（回路配置方法および回路間配線方法）を適用した６ビットのディジタル／アナログ変換器ＤＡＣの実際の評価結果を図３および図４に示す。図３は、本発明の一例である６ビットのディジタル／アナログ変換器ＤＡＣにおいて１３．５ＧＳ／ｓという非常に高速の変換速度で単一の周波数７２．５ＭＨｚのアナログ出力信号（正弦波）を出力させた際の観測波形を示す波形図である。また、図４は、本発明の一例である６ビットのディジタル／アナログ変換器ＤＡＣにおいて１３．５ＧＳ／ｓという非常に高速の変換速度で単一の周波数７２．５ＭＨｚのアナログ出力信号（正弦波）を出力させた際の出力波形のスペクトル分布（スペクトラムアナライザによる観測結果）を示す特性図である。

図３に示すように、１３．５ＧＳ／ｓという非常に高速な変換動作時であっても、歪の非常に少ない理想的なアナログ出力波形（正弦波）が得られていることが分かる。また、ディジタル／アナログ変換器ＤＡＣのダイナミック特性の評価指標であるＳＦＤＲ（Spurious-Free Dynamic Range）に関しても、図４に示すように、４６．８ｄＢという高いダイナミックレンジを確保することができることが分かる。

これらの観測結果は、前述した実施形態におけるディジタル／アナログ変換器ＤＡＣの回路実装方法（回路配置方法および回路間配線方法）が非常に効果的であり、ディジタル信号Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_Ｎ−１間のスキューが非常に良く抑えられていること（つまり、非常に精度の良いリタイミングが実行されていること）を意味している。

ＣＢ…クロックバッファ、ＣＬＫ…クロック信号、ＣＯＲＥ…ＤＡＣコア回路、ＣＳ，ＣＳ_０，ＣＳ_１，ＣＳ_２，〜，ＣＳ_Ｎ−１…電流スイッチセル、Ｄ_０，Ｄ_１，Ｄ_２，〜，Ｄ_Ｎ−１…ディジタル入力信号、Ｄ−ＦＦ，Ｄ−ＦＦ_０，Ｄ−ＦＦ_１，Ｄ−ＦＦ_２，…，Ｄ−ＦＦ_Ｎ−１…Ｄフリップフロップ、Ｉ，Ｉ_０，Ｉ_３…電流源、Ｌｃｄ…クロック配線長差、Ｌ_ＣＬＫ，Ｌ_ＣＬＫＡ，Ｌ_ＣＬＫＢ，Ｌ_ＣＬＫ０，Ｌ_ＣＬＫ１，〜，Ｌ_ＣＬＫ５…クロック配線長、Ｌ_Ｄ，Ｌ_ＤＡ，Ｌ_ＤＢ，Ｌ_Ｄ０，Ｌ_Ｄ１，〜，Ｌ_Ｄ５…データ配線長、Ｌｄｄ…データ配線長差、Ｒ…負荷抵抗、ＲＬ…抵抗ラダー回路、Ｓ，Ｓ_０，Ｓ_１，Ｓ_２，〜，Ｓ_Ｎ−１…スイッチ、Ｖｃｃ…電源、Ｖｏｕｔ…アナログ出力信号。

Claims (10)

1. Ｎビット（Ｎ：正整数）のディジタル入力信号をラッチし、クロックバッファからクロック信号線を介して供給されるクロック信号によってリタイミングしてＮビットのデータ信号としてそれぞれ出力するＮ個のＤフリップフロップと、前記Ｄフリップフロップからデータ信号線を介してそれぞれ出力されてくるＮビットの前記データ信号の各ビット値に基づいて、電流源からの電流をオン・オフするＮ個の電流スイッチセルと、前記電流スイッチセルからの電流を加算してアナログ出力信号として出力する電流加算機能部とを少なくとも備えてなるカレント・ステアリング型のディジタル／アナログ変換器において、前記電流加算機能部を中心に配置し、前記電流加算機能部からアナログ出力信号を出力する出力部とは反対側の方向に配置した前記クロックバッファの中心と前記電流加算機能部の中心とを結ぶ中心線に対して左右対称な位置に、前記電流スイッチセルと前記Ｄフリップフロップとを、桁位置が小さいビット側から順番に左右交互に配置することを特徴とするディジタル／アナログ変換器。
2. 請求項１に記載のディジタル／アナログ変換器において、前記電流加算機能部の両側において前記中心線に対して左右対称な位置に、前記電流スイッチセルを桁位置が小さいビット側から順番に左右交互に配置し、かつ、前記電流スイッチセルの外側において前記中心線に対して左右対称な位置に、前記Ｄフリップフロップを桁位置が小さいビット側から順番に左右交互に配置することを特徴とするディジタル／アナログ変換器。
3. 請求項１または２に記載のディジタル／アナログ変換器において、前記クロックバッファとＮ個の前記Ｄフリップフロップとのそれぞれを接続するＮ本の各前記クロック信号線が全て等長となる完全対称形に配置することを特徴とするディジタル／アナログ変換器。
4. 請求項１ないし３のいずれかに記載のディジタル／アナログ変換器において、前記クロックバッファと前記Ｄフリップフロップとを接続する前記クロック信号線の配線長と、前記Ｄフリップフロップと前記電流スイッチセルとを接続する前記データ信号線の配線長との合計配線長が、Ｎビットの前記ディジタル入力信号を扱う全ての回路に関して等長になるように配置することを特徴とするディジタル／アナログ変換器。
5. 請求項１ないし４のいずれかに記載のディジタル／アナログ変換器において、Ｎビットの前記ディジタル入力信号のうち、上位側の桁位置のディジタル入力信号を扱う前記Ｄフリップフロップと前記電流スイッチセルとのそれぞれを、下位側の桁位置のディジタル入力信号を扱う前記Ｄフリップフロップと前記電流スイッチセルとのそれぞれよりも、前記クロックバッファから遠い側に配置することを特徴とするディジタル／アナログ変換器。
6. 請求項１ないし５のいずれかに記載のディジタル／アナログ変換器において、Ｎビットの前記ディジタル入力信号のうち、上位側のビット数としてあらかじめ定めた上位複数ビットのディジタル入力信号を扱う前記Ｄフリップフロップと前記電流スイッチセルとのそれぞれを、前記クロックバッファと前記Ｄフリップフロップとのそれぞれを接続する各前記クロック信号線が前記上位複数のビット分に関して全て等長となる完全対称形に配置することを特徴とするディジタル／アナログ変換器。
7. 請求項１ないし６のいずれかに記載のディジタル／アナログ変換器において、前記電流加算機能部が、Ｎ個の前記電流スイッチセルの各電流源からは同一の電流値の電流を抵抗値Ｒ−２Ｒの抵抗をラダー状に接続した抵抗ラダー回路に供給するＲ−２Ｒ抵抗ラダー型のディジタル／アナログ変換器の場合、前記抵抗ラダー回路であり、Ｎ個の前記電流スイッチセルの各電流源からは重み付けされた電流値の電流を一つの負荷抵抗に供給するバイナリウェイト型のディジタル／アナログ変換器の場合、前記電流スイッチセルそれぞれの出力側を共通に接続しているラインと前記負荷抵抗との接続部位であることを特徴とするディジタル／アナログ変換器。
8. 請求項１ないし７のいずれかに記載のディジタル／アナログ変換器において、Ｎ個のＤフリップフロップに入力されるＮビットの前記ディジタル入力信号が、バイナリ重み付けがなされたバイナリコード、または、各ビットの重みがない温度計・コードからなっていることを特徴とするディジタル／アナログ変換器。
9. Ｎビット（Ｎ：正整数）のディジタル入力信号をラッチし、クロックバッファからクロック信号線を介して供給されるクロック信号によってリタイミングしてＮビットのデータ信号としてそれぞれ出力するＮ個のＤフリップフロップと、前記Ｄフリップフロップからデータ信号線を介してそれぞれ出力されてくるＮビットの前記データ信号の各ビット値に基づいて、電流源からの電流をオン・オフするＮ個の電流スイッチセルと、前記電流スイッチセルからの電流を加算してアナログ出力信号として出力する電流加算機能部とを少なくとも備えてなるカレント・ステアリング型のディジタル／アナログ変換器の回路実装方法であって、前記電流加算機能部を中心に配置し、前記電流加算機能部からアナログ出力信号を出力する出力部とは反対側の方向に配置した前記クロックバッファの中心と前記電流加算機能部の中心とを結ぶ中心線に対して左右対称な位置に、前記電流スイッチセルと前記Ｄフリップフロップとを、桁位置が小さいビット側から順番に左右交互に配置することを特徴とするディジタル／アナログ変換器の回路実装方法。
10. 請求項９に記載のディジタル／アナログ変換器の回路実装方法において、前記クロックバッファとＮ個の前記Ｄフリップフロップとのそれぞれを接続するＮ本の各前記クロック信号線が全て等長となる完全対称形に配置するか、あるいは、前記クロックバッファと前記Ｄフリップフロップとを接続する前記クロック信号線の配線長と、前記Ｄフリップフロップと前記電流スイッチセルとを接続する前記データ信号線の配線長との合計配線長が、Ｎビットの前記ディジタル入力信号を扱う全ての回路に関して等長になるように配置することを特徴とするディジタル／アナログ変換器の回路実装方法。

Images