CN106716846B - 数字模拟转换器中的频率响应补偿 - Google Patents

Abstract

数字模拟转换器(DAC)包括：接收电路(310)，被配置为接收输入比特流，并且生成输入比特流的第一比特信号流；第一延迟电路(320)，被耦合至接收电路(310)以接收第一比特信号流，并且生成第二比特信号流，第二比特信号流表示第一比特信号流的延迟版本。DAC还包括第一电流生成电路(330)，以接收第一比特信号流，第一电流生成电路(330)被配置向对第一输出提供与第一比特信号流对应的第一电流。DAC进一步包括第二电流生成电路(340)，以接收第二比特信号流，并且响应于接收到第二比特信号流而向第一输出提供第二电流，第二电流的波形相对于第一电流的波形被反相和缩放。

Description

数字模拟转换器中的频率响应补偿

技术领域

所公开的实施例总体涉及数字模拟转换器，并且更具体地涉及在数字模拟转换器中执行频率响应补偿。

背景技术

数字模拟转换器(DAC)的频率响应的特征在于低通滤波器响应，以及根据高频处sinc频率响应包络的滚降。这导致期望带内信号的较高频率信号分量(例如，图像频率)以及较高频率内容的衰减。在一些情况下，由于高频率滚降，在奈奎斯特频率(F_NYQUIST＝f_S/2)处，DAC频率响应可衰减多达3.92dB。在频率f_s/3处，频率响应可衰减多达1.65dB。对于一些应用(例如，宽带无线通信)，这种非平坦响应可能对系统性能具有不期望的影响。用于补偿在DAC的频率响应中观察到的sinc衰减的各种技术包括增加DAC的输入更新速率或采样频率，或者分别沿数字信号路径或模拟信号路径添加数字高通滤波器或模拟高通滤波器。然而，这些技术受到了挑战，例如，增加DAC的输入更新速率可能受到DAC的最大转换速度以及数字或模拟设计的增加的功耗或者增加的复杂性的限制。

发明内容

实施例涉及n比特数字模拟转换器(DAC)，其包括接收电路、第一延迟电路、第一电流生成电路和第二电流生成电路。接收电路接收输入比特流，并且生成每次与输入比特流的比特值对应的输入比特流的第一比特信号流。第一延迟电路被耦合至接收电路并接收第一比特信号流。延迟电路生成第二比特信号流，第二比特信号流表示第一比特信号流的延迟第一时间段的版本。第一电流生成电路被耦合至接收电路以接收第一比特信号流。响应于接收到第一比特信号流，第一电流生成电路向第一输出提供第一电流。第一电流对应于第一比特信号流。第二电流生成电路被耦合至延迟电路，并接收第二比特信号流。响应于接收到第二比特信号流，第二电流生成电路向第一输出提供第二电流。第二电流的波形相对于第一电流的波形被反相和缩放。

在一个或多个实施例中，第二电流的波形滞后于第一电流的波形第一时间段。

在一个或多个实施例中，接收电路包括n个存储器元件的第一集合。第一集合中的每个存储器元件接收和存储在输入比特流的n个子流之一中的比特值。第一延迟电路包括n个存储器元件的第二集合。第二集合中的每个存储器元件被耦合至第一集合中的对应存储器元件，以接收和存储在第一比特信号流的n个子流之一中的比特值。

在一个或多个实施例中，第一电流生成电路包括n个电流源的第一集合和n个开关的第一集合。电流源的第一集合中的每个电流源经由开关的第一集合中的对应开关耦合至第一输出，响应于第一比特信号流的n个子流之一中的比特值而接通或断开对应的开关。

在一个或多个实施例中，第二电流生成电路包括n个电流源的第二集合和n个开关的第二集合。电流源的第二集合中的每个电流源经由开关的第二集合中的对应开关耦合至第一输出，响应于第二比特信号的n个子流之一中的比特值而接通或断开对应的开关。

在一个或多个实施例中，一个或多个附加延迟电路被耦合至第一延迟电路，并且被配置为生成第三比特信号流，第三比特信号流表示第一比特信号流相对于输入比特流延迟第二时间段的版本，第二时间段大于第一时间段。一个或多个对应的附加电流生成电路被耦合至一个或多个附加延迟电路，以接收第三比特信号流，并响应于接收到第三比特信号流而向第一输出提供第三电流，第三电流的波形相对于第一电流的波形被缩放。

在一个或多个实施例中，n比特DAC附加地包括第二输出，以接收来自第一电流生成电路的第三电流和来自第二电流生成电路的第四电流，第二输出处的电流结合第一输出处的电流形成差分信号。

在一个或多个实施例中，第二电流的波形相对于第一电流的波形被放大。

在一个或多个实施例中，第二电流的波形相对于第一电流的波形被缩小。

实施例还涉及操作n比特数字模拟转换器的方法。接收输入比特流。生成每次与输入比特流的比特值对应的输入比特流的第一比特信号流。生成第二比特信号流，第二比特信号流表示第一比特信号流延迟第一时间段的版本。基于第一比特信号流向第一输出提供第一电流。第一电流对应于第一比特信号流。基于第二比特信号流向第一输出提供第二电流。第二电流的波形相对于第一电流的波形被反相和缩放。

附图说明

图1A是电流导引数字模拟转换器的电路示意图。

图1B至图1F是图示数字模拟转换器操作原理的时序波形和频率响应曲线。

图2A和图2B是图示用于常规数字模拟转换器的频率响应的补偿的框图。

图3是图示根据一个实施例的具有频率响应补偿的电流导引数字模拟转换器的电路示意图。

图4是图示图3所示的电流导引数字模拟转换器的时序波形的示图。

图5是图示根据另一实施例的具有频率响应补偿的电流导引数字模拟转换器的电路示意图。

图6是图示图5的电流导引数字模拟转换器的时序波形的示图。

图7和图8是根据一些实施例的分别图示图3和图5所示电流导引数字模拟转换器的实现方式的各种操作原理的频率响应曲线。

图9是图示根据一个实施例的具有频率响应补偿的n比特数字模拟转换器(DAC)的操作方法的流程图。

图10图示根据一个实施例的用于将具有频率响应补偿的DAC的数字表示存储在存储器中的计算机系统。

具体实施方式

现在将详细参考各种实施例，实施例的实例在附图中示出。在以下详细描述中，阐述了许多具体细节以提供对本发明和所描述实施例的透彻理解。然而，本发明可在没有这些具体细节的情况下实践。在其他实例中，未详细描述公知的方法、过程、组件和电路，以免不必要地使实施例的方面变得模糊。

实施例涉及通过使用高通滤波器架构来补偿数字模拟转换器(DAC)的低通频率响应。高通滤波器架构补偿由DAC的低通频率响应引起的高频衰减。生成与输入数字比特流对应的输出信号，以通过相同输入比特流的延迟和缩放版本减少输入比特流的表示来加强或放大与输入数字比特流中的上升沿或下降沿相关联的高频内容。

图1A是根据一个实施例的电流导引数字模拟转换器(DAC)100的电路示意图。n比特电流导引DAC 100接收数字输入比特流。数字输入比特流包括n个并行子流。n个并行子流可使用串行到并行转换器从单个比特流获得。在图1A的实例中，n＝7对应于七个并行子流D<0>、D<1>、...、D<6>。尽管在图1A中示出为接收具有7个并行比特子流的比特流，但是电流导引DAC 100可被配置为接收具有任何数量(n)比特子流的数字输入比特流。电流导引DAC100产生与数字输入比特流对应的模拟输出。模拟输出在第一输出Doutp处产生、在第二输出Doutn处产生或者作为第一输出与第二输出之间的差分信号(Doutp-Doutn)产生。

如图1A所示，n比特电流导引DAC 100包括接收电路110，接收电路又可包括n个存储器元件的集合(例如，一系列n差分触发器)。电流导引DAC 100还包括耦合至接收电路110的电流生成电路130。

接收电路110接收输入比特流。例如，每个存储器元件(例如，触发器)接收七个子流D<0>、D<1>、...、D<6>中的对应子流。接收电路110生成每次与输入比特流的比特值对应的输入比特流的第一比特信号流(例如，Sp0<0>、Sp0<1>、...、Sp0<6>和/或其互补版本Sn0<0>、Sn0<1>、...、Sn0<6>)。例如，第一比特信号流值Sp0<0>、Sp0<1>、...、Sp0<6>分别对应于输入比特流(D<0>、D<1>、...、D<6>)的值，这些输入比特流的值在采样时钟CLK的特定实例处采样(例如，在采样时钟CLK的每个上升沿处采样)。

电流生成电路130可包括n个电流源132-0至132-5的集合(以下统称为“电流源132”)和n个开关134-0至134-5的第一集合(以下统称为“开关134”)。电流生成电路130从接收电路110接收第一比特信号流。例如，响应于第一比特信号流的n个子流之一中的比特值，n个开关的第一集合中的对应开关接通或断开。例如，基于Sp0<0>的比特值，开关134-0接通或断开，基于Sp0<4>的比特值，开关134-4接通或断开等。

电流源132中的每一个经由开关134的第一集合中的对应开关耦合至第一输出(Doutp)。当对应开关接通时，n个电流源134的第一集合中的每个电流源向其输出提供电流I₀到I₆的特定(例如，预定)值。连续电流源(I₀和I₁、I₁和I₂、...等)的电流值具有二进制关系。换言之，如果I₀为与DAC的最低有效比特流(D<0>或Sp0<0>)对应的电流源132-0的电流值，则对于DAC的随后比特子流，电流值为I₁＝2¹*I₀＝2*I₀、...、电流值为I₅＝2⁵*I₀＝32*I₀、电流值为I₆＝2⁶*I₀＝64*I₀等。通常地，DAC的第n个比特的电流值I_n将为I_n＝2ⁿ*I₀。

响应于接收到第一比特信号流，电流生成电路130向第一输出(例如，Doutp)提供第一电流I_A，第一电流对应于第一比特信号流。基于第一比特信号流，由电流值中的一个或多个的叠加或求和而生成第一电流，电流值由电流源的第一集合中的一个或多个电流源响应于n个开关的第一集合中的对应开关接通而相应提供。例如，对于第一比特信号流1011011(对应于Sp0<0>、Sp<1>、...、Sp0<6>)，如等式(1)到(3)所述，获得针对该比特流的到第一输出(例如，Doutp)的第一电流(I)：

I＝1xI₀+0xI₁+1xI₂+1xI₃+0xI₄+1xI₅+1xI₆ (1)

I＝I₀+0+4xI₀+8xI₀+0+32xI₀+64xI₀ (2)

I＝109xI₀ (3)

应当注意的是，为了完整起见，尽管图1A图示了第一电流I_A来自于来自电流源134-0至134-5中每一个的电流的叠加，然而在实践中并且如上所述，第一电流由仅对应于接通的开关134的电流的叠加生成。

如图1A所示，电流导引DAC 100还包括第二输出(例如，Doutn)，以从电流生成电路130接收第二电流I_B。第二输出处的电流与第一输出处的电流结合可形成差分信号(例如，Doutp-Doutn)。

图1B到图1F是数字模拟转换器的时序波形和频率响应曲线。例如，如图1A所示，DAC的频率响应根据如下所述的sinc频率响应包络滚降。

图1B图示了待提供给DAC(例如，图1A所示的DAC 100)作为时域中的脉冲串的输入信号的时域表示。脉冲具有与时刻nT对应的幅度y(nT)，其中T为采样间隔。图1C图示了频域中与输入信号或脉冲串(图1B)对应的频谱；Y(f)表示频率响应曲线在各种频率(f)处的幅度值，其中f_s对应于DAC的输入数据更新频率。

图1D图示了DAC(例如，图1A所示的DAC 100)的输出对图1B的输入信号的时域表示。DAC用作保持更新周期(例如，1/f_s的周期)的电压常数的“零阶保持”。DAC的输出具有与时刻nT对应的幅度值y'(nT)，其中T为采样间隔。在频域中，如图1E所示，该零阶保持引入sinc失真(也称为孔径失真)。换言之，如在图1E的频域表示中所示，DAC输出信号频谱的幅度乘以a|sin(x)/x|函数(sinc包络)，其中x＝f/f_s且f_s为DAC的输入数据更新频率，f为以赫兹为单位的频率，x为以弧度/秒为单位的归一化频率。Y'(f)表示频率响应曲线在各个频率(f)处的幅度值，其中f_s对应于DAC的输入数据更新频率。所得到的频率响应H(f)在图1F中示出并受等式(4)约束：

H(f)＝sin(πf/f_s)/(πf/f_s) (4)

如从图1F的频率响应曲线可看出，孔径失真如低通滤波器那样起作用并且导致较高的信号频率被衰减。例如，低通滤波器响应导致图像频率以及期望的带内信号频率被衰减。例如，在奈奎斯特频率(F_NYQUIST＝f_s/2)下，DAC频率响应衰减3.92dB；在频率f_s/3下，频率响应衰减1.65dB。对于一些应用(例如，宽带无线通信)，这种非平坦响应可能对系统性能具有不期望的影响。

图2A和图2B为图示根据一个实施例的补偿常规数字模拟转换器的频率响应的框图。使用各种技术来补偿在DAC的频率响应中观察到的sinc衰减。这些技术之一包括增加DAC的输入更新速率或采样频率。然而，增加DAC的输入更新速率可能受到DAC的最大转换速度的限制，并且可能导致功耗的增加。

补偿高频衰减的另一种方法是沿信号路径添加高通滤波器。例如，可沿信号路径在DAC之前放置数字域预均衡器(如图2A所示)。然而，当添加在数字域中时，预均衡器需要较复杂的数字处理。类似地，可沿信号路径在DAC之后放置模拟域后均衡器(如图2B所示)。但是模拟域中的后均衡器通常降低信噪比并增加面积成本。

图3为图示根据一个实施例的具有频率响应补偿的电流导引数字模拟转换器的电路示意图。如图3所示，n比特数字模拟转换器300包括接收电路310和第一电流生成电路330。

例如，如上面参考图1A的接收电路110所描述的，图3的接收电路310接收输入比特流D<0>、D<1>、...、D<6>，并且生成每次与输入比特流的比特值对应的输入比特流的第一比特信号流(例如Sp0<0>，Sp0<1>、...、Sp0<6>和/或其互补版本Sn0<0>、Sn0<1>、...、Sn0<6>。第一比特信号流值对应于在采样时钟CLK的指定实例处采样(例如，在采样时钟CLK的每个上升沿处采样)的输入比特流的相应值。在一些实施例中，接收电路310包括n个存储器元件的第一集合(例如，并联的触发器系列)。第一集合中的每个存储器元件接收和存储输入比特流的n个子流之一中的比特值。

n比特数字模拟转换器300进一步包括耦合至接收电路310的第一电流生成电路330，以接收第一比特信号流(例如，Sp0<0>、Sp0<1>、...、Sp0<6>和/或其互补版本Sn0<0>、Sn0<1>、...、Sn0<6>)。第一电流生成电路330被配置为响应于接收到第一比特信号流而向第一输出(例如，Doutp)提供第一电流I_A，第一电流对应于第一比特信号流。为此，在一些实施例中，第一电流生成电路330包括n个电流源332-0至332-6的第一集合(以下统称为“电流源332”)和n个开关334-0至334-6的第一集合(以下统称为“开关334”)。电流源332的第一集合中的每个电流源经由开关334的第一集合中的对应开关耦合至第一输出(例如，Doutp)，响应于第一比特信号流的n个子流之一中的比特值而接通或断开对应的开关。例如，基于比特子流Sp0<0>，而接通或断开开关334-0，...，基于比特子流Sp0<5>而接通或断开开关334-5，等。如上面参考图1A所述，为了完整起见，尽管图3图示了第一电流I_A来自于来自电流源334-0至334-5中的每一个的电流的叠加，然而在实践中并且如上所述，第一电流由仅对应于接通的开关334的电流的叠加生成。

附加地，如图3所示，n比特数字模拟转换器300还包括第一延迟电路320和第二电流生成电路340。第一延迟电路320被耦合至接收电路310，以接收第一比特信号流(例如，Sp0<0>、Sp0<1>、...、Sp0<6>和/或其互补版本Sn0<0>、Sn0<1>、...、Sn0<6>)。延迟电路320生成第二比特信号流(例如，Sp1<0>、Sp1<1>、...、Sp1<6>和/或其互补版本Sn1<0>、Sn1<1>、...、Sn1<6>)，第二比特信号流表示第一比特信号流延迟第一时间段(例如，对应于时钟周期)的版本。例如，Sp1<0>相对于Sp0<0>延迟一个时钟周期，Sp5<0>相对于Sp5<0>延迟一个时钟周期，等。在一些实施例中，第一延迟电路320包括n个存储器元件的第二集合。第二集合的每个存储器元件被耦合至第一集合的对应存储器元件，以接收和存储第一比特信号流的n个子流之一中比特值，并且产生其延迟版本。

n比特数字模拟转换器300还包括耦合至延迟电路320的第二电流生成电路340，以接收第二比特信号流(例如，Sp1<0>、Sp1<1>、...、Sp1<6>和/或其互补版本Sn1<0>、Sn1<1>、...、Sn1<6>)。第二电流生成电路340被配置为响应于接收到第二比特信号流而向第一输出提供第二电流I_B。换言之，当Sn1<0>为逻辑1时，340-0向Doutp提供电流I₀，当Sn1<5>为逻辑1时，340-5向Doutp提供电流I₅，等。

在一些实施例中，第二电流生成电路340包括n个电流源342-0至342-6的第二集合(以下统称为“电流源342的第二集合”)和n个开关344-0至344-6的第二集合(以下统称为“开关344的第二集合”)。电流源342的第二集合(包括电流源342-0、342-1等)中的每个电流源经由开关344的第二集合(包括开关344-1、344-2等)中的对应开关耦合至第一输出(例如，Doutp)，对应开关响应于接收到第二比特信号(例如，Sp1<0>、Sp1<1>、...、Sp1<6>和/或其互补版本Sn1<0>、Sn1<1>、...、Sn1<6>)的n个子流之一中比特值而被接通或断开。

如图3所示，由于响应于作为第一比特信号流的延迟(第一时间段)表示的第二比特信号流，而向第一输出提供第二电流，因此如下面参照图4详细描述的，第二电流的波形也相对于与第一电流的波形延迟第一时间段。

此外，如图3所示，驱动开关344的第二集合的第二比特信号(Sn1<0>、Sn1<1>、...、Sn1<6>)的n个子流相对于驱动开关334的第一集合的第一比特信号(例如，Sp0<0>、Sp0<1>、...、Sp0<6>)的n个子流被反相(例如，互补的)。实际上，第一电流生成电路330的控制信号极性和第二电流生成电路340的控制信号极性反相。结果，第二电流的波形相对于第一电流的波形反相。

在一些实施例中，第一输出被测量为电阻器R₁两端的电压降，电阻器R₁沿第一和第二电流路径存在。电阻器R₁可以与DAC的其他组件被集成到芯片中，或者可以被外部配置为或连接到芯片。

结果，第二电流的波形相对于第一电流的波形被缩放。换言之，由电流源342-0提供的电流相对于由电流源332-0提供的电流的比率具有值k；由电流源342-5提供的电流相对于由电流源332-5提供的电流的比率具有缩放因子k；由电流源342-6提供的电流相对于由电流源332-6提供的电流的比率具有值k；等。在一些实施例中，第二电流的波形相对于第一电流的波形(例如，由因子“k”，其中k<0)缩小。在备选实施例中(如将参考图5解释的)，第二电流的波形相对于第一电流的波形(例如，由因子“1/k”，其中k<0)放大。在一些实施例中，缩放因子“k”是预定常数。在备选实施例中，缩放因子“k”是可变的或可编程的。

如参考图1所解释的，n个电流源332的第一集合中的每个电流源被配置为提供特定的电流值(表示为I₀、...、I₅和I₆)。电流源的第一组的连续电流源的电流值具有二进制关系。换言之，如果I₀是与DAC的最低有效比特流(D<0>或Sp0<0>)对应的电流源332-0的电流值，则对于DAC的随后比特子流，电流值为I₁＝2¹*I₀＝2*I_0、...、电流值I₅＝2⁵*I₀＝32*I₀、电流值I₆＝2⁶*I₀＝64*I₀，等。通常地，DAC的第n个比特的电流值I_n将为I_n＝2ⁿ*I₀。在该示例中，电流源342的第二集合的对应电流源的电流值为k*I₀、k*I₁＝k*2¹*I₀＝2*I₀、...、I₅＝2⁵*I₀＝32*I₀、I_n＝2ⁿ*I₀＝64*I₀，等。

在一些实施例中，n比特数字模拟转换器300产生差分输出(例如，Doutp-Doutn)。在这样的实施例中，n比特数字模拟转换器300包括第二输出(例如，Doutn)，以从第一电流生成电路330接收第三电流I_C和从第二电流生成电路340接收第四电流I_D。第二输出(例如，Doutn)处的电流结合第一输出(例如，Doutp)处的电流形成差分信号。如图3所示，开关336-0至336-6的第三集合(以下统称为“开关336的第三集合”)将第三电流源耦合至第二输出(例如，Doutn)或者从第二输出去耦合。类似地，开关346-0至346-6第四集合(以下统称为“开关346的第四集合”)将第四电流源耦合至第二输出(例如，Doutn)或者从第二输出去耦合。第一电流和第三电流通过经由互补比特流Sp0和Sn0激活而相互反相。类似地，第二电流和第四电流通过经由互补比特流Sp1和Sn1激活而相互反相。

图3的DAC 300通过加重(emphasize)较高频率信号内容(实际上通过提供一阶高通滤波器响应)而提供对较高频率处的sinc衰减的补偿。该一阶高通滤波器的操作可以在Z域中如下解释。

为了简单，考虑在第一输出(Doutp)处测量的单端输出并考虑对应于输入比特流的LSB的单个输入比特子流D<0>。第二子流Sp1<0>相对于第一子流Sp0<0>延迟第一时间段(例如，一个时钟周期)。因此，第一子流Sp0<0>和第二子流Sp1<0>可以表示为：

Sp0<0>＝x[n] (5)

Sp1<0>＝x[n-1] (6)

由于响应于接收到Sp0<0>而向第一输出Doutp提供来自第一电流生成电路330的电流I₀，并且响应于接收到Sp0<0>而向第一输出Doutp提供来自第二电流生成电路340的电流k*I₀，因此第一输出Doutp由下式给出：

y[n]＝x[n]-k*x[n-1] (7)

因此，输入Sp0<0>的Z变换为X(z)，而输出信号Doutp的Z变换为：

Y(z)＝(1-k*z^-1)*X(z) (8)

在这种情况下，Z域传递函数为：

H(z)＝(1-k*z^-1) (9)

传递函数H(z)对应于具有图7所示的频率响应706的一阶高通滤波器的传递函数。

对于差分测量的输出，其中Doutn＝-Doutp，Doutp＝x[n]-k*x[n-1]并且Doutn＝-{x[n]-k*x[n-1]}。输出差分输出为：

y[n]＝2*{x[n]-k*x[n-1]} (10)

差分输出的Z变换为：

Y(z)＝2*(1-k*z^-1)*X(z) (11)

在这种情况下，输入信号也在Sp0<0>与Sn0<0>之间差分地测量。对于Sp0＝x[n]，如等式(1)所示：

Sn0<0>＝-x[n] (12)

类似地，对于如等式(6)所示的Sp1<0>＝x[n-1]：

Sn1<0>＝-x[n-1] (13)

因此，差分输入将为2*x[n]，并且差分输入的对应Z变换为2*X(z)。因此，在这种情况下，Z域传递函数同样由下式给出：

H(z)＝(1-k*z^-1) (14)

等式(14)中所示的用于差分输出和差分输入的传递函数与等式(9)中描述的单端输出和单端输入的传递函数相同。因此，等式(13)的传递函数也表示一阶高通滤波器，并且在频域中表示为图7所示的频率响应706。

图4为图示根据一些实施例的图3所示的电流导引数字模拟转换器的时序波形的图。图4所示的信号包括用于DAC输入比特流的比特子流(例如，LSB子流D<0>)的DAC采样时钟信号(CLK)和数字输入信号。此外，为了视觉比较，并且示出响应于相同的数字输入比特子流的各种DAC输出信号的补偿效果，图4包括具有和不具有补偿的DAC输出信号的时序波形。换言之，图4图示了响应于接收到信号D<0>，不具有补偿的第一输出(Doutp)、不具有补偿的第二输出(Doutn)以及不具有补偿的差分输出(Doutp-Doutn)；图4还图示了响应于接收到相同的信号D<0>，具有补偿的第一输出(Doutp)、具有补偿的第二输出(Doutn)以及具有补偿的差分输出(Doutp-Doutn)。在每种情况下(具有和不具有补偿)，Doutp和Doutn是互补的。

特别地，为了强调或图示在时域中DAC 300对数字输入比特子流D<0>中的高频信号内容的补偿响应的效果，考虑包含高频信号内容的D<0>中比特转换对具有和不具有补偿的差分输出信号(Doutp-Doutn)的效果。特别地，考虑与D<0>的下降沿对应的从逻辑1到逻辑0的、以及与D<0>的上升沿对应的从逻辑0到逻辑1的两个相反的比特转换的效果。

在不具有补偿的情况下，响应于输入比特转换，差分输出简单地在两个状态之间切换(例如，在时间T0期间从-1到+1；或者在时间T2期间从+1到-1；导致2单位或V0的峰间(peak-to-peak)差)。在不存在转换的情况下，差分信号保持其先前的比特值(例如，在时间T1期间为+1；或者在时间T3期间为-1；导致2单位或V0的峰间差)。因此，在具有或不具有转换的情况下，差分信号的输出电平之间的峰间差大致相同并且在图4中示出为V0。

相反，如参考具有补偿的差分输出信号Doutp-Doutn所示，响应于输入比特转换，差分输出等于第一对值的值(例如，在时间T0期间为+1+K；或者在时间T2期间为-1-K；在这两个值之间产生加重为2*(1+K)或V2的峰间差)。在不存在转换的情况下，差分输出等于第二对值的值(例如，在时间T1期间为1-K；或者在时间T3期间为-1+K；导致2*(1-K)或V1的峰间差)。在具有补偿的情况下，这种对V2与V1之间的峰间差的加重(emphasis)导致较高频率信号内容中的提升(boost)。

应当注意，如上所述，第一时间段可以对应于时钟(CLK)周期的时间段(例如，T0、T1、T2、T3的持续时间)。

参照图7，在频域中，这种对V2与V1之间差异的加重导致频率信号内容的提升(如图7中的补偿函数706所示)。因此，如图7所示，得到的具有补偿的频率响应704相比于不具有补偿的响应702在较高频率处具有更平坦的响应。

在一些实施例中，图3的DAC被修改为包括一个或多个附加延迟电路以及一个或多个对应的附加电流生成电路，从而提供较高阶的高通滤波器响应(例如，在高信号频率下的较平坦响应)。例如，二阶滤波器Y(z)＝1-0.125*z^-1+0.0125*z^-2，补偿结果可达到0.092dB的平坦度。在这样的实施例中，对于每个附加电流生成电路，电流源的电流缩放常数通过逐渐减小的缩放常数而被缩放。在二阶滤波器Y(z)＝1-0.125*z^-1+0.0125*z^-2的示例中，K₁＝0.125，并且随后的电流缩放常数K₂＝0.0125。

换言之，为了实现较高阶滤波器补偿(二阶、三阶、四阶等)，n比特数字模拟转换器还可以包括耦合至第一延迟电路的一个或多个附加延迟电路。通过添加延迟电路实现的滤波器阶等于添加的延迟电路的数目。例如，一个延迟电路(如图3的示例)导致一阶高通滤波器，两个延迟电路导致二阶高通滤波器，三个延迟电路导致三阶高通滤波器，等。一个或多个附加延迟电路被配置为生成第三比特信号流，第三比特信号流表示第一比特信号流相对于输入比特流延迟第二时间段(例如，两个时钟周期)的版本，第二时间段大于第一时间段(例如，一个时钟周期)。此外，n比特数字模拟转换器包括耦合至一个或多个附加延迟电路的一个或多个对应的附加电流生成电路，以接收第三比特信号流，并且响应于接收到第三比特信号流而向第一输出提供第三电流，第三电流的波形相对于第一电流的波形缩放。在较高滤波器阶的情况下，例如，在四阶滤波器(包括第一、第二、第三、第四延迟电路以及对应的第一、第二、第三、第四电流生成电路)的实现中，由偶数阶电流生成电路(例如，第二和第四电路)提供的电流具有相同的极性(相互加强)；由奇数阶电流生成电路(例如，第一和第三电路)提供的电流具有相同的极性(相互加强)。奇数和偶数阶电流生成电路具有相反的极性(例如，彼此削弱(deemphasize))。

图5为图示根据一些实施例的具有频率响应补偿的电流导引数字模拟转换器(DAC)500的电路示意图。DAC 500包括接收电路510和第一电流生成电路530，除了n比特数字模拟转换器500还包括第一延迟电路520和第二电流生成电路540之外，接收电路510和第一电流生成电路530与图1的接收电路110和电流生成电路130大致相同。此外，除了在图5实施例中来自第二电流生成电路540的第二电流的波形相对于来自第一电流生成电路530的第一电流的波形(例如，由因子“1/k”，其中k<0)被放大之外，接收电路510、第一延迟电路520、第一电流生成电路530和第二电流生成电路540分别与接收电路310、第一延迟电路320、第一电流生成电路330和第二电流生成电路340大致相同。

第一电流生成电路530包括n个电流源532-0至532-5的第一集合(以下统称为“电流源532的第一集合”)和n个开关534-0至534-5的第一集合(以下统称为“开关534的第一集合”)。第二电流生成电路540包括n个电流源542-0至542-5的第二集合(以下统称为“电流源542的第二集合”)和n个开关544-0至544-5的第二集合(以下统称为“开关544的第二集合”)。n个电流源532的第一集合、n个开关534的第一集合、n个电流源542的第二集合(包括电流源542-0、542-1等)以及n个开关544的第二集合(包括开关544-0、544-1等)可以分别共享以下项的一个或多个属性：n个电流源332的第一集合、n个开关334的第一集合、n个电流源342第二集合(包括电流源342-0、342-1等)以及n个开关344的第二集合(包括开关344-0、344-1等)。

然而，与图3的实施例相反，图5实施例中的第二电流I_B的波形相对于第一电流I_A的波形(例如，通过因子“1/k”，其中k<0)被放大。如下面参考等式(15)至(20)所解释的，该配置导致与图3所示配置的传递函数相比不同的滤波器传递函数。

再次为了简单，考虑在输出Doutp处测量的单端输出并考虑与输入比特流的LSB对应的单个输入比特子流D<0>。此外，考虑与输入比特子流D<0>对应的第一子流Sp0<0>＝x[n](与等式5中相同)及其互补信号Sn0<0>＝-x[n](如等式10中的)。第二子流Sp1<0>相对于第一子流Sp0<0>延迟第一时间段(例如，一个时钟周期时间段)。因此，第二子流Sp1<0>＝x[n-1](如等式6中的)并且其互补信号Sn1<0>＝-x[n-1](如等式13中的)。

由于响应于Sn0<0>而向第一输出Doutp提供来自第一电流生成电路530的电流k*I₀并且响应于Sp1<0>而向第一输出Doutp提供来自第二电流生成电路540的电流I₀，因此第一输出Doutp由下式给出：

y[n]＝x[n-1]-k*x[n] (15)

因此，输入Sp1<0>的Z变换为z^-1*X(z)，而输出信号Doutp的Z变换为

Y(z)＝(z^-1-k)*X(z) (16)

在这种情况下，Z域传递函数由下式给出：

H(z)＝(z^-1-k)/z^-1＝(1-kz) (17)

传递函数H(z)对应于具有图7所示的频率响应706的一阶高通滤波器的传递函数。该传递函数的频率响应与参考图3的DAC300描述的配置的传递函数(等式9或14)大致相同。

对于差分测量的输出，其中Doutn＝-Doutp，Doutp＝x[n-1]-k*x[n]，并且Doutn＝-{x[n-1]-k*x[n]}。差分输出为：

y[n]＝2*{x[n-1]-k*x[n]} (18)

输出的Z变换为：

Y(z)＝2*(z^-1-k)*X(z) (19)

在这种情况下，同样在Sp1<0>与Sn1<0>之间差分地测量输入信号。对于Sp0＝x[n]，Sn0＝-x[n]；Sp1为x[n-1]，并且Sn1为-x[n-1]。因此，差分输入为2*x[n-1]，并且差分输入的对应Z变换是2*z^-1*X(z)。因此，在这种情况下，同样，Z域传递函数为：

H(z)＝(1-kz) (20)

因此，等式13的传递函数还表示一阶高通滤波器，并且在频域中表示为图7所示的频率响应706。该传递函数的频率响应与参考图3的DAC 300描述的配置的传递函数(等式(9)或(14))大致相同。

图6包括图示根据一些实施例的图5所示的电流导引数字模拟转换器的第二实现的各种操作原理的时序波形。

如参考具有补偿的差分输出信号Doutp-Doutn所图示的，响应于输入比特转换，差分输出等于第一对值的值(例如，在时间T0期间为-1-K；或者在T2期间为+1+K；导致在这两个值之间加重为2*(1+K)或V2的峰间差)。在不存在转换的情况下，差分输出等于第二对值的值(例如，在时间T1期间为1-K；或者在时间T3期间为-1+K；导致2*(1-K)或V1的峰间差)。在具有补偿的情况下，在转换期间和不存在转换之间的峰间差(V2与V1之间的差)的加重导致较高频率信号内容的提升。

图7和图8为根据一些实施例的分别图示了图3和图5所示的电流导引数字模拟转换器的实现的各种操作原理的频率响应曲线。图7图示了不具有补偿(702)和具有补偿(704)的DAC输出频谱包络以及补偿函数706。对于0.125的电流缩放常数(k)，频率1/3F_s下的衰减通过添加补偿电路从1.65dB降低至0.08dB，并且具有补偿的响应在达到1/3F_s下表现出0.3dB的平坦度。在较低的信号频率下，与不具有补偿的SNR相比，SNR降低了1dB。

图8图示了三族频率响应-不具有补偿的频率响应802、具有补偿的频率响应804以及补偿函数本身806，以图示电流缩放因子(k)对补偿高通滤波器的频率响应的效果。高通滤波器的一个或多个性质随电流缩放因子(k)的值变化。例如，通带中的平坦度规格、高频下的衰减、补偿的程度(例如，过补偿、临界或最佳补偿或者欠补偿)、高频下的频率过冲或下冲等。影响缩放因子k的选择的因素包括信号通带、通带中的平坦度要求、电路实现(成本、实现可行性以及简易性)、电流偏置匹配效应、管芯尺寸、功耗等。图8图示了对于k的三个值(0.0625、0.125和0.25)的频率响应。

通过增大k值，系统从欠补偿(k＝0.0625)、到临界或最佳补偿(例如，k＝0.125)到过补偿(k＝0.25)逐渐变化。如其他示例，针对一阶滤波器，对于k＝1/9，在达到1/3Fs下的平坦度为0.179dB；对于k＝1/10，在达到1/3Fs下的平坦度为0.2765dB。

图9为图示根据一个实施例的具有频率响应补偿的n比特数字模拟转换器(DAC)的操作方法的流程图。

首先，在DAC处接收902输入比特流(例如，n比特数字比特流)。生成904每次与输入比特流的比特值对应的输入比特流的第一比特信号流。

生成906表示第一比特信号流被延迟第一时间段的版本的第二比特信号流。基于第一比特信号流向第一输出提供908第一电流。第一电流对应于第一比特信号流。

基于第二比特信号流向第一输出提供910第二电流。第二电流的波形相对于第一电流的波形被反相和缩放。在一些实施例中，第一输出或其表示与对应于输入比特流的模拟输出相对应。

图9图示在提供908第一电流之后，提供910第二电流，在实践中，基本上同时提供第一电流和第二电流。

图10为根据一个实施例的用于将具有频率响应补偿的DAC的数字表示存储在存储器中的计算机系统。计算机系统1000作为独立设备操作或者可与其他机器连接(例如，联网)。在联网部署中，计算机系统1000可以在服务器-客户端网络环境中在服务器机器或客户机器的能力内操作，或者在对等(或分布式)网络环境中作为对等机操作。

示例计算机系统1000包括被配置为经由总线1008彼此通信的处理器1002(例如，中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、一个或多个专用集成电路(ASIC))、主存储器1004、静态存储器1006以及存储单元1016。存储单元1016包括机器可读介质1022，在可读介质上存储体现本文所述方法或功能中的一个或多个的指令1024(例如，软件)。指令1024(例如，软件)还可以在其由计算机系统1000执行期间，完全地或至少部分地驻留在主存储器1004内或处理器1002内(例如，在处理器的高速缓存存储器内)，主存储器1004和处理器1002也构成机器可读介质。主存储器1004、静态存储器1006以及存储单元1016可以存储上文参考图3至图8描述的DAC的数字表示。可以例如以硬件描述语言(HDL)(例如，Verilog或VHDL)、寄存器晶体管电平(RTL)或GDS II格式来描述DAC的数字表示。

主存储器1004、静态存储器1006以及存储单元1016还可以存储用于执行电子设计自动化(EDA)操作(例如，合成和验证)的代码，来以各种方式使用本文所述的DAC的表示。

尽管机器可读介质1022在示例实施例中被示出为单个介质，然而术语“机器可读介质”应当被认为包括能够存储指令(例如，指令1024)的单个介质或多个介质(例如，集中式或分布式数据库，或者相关联的缓存和服务器)。术语“机器可读介质”还应当被认为包括能够存储由机器执行的指令(例如，指令1024)并且使机器执行本文所公开的方法中的任何一个或多个的任何介质。术语“机器可读介质”包括但不限于以固态存储器、光学介质以及磁性介质的形式的数据储存库。

出于解释的目的，已参考具体实施例描述了前述内容。然而，上面的示例性讨论并不旨在穷举或将本发明限制为所公开的确切形式。基于上述教导，多种修改和变型是可以的。选择和描述这些实施例是为了最佳地解释本发明的原理及其实际应用。

Claims (17)

1.一种n比特数字模拟转换器，包括：

接收电路，被配置为接收输入比特流，并且生成每次与所述输入比特流的比特值对应的所述输入比特流的第一比特信号流；

第一延迟电路，被耦合至所述接收电路以接收所述第一比特信号流，所述第一延迟电路被配置为使用所述第一比特信号流来生成第二比特信号流，所述第二比特信号流表示所述第一比特信号流延迟第一时间段的版本；

第一电流生成电路，被耦合至所述接收电路以接收所述第一比特信号流，所述第一电流生成电路被配置为响应于接收到所述第一比特信号流而向第一输出提供第一电流，所述第一电流对应于所述第一比特信号流；以及

第二电流生成电路，被耦合至所述第一延迟电路以接收所述第二比特信号流，所述第二电流生成电路被配置为响应于接收到所述第二比特信号流而向所述第一输出提供第二电流，所述第二电流的波形相对于所述第一电流的波形被反相和缩放。

2.根据权利要求1所述的n比特数字模拟转换器，其中所述第二电流的所述波形相比于所述第一电流的所述波形滞后所述第一时间段。

3.根据权利要求1所述的n比特数字模拟转换器，其中：

所述接收电路包括n个存储器元件的第一集合，所述n个存储器元件的第一集合中的每个存储器元件被配置为接收和存储所述输入比特流的n个子流之一中的比特值；并且

所述第一延迟电路包括n个存储器元件的第二集合，所述n个存储器元件的第二集合中的每个存储器元件被耦合至所述n个存储器元件的第一集合中的对应存储器元件，以接收和存储所述第一比特信号流的n个子流之一中的比特值。

4.根据权利要求3所述的n比特数字模拟转换器，其中所述第一电流生成电路包括n个电流源的第一集合以及n个开关的第一集合，所述n个电流源的第一集合中的每个电流源经由所述n个开关的第一集合中的对应开关被耦合至所述第一输出，所述对应开关响应于所述第一比特信号流的n个子流之一中的所述比特值而被接通或断开。

5.根据权利要求3所述的n比特数字模拟转换器，其中所述第二电流生成电路包括n个电流源的第二集合和n个开关的第二集合，所述n个电流源的第二集合中的每个电流源经由所述n个开关的第二集合中的对应开关被耦合至所述第一输出，所述对应开关响应于所述第二比特信号流的n个子流之一中的比特值而被接通或断开。

6.根据权利要求1所述的n比特数字模拟转换器，还包括：

一个或多个附加延迟电路，被耦合至所述第一延迟电路，并且被配置为生成第三比特信号流，所述第三比特信号流表示所述第一比特信号流相对于所述输入比特流延迟第二时间段的版本，所述第二时间段大于所述第一时间段；以及

一个或多个对应的附加电流生成电路，被耦合至所述一个或多个附加延迟电路，以接收所述第三比特信号流，并且响应于接收到所述第三比特信号流而向所述第一输出提供第三电流，所述第三电流的波形相对于所述第一电流的波形被缩放。

7.根据权利要求1所述的n比特数字模拟转换器，还包括第二输出，以接收来自所述第一电流生成电路的第三电流以及来自所述第二电流生成电路的第四电流，所述第二输出处的电流与所述第一输出处的电流结合形成差分信号。

8.根据权利要求1所述的n比特数字模拟转换器，其中所述第二电流的所述波形相对于所述第一电流的所述波形被放大。

9.根据权利要求1所述的n比特数字模拟转换器，其中所述第二电流的所述波形相对于所述第一电流的所述波形被缩小。

10.一种操作n比特数字模拟转换器的方法，所述方法包括：

接收输入比特流；

生成每次与所述输入比特流的比特值对应的所述输入比特流的第一比特信号流；

使用所述第一比特信号流来生成第二比特信号流，所述第二比特信号流表示所述第一比特信号流延迟第一时间段的版本；

基于所述第一比特信号流，向第一输出提供第一电流，所述第一电流对应于所述第一比特信号流；以及

基于所述第二比特信号流，向所述第一输出提供第二电流，所述第二电流的波形相对于所述第一电流的波形被反相和缩放。

11.根据权利要求10所述的方法，还包括：

生成第三比特信号流，所述第三比特信号流表示所述第一比特信号流相对于所述输入比特流延迟第二时间段的版本，所述第二时间段大于所述第一时间段；以及

响应于接收到所述第三比特信号流而向所述第一输出提供第三电流，所述第三电流的波形相对于所述第一电流的波形被缩放。

12.根据权利要求10所述的方法，还包括：

响应于所述第一比特信号流的表示而向第二输出提供第三电流；

响应于所述第二比特信号流的表示而向所述第二输出提供第四电流；以及

基于所述第二输出处的电流结合所述第一输出处的电流生成差分信号。

13.一种存储指令的非暂时性计算机可读介质，所述指令在由设备执行时使所述设备：

接收输入比特流；

生成每次与所述输入比特流的比特值对应的所述输入比特流的第一比特信号流；

使用所述第一比特信号流来生成第二比特信号流，所述第二比特信号流表示所述第一比特信号流延迟第一时间段的版本；

基于所述第一比特信号流，向第一输出提供第一电流，所述第一电流对应于所述第一比特信号流；以及

基于所述第二比特信号流，向所述第一输出提供第二电流，所述第二电流的波形相对于第一电流的波形被反相和缩放。

14.根据权利要求13所述的非暂时性计算机可读介质，其中所述第二电流的所述波形相比于所述第一电流的所述波形滞后所述第一时间段。

15.根据权利要求13所述的非暂时性计算机可读介质，其中所述指令在由所述设备执行时还使所述设备：

生成第三比特信号流，所述第三比特信号流表示所述第一比特信号流相对于所述输入比特流延迟第二时间段的版本，所述第二时间段大于所述第一时间段；以及

基于所述第三比特信号流，向所述第一输出提供第三电流，所述第三电流的波形相对于所述第一电流的波形被缩放。

16.根据权利要求13所述的非暂时性计算机可读介质，其中所述指令在由所述设备执行时还使所述设备：

响应于所述第一比特信号流的表示而向第二输出提供第三电流；

响应于所述第二比特信号流的表示而向所述第二输出提供第四电流；以及

基于所述第二输出处的电流结合所述第一输出处的电流生成差分信号。

17.根据权利要求13所述的非暂时性计算机可读介质，其中所述第二电流的所述波形相对于所述第一电流的所述波形被放大或缩小。