JP6743048B2 - 電荷キャンセラ回路を用いて信号をミキシングするための方法および装置 - Google Patents

電荷キャンセラ回路を用いて信号をミキシングするための方法および装置 Download PDF

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Description

本発明は、信号をミキシングするための方法および装置に関する。本発明は、特に、送信機のパッシブミキサを用いて信号をミキシングするための方法および装置に関する。本発明は、特に、25%デューティサイクルを用いるダイレクトコンバージョンIQ変調器の実装に関連しうる。
当該分野では、25%デューティサイクルを用いるダイレクトコンバージョンIQ変調器が知られている。
この種の送信機の一例は、ベースバンド信号発生器、ベースバンドフィルタ、パッシブミキサおよびサブ回路(sub−circuit)で構成される。サブ回路は、さらなるミキサ、増幅器(もしくは駆動用増幅器DA)、またはアンテナの前に接続された他の回路でありうる。以下の説明では、サブ回路として増幅器が仮定される。増幅器の入力ゲートは、いくらかの寄生容量を有する高インピーダンス入力でありうる。いかなるキャパシタンス(capacitance)も、パッシブミキサの動作の各期間(または位相)に増幅器の高インピーダンス入力ゲートに電荷を蓄積させ、この電荷は、その後の期間にミキサのスイッチング機構を介してフィルタ出力にフィードバックされうる。ミキサの周期/位相(I(+)、Q(+)、I(−)、Q(−))の順序によっては、フィードバックされる電荷は、IチャネルとQチャネルとの間の望ましくないクロスカップリングを生じさせる。図1の例では、クロスカップリングは、ベースバンドフィルタの出力で生じ、このフィルタの周波数応答がいくらかの有限のオフセット周波数だけシフトされうる、という影響を及ぼす。
図1に関して、例示的な既知の送信機構造の一部が概略的に示されている。送信機はベースバンドフィルタ11を備える。ベースバンドフィルタへの入力は、デジタルアナログコンバータ(DAC)(不図示)から生じうる。図1に示すようなベースバンドフィルタ11は、正I(+)および負I(−)の差動(differential)出力を有する同相(I)フィルタ13を備える。さらに、ベースバンドフィルタ11は、正Q(+)および負Q(−)の差動出力を有する直交位相(Q)フィルタ15を備える。本明細書では、「正」および「負」の入力および出力は、それぞれ非反転および反転の差動入力および出力を指す。当業者には明らかなように、差動回路の一方の端子を「正」とし、他方の端子を「負」とする識別は、本質的に恣意的なものである。
送信機はパッシブミキサ21をさらに備える。ベースバンドフィルタ出力は、パッシブミキサへの入力を提供する。ミキサ21は、正および負のI差動入力I(+)およびI(−)ならびに正および負のQ差動入力Q(+)およびQ(−)をミキサの差動出力にスイッチングまたは選択的に結合するように構成されたスイッチ対を備える。ミキサは、ミキササイクル全体についてミキサの出力を4つの期間または位相に区分できるような方法で動作する。これらの位相は、スイッチを制御する、図2に示す局部発振器信号により決定される。第1の位相は、スイッチ22、25(局部発振器信号LO1により制御される)が正および負の差動同相入力I(+)およびI(−)をそれぞれミキサの第1および第2の差動出力に結合するときに生じる。第2の位相は、スイッチ26、29(局部発振器信号LO2により制御される)が正および負の差動直交位相入力Q(+)およびQ(−)をそれぞれミキサの第1および第2の差動出力に結合するときに生じる。第3の位相は、スイッチ23、24(局部発振器信号LO3により制御される)が正および負の差動同相入力I(+)およびI(−)をそれぞれミキサの第2および第1の差動出力に結合するときに生じる。第4の位相は、スイッチ27、28(局部発振器信号LO4により制御される)が正および負の差動直交位相入力Q(+)およびQ(−)をそれぞれミキサの第2および第1の差動出力に結合するときに生じる。第1、第2、第3および第4の位相の1サイクルを完了すると、ミキサは、次いでサイクルを繰り返しうる。本明細書に記述するようなミキサは、ミキシング(LO)周波数でスイッチングされた信号をサブ回路31に出力する。処理では、ミキサは、また同相および直交位相の差動信号を単一対の差動出力に組み合わせ、それらは、サブ回路31の入力に結合される。
送信機は、サブ回路31、例えば、ミキサ21の差動出力を受信して組み合わせるように構成された増幅器(または駆動用増幅器DA)をさらに備える。サブ回路31は、図1では、ミキサに結合されてミキサ21の出力を受信するように構成された、増幅器の入力トランジスタ35および37のゲートを有する差動増幅器として示されている。増幅器回路の残り部分(アンテナ負荷を含む)は、トランジスタ35および37に結合されたブロック36により概略的に示されている。寄生容量CIN(+)およびCIN(−)は、図1では、トランジスタ35および37のゲートをそれぞれグランドに結合するコンデンサ33および39により示されている。
サブ回路31の入力キャパシタンスは、各LO位相において充電され、この電荷は、ミキサのスイッチング機構を介してミキサ入力にフィードバックされる。このことは、例えば、コンデンサ33、39が正同相I(+)部分の終りにそれぞれ電圧VI(+)およびVI(−)に充電されることによって、説明することができる。ミキサが第1の周期と第2の周期との間でスイッチングすると、第1の周期による電圧VI(+)およびVI(−)と関連する電荷は、次いでミキサの直交位相入力Q(+)およびQ(−)にフィードバックされる。
ミキササイクルの周期間または位相間における電荷のこのフィードバックは、送信機の動作の非対称性を生じさせうる。IチャネルとQチャネルとの間のクロストークが存在するだけではなく、フィードバック電荷は、位相毎に極性が異なり、電荷は、一部の移行の後(つまり、位相LO2およびLO4の始め)には「足され」るが、他の移行の後(つまり、位相LO1およびLO3の始め)には「引かれる」。
ミキサの入力キャパシタンスに対して増幅器の入力キャパシタンスを増加させることによって、この影響を最小化することが知られているが、キャパシタンスを増加させることによって、問題が解決されず、さらに、増幅器の動作が減速し、よって送信機の性能が低下する点に問題がある。
本発明は、請求項により定義される。
本発明のある態様によれば、
同相および直交位相の差動信号を受信するように構成されたミキサ入力を有する第1のパッシブミキサと、
第1の差動サブ回路と
を備える回路であって、
第1のパッシブミキサは、同相および直交位相の差動信号をミキシング周波数で第1の差動サブ回路にスイッチングするように構成されており、
第1の差動サブ回路は、スイッチングされた同相および直交位相の差動信号を第1のパッシブミキサから受信するように構成された差動入力対を有し、各入力は、スイッチングされた同相または直交位相信号に依存する電荷を蓄積できるキャパシタンスを有し、
回路は、第1のパッシブミキサの動作により差動入力対に蓄積されている電荷とは逆の電荷を、ミキサ入力および差動入力対のうちの少なくとも一方に供給するように構成された電荷キャンセラ(charge canceller)をさらに備える、
回路が提供される。
回路は、送信機内に構成することができ、同相および直交位相の差動信号は、任意選択的にはベースバンドフィルタであるフィルタなどのアナログ回路要素から供給されうる。代わりに、いくつかの実施形態では、差動信号は、デジタルドメインにおいて行われるベースバンド処理によってデジタルアナログコンバータ(DAC)から直接供給されうる。送信機は、セルラー基地局、無線ネットワークアクセスポイント、および、非限定的に携帯電話(セルラー電話)を含むユーザ機器のうちの少なくとも1つ内に実装されうる。
電荷キャンセラは、スイッチングイベントの後に逆の電荷を供給するように構成されてもよく、前記逆の電荷は、スイッチングイベントの前に差動入力対に蓄積された電荷とは逆である。電荷キャンセラは、上述したように、スイッチングイベントの前に発生し、スイッチングイベントに続いてベースバンド信号フィルタにフィードバックされる、フィードバック電荷を補償するかまたは軽減し、よってIチャネルとQチャネルの間の非対称性を抑制または除去するように構成されうる。
電荷キャンセラの所定のノードでのキャパシタンスが、第1の差動サブ回路の差動入力対のキャパシタンスと実質的に等しくてもよい。電荷キャンセラは、少なくとも1つのトランジスタまたはコンデンサを備えてもよく、それぞれが差動入力の一方に蓄積された電荷と実質的に等しい電荷を蓄積するように構成されたトランジスタまたはコンデンサの対を備えることが好ましい。トランジスタの場合、電荷は、トランジスタのゲートに蓄積されてもよく、トランジスタのゲートは、コンデンサと同じように作用する。トランジスタは、金属酸化膜半導体(MOS)トランジスタでもよい。
信号が特定のノードまたは回路要素「にスイッチングされる」、「に結合される」、または「に供給される」場合、信号は、そのノードまたは回路要素に直接または間接的にのいずれかで結合されうる。間接的な結合は、信号が1つ以上の他の回路要素を介して特定のノードまたは回路要素に結合されうることを意味する。
第1の差動サブ回路の各差動入力には、スイッチングイベントの前に電荷が蓄積される。正(非反転)入力に蓄積される電荷は、負(反転)入力に蓄積される電荷と大きさがほぼ等しく、極性が逆である。スイッチングイベントの後に、この電荷を第1のパッシブミキサを介してミキサ入力のうちの1つにフィードバックすることができる。電荷キャンセラは、スイッチングイベントの後に、スイッチングイベントの前に蓄積された電荷と大きさが実質的に等しく、極性が逆である電荷を供給するように構成される。これは、本明細書では、「逆の電荷」とも称されうる。
第1の差動サブ回路の入力は、典型的に高インピーダンス入力である。「高インピーダンス」は、典型的に、入力が、100KΩ超、好ましくは500KΩ超、より好ましくは1MΩ超、さらにより好ましくは10MΩ超のインピーダンスを呈することを意味する。一般的に、入力でのキャパシタンスは、寄生容量を含みうる、および/または物理的なコンデンサを含みうる。
ミキサは、典型的に複数のスイッチを備える。
スイッチングイベントは、複数のスイッチの少なくとも1つを開く(スイッチングオフ)か閉じる(スイッチングオン)ことを含むことができ、少なくとも1つのスイッチを開き、少なくとも1つの他のスイッチを閉じることを含むことが好ましい。特に、スイッチングイベントの前に、第1の差動サブ回路の一方の入力が、スイッチのうちの1つを介して、第1のパッシブミキサの1つの入力に結合されうる。スイッチングイベントの後に、第1の差動サブ回路のこの入力は、スイッチのうちの別のものを介して、第1のパッシブミキサの別の入力に結合される。
いくつかの実施形態では、スイッチが、1つ以上のトランジスタにより形成されてもよく、または、反転スイッチング波形によってCMOSスイッチを使用してもよい。
電荷キャンセラは、第1のパッシブミキサおよび第1の差動サブ回路と並列をなす、第2のパッシブミキサおよび第2の差動サブ回路を備えうる。
特に、第1のパッシブミキサの出力は、第1の差動サブ回路の入力に結合され、好ましくは直接結合されうる。第1のパッシブミキサの入力は、第2のパッシブミキサの入力に結合され、好ましくは直接結合されうる。第2のパッシブミキサの出力は、第2の差動サブ回路の入力に結合され、好ましくは直接結合されうる。
第1のパッシブミキサは、重なり合わない複数の期間において、差動信号を第1の差動サブ回路にスイッチングするように構成されており、第2の差動サブ回路は、差動入力対を有し、第2のパッシブミキサは、各期間において、第1の差動サブ回路の差動入力に前の期間に蓄積された電荷とは逆の電荷をミキサ入力にスイッチングするように構成されており、前記逆の電荷は、第2のサブ回路の差動入力に前記前の期間に蓄積されている、ことが好ましい。
各期間において、第1の差動サブ回路の入力は、スイッチを介してミキサの入力のうちの異なるものに結合されうる。期間は、スイッチングイベントにより分割されうる。つまり、各期間と次の期間との間にスイッチングイベントが生じる。
任意選択的に、第1のサブ回路の差動入力対は、正入力および負入力を備え、第1のパッシブミキサは、正および負の差動同相信号をそれぞれ第1のサブ回路の正入力および負入力に結合するように構成された第1のスイッチ対と、正および負の差動同相信号をそれぞれ第1のサブ回路の負入力および正入力に結合するように構成された第2のスイッチ対と、正および負の差動直交位相信号をそれぞれ第1のサブ回路の正入力および負入力に結合するように構成された第3のスイッチ対と、正および負の差動直交位相信号をそれぞれ第1のサブ回路の負入力および正入力に結合するように構成された第4のスイッチ対とを備え、第2のサブ回路の差動入力対は、正入力および負入力を備え、第2のパッシブミキサは、正および負の差動同相信号をそれぞれ第2のサブ回路の正入力および負入力に結合するように構成された第1のスイッチ対と、正および負の差動同相信号をそれぞれ第2のサブ回路の負入力および正入力に結合するように構成された第2のスイッチ対と、正および負の差動直交位相信号をそれぞれ第2のサブ回路の正入力および負入力に結合するように構成された第3のスイッチ対と、正および負の差動直交位相信号をそれぞれ第2のサブ回路の負入力および正入力に結合するように構成された第4のスイッチ対とを備え、第1のパッシブミキサの第1のスイッチ対と第2のパッシブミキサの第1のスイッチ対とは、同期して動作するように構成されており、第1のパッシブミキサの第2のスイッチ対と第2のパッシブミキサの第2のスイッチ対とは、同期して動作するように構成されており、第1のパッシブミキサの第3のスイッチ対と第2のパッシブミキサの第4のスイッチ対とは、同期して動作するように構成されており、第1のパッシブミキサの第4のスイッチ対と第2のパッシブミキサの第3のスイッチ対とは、同期して動作するように構成されている。
2つ以上のスイッチは、同じ制御信号によりそれらを制御することによって、または、例えば、バッファまたはインバータを使用して、制御信号の複製バージョンもしくは反転バージョンを生成することによって、互いに同期して動作するように構成することができる。制御信号はクロック信号でもよい。したがって、第1のパッシブミキサの第1のスイッチ対および第2のパッシブミキサの第1のスイッチ対は、第1のクロック信号(または第1のクロック信号の複製バージョンもしくは反転バージョン)により制御され、第1のパッシブミキサの第2のスイッチ対および第2のパッシブミキサの第2のスイッチ対は、第2のクロック信号(または第2のクロック信号の複製バージョンもしくは反転バージョン)により制御され、第1のパッシブミキサの第3のスイッチ対および第2のパッシブミキサの第4のスイッチ対は、第3のクロック信号(または第3のクロック信号の複製バージョンもしくは反転バージョン)により制御され、第1のパッシブミキサの第4のスイッチ対および第2のパッシブミキサの第3のスイッチ対は、第4のクロック信号(または第4のクロック信号の複製バージョンもしくは反転バージョン)により制御されうる。
各クロック信号は、他のいずれかのクロック信号がハイであるときにローであることが好ましい。また、1つのクロック信号の立ち下りエッジと次のクロック信号の立ち上がりエッジとの間にガードインターバルが存在することが好ましい。このことは、例えばNMOSトランジスタを使用する実装の場合に当てはまる。PMOSトランジスタを使用する実装では、各クロック信号は、任意の他のいずれかのクロック信号がローであるときにハイでありうる。各クロック信号の立ち上がりエッジと次のクロック信号の立ち下りエッジとの間にガードインターバルが存在することが好ましい。
電荷キャンセラは、任意選択的に、第2の差動サブ回路を備え、第2の差動サブ回路は、第1のパッシブミキサが同相差動信号を第1のサブ回路にスイッチングするように構成される第1の構成において、第1のパッシブミキサの出力に結合されるように構成されており、第2の差動サブ回路は、第1のパッシブミキサが直交位相信号を第1のサブ回路にスイッチングするように構成される反転された極性構成において、パッシブミキサの出力に結合されるようにさらに構成されている。
反転された極性構成は、第1の構成とは異なり、差動信号がクロスカップリングの構成で供給される、すなわち、正および負の差動信号が交換されることを意味する。
第1のパッシブミキサは、重なり合わない複数の期間において、差動信号を第1の差動サブ回路にスイッチングするように構成されており、第2の差動サブ回路は、差動入力対を有し、回路は、各期間において、第1の差動サブ回路の差動入力に、それらの入力に前の期間に蓄積された電荷とは逆の電荷をスイッチングするように構成されており、前記逆の電荷は、前記前の期間に第2のサブ回路の差動入力に蓄積されている。
各期間において、第1の差動サブ回路の入力は、ミキサのIおよびQチャネルの入力のうちの異なる一方に結合されうる。期間は、スイッチングイベントにより分割されうる。つまり、各期間と次の期間との間にスイッチングイベントが生じる。
任意選択的に、第1のサブ回路の差動入力対は、正入力および負入力を備え、第2のサブ回路は、正入力および負入力を備える差動入力対を備え、第1のパッシブミキサは、正および負の差動同相信号をそれぞれ第1のサブ回路の正入力および負入力に結合するように構成された第1のスイッチ対と、正および負の差動同相信号をそれぞれ第1のサブ回路の負入力および正入力に結合するように構成された第2のスイッチ対と、正および負の差動直交位相信号をそれぞれ第1のサブ回路の正入力および負入力に結合するように構成された第3のスイッチ対と、正および負の差動直交位相信号をそれぞれ第1のサブ回路の負入力および正入力に結合するように構成された第4のスイッチ対とを備え、回路は、第1のサブ回路の正入力および負入力をそれぞれ第2のサブ回路の正入力および負入力に結合するように構成された、第2のサブ回路用の第1のスイッチ対と、第1のサブ回路の正入力および負入力をそれぞれ第2のサブ回路用の負入力および正入力に結合するように構成された、第2のサブ回路用の第2のスイッチ対とを備え、任意選択的に、第1のスイッチ対は、第1のパッシブミキサの第1のスイッチ対または第2のスイッチ対がオンであるときにオンとなるように構成されており、第2のスイッチ対は、第1のパッシブミキサの第3のスイッチ対または第4のスイッチ対がオンであるときにオンとなるように構成されている。
スイッチングは、以下のように、重なり合わない複数の期間に行われうる。第1の期間において、正および負の同相信号は、それぞれ第1の差動サブ回路の正入力および負入力に結合される。第2の期間において、正および負の直交位相信号は、それぞれ第1の差動サブ回路の正入力および負入力に結合される。第3の期間において、正および負の同相信号は、それぞれ第1の差動サブ回路の負入力および正入力に結合される。第4の期間において、正および負の直交位相信号は、それぞれ第1の差動サブ回路の負入力および正入力に結合される。
この場合を仮定すると、第2のサブ回路用の第1のスイッチ対は、第1および第3の周期(すなわち、「奇数」番の周期)にアクティブとなるように構成される。第2のサブ回路用の第2のスイッチ対は、第2および第4の周期(すなわち、「偶数」番の周期)にアクティブとなるように構成される。
各スイッチ対は、クロック信号により制御されうる。
第2の差動サブ回路は、第1の差動サブ回路の差動入力のキャパシタンスに実質的に等しいキャパシタンスの差動入力対を有することが好ましい。
第2の差動サブ回路の差動入力対は、スイッチングされた同相または直交位相の差動信号に依存する値の電荷を蓄積できることが好ましい。
第2の差動サブ回路は、第1の差動サブ回路と実質的に同一である。
第2の差動サブ回路は、第1の差動サブ回路と同じ回路トポロジーおよび/または配置を有することが好ましく、第1の差動サブ回路と同じ半導体チップに設けられることが好ましい。
差動サブ回路または各差動サブ回路は、差動増幅器、ミキサ、およびフィルタのうちの1つ以上を備えるかまたは1つ以上で構成されている。
特に、第1の差動サブ回路は、第1の差動増幅器でもよく、第2の差動サブ回路は、第2の差動増幅器でもよい。第1の差動増幅器は、アンテナ負荷に結合されうる。第2の差動増幅器は、ダミー負荷に結合されうる。ダミー負荷は、アンテナ負荷により呈されるインピーダンスと実質的に同一のインピーダンスを呈することが好ましい。
回路は、任意選択的に、同相および直交位相の差動信号を第1のパッシブミキサに供給するように構成されたフィルタをさらに備える。
フィルタは、ベースバンドフィルタでもよい。
また、信号を変調するための方法であって、
同相および直交位相の差動信号を供給することと、
第1のパッシブミキサを用いて、同相および直交位相信号をミキシング周波数で第1の差動サブ回路にスイッチングすることと、
スイッチングイベントの前に、スイッチングされた同相または直交位相の差動信号に依存する値の電荷を第1の差動サブ回路の入力に蓄積することと、
スイッチングイベントの後に、第1のパッシブミキサの入力および第1の差動サブ回路の入力の少なくとも一方にさらなる電荷を供給することであり、さらなる電荷は、スイッチングイベントの前に第1の差動サブ回路の入力に蓄積された電荷とは逆である、ことと
を含む、方法が提供される。
同相および直交位相信号を供給することは、同相および直交位相信号をベースバンドフィルタリングすることを含みうる。
第1の差動サブ回路は、第1の差動増幅器を備えてもよく、方法は、スイッチングされた同相および直交位相の差動信号を増幅することをさらに含みうる。第1の差動増幅器は、IおよびQチャネルを単一チャネルに組み合わせうる。
方法は、任意選択的に、重なり合わない複数の期間において、同相および直交位相の差動信号を第1の差動サブ回路にスイッチングすることであり、連続する期間が、スイッチングイベントにより分離されている、ことを含み、スイッチングイベントの後にさらなる電荷を供給するステップは、第2のパッシブミキサを用いて、同相および直交位相の差動信号をミキシング周波数で第2の差動サブ回路にスイッチングすることを含み、方法は、第2のパッシブミキサを用いて、各期間において、第1の差動サブ回路の入力に前の期間に蓄積された電荷とは逆の電荷を、第1のパッシブミキサの入力にスイッチングすることであり、前記逆の電荷は、第2の差動サブ回路の入力に前記前の期間に蓄積されている、ことをさらに含む。
任意選択的に、第1のパッシブミキサを用いてスイッチングするステップは、第1の期間において、正および負の差動同相信号をそれぞれ第1のサブ回路の正入力および負入力に選択的に結合することと、第3の期間において、正および負の差動同相信号をそれぞれ第1のサブ回路の負入力および正入力に選択的に結合することと、第1の期間と第3の期間との間の第2の期間において、正および負の差動直交位相信号をそれぞれ第1のサブ回路の正入力および負入力に選択的に結合することと、第3の期間に続く第4の期間において、正および負の差動直交位相信号をそれぞれ第1のサブ回路の負入力および正入力に選択的に結合することとを含み、第2のパッシブミキサを用いてスイッチングすることは、第1の期間において、正および負の差動同相信号をそれぞれ第2のサブ回路の正入力および負入力に選択的に結合することと、第3の期間において、正および負の差動同相信号をそれぞれ第2のサブ回路の負入力および正入力に選択的に結合することと、第4の期間において、正および負の差動直交位相信号をそれぞれ第2のサブ回路の正入力および負入力に選択的に結合することと、第2の期間において、正および負の差動直交位相信号をそれぞれ第2のサブ回路の負入力および正入力に選択的に結合することとを含む。
任意選択的に、第1のパッシブミキサを用いてスイッチングすることは、第1の期間において、正および負の差動同相信号をそれぞれ第1の差動サブ回路の正入力および負入力に選択的に結合することと、第3の期間において、正および負の差動同相信号をそれぞれ第1の差動サブ回路の負入力および正入力に選択的に結合することと、第1の期間と第3の期間との間の第2の期間において、正および負の差動直交位相信号をそれぞれ第1の差動サブ回路の正入力および負入力に選択的に結合することと、第3の期間に続く第4の期間において、正および負の差動直交位相信号をそれぞれ第1の差動サブ回路の負入力および正入力に選択的に結合することとを含み、方法は、正および負の差動同相信号を、第1の期間において、それぞれ第2の差動サブ回路の正入力および負入力に、第3の期間において、それぞれ第2の差動サブ回路の負入力および正入力に選択的に結合することと、正および負の差動直交位相信号を、第4の期間において、それぞれ第2の差動サブ回路の正入力および負入力に、第2の期間において、それぞれ第2の差動サブ回路の負入力および正入力に選択的に結合することとをさらに含み、方法は、第1の期間および第3の期間において、第1の差動サブ回路の正入力および負入力をそれぞれ第2の差動サブ回路の正入力および負入力に選択的に結合することと、第2の期間および第4の期間において、第1の差動サブ回路の正入力および負入力をそれぞれ第2の差動サブ回路の負入力および正入力に選択的に結合することとをさらに含む。
以下の添付の図面を参照して、例を用いて本発明について記述する。
当該分野で既知の送信機の一部を例示する図。 図1の送信機のパッシブミキサのスイッチを制御するための25%デューティサイクルクロック(局部発振器)信号を示す図。 図1の回路の動作を分析するために使用される、スイッチングされるコンデンサ回路を示す図。 図3aのスイッチングされるコンデンサ回路と等価な抵抗器を示す図。 本発明の一実施形態による送信機の一部を例示する図。 図4の実施形態におけるパッシブミキサのスイッチおよび他のスイッチを制御するための25%デューティサイクルクロック(局部発振器)信号を示す図。 本発明の別の実施形態による別の送信機の一部を例示する図。 図6の送信機用の回路モデルを例示する図。 図1の回路のベースバンドフィルタおよび本発明のある実施形態による回路のベースバンドフィルタのそれぞれの周波数応答を示す図。
これらの図は、図式であり、縮尺に従って描かれていないことに留意するべきである。これらの図の部分の相対寸法および比率のサイズは、明確性および簡便性のために、図面では誇張または縮小して示されている。ダイアグラムの一部では、明確性および簡潔性のために一部の要素が省略または簡略化されていることがある。
一実施形態によれば、同相(I)および直交位相(Q)の差動信号を受信できるパッシブミキサを含む回路が提供される。パッシブミキサは、差動同相および直交位相信号を受信し、ミキシング周波数で同信号を第1の差動サブ回路にスイッチングするように構成される。以下の例では、第1の差動サブ回路は差動増幅器である。
差動増幅器は、スイッチングされた差動同相および直交位相信号を差動入力対で受信するように構成される。増幅器の各入力でのキャパシタンスが、スイッチングされた同相および直交位相信号に比例する電荷を蓄積する。このキャパシタンスは、寄生容量、または回路に計画的に含まれたコンデンサ(または両方の組合せ)を含みうる。
加えて、回路は電荷キャンセラを備える。電荷キャンセラは、ミキサ入力または差動(増幅器)入力対のいずれか(または両方)に、(前の時点で)第1のパッシブミキサの動作により差動入力対に蓄積されている電荷とは逆の電荷を供給するように構成される。より詳細には、電荷キャンセラ回路は、各スイッチングイベントの後に補償用電荷を供給するように構成される。補償用電荷は、スイッチングイベントの前に増幅器入力に蓄積された電荷を補償することが意図される。かような方法で、電荷キャンセラは、スイッチングイベントの前に発生した電荷を軽減するかまたは実質的にキャンセルし、よって、IチャネルとQチャネルとの間のコンタミネーションまたはクロストークを抑制または除去できるように構成されることができる。特に、電荷キャンセラは、スイッチングイベントの前に増幅器入力に蓄積された電荷と同じかまたは実質的に同じ大きさであるが、逆の(負または反転した)極性の電荷を提供するように構成されうる。
本明細書に記述する実施形態の利点をより良く説明するために、図1に示した部分的な送信機回路について分析する。
サブ回路31の入力でのキャパシタンスは、パッシブミキサ21のスイッチと共に、図3aに示すスイッチングされるコンデンサ回路を形成する。図1に示した差動回路の両半分が同一の方法で挙動し、よって、I(−)およびQ(−)との接続ならびに対応するスイッチを無視できるので、シングルエンド回路が仮定されていることに留意されたい。
図3aに示すスイッチングされるコンデンサ回路は、1つのプレートを有するキャパシタンスCINで構成され、同プレートは、スイッチ22とスイッチ26との間に接続されたグランドに分流され、スイッチは、それぞれパッシブミキサの入力電圧VおよびVに接続される。スイッチ22および26は、それぞれクロック信号LO1およびLO2により制御される。クロック信号LO1とLO2の波形は、図2に既に例示したように重なり合わない。電圧VおよびVは、クロック信号LO1およびLO2に対して非常に緩慢に変化していると仮定される。さらに、以下の分析では、スイッチ22および26は、理想的にオン抵抗がゼロ、オフ抵抗が無限大と仮定される。
図3aに示す回路の左手側から右手側に1クロック周期にわたって流れる平均電流は、
により与えられることが示される。
ここで、Tは、LO1およびLO2のクロック周期を表す(LO1とLO2の両方が同じ周期を有する)。よって、図3aのスイッチングされるコンデンサ回路は、図3bに示す連続時間抵抗器と同じように挙動し、ここで、等価な(離散時間)抵抗器Reqの値は、
により与えられる。
ここで、FLOは、クロック信号LO1およびLO2のスイッチング周波数、すなわち1/Tである。
第2に、図1のベースバンドフィルタ11は、IチャネルおよびQチャネルのそれぞれのためのパッシブ一次(単一極)フィルタとして挙動すると仮定される。同フィルタがパッシブであるので、各チャネル用の一次フィルタをRC回路としてモデリングできると仮定される。RCフィルタへの入力はベースバンド電圧VBBである。これは、直列抵抗器Rによってフィルタ出力ノードに結合される。フィルタ出力ノードは、コンデンサCを介してグランドに結合される。フィルタ出力ノードは、図1のミキサ21への入力のうちの1つに結合される。それぞれのフィルタ出力ノードでのミキサへの入力電圧は、I位相およびQ位相についてそれぞれVIおよびVQにより表される。
パッシブミキサが第4の位相(LO4により制御される)から第1の位相(LO1により制御される)にスイッチングするときのスイッチングイベントを考慮すると、以下の伝達関数を導くことができる。
(3)
ここで、
(4)
(5)
(6)
−VQ(+)項は、第4の位相において、ミキサの反転直交位相入力(およびベースバンドフィルタの出力)Q(−)がサブ回路31のトランジスタ35のゲートに結合された、という事実を反映している。次の位相(第1の位相)の始めで、この電圧は、ミキサの非反転同相入力I(+)に結合される。反転電圧と非反転電圧が等しく、互いに逆であると仮定される。つまり、VI(+)=−VI(−)およびVQ(+)=−VQ(−)である。
同様にして、ミキサが第1の位相(LO1により制御される)から第2の位相(LO2により制御される)にスイッチングするときのスイッチングイベントを考慮すると、別の伝達関数を導くことができる。
(7)
ここで、
(8)
(9)
(10)
LO3位相およびLO4位相についてのシステムの分析は、同様の数式をもたらす。
これらの数式は、期待通り、回路の動作において1つの位相の信号が他の位相の信号から独立していないことを示している。特に、IチャネルとQチャネルとの間にクロストークが存在する。結果として、ベースバンドフィルタは、スイッチングイベントに続いて、期待通りには機能しない。
クロストークの影響は、ベースバンドフィルタ11の伝達関数の周波数シフト(または移動)である。先に上述した仮定に基づけば、周波数シフトは、
(11)
と示すことができる。
理論的には、ベースバンドフィルタの出力とパッシブミキサの入力との間にバッファリングを導入することによって、この問題を軽減することができる。残念ながら、このことは、現実的な解決策ではない。バッファは、このアプローチを用いてクロストークを排除するために、高周波数で非常に高い利得を有する必要がある。さらに、各ミキサ入力に1つずつ、4つの別個のバッファが要求され、これらのバッファは、互いに十分に整合する必要がある。
図4は、(本発明の)ある実施形態による、電荷キャンセラを備える例示的な回路を示している。この実施形態では、例示的な回路は、送信機の一部である。図4は、パッシブミキサ21と、図1に示した回路と同様な配置で構成されたサブ回路31とを示している。図4のパッシブミキサは、図1のパッシブミキサと同一とすることができ、図4のサブ回路は、図1のサブ回路と同一とすることができる。図4の実施形態では、図1と同じように、サブ回路31は増幅器である。よって、同じ参照数字が使用されている。この実施形態ではベースバンドフィルタ11も存在するが、図4には、簡略化のために示していない。
図4の回路は、電荷を蓄積し、かつスイッチングイベントの後に電荷をミキサ21またはサブ回路31に供給するように構成された、電荷キャンセラ221、223、225、227、231をさらに備える。供給される電荷は、スイッチングイベントの前にサブ回路31に蓄積される電荷とは逆である。図4に示す例では、電荷キャンセラは、サブ回路31と同様の第2のサブ回路231を備える。特に、第2のサブ回路は、第2のサブ回路231の入力キャパシタンスが、サブ回路31の入力キャパシタンスにできる限り整合するように設計される。本実施形態では、このことは、サブ回路31と同じ回路構成および配置を有する第2のサブ回路231を提供することにより達成することができる。結果として、第2のサブ回路231は、サブ回路31と同じように、入力寄生容量CIN2(+)およびCIN2(−)を有する。これらの寄生容量は、図4では、それぞれコンデンサ233および239により表されている。第2のサブ回路231の入力は、スイッチング回路網を介してサブ回路31の入力に結合されるように構成される。言い換えれば、第2のサブ回路231は、スイッチング回路網によりパッシブミキサ21の出力に結合されるように構成される。
この例では、第2のサブ回路231は第2の増幅器である。第2の増幅器は、それぞれトランジスタ235および237のゲートに結合される入力を有する。トランジスタ235および237のドレインは、ブロック236により概略的に表される、増幅器の残り部分に結合される。ブロック236は、この実施形態では増幅器であるサブ回路31のブロック36にできる限り整合することが好ましい。しかし、アンテナ負荷の代わりに、ブロック236は、等価な負荷をブロック36のアンテナ負荷に提供する部品を含む。例えば、部品は、ブロック36のアンテナ負荷と同じインピーダンスを呈しうる。サブ回路31および231は、物理的な面および機能的な面の両方で互いに整合することが望ましい。
図4の実施形態に示すようなスイッチング回路網は、スイッチ対221および227を備え、同スイッチ対は、第1のスイッチングミキサすなわちLO信号LOODDにより制御され、第2のサブ回路231の正入力IN2(+)および負入力IN2(−)を、それぞれパッシブミキサ21の正出力および負出力(またはサブ回路31の正入力IN(+)および負入力IN(−))に結合するように構成される。このことは、「正」入力が一緒に接続または結合され、「負」入力が一緒に接続または結合される、サブ回路入力と第2のサブ回路入力とのストレートカップリングと見られる。また、スイッチング回路網は、(第2のサブ回路231用の)第2のスイッチ対223および225をさらに備え、同スイッチ対は、第2のスイッチングミキサすなわちLO信号LOEVENにより制御され、第2のサブ回路231の正入力IN2(+)および負入力IN2(−)を、それぞれパッシブミキサ21の負出力および正出力(またはサブ回路31の負入力IN(−)および正入力IN(+))に結合するように構成される。このことは、「正」のサブ回路入力が「負」の第2のサブ回路入力に接続または結合され、「負」のサブ回路入力が「正」の第2のサブ回路入力に接続または結合される、サブ回路入力と第2のサブ回路入力とのクロスカップリングと見られる。
パッシブミキサのスイッチング回路網用の制御信号は、図5に示されている。パッシブミキサ21では、局部発振器(LO)信号LO1 241により制御される第1のスイッチ対22および25が、正および負の差動ベースバンド同相信号I(+)およびI(−)を、それぞれサブ回路31の正入力IN(+)および負入力IN(−)に結合するように構成される。LO信号LO3 245により制御される、ミキサの第2のスイッチ対23および24は、正および負の差動ベースバンド同相信号I(+)およびI(−)を、それぞれサブ回路31の負入力IN(−)および正入力IN(+)に結合するように構成される。LO信号LO2 243により制御される、ミキサの第3のスイッチ対26および29は、正および負の差動ベースバンド直交位相信号Q(+)およびQ(−)を、それぞれサブ回路の正入力IN(+)および負入力IN(−)に結合するように構成される。信号LO2は、LO1の「オン」周期とLO3の「オン」周期との間に第3のスイッチ対26および29をスイッチングオンする。よって、第2の位相は、第1の位相と第3の位相との間に生じる。LO信号LO4 247により制御される、ミキサの第4のスイッチ対27および28は、正および負の差動ベースバンド直交位相信号Q(+)およびQ(−)を、それぞれサブ回路31の負入力IN(−)および正入力IN(+)に結合するように構成される。信号LO4は、LO3の「オン」周期後かつLO1の次のサイクルの「オン」周期前に第4のスイッチ対をスイッチングオンする。よって、第4の位相は、第3の位相と第1の位相との間に生じる。
第2のサブ回路231用の第1のスイッチ対のためのLO信号LOODD249は、パッシブミキサの第1のスイッチ対または第2のスイッチ対がアクティブであるとき(言い換えれば、パッシブミキサが同相関連信号を結合するかまたはスイッチングするとき)に、アクティブとなるように構成される。第2のサブ回路231用の第2のスイッチ対のための制御信号LOEVEN251は、パッシブミキサの第3のスイッチ対または第4のスイッチ対がアクティブであるとき(言い換えれば、パッシブミキサが直交位相関連信号を結合またはスイッチングするとき)に、アクティブとなるように構成される。
このことは、本明細書で議論するように、「I」(I(+)、I(−))関連位相(LO1およびLO3)と「Q」(Q(+)、Q(−))関連位相(LO2およびLO4)とについての電荷フィードバックの極性非対称性を用いることによって、効果的な電荷キャンセル動作をもたらす。
電荷キャンセル効果は、図1の回路について上で前に議論したのと同様な態様でモデル化および分析することができる。ベースバンドフィルタ11を各位相のパッシブ一次フィルタとみなし、等価な抵抗器をスイッチングされるコンデンサ回路網の代わりに用いて、第1の位相(I(+)位相)が終わった後の第2の位相(Q(+)位相)の始めの回路の挙動をモデル化する伝達関数を導くことができる。コンデンサ33により示される寄生容量CIN(+)がコンデンサ239の寄生容量CIN2(−)に等しいとの仮定を用いて、等価な抵抗器Reqを以下のように定義することができる。
(12)
ミキサの入力ノードQ(+)(ベースバンドフィルタの出力ノードQ(+))でキルヒホッフ電流則(KCL)を用いて、このシステムの伝達関数を導くことができる。伝達関数は、整理して以下に示される。
(13)
これは、VQ(+)がVI(+)に依存しないことを表し、よって、クロストークは除去されている。同様の分析は、VI(+)がVQ(+)に依存しないことを示す。
さらに、回路を分析して、ベースバンドフィルタについて得られた伝達関数(ここでは、Qチャネルについて書かれる)を以下のようにもたらすことができる。
(14)
同様に、ベースバンドフィルタのベースバンド利得Gを以下のように導くことができる。
(15)
対照的に、上で前に導いたように、電荷キャンセルを伴わないパッシブ一次RCフィルタの利得は、以下の通りであった。
(16)
よって、キャンセルスキームにより得られた信号ロスは、以下の通りである。
(17)
ここで、RおよびReqの合理的な値は、それぞれ100オームおよび200オームであり、このことは、電荷キャンセルによる2.5dBのロスをもたらす。最悪の場合、Reqがゼロに近づくと、キャンセルによるロスは−6dBに近づく。
ベースバンドフィルタの帯域幅ω3dBは、以下の通りである。
(18)
対照的に、電荷キャンセルを伴わない帯域幅は、以下のように上で前に導かれた。
(19)
よって、本実施形態による、フィルタ帯域幅の得られた増加を以下のように書くことができる。
(20)
図6には、電荷キャンセラを備えるさらなる実施形態を示している。ふたたび、回路は送信機の一部である。回路は、パッシブミキサ21と、図1および図4に示した回路と同様な配置で構成されたサブ回路31とを備える。図6の実施形態では、図1および図4と同じように、サブ回路31は増幅器である。この実施形態ではベースバンドフィルタ11も存在するが、図6には、簡略化のために示していない。さらに、回路は、パッシブミキサ21の入力に結合された電荷キャンセラを備える。この例では、電荷キャンセラは、第2のパッシブミキサ421および第2のサブ回路431を備える。第2のサブ回路431は第2の増幅器である。第2のサブ回路431の入力は、パッシブミキサ21およびサブ回路31と同様な構成で第2のパッシブミキサ421の出力に結合される。よって、第2のパッシブミキサ421および第2のサブ回路431は、(集合的に)パッシブミキサ21およびサブ回路31と並列に配置される。第2のサブ回路431は、図4の第2のサブ回路231と同様な構造であり、同様な参照数字433、436、439が、図4に示した要素233、236、239と同様または同一の要素を示している。図4の実施形態と同じように、第2のサブ回路431のトランジスタは、第2のサブ回路431の残り部分を概略的に表すブロック436、例えば、送信機に使用される増幅器の残り部分に結合される。図6のブロック436は、図4の実施形態のブロック236と実質的に同一でもよい。
第2のパッシブミキサ421は、直交位相信号をスイッチングする第1のパッシブミキサ21とは逆極性の差動直交位相信号をスイッチングするように構成される点で、パッシブミキサ21とは異なるように構成される(または制御される)。一実施形態では、このことは、第2のパッシブミキサ421のスイッチングを制御して、第1のパッシブミキサ21の位相とは逆の位相で直交位相信号をスイッチングすること、すなわち、LO2スイッチングにLO4を用いることによって(または逆もしかり)、実施することができる。代替的な実施形態(不図示)では、端子Q(+)およびQ(−)と第2のパッシブミキサとの接続を単純に反転させることによって、逆極性のスイッチングを実施することができる。言い換えれば、第1のパッシブミキサ21が、Q(+)に接続された入力を有する場合、第2のパッシブミキサは、Q(−)に接続された対応する入力を有する。言い換えれば、図6に描写した実施形態では、極性変更は、LO信号LO2とLO4とを交換することによって達成される。代替的な実施形態では、極性変更は、Qチャネルのベースバンド信号を交換することによって達成される。
より詳細には、第2のパッシブミキサ421は、正および負の差動ベースバンド同相信号I(+)およびI(−)を、それぞれ第2のサブ回路431の正入力IN2(+)および負入力IN2(−)に結合するように構成された第1の位相LO信号LO1により制御される、第1のスイッチ対422および425を備える。同様に、第2のパッシブミキサ421は、正および負の差動ベースバンド同相信号I(+)およびI(−)を、それぞれ第2のサブ回路の負入力IN2(−)および正入力IN2(+)に結合するように構成された第3の位相LO信号LO3により制御される、第2のスイッチ対423および424を備える。言い換えれば、パッシブミキサ21および第2のパッシブミキサ421の動作は、同相関連スイッチングについて互いに同様または同一である。第1のパッシブミキサ21の第1のスイッチ対22、25と第2のパッシブミキサ421の第1のスイッチ対422、425とは、同期して動作するように構成される。第1のパッシブミキサ21の第2のスイッチ対23、24と、第2のパッシブミキサ421の第2のスイッチ対423、424とも、同期して動作するように構成される。
図6に示す実施形態では、パッシブミキサ21の第3のスイッチ対26、29は、正および負の差動ベースバンド直交位相信号Q(+)およびQ(−)を、それぞれ第1のサブ回路31用の正入力IN(+)および負入力IN(−)に結合するように構成される。これらの2つのスイッチは、第2のLO信号LO2に基づいて制御される。対照的に、第2のパッシブミキサ421の第3のスイッチ対426、429は、正および負の差動ベースバンド直交位相信号Q(+)およびQ(−)を、それぞれ第2のサブ回路431用の正入力IN2+および負入力IN2−に結合するように構成されるが、これらの2つのスイッチは、第4のLO信号LO4に基づいて制御される。
さらに、パッシブミキサ21の第4のスイッチ対27、28は、正および負の差動ベースバンド直交位相信号Q(+)およびQ(−)を、それぞれサブ回路31用の負入力IN(−)および正入力IN(+)に結合するように構成される。これらのスイッチは、第4のLO信号LO4に基づいて制御される。対照的に、第2のパッシブミキサ421の第4のスイッチ対427、428は、同じように正および負の差動ベースバンド直交位相信号Q(+)およびQ(−)を、それぞれ第2のサブ回路431の負入力IN2−および正入力IN2+に結合するように構成されるが、これらのスイッチは、第2のLO信号LO2に基づいて制御される。言い換えれば、パッシブミキサ21および第2のパッシブミキサ421の動作は、直交位相関連スイッチングのために補完し合い、第1のパッシブミキサ21の第3のスイッチ対26、29と第2のパッシブミキサ421の第4のスイッチ対427、428とは、同期して動作するように構成され、第1のパッシブミキサ21の第4のスイッチ対27、28と第2のパッシブミキサ421の第3のスイッチ対426、429とは、同期して動作するように構成される。
このことは、局部発振器信号LO1により制御される第1の(I)位相と、LO信号LO2により制御される第2の(Q)位相との間の、図6に示した回路のモデルを示す図7aに関してさらに見られ、第2の位相LO2クロック信号の影響は、サブ回路31の入力キャパシタンスCIN(+)でサンプリングされたI(+)電圧と、第2のサブ回路431の入力キャパシタンスCIN2(−)に蓄積されたI(−)電圧とを一緒に結合して、Q(+)ノードで互いに相殺する。
下の表は、図6に示した例示的な回路の動作の4つの位相におけるサブ回路31の入力および第2のサブ回路431の入力のそれぞれでの電圧を示している。この表では、入力IN(+)は、第1のサブ回路31の正入力であり、入力IN(−)は負入力である。同様に、入力IN2(+)は、第2のサブ回路431の正入力であり、入力IN2(−)は負入力である。
さらに、以下の表は、各LO位相の始めに各ミキサ入力にどの程度の電荷がダンプされるかを示している。
全てのケースにおいて、パッシブミキサの入力にダンプされる総電荷または実効電荷はゼロである。電荷がキャンセルされているので、IQ(または直交)クロストーク、よって非対称性が除去される。
図7bに関して、二次または二極フィルタについての一連の伝達関数を示している。図7bの上側のグラフ551は、本来の伝達関数、言い換えれば、電荷キャンセルを伴わない回路の正および負の周波数を示している。ここで、IチャネルとQチャネルとの間のクロストークの影響は、周波数(水平)軸の周りの非対称応答を生じさせることが見られる。図7bの下側のグラフ553は、本明細書に記述するような実施形態の適用に従う伝達関数の正および負の周波数についての対称応答を示している。言い換えれば、本明細書に記述するような電荷キャンセラは、DCの周りに対称的な伝達関数を復元する。
いくつかの実施形態では、例えば、図6に示したようなデュアルミキサアプローチを用いて、第2のミキサ421のスイッチは、ミキサ21のスイッチよりも小さなスイッチとして実装することができる。スイッチがトランジスタとして実装される実施形態では、このことは、第2のミキサ421のトランジスタが、第1のミキサ21のスイッチよりも小さなサイズを有することができることを意味する。
本明細書に示す例では、電荷キャンセラは、スイッチング回路網221、223、225、227を介して第1のパッシブミキサ21の出力に結合された第2のサブ回路231または第2のミキサ421に結合された第2のサブ回路431のいずれかによって実装される。第2のサブ回路(およびその不随するキャパシタンス)は、第2のサブ回路231または431内の負荷がサブ回路31の現実の負荷(アンテナ負荷でありうる)を模倣することを試みる場合、サブ回路31(およびその不随するキャパシタンス)に良好に整合することができる。いくつかの実施形態では、第2のサブ回路を負荷に結合しなくてもよいことが理解される。
さらに、いくつかの実施形態では、電荷キャンセラは、サブ回路31の入力キャパシタンスと同様なまたは実質的に同様なキャパシタンス値のコンデンサとして実装されうる。例えば、コンデンサは、例えば、少なくとも1つのトランジスタゲートをスイッチング回路網または第2のパッシブミキサに結合すること、およびトランジスタ(1つ以上)の他の端子をグランドまたは電源電位などの異なる電位に結合することによって、コンデンサとして動作するように構成された少なくとも1つのトランジスタとして実現されうる。かような実施形態は、送信機回路に使用される部品の数またはシリコン領域を抑制しうる。
本明細書に記述するスイッチは、任意の好適なプロセス技術により実装できることが理解されるであろう。例えば、スイッチは、いくつかの実施形態では、MOSFETとして実装することができる。かようなスイッチの制御端子は、MOSFETのゲートとすることができる。
上述した実施形態では、各パッシブミキサ21、421は、1つの単一「ミキサ」として記述された。しかし、当業者には明らかなように、このパッシブ「ミキサ」は、同相信号をスイッチングするIチャネルミキサと、直交位相信号をスイッチングするQチャネルミキサとを備える、2つの別個のミキサ部品とみなすことができ、または実際に2つの別個のミキサ部品として実装することができる。これは、専門用語、回路レイアウト、または分業の問題である。本発明の範囲は、各パッシブミキサが同相信号と直交位相信号の両方をスイッチングする複合スイッチによりモノリシックに実装される例に限定されない。
また、上述した実施形態では、パッシブミキサ21の入力は、ベースバンドフィルタ11の出力に結合された。このことは重要ではない。他の実施形態では、パッシブミキサ21への入力は、非限定的に、デジタルアナログコンバータ(DAC)の出力にある再構成フィルタを含む、各種の他のソースから供給されうる。かような例では、ベースバンド処理の実質的に全てが、DACの上流にあるデジタルベースバンド処理装置のデジタルドメインで行われる。ベースバンドフィルタリングも、デジタルドメインで行われうる。
ベースバンドフィルタ11を含む実施形態では、このフィルタは、任意の好適なタイプでもよい。例示的な実施形態の説明および数理分析を簡略化するために、上では一次(単一極)パッシブフィルタの例が単なる例として使用されている。フィルタの周波数応答シフトの問題は、一次フィルタについては、(数理的に)容易に導かれるが、同様の問題は、例えば、より高次のフィルタでも見出されうる。
さらに、上述した実施形態では、送信機回路(その一部が図1、図3、および図5に示される)は、回路の一例にすぎない。実施形態が送信機の一部であることは重要ではない。同じように、例に示したようにミキサ出力が増幅器に結合されることは重要ではない。ミキサ出力は、別のタイプの差動サブ回路に結合されてもよい。ミキサ出力が差動増幅器または別のタイプの差動サブ回路のいずれに結合されるにせよ、結合は、直接的である必要はない。ミキサ出力は、追加の回路要素を通じて差動サブ回路に間接的に結合されてもよい。
サブ回路の機能および実装は、本発明にとって重要ではなく、ミキサ出力へのキャパシタンス式の高インピーダンスノードを表す任意のブロックであってもよい。高インピーダンスノードとは、グランドなどの他のノードへのいかなる低インピーダンスパスも有しておらず、よって電荷を蓄積するノードを意味する。かようなサブ回路の例としては、増幅器、さらなるパッシブ(もしくはアクティブ)ミキサまたはインピーダンス整合回路網が挙げられる。
前述の説明では、第1、第2、第3および第4の位相は、それぞれのLO信号を指す。「位相」は、LO信号または位相の影響として「期間」を形成する。ハイまたは「アクティブ」である位相(LO信号)は、期間を形成する。請求項では、潜在的な多義性を避けるために、表現「期間」は、排他的に用いられる。
図4の実施形態では、電荷キャンセラは、第2のサブ回路用の2つのスイッチ対を含んでいた。これらは、それぞれ2つのLO信号LOODDおよびLOEVENにより制御された。代替的な実施形態では、これらの信号LOODDおよびLOEVENにより制御される2つのスイッチ対の代わりに、第2のサブ回路用の4つのスイッチ対、すなわち、第1のパッシブミキサの第1のスイッチ対を制御するLO信号LO1と、第1のパッシブミキサの第2のスイッチ対を制御するLO信号LO3とによりそれぞれ制御される第1および第2のスイッチ対であり、両方のスイッチ対が、第1のサブ回路の正入力および負入力を、それぞれ第2のサブ回路の正入力および負入力に結合するように構成される、第1および第2のスイッチ対と、第1のパッシブミキサの第3のスイッチ対を制御するLO信号LO2と、第1のパッシブミキサの第4のスイッチ対を制御するLO信号LO4とによりそれぞれ制御される第3および第4のスイッチ対であり、両方のスイッチ対が、第1のサブ回路の正入力および負入力を、それぞれ第2のサブ回路の負入力および正入力に結合するように構成される、第3および第4のスイッチ対とが存在してもよい。言い換えれば、LOODDおよびLOEVENにより制御される2つのスイッチ対は、信号LO1、LO2、LO3、およびLO4により制御される4つのスイッチ対により置き換えることができる。
上述した実施形態が本発明を限定するのではなく例示することと、添付の請求項の範囲から逸脱せずに当業者が多くの代替的な実施形態を設計できることとに留意するべきである。請求項では、括弧内のいかなる参照符号も、請求項を限定するとみなされるべきではない。単語「備える(comprising)」は、請求項に挙げられた以外の要素またはステップの存在を除外しない。要素の前の単語「1つの(a)」または「1つの(an)」は、かかる要素の複数の存在を除外しない。実施形態は、いくつかの別個の要素を備えるハードウェアを用いて実施することができる。いくつかの手段を列挙する装置クレームでは、それらの手段のいくつかを1つの同じハードウェアにより具体化してもよい。特定の手段が、互いに異なる従属請求項に記載されているという単なる事実は、それらの手段の組合せを有利に使用できないことを示すものではない。さらに、添付の請求項では、「A、B、およびCのうちの少なくとも1つ」を備えるリストは、(Aおよび/またはB)および/またはCと解釈されるべきである。
さらに、一般的に、各種の実施形態は、ハードウェアもしくは特定用途回路、ソフトウェア、ロジックまたはそれらの任意の組合せにおいて実施されうる。例えば、いくつかの態様は、ハードウェアにおいて実施されうるが、他の態様は、コントローラ、マイクロプロセッサまたは他のコンピューティング装置により実行されうるファームウェアまたはソフトウェアにおいて実施されうるが、これらは限定的な例ではない。本明細書に記述する各種の態様は、ブロック図、フローチャートとしてまたは何らかの他の図形表現を用いて例示または記述されうるが、本明細書に記述するこれらのブロック、装置、システム、技術または方法は、非限定的な例として、ハードウェア、ソフトウェア、ファームウェア、特定用途回路もしくはロジック、汎用ハードウェアもしくはコントローラまたは他のコンピューティング装置、またはそれらの何らかの組合せにおいて実施されうることが理解される。
本明細書に記述する実施形態は、装置のデータ処理装置により実行可能な、プロセッサエンティティ内などにあるコンピュータソフトウェア、ハードウェア、またはソフトウェアとハードウェアの組合せにより実施されうる。さらに、この点に関して、図にあるようなロジックフローのいかなるブロックも、プログラムステップ、相互接続されたロジック回路、ブロックおよび機能、またはプログラムステップ、ロジック回路、ブロックおよび機能の組合せを表しうることに留意するべきである。ソフトウェアは、プロセッサ内に実装されたメモリチップもしくはメモリブロックなどの物理的な媒体、ハードディスクもしくはフロッピーディスクなどの磁気媒体、例えばDVDおよびそのデータバリアントCDなどの光媒体に記憶されうる。
メモリは、ローカルな技術環境に適した任意のタイプとすることができ、半導体ベースの記憶素子、磁気記憶素子およびシステム、光記憶素子およびシステム、固定メモリおよびリムーバブルメモリなどの任意の好適なデータ記憶技術を使用して実装してもよい。データ処理装置は、ローカルな技術環境に適した任意のタイプとすることができ、非限定的な例として、汎用コンピュータ、特定用途コンピュータ、マイクロプロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、ゲートレベル回路およびマルチコアプロセッサアーキテクチュアベースのプロセッサのうちの1つ以上を挙げうる。

Claims (15)

  1. 同相(I)および直交位相(Q)の差動信号を受信するように構成されたミキサ入力を有する第1のパッシブミキサ(21)と、
    第1の差動サブ回路(31)と
    を備える回路であって、
    前記第1のパッシブミキサは、前記同相(I)および直交位相(Q)の差動信号をミキシング周波数で前記第1の差動サブ回路にスイッチングするように構成されており、
    前記第1の差動サブ回路(31)は、スイッチングされた前記同相(I)および直交位相(Q)の差動信号を前記第1のパッシブミキサ(21)から受信するように構成された差動入力対を有し、各入力は、スイッチングされた前記同相または直交位相信号に依存する電荷を蓄積できるキャパシタンスを有し、
    前記回路は、前記第1のパッシブミキサの動作により前記差動入力対に前の期間に蓄積されている電荷とは逆の電荷を、前記ミキサ入力および前記差動入力対のうちの少なくとも一方に供給するように構成された電荷キャンセラをさらに備える、
    回路。
  2. 前記電荷キャンセラは、前記第1のパッシブミキサおよび前記第1の差動サブ回路と並列をなす、第2のパッシブミキサ(421)および第2の差動サブ回路(431)を備える、請求項1に記載の回路。
  3. 前記第1のパッシブミキサは、重なり合わない複数の期間において、前記差動信号を前記第1の差動サブ回路にスイッチングするように構成されており、前記第2の差動サブ回路(431)は、差動入力対を有し、前記第2のパッシブミキサは、各期間において、前記第1の差動サブ回路の前記差動入力対に前の期間に蓄積された電荷とは逆の電荷を前記ミキサ入力にスイッチングするように構成されており、前記逆の電荷は、前記第2の差動サブ回路の前記差動入力対に前記前の期間に蓄積されている、請求項2に記載の回路。
  4. 前記第1の差動サブ回路(31)の前記差動入力対は、正入力および負入力を備え、前記第1のパッシブミキサ(21)は、
    正および負の差動同相信号をそれぞれ前記第1の差動サブ回路の前記正入力および前記負入力に結合するように構成された第1のスイッチ対(22、25)と、
    前記正および負の差動同相信号をそれぞれ前記第1の差動サブ回路の前記負入力および前記正入力に結合するように構成された第2のスイッチ対(23、24)と、
    正および負の差動直交位相信号をそれぞれ前記第1の差動サブ回路の前記正入力および前記負入力に結合するように構成された第3のスイッチ対(26、29)と、
    前記正および負の差動直交位相信号をそれぞれ前記第1の差動サブ回路の前記負入力および前記正入力に結合するように構成された第4のスイッチ対(27、28)と
    を備え、
    前記第2の差動サブ回路(431)の前記差動入力対は、正入力および負入力を備え、前記第2のパッシブミキサ(421)は、
    前記正および負の差動同相信号をそれぞれ前記第2の差動サブ回路の前記正入力および前記負入力に結合するように構成された第1のスイッチ対と、
    前記正および負の差動同相信号をそれぞれ前記第2の差動サブ回路の前記負入力および前記正入力に結合するように構成された第2のスイッチ対と、
    前記正および負の差動直交位相信号をそれぞれ前記第2の差動サブ回路の前記正入力および前記負入力に結合するように構成された第3のスイッチ対(426、429)と、
    前記正および負の差動直交位相信号をそれぞれ前記第2の差動サブ回路の前記負入力および前記正入力に結合するように構成された第4のスイッチ対(427、428)と
    を備え、
    前記第1のパッシブミキサの前記第1のスイッチ対と前記第2のパッシブミキサの前記第1のスイッチ対とは、同期して動作するように構成されており、前記第1のパッシブミキサの前記第2のスイッチ対と前記第2のパッシブミキサの前記第2のスイッチ対とは、同期して動作するように構成されており、前記第1のパッシブミキサの前記第3のスイッチ対と前記第2のパッシブミキサの前記第4のスイッチ対とは、同期して動作するように構成されており、前記第1のパッシブミキサの前記第4のスイッチ対と前記第2のパッシブミキサの前記第3のスイッチ対とは、同期して動作するように構成されている、
    請求項2または3に記載の回路。
  5. 前記電荷キャンセラは第2の差動サブ回路(231)を備え、前記第2の差動サブ回路(231)は、前記第1のパッシブミキサ(21)が前記同相(I)の差動信号を前記第1の差動サブ回路(31)にスイッチングするように構成される第1の構成において、前記第1のパッシブミキサ(21)の出力に結合されるように構成されており、前記第2の差動サブ回路(231)は、前記第1のパッシブミキサ(21)が前記直交位相信号を前記第1の差動サブ回路(31)にスイッチングするように構成される反転された極性構成において、前記パッシブミキサ(21)の前記出力に結合されるようにさらに構成されている、請求項1に記載の回路。
  6. 前記第1のパッシブミキサは、重なり合わない複数の期間において、前記差動信号を前記第1の差動サブ回路にスイッチングするように構成されており、前記第2の差動サブ回路(231)は、差動入力対を有し、前記回路は、各期間において、前記第1の差動サブ回路の前記差動入力対に、それらの入力に前の期間に蓄積された電荷とは逆の電荷をスイッチングするように構成されており、前記逆の電荷は、前記前の期間に前記第2の差動サブ回路(231)の前記差動入力に蓄積されている、請求項5に記載の回路。
  7. 前記第1の差動サブ回路(31)の前記差動入力対は、正入力および負入力を備え、前記第2の差動サブ回路(231)は、正入力および負入力を備える差動入力対を備え、前記第1のパッシブミキサ(21)は、
    正および負の差動同相信号をそれぞれ前記第1の差動サブ回路の正入力および負入力に結合するように構成された第1のスイッチ対(22、25)と、
    前記正および負の差動同相信号をそれぞれ前記第1の差動サブ回路の前記負入力および前記正入力に結合するように構成された第2のスイッチ対(23、24)と、
    正および負の差動直交位相信号をそれぞれ前記第1の差動サブ回路の前記正入力および前記負入力に結合するように構成された第3のスイッチ対(26、29)と、
    前記正および負の差動直交位相信号をそれぞれ前記第1の差動サブ回路の前記負入力および前記正入力に結合するように構成された第4のスイッチ対(27、28)と
    を備え、
    前記回路は、
    前記第1の差動サブ回路の前記正入力および前記負入力をそれぞれ前記第2の差動サブ回路の前記正入力および前記負入力に結合するように構成された、前記第2の差動サブ回路用の第1のスイッチ対(221、227)と、
    前記第1の差動サブ回路の前記正入力および前記負入力をそれぞれ前記第2の差動サブ回路用の前記負入力および前記正入力に結合するように構成された、前記第2の差動サブ回路用の第2のスイッチ対(223、225)と
    を備え、
    前記第2の差動サブ回路用の前記第1のスイッチ対は、前記第1のパッシブミキサの第1のスイッチ対または第2のスイッチ対がオンであるときにオンとなるように構成されており、前記第2の差動サブ回路用の前記第2のスイッチ対は、前記第1のパッシブミキサの第3のスイッチ対または第4のスイッチ対がオンであるときにオンとなるように構成されている、
    請求項5または6に記載の回路。
  8. 前記第2の差動サブ回路(231;431)は、前記第1の差動サブ回路の前記差動入力対の前記キャパシタンスに等しいキャパシタンスの差動入力対を有する、請求項2から7のいずれか一項に記載の回路。
  9. 前記第2の差動サブ回路は、前記第1の差動サブ回路と同一である、請求項8に記載の回路。
  10. 前記第1の差動サブ回路、前記第2の差動サブ回路、または、前記第1の差動サブ回路及び前記第2の差動サブ回路は、
    差動増幅器、
    ミキサ、および
    フィルタ
    のうちの1つ以上を備えるかまたは1つ以上で構成されている、請求項から9のいずれか一項に記載の回路。
  11. 前記同相(I)および直交位相(Q)の差動信号を前記第1のパッシブミキサ(21)に供給するように構成されたフィルタ(11)をさらに備える、請求項1から10のいずれか一項に記載の回路。
  12. 信号を変調するための方法であって、
    同相(I)および直交位相(Q)の差動信号を供給することと、
    第1のパッシブミキサ(21)を用いて、前記同相および直交位相信号をミキシング周波数で第1の差動サブ回路(31)にスイッチングすることと、
    スイッチングイベントの前に、スイッチングされた前記同相または直交位相の差動信号に依存する値の電荷を前記第1の差動サブ回路(31)の入力に蓄積することと、
    前記スイッチングイベントの後に、前記第1のパッシブミキサの入力および前記第1の差動サブ回路(31)の前記入力の少なくとも一方にさらなる電荷を供給することであり、前記さらなる電荷は、前記スイッチングイベントの前に前記第1の差動サブ回路の前記入力に蓄積された電荷とは逆である、ことと
    を含む、方法。
  13. 重なり合わない複数の期間において、前記同相および直交位相の差動信号を前記第1の差動サブ回路(31)にスイッチングすることであり、連続する期間が、スイッチングイベントにより分離されている、ことを含み、
    前記スイッチングイベントの後にさらなる電荷を供給することは、第2のパッシブミキサ(421)を用いて、前記同相および直交位相の差動信号を前記ミキシング周波数で第2の差動サブ回路(431)にスイッチングすることを含み、前記方法は、前記第2のパッシブミキサを用いて、各期間において、前記第1の差動サブ回路の前記入力に前の期間に蓄積された電荷とは逆の電荷を、前記第1のパッシブミキサの前記入力にスイッチングすることであり、前記逆の電荷は、前記第2の差動サブ回路(431)の入力に前記前の期間に蓄積されている、ことをさらに含む、
    請求項12に記載の方法。
  14. 前記第1のパッシブミキサ(21)を用いてスイッチングすることは、
    第1の期間において、正および負の差動同相信号をそれぞれ前記第1の差動サブ回路の正入力および負入力に選択的に結合することと、
    第3の期間において、前記正および負の差動同相信号をそれぞれ前記第1の差動サブ回路の前記負入力および前記正入力に選択的に結合することと、
    前記第1の期間と前記第3の期間との間の第2の期間において、正および負の差動直交位相信号をそれぞれ前記第1の差動サブ回路の前記正入力および前記負入力に選択的に結合することと、
    前記第3の期間に続く第4の期間において、前記正および負の差動直交位相信号をそれぞれ前記第1の差動サブ回路の前記負入力および前記正入力に選択的に結合することと を含み、
    前記第2のパッシブミキサ(421)を用いてスイッチングすることは、
    前記第1の期間において、前記正および負の差動同相信号をそれぞれ前記第2の差動サブ回路の正入力および負入力に選択的に結合することと、
    前記第3の期間において、前記正および負の差動同相信号をそれぞれ前記第2の差動サブ回路の前記負入力および前記正入力に選択的に結合することと、
    前記第4の期間において、前記正および負の差動直交位相信号をそれぞれ前記第2の差動サブ回路の前記正入力および前記負入力に選択的に結合することと、
    前記第2の期間において、前記正および負の差動直交位相信号をそれぞれ前記第2の差動サブ回路の前記負入力および前記正入力に選択的に結合することと
    を含む、
    請求項13に記載の方法。
  15. 前記第1のパッシブミキサ(21)を用いてスイッチングすることは、
    第1の期間において、正および負の差動同相信号をそれぞれ前記第1の差動サブ回路(31)の正入力および負入力に選択的に結合することと、
    第3の期間において、前記正および負の差動同相信号をそれぞれ前記第1の差動サブ回路(31)の前記負入力および前記正入力に選択的に結合することと、
    前記第1の期間と前記第3の期間との間の第2の期間において、正および負の差動直交位相信号をそれぞれ前記第1の差動サブ回路(31)の前記正入力および前記負入力に選択的に結合することと、
    前記第3の期間に続く第4の期間において、前記正および負の差動直交位相信号をそれぞれ前記第1の差動サブ回路(31)の前記負入力および前記正入力に選択的に結合することと
    を含み、
    前記方法は、
    前記正および負の差動同相信号を、
    −前記第1の期間において、それぞれ第2の差動サブ回路(231)の正入力および負入力に、
    −前記第3の期間において、それぞれ前記第2の差動サブ回路(231)の前記負入力および前記正入力に選択的に結合することと、
    前記正および負の差動直交位相信号を、
    前記第4の期間において、それぞれ前記第2の差動サブ回路(231)の前記正入力および前記負入力に、
    前記第2の期間において、それぞれ前記第2の差動サブ回路(231)の前記負入力および前記正入力に選択的に結合することと
    をさらに含み、
    前記方法は、
    前記第1の期間および前記第3の期間において、前記第1の差動サブ回路(31)の前記正入力および前記負入力をそれぞれ前記第2の差動サブ回路(231)の前記正入力および前記負入力に選択的に結合することと、
    前記第2の期間および前記第4の期間において、前記第1の差動サブ回路(31)の前記正入力および前記負入力をそれぞれ前記第2の差動サブ回路(231)の前記負入力および前記正入力に選択的に結合することと
    をさらに含む、
    請求項12に記載の方法。
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