JP2017092885A

JP2017092885A - 信号処理回路および方法

Info

Publication number: JP2017092885A
Application number: JP2015224694A
Authority: JP
Inventors: 博章安茂; Hiroaki Yasushige; 澤田　憲; Ken Sawada; 憲澤田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2015-11-17
Filing date: 2015-11-17
Publication date: 2017-05-25
Also published as: US20180337791A1; CN108352985A; WO2017086157A1

Abstract

【課題】環境の変化を受けにくく、特性劣化の小さい、安定性のあるPUF(Physical Unclonable Function)を提供する。【解決手段】差動回路１１には容量であるDUT21-1およびDUT21-2が配置される。２つのVDDは、交互に反転する電圧である。２つのVDDは、一方がオンであると他方がオフとなる充放電を行い、切り替えの際（反転の際）に、エッジのところで差分だけ電流が流れる。そのとき出力されるI１は、一対のDUTの容量値差に比例しており、fを入力パルス周波数として、ΔC=ΔI/(VDD*f)より、一対のDUTの容量値差を求めることができる。容量値差の正負により１ビットのＰＵＦとして用いることができる。【選択図】図１

Description

本開示は、信号処理回路および方法に関し、特に、環境の変化を受けにくく、特性劣化の小さい、安定性のあるPUF(Physical Unclonable Function)を生成することができるようにした信号処理回路および方法に関する。

近年、ICタグ、認証セキュリティシステム、LSIの偽造防止等にPUF(Physical Unclonable Function)が用いられている。例として、SRAMを用いたSmart Card（非特許文献１）やアービターPUFがある。

また、製品化には至っていないものとして、RTN(Random Telegraph Noise)を利用したPUF技術（非特許文献２）が報告されている。

一方、aFレベルという非常に微小な容量差検出能力を有するDCBCM(Difference Charge-Based Capacitance Measurement)法（特許文献１および非特許文献３参照）が提案されている。

国際公開第２０１３／０９１９０９号

しかしながら、SRAM PUFは、PUF読み出しに際し、電源のOFF/ONが必要であり、アービターPUFは、電源電圧、温度等の環境によって PUF の出力が変動してしまう。また、RTNを用いたPUFは、ゲート酸化膜および界面のTrapを活用しており、高温で特性劣化が見られてしまう。そのため、Renewが必要となり、安定ではなかった。

そこで、PUFの生成に、環境変化に強い容量を用いるDCBCM法を用いることを提案する。

本開示は、このような状況に鑑みてなされたものであり、環境の変化を受けにくく、特性劣化の小さい、安定性のあるPUFを生成することができるものである。

本技術の一側面の信号処理装置は、差動対をなす一対の容量と、前記一対の容量の容量値差分を検出し、PUF(Physical Unclonable Function)として利用するために出力する出力部とを備える。

交互に反転する電圧をさらに備え、前記容量値差分は、前記一対の容量を前記電圧で充放電することで検出される。

前記一対の容量は、列もしくは縦横に配列された容量で構成される容量アレイのうちの任意の２つの容量からなる。

前記容量アレイを構成する容量に対応してそれぞれ設けられる配線容量をさらに備え、前記配線容量は、複数の電圧を用いて補正される。

前記一対の容量は、ゲート容量、またはMIS型である。

前記容量アレイを構成する容量に対して並列に配置されるスイッチをさらに備え、前記配線容量は、前記スイッチのオンオフを用いて補正される。

前記一対の容量は、ゲート容量、MOM型配線、またはMIS型である。

前記出力部は、前記容量値差分の正負を判定して、1bitのデジタル信号化して、前記容量値差分を出力することができる。

前記出力部は、前記容量値差分を多値化して、前記容量値差分を出力することができる。

本技術の一側面の信号処理方法は、信号処理回路が、差動対をなす一対の容量の容量値差分を検出し、PUF(Physical Unclonable Function)として利用するために出力する。

本技術の一側面においては、差動対をなす一対の容量の容量値差分が検出され、PUF(Physical Unclonable Function)として利用するために出力される。

本技術によれば、環境の変化を受けにくく、特性劣化の小さい、安定性のあるPUF(Physical Unclonable Function)を生成することができる。

なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。

本技術の差動対回路の構成例を示す回路図である。図１の差動対回路の電圧および容量の変化タイミングを示す図である。本技術の差動対回路の他の構成例を示す回路図である。本技術の差動対回路のさらに他の構成例を示す回路図である。図４の差動対回路の電圧および容量の変化タイミングを示す図である。 ΔCの電圧依存性を求めるグラフを示す図である。本技術の差動対回路の他の構成例を示す回路図である。図７の差動対回路の電圧および容量の変化タイミングを示す図である。

以下、本開示を実施するための形態（以下実施の形態とする）について説明する。

＜本技術の差動対回路の例＞
図１は、本技術の差動対回路の構成例を示す回路図である。

図１の例において、差動対回路１１は、VDD２３−１に接続されるDUT２１−１およびTr２２−１と、その対であるVDD２３−２に接続されるDUT２１−２およびTr２２−２と、出力部２４とからなる差動対回路である。

差動対回路１１には、DUT２１−１およびDUT２１−２として、容量(MOS-C（ゲート容量）,MIS-C（MIS型）,Comb-C（MOM型配線）など)が配置されている。Tr２２−１およびTr２２−２は、トランジスタであり、Tr２２−１およびTr２２−２には、それぞれ、Vset１およびVset２のパルスが印加される。VDD２３−１およびVDD２３−２は、電源電圧である。出力部２４は、Ｉ１またはＩ２の少なくともどちらか一方を図示せぬ後段に出力する。

図２のタイミングチャートに示されるように、VDD２３−１,VDD２３−２,Vset１,Vset２のパルスを印加する。VDD２３−１およびVDD２３−２は、交互に反転する電圧である。VDD２３−１およびVDD２３−２は、一方がオンであると他方がオフとなる充放電を行い、切り替えの際（反転の際）に、エッジのところで差分だけ電流が流れる。そのとき出力されるI１は、DUT２１−１およびDUT２１−２の容量値差に比例しており、ΔC=ΔI/(VDD*f)より、DUT２１−１およびDUT２１−２の容量値差を求めることができる。なお、fは、入力パルス周波数である。

出力部２４からのDUT２１−１およびDUT２１−２の容量値差は、DUT２１−１＞DUT２１−２を０、DUT２１−１＜DUT２１−２を１として、1bitのPUFとして用いることができるので、セキュリティレベルを鑑みた個数の差動対回路１１を設けて、PUFを形成する。

なお、差動対に冗長を持たせ、測定結果がΔC≒０にガードバンドを持たせ、DUT２１−１≒DUT２１−２となる差動対を使用しないことで、測定精度を緩和したり、安定性を高めたりすることができる。

また、図１の差動対回路１１の場合、この差動対回路１１をPUFのBit数形成する必要があり、面積効率がよくない。そこで、図３を参照して、面積効率を向上させたアレイ状のDUTを有する差動対回路について説明する。

＜本技術の差動対回路の例＞
図３は、本技術の差動対回路の他の構成例を示す回路図である。

図３の例において、差動対回路５１は、Tr２２−１およびTr２２−２、VDD２３−１およびVDD２３−２、並びに出力部２４を含む点は、図１の差動対回路１１と共通している。差動対回路５１は、DUT２１−１およびDUT２１−２が、アレイ状のDUT２１−ｎ，ｍに変更された点と、制御部６１、Rowデコーダ６２、Colデコーダ６３が追加された点が図１の差動対回路１１と異なっている。

すなわち、制御部６１は、ｎ個の列から、Ｉ１、Ｉ２としてそれぞれ出力する２個のDUT２１−（ｎ，ｍ）を選択するための２つのRowアドレスを、Rowデコーダ６２に供給する。また、制御部６１は、ｍ個の行から、Ｉ１、Ｉ２としてそれぞれ出力する２個のDUT２１−（ｎ，ｍ）を選択するための２つのColアドレスを、Colデコーダ６３に供給する。

Rowデコーダ６２は、制御部６１からの２つのRowアドレスのDUT２１−（ｎ，ｍ）を選択する。Colデコーダ６３は、制御部６１からの２つのColアドレスのDUT２１−（ｎ，ｍ）を選択する。

図３の例においては、VDD２３−１には、Rowデコーダ６２およびColデコーダ６３により選択されたDUT２１−（２，２）、トランジスタ２２−１が接続されている。また、VDD２３−２には、Rowデコーダ６２およびColデコーダ６３により選択されたDUT２１−（ｎ−１，ｍ−１）、トランジスタ２２−２が接続されている。

この場合も、図１の例と同様に、VDD２３−１, VDD２３−２, Vset１, Vset２のパルスを印加する。VDD２３−１およびVDD２３−２は、一方がオンであると他方がオフとなる充放電を行い、切り替えの際（反転の際）に、エッジのところで差分だけ電流が流れる。そのとき出力されるI１は、DUT２１−（２，２）およびDUT２１−（ｎ−１，ｍ−１）の容量値差に比例しており、ΔC=ΔI/(VDD*f)より、DUT２１−（２，２）およびDUT２１−（ｎ−１，ｍ−１）の容量値差を求めることができる。

以上のように、DUT２１−（ｎ，ｍ）をアレイ状に配置し、Rowデコーダ６２およびColデコーダ６３で任意の２個を選択して、差動対回路５１で大小を比較することで、面積効率を向上させることができる。

例えば、図１の例の場合、DUT２１−１≒DUT２１−２となってしまう場合、１つの差動対回路１１が使用できなくなるが、図３の例の場合、選択の組み合わせを変えればよいので、面積を無駄にすることなく、面積効率を向上させることができる。

なお、アレイのサイズが大きくなると、選択した２個の、DUT２１−（ｎ，ｍ）のアレイ中における位置の差によって生じる配線容量が無視できなくなる場合、位置毎に付加される配線容量値を予め算出しておき、補正することもできる。

ただし、その補正を行ったとしても、配線容量自体の製造ばらつきの影響を取り除くことはできない。そこで、図４を参照して、配線容量のばらつきの影響を取り除くようにした差動対回路について説明する。

＜本技術の差動対回路の例＞
図４は、本技術の差動対回路の他の構成例を示す回路図である。なお、図４の例においては、説明の便宜上、１つの行ラインDUT２１−１乃至DUT２１−ｎのみ示されているが、図３のアレイ状のDUT２１−（１，１）乃至DUT２１−（ｎ，ｍ）のうち、ｍ−１ライン分のDUT２１−１乃至DUT２１−ｎと、行ラインのスイッチング回路との図示が省略されている。よって、実際の差動対回路１０１では、DUT’１２１−１乃至DUT’１２１−ｎも、DUT’１２１−（１，１）乃至DUT’１２１−（ｎ，ｍ）で構成される。

図４の例において、差動対回路１０１は、Tr２２−１およびTr２２−２、VDD２３−１およびVDD２３−２、並びに出力部２４を含む点は、図１の差動対回路１１と共通している。差動対回路１０１は、DUT２１−１およびDUT２１−２が、容量C1乃至Cnであるアレイ状のDUT２１−１乃至DUT２１−ｎに変更された点と、スイッチング回路１１１、配線寄生成分用の容量C1’乃至Cn’であるDUT’１２１−１乃至DUT’１２１−ｎが追加された点が図１の差動対回路１１と異なっている。

すなわち、スイッチング回路１１１は、VDD２３−１と、DUT２１−１乃至DUT２１−ｎのいずれか１つと、Tr２２−１を接続し、VDD２３−２と、DUT２１−１乃至DUT２１−ｎのいずれか他の１つと、Tr２２−２を接続する。また、スイッチング回路１１１は、接続する電圧を切り替え、例えば、VDD２３−２と、DUT２１−１乃至DUT２１−ｎの、上述したいずれか１つと、Tr２２−１を接続し、VDD２３−１と、DUT２１−１乃至DUT２１−ｎの、上述したいずれか他の１つと、Tr２２−２を接続する。このように、スイッチング回路１１１は、DUT２１−１乃至DUT２１−ｎを、それぞれ、複数の電圧に接続させる。

なお、ここで、簡便のため、例えば、DUT２１−１およびDUT２１−２を用いて説明する。それぞれ接続後に、図５に示されるように、VDD２３−１,VDD２３−２,Vset１,Vset２のパルスを印加する。VDD２３−１およびVDD２３−２は、交互に反転する電圧である。VDD２３−１およびVDD２３−２は、一方がオンであると他方がオフとなる充放電を行い、切り替えの際（反転の際）に、エッジのところで差分だけ電流が流れる。そのとき出力されるI１は、DUT２１−１とDUT’１２１−１との差およびDUT２１−２とDUT’１２１−２との差の容量値差｛（C1+C1’）-(C2+C2’)｝に比例している。

ここで、図６に示されるように、ΔCの電圧依存性を求めることで、電圧依存性がない配線容量C1’とC2’を分離することができる。これにより、DUT２１−１およびDUT２１−２間の容量差を求めることができる。

なお、図４の配線容量除去法は、DUTがComb-Cなどバイアス依存がない容量の場合には、使用することができない。そこで、図７を参照して、DUTがComb-Cなどバイアス依存がない容量の場合に、配線容量のばらつきの影響を取り除くようにした差動対回路について説明する。

＜本技術の差動対回路の例＞
図７は、本技術の差動対回路の他の構成例を示す回路図である。なお、図７の例においては、図４の例の場合と同様に、説明の便宜上、１つの行ラインDUT２１−１乃至DUT２１−ｎのみ示されているが、図３のアレイ状のDUT２１−（１，１）乃至DUT２１−（ｎ，ｍ）のうち、ｍ−１ライン分のDUT２１−１乃至DUT２１−ｎと、行ラインのスイッチング回路との図示が省略されている。よって、実際の差動対回路１５１では、DUT’１２１−１乃至DUT’１２１−ｎも、DUT’１２１−（１，１）乃至DUT’１２１−（ｎ，ｍ）で構成され、スイッチ１６１−１乃至スイッチ１６１−ｎも、スイッチ１６１−（１，１）乃至スイッチ１６１−（ｎ，ｍ）で構成される。

図７の例において、差動対回路１５１は、容量C1乃至Cnであるアレイ状のDUT２１−１乃至DUT２１−ｎ、Tr２２−１およびTr２２−２、VDD２３−１およびVDD２３−２、並びに出力部２４、スイッチング回路１１１、配線寄生成分用の容量C1’乃至Cn’であるDUT’１２１−１乃至DUT’１２１−ｎを含む点は、図４の差動対回路１０１と共通している。差動対回路１５１は、容量C1乃至Cnであるアレイ状のDUT２１−１乃至DUT２１−ｎと並列に、それぞれ、スイッチ１６１−１乃至スイッチ１６１−ｎが追加された点が、図４の差動対回路１０１と異なっている。

すなわち、図４の例の場合と同様に、スイッチング回路１１１は、DUT２１−１乃至DUT２１−ｎを、それぞれ、複数の電圧に接続させる。その際、図８に示されるように、並列に配置されるスイッチ１６１−１乃至１６１−ｎをオン、オフすることで、スイッチオフ時と、スイッチオン時の２度測定する。オフ時には、DUT容量と、配線容量を合わせたものの差分値、オン時には、配線容量のみの差分が測定対象となる。したがって、両者により、DUT２１−１およびDUT２１−２間の容量差を求めることができる。

なお、上記説明においては、２つのDUTの大小によって、0,1の1BitのPUFを生成する例を説明したが、2つのDUTの差分を多値化するようにしてもよく、これにより、面積効率を向上させることができる。

以上のように、本技術によれば、環境などの影響を受けにくく、特性劣化も小さい安定なPUFを比較的面積効率よく、低消費電力で形成することが可能である。また、本技術の回路は、標準プロセスにて形成可能であるので、SoC（System-on-a-chip）などに内蔵することができる。

なお、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

なお、本技術は以下のような構成も取ることができる。
（１）差動対をなす一対の容量と、
前記一対の容量の容量値差分を検出し、PUF(Physical Unclonable Function)として利用するために出力する出力部と
を備える信号処理回路。
（２）交互に反転する電圧を
さらに備え、
前記容量値差分は、前記一対の容量を前記電圧で充放電することで検出される
前記（１）に記載の信号処理回路。
（３）前記一対の容量は、列もしくは縦横に配列された容量で構成される容量アレイのうちの任意の２つの容量からなる
前記（１）または（２）に記載の信号処理回路。
（４）前記容量アレイを構成する容量に対応してそれぞれ設けられる配線容量を
さらに備え、
前記配線容量は、複数の電圧を用いて補正される
前記（３）に記載の信号処理回路。
（５）前記一対の容量は、ゲート容量、またはMIS型である
前記（４）に記載の信号処理回路。
（６）前記容量アレイを構成する容量に対して並列に配置されるスイッチを
さらに備え、
前記配線容量は、前記スイッチのオンオフを用いて補正される
前記（３）に記載の信号処理回路。
（７）前記一対の容量は、ゲート容量、MOM型配線、またはMIS型である
前記（１）乃至（３）、および（６）のいずれかに記載の信号処理回路。
（８）前記出力部は、前記容量値差分の正負を判定して、1bitのデジタル信号化して、前記容量値差分を出力する
前記（１）乃至（７）のいずれかに記載の信号処理回路。
（９）前記出力部は、前記容量値差分を多値化して、前記容量値差分を出力する
前記（１）乃至（７）のいずれかに記載の信号処理回路。
（１０）信号処理回路が、
差動対をなす一対の容量の容量値差分を検出し、PUF(Physical Unclonable Function)として利用するために出力する
信号処理方法。

１１差動対回路，２１−１,２１−２，２１−３乃至２１−ｎ VDD，２２−１，２２−２ Tr，２３−１，２３−２ VDD，２４出力部，５１差動対回路，６１制御部，６２ Rowデコーダ，６３ Colデコーダ，１０１差動対回路，１１１スイッチング回路，１２１−１乃至１２１−ｎ DUT’，１５１差動対回路，１６１−１乃至１６１−ｎスイッチ

Claims

差動対をなす一対の容量と、
前記一対の容量の容量値差分を検出し、PUF(Physical Unclonable Function)として利用するために出力する出力部と
を備える信号処理回路。
交互に反転する電圧を
さらに備え、
前記容量値差分は、前記一対の容量を前記電圧で充放電することで検出される
請求項１に記載の信号処理回路。
前記一対の容量は、列もしくは縦横に配列された容量で構成される容量アレイのうちの任意の２つの容量からなる
請求項２に記載の信号処理回路。
前記容量アレイを構成する容量に対応してそれぞれ設けられる配線容量を
さらに備え、
前記配線容量は、複数の電圧を用いて補正される
請求項３に記載の信号処理回路。
前記一対の容量は、ゲート容量、またはMIS型である
請求項４に記載の信号処理回路。
前記容量アレイを構成する容量に対して並列に配置されるスイッチを
さらに備え、
前記配線容量は、前記スイッチのオンオフを用いて補正される
請求項３に記載の信号処理回路。
前記一対の容量は、ゲート容量、MOM型配線、またはMIS型である
請求項１に記載の信号処理回路。
前記出力部は、前記容量値差分の正負を判定して、1bitのデジタル信号化して、前記容量値差分を出力する
請求項１に記載の信号処理回路。
前記出力部は、前記容量値差分を多値化して、前記容量値差分を出力する
請求項１に記載の信号処理回路。
信号処理回路が、
差動対をなす一対の容量の容量値差分を検出し、PUF(Physical Unclonable Function)として利用するために出力する
信号処理方法。