CN108352985A - 信号处理电路与方法 - Google Patents

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Abstract

本公开涉及一种信号处理电路以及用于该电路的方法，其能生成稳定的物理不可克隆函数(PUF)，该PUF较少受到环境变化的影响，且具有较少的特性劣化。两个VDD为交替反转的电压。该两个VDD进行充电和放电，使得一个接通，而另一个关断，且电流在开关(反转)期间距边沿一定差值而流动。输出I1与该对DUT之间的电容值差值成比例，且由ΔC＝ΔI/(VDD*f)能够得到该对DUT之间的电容值差值。例如能够将本技术应用于其上安装有差动对的信号处理电路。

Description

信号处理电路与方法
技术领域
本公开涉及一种信号处理电路与一种用于该电路的方法，且更具体地，涉及一种能够生成稳定的物理不可克隆函数(PUF)的信号处理电路和用于该电路的方法，该PUF较少受到环境变化的影响，且具有较少的特性劣化。
背景技术
近年来，物理不可克隆函数(PUF)被用在IC标签中、认证安全系统、LSI防伪等之中。它们的实例为使用SRAM与仲裁器PUF的智能卡(非专利文献1)。
此外，已报道基于随机电报噪声(RTN)的PUF技术(非专利文献2)未得到商业化。
同时，提出了能够检测aF级的极小电容差的基于差动电荷的电容测量(DCBCM)方法(参见专利文献1与非专利文献3)。
引文清单
专利文献
[专利文献1]国际公开：WO2013/091909
非专利文献
[非专利文献1]<Protecting next-generation Smart Card ICs with SRAM-based PUFs,Document order number:9397 750 17366,www.nxp.com,February 2013>
[非专利文献2]<Jiezhi Chen,Tetsufumi Tanamoto,Hiroki Noguchi andYuichiro Mitani,“Further Investigations on Traps Stabilities in RandomTelegraph Signal Noise and the Application to a Novel Concept PhysicalUnclonable Function(PUF)with Robust Reliabilities”,Toshiba Corporation,VLSITechnology(VLSI Technology),2015Symposium on,T40-T41,16-18 June 2015>
[非专利文献3]<Ken Sawada1,Geert Van der Plas2,Yuichi Miyamori3,Tetsuya Oishi4,Cherman Vladimir2,Abdelkarim Mercha2,Verkest Diederik2,andHiroaki Ammo41,"Characterization of Capacitance Mismatch Using SimpleDifference Charge-Based Capacitance Measurement(DCBCM)Test Structure",SonyCorporation to IMEC,Microelectronic Test Structures(ICMTS),2013 IEEEInternational Conference on,49-52,25-28March 2013>
发明内容
本发明要解决的问题
然而，在PUF读取时，需要关闭/开启SRAM PUF，而由于诸如供电电压和温度等环境条件的缘故，仲裁器PUF具有PUF的输出变化。此外，基于RTN的PUF利用栅氧化物膜与界面上的阱，从而在高温下导致了特性劣化。这需要更新操作，且缺乏稳定性。
因此，提出通过使用高度抵御环境变化的电容来应用DCBCM方法生成PUF。
已着眼于这些情形进行了本公开，且本公开意在提供能够生成稳定PUF的技术，该PUF较少地受到环境变化的影响，且具有较少的特性劣化。
问题的解决方案
根据本技术的一个方面的一种信号处理电路包括：一对电容，其形成差动对；以及输出单元，其检测所述一对电容之间的电容值差值，且输出所述差值，以将其应用于物理不可克隆函数(PUF)。
还包括交替反转的电压，且通过在所述电压下对所述一对电容充电和放电来检测所述电容值差值。
所述一对电容由以布置成列或矩阵的电容构成的电容阵列中的任两个电容模块构成。
还包括对应于构成所述电容阵列的所述电容设置的配线电容，且通过使用多个电压来校正所述配线电容。
所述一对电容为栅电容或MIS类型。
还包括与构成所述电容阵列的所述电容并联布置的开关，且通过接通和关断所述开关来校正所述配线电容。
所述一对电容为栅电容、MOM型配线与MIS类型中之一。
所述输出单元能够确定所述电容值差值为正还是负，将所述电容值差值转换为1位数字信号，并输出所述转换的电容值差值。
所述输出单元将所述电容值差值多值化，并输出所述处理的电容值差值。
根据本技术的一个方面的一种信号处理方法包括：通过信号处理电路，检测充当差动对的一对电容的电容值差值，且输出所述电容值差值，以将其应用于物理不可克隆函数(PUF)。
在本技术的一个方面中，检测充当差动对的一对电容的电容值差值，且输出所述电容值差值，以将其应用于物理不可克隆函数(PUF)。
本发明的效果
根据本技术，可以生成稳定的物理不可克隆函数(PUF)，其较少地受到环境变化的影响，且具有较少的特性劣化。
注意，给出本说明书中此处说明的效果，是为了示例说明的目的，且不欲将本技术的效果限制为本说明书中所述的效果，且可以考虑其他的效果。
附图说明
图1为示出根据本技术的差动对电路的示范性构造的电路图。
图2为示出图1中差动对电路的电压和电容的变化时序的示意图。
图3为示出根据本技术的差动对电路的另一示范性构造的电路图。
图4为示出根据本技术的差动对电路的又一示范性构造的电路图。
图5为示出图4中差动对电路的电压和电容的变化时序的示意图。
图6为示出用于获得电压依赖性ΔC的曲线图的示意图。
图7为示出根据本技术的差动对电路的另一示范性构造的电路图。
图8为示出图7中差动对电路的电压和电容的变化时序的示意图。
具体实施方式
以下，将描述本公开的实施方式(以下称为实施方式)。
<本技术的差动对电路的实例>
图1为示出根据本技术的差动对电路的示范性构造的电路图。
在图1的实例中，差动对电路11为包括以下组成部分的差动对电路：连接到VDD23-1的DUT 21-1与Tr 22-1；连接到与VDD 23-1成对布置的VDD 23-2的DUT 21-2与Tr 22-2；以及输出单元24。
在差动对电路11中，将电容(MOS-C(栅电容)、MIS-C(MIS类型)、Comb-C(MOM型配线)等)布置为DUT 21-1和DUT 21-2。Tr 22-1和Tr 22-2为晶体管，且Vset 1和Vset 2的脉冲分别施加于Tr 22-1和Tr 22-2。VDD 23-1和VDD 23-2为供电电压。输出单元24将I1与I2中的至少一者输出至之后的级(未示出)。
如图2中的时序图中所示，施加了VDD 23-1、VDD 23-2、Vset 1和Vset 2的脉冲。VDD 23-1和VDD 23-2为交替反转的电压。VDD 23-1和VDD 23-2进行充电与放电，使得一个接通，而另一个关断，且电流在开关(反转)期间距边沿一定差值而流动。输出I1与DUT 21-1和DUT 21-2之间的电容值差值成比例，且DUT 21-1和DUT 21-2之间的电容值差值可通过ΔC＝ΔI/(VDD*f)来获得。注意，f为输入脉冲频率。
可将来自输出单元24的DUT 21-1和DUT 21-2之间的电容值差值作为1位的PUF应用，其中DUT 21-1>DUT 21-2设为0，并且DUT 21-1<DUT 21-2设为1，且考虑到安全水平，提供差动对电路11的数目，以形成PUF。
此外，通过允许差动对具有冗余，允许测量结果ΔC≒0为保护带，且避免使用DUT21-1≈DUT 21-2的差动对，可以放松测量精度，且提高稳定性。
而且，在图1的差动对电路的情况下，需要以PUF的位数形成该差动对电路11，这导致了降低的面积效率。因此，将结合图3说明具有排成阵列的DUT的差动对电路，其具有提高的面积效率。
<本技术的差动对电路的实例>
图3为示出根据本技术的差动对电路的另一示范性构造的电路图。
在图3的实例中，差动对电路51类似于图1中的差动对电路11，在于其包括Tr 22-1和Tr 22-2、VDD 23-1和VDD 23-2、以及输出单元24。差动对电路51不同于图1中的差动对电路11，在于DUT 21-1和DUT 21-2已被改变为排成阵列的DUT 21-n和DUT 21-m，且还在于其还包括控制单元61、行解码器62以及列解码器63。
也即，控制单元61提供两个行地址，用于从n列中选择作为I1和I2输出至行解码器62的两个DUT 21-(n,m)。而且，控制单元61提供两个列地址，用于从m行中选择作为I1和I2输出至列解码器63的两个DUT 21-(n,m)。
行解码器62选择来自控制单元61的两个行地址的DUT 21-(n,m)。列解码器63选择来自控制单元61的两个列地址的DUT 21-(n,m)。
在图3的实例中，由行解码器62和列解码器63选择的DUT 21-(2,2)，以及晶体管22-1连接至VDD 23-1。而且，由行解码器62和列解码器63选择的DUT 21-(n-1,m-1)，以及晶体管22-2连接至VDD 23-2。
在这种情况下，与图1中的实例类似，施加了VDD 23-1、VDD 23-2、Vset 1和Vset 2的脉冲。VDD 23-1和VDD 23-2进行充电和放电，使得一个接通，而另一个关断，且电流在开关(反转)期间距边沿一定差值而流动。输出I1与DUT 21-(2,2)和DUT 21-(n-1,m-1)之间的电容值差值成比例，且DUT 21-(2,2)和DUT 21-(n-1,m-1)之间的电容值差值可通过ΔC＝ΔI/(VDD*f)来获得。
如上所述，可将DUT 21-(n,m)布置成阵列，由行解码器62与列解码器63选择任意两个DUT，且由差动对电路51进行幅值比较，这导致了面积效率的提高。
虽然在图1的示范性例子中，在DUT 21-1≈DUT 21-2的情况下，一个差动对电路11不可用，但例如，在图3的示范性例子中，足够改变选择组合，这导致了面积效率的提高，且不浪费面积。
注意，在由于两个所选的DUT 21-(n,m)在阵列中的位置差异的缘故阵列大小的增加产生不可忽略的量的配线电容的情况下，可以预先计算要为了各个位置而加入的配线电容值并进行校正。
然而，即使有这种校正，也难以消除配线电容固有的制造变化的影响。因此，将结合图4来说明被构造成消除配线电容变化的影响的差动对电路。
<本技术的差动对电路的实例>
图4为示出根据本技术的差动对电路的另一示范性构造的电路图。注意，为方便描述，图4的实例示出一条行线DUT 21-1至DUT 21-n，且省略了排成阵列的DUT 21-(1,1)至DUT 21-(n,m)中的m-1条线的DUT 21-1至DUT 21-n以及图3中的用于行线的开关电路的图示。因此，在实际的差动对电路101中，DUT’121-1至DUT’121-n也由DUT’121-(1,1)至DUT’121-(n,m)构成。
在图4的实例中，差动对电路101与图1中的差动对电路11类似，在于其包括Tr 22-1和Tr 22-2、VDD 23-1和VDD 23-2，以及输出单元24。差动对电路101不同于图1中的差动对电路11，在于DUT 21-1和DUT 21-2已被改变为作为电容C1至Cn的排成阵列的DUT 21-1至DUT 21-n，且在于该电路还包括开关电路111，以及作为配线寄生部件的电容C1’至Cn’的DUT’121-1至DUT’121-n。
具体地，开关电路111连接VDD 23-1、DUT 21-1至DUT 21-n中的任一个以及Tr 22-1，同时连接VDD 23-2、DUT 21-1至DUT 21-n中的任一个以及Tr 22-2。而且，开关电路111切换电压连接，例如，连接VDD 23-2、上述DUT 21-1至DUT 21-n中的任一个以及Tr 22-1，同时连接VDD 23-1、上述DUT 21-1至DUT 21-n中的任一个以及Tr 22-2。以这种方式，开关电路111将DUT 21-1至DUT 21-n中的每一个连接至多个电压。
注意，为方便起见，例如，将使用DUT 21-1和DUT 21-2来说明。在如图5中所示连接DUT后，施加了VDD 23-1、VDD 23-2、Vset 1和Vset 2的脉冲。VDD 23-1和VDD 23-2为交替反转的电压。VDD 23-1和VDD 23-2进行充电和放电，使得一个接通，而另一个关断，且电流在开关(反转)期间距边沿一定差值而流动。输出I1与电容值差值{(C1+C1')-(C2+C2')}(也即DUT 21-1与DUT’121-1之间的差值及DUT 21-2与DUT’121-2之间的差值这两个差值之间的差值)成比例。
此处，如图6中所示，通过确定电压依赖性ΔC，可以分离不具有电压依赖性的配线电容C1’和C2’。以这种操作，可以获得DUT 21-1与DUT 21-2之间的电容差。
注意，图4中的配线电容消除方法在DUT为诸如Comb-C等不具有偏压依赖性的电容的情况下不适用。因此，参见图7，示出被构造成在DUT为诸如Comb-C等不具有偏压依赖性的电容的情况下消除配线电容变化的影响的差动对电路。
<本技术的差动对电路的实例>
图7为示出根据本技术的差动对电路的另一示范性构造的电路图。注意，与图4中的实例类似，为方便描述，图7的实例示出一条行线DUT 21-1至DUT 21-n，且省略了排成阵列的DUT 21-(1,1)至DUT 21-(n,m)中的m-1条线的DUT 21-1至DUT 21-n以及图3中的用于行线的开关电路的图示。因此，在实际的差动对电路151中，DUT’121-1至DUT’121-n也由DUT’121-(1,1)至DUT’121-(n,m)构成，且开关161-1至开关161-n也由开关161-(1,1)至161-(n,m)构成。
图7的实例中的差动对电路151与图4中的差动对电路101类似，在于该电路包括：作为C1至Cn的排成阵列的DUT 21-1至DUT 21-n；Tr 22-1与Tr 22-2；VDD 23-1与VDD 23-2；输出单元24；开关电路111；以及作为配线寄生部件的电容C1’至Cn’的DUT’121-1至DUT’121-n。差动对电路151不同于图4中的差动对电路101，在于已分别与作为电容C1至Cn的排成阵列的DUT 21-1至21-n并联而加入开关161-1至161-n。
也即，与图4中的实例类似，开关电路111将DUT 21-1至DUT 21-n中的每一个连接至多个电压。此时，如图8中所示，通过接通和关断并联布置的开关161-1至161-n，在接通和关断时进行两次测量。关断时的测量目标为从DUT电容与配线电容之和获得的差值，且接通时的测量目标为单独从配线电容获得的差值。因此，可通过这两者获得DUT 21-1与DUT 21-2之间的电容差。
注意，尽管以上描述了取决于两个DUT的幅值而生成一位(0和1)的PUF的示范性情况，也允许将该两个DUT之间的差值多值化，这使得能够提高面积效率。
如上所述，根据本技术，可以形成稳定的PUF，其较少受到环境之类的影响，且具有较少的特性劣化，并具有相对大的面积效率和低的功耗。而且，本技术的电路能够通过标准工序实现，以集成到片上系统(SoC)等之中。
注意，本公开的实施方式不限于上述实施方式，但是能在本公开的范围内以各种方式更改。
或者，可以将上述作为单一设备(或处理单元)的构造划分并构造为多个设备(或处理单元)。反之，可以将上述作为多个设备(或处理单元)的构造集拢并构造为单个设备(或处理单元)。此外，当然可以将不同于上述构造的构造加入这些设备(或处理单元)的构造。而且，只要构造或操作在整个系统中基本相同，可以将某些设备(或处理单元)的构造部分地包括在其他设备(或其他处理单元)的构造中。因此，本技术不限于上述的实施方式，而是可以在根据本技术的范围内以各种方式进行修改。
以上，已结合附图描述了本公开的优选实施方式，但是本公开不限于以上实例。本公开的所属技术领域人员将发现，实现所附权利要求的技术范围内的各种变化和更改是可以理解的，且应当理解，它们将自然地落在本公开的技术范围内。
注意，也可以将本技术如下构造。
(1)一种信号处理电路，其包括：
一对电容，其形成差动对；以及
输出单元，其检测所述一对电容之间的电容值差值，且输出所述差值，以将其应用于物理不可克隆函数(PUF)。
(2)根据(1)所述的信号处理电路，还包括交替反转的电压，其中，通过在所述电压下对所述一对电容充电和放电，来检测所述电容值差值。
(3)根据(1)或(2)所述的信号处理电路，其中所述一对电容由以布置成列或矩阵的电容构成的电容阵列中的任两个电容模块构成。
(4)根据(3)所述的信号处理电路，还包括对应于构成所述电容阵列的所述电容设置的配线电容，其中通过使用多个电压来校正所述配线电容。
(5)根据(4)所述的信号处理电路，其中所述一对电容为栅电容与MIS类型中之一。
(6)根据(3)所述的信号处理电路，还包括与构成所述电容阵列的所述电容并联布置的开关，其中通过接通和关断所述开关来校正所述配线电容。
(7)根据(1)至(3)和(6)中任一项所述的信号处理电路，其中所述一对电容为栅电容、MOM型配线与MIS类型中之一。
(8)根据(1)至(7)中任一项所述的信号处理电路，其中所述输出单元确定所述电容值差值为正还是负，将所述电容值差值转换为1位数字信号，并输出所述转换的电容值差值。
(9)根据(1)至(7)中任一项所述的信号处理电路，其中所述输出单元将所述电容值差值多值化，并输出所述处理的电容值差值。
(10)一种信号处理方法，其包括：通过信号处理电路，检测充当差动对的一对电容的电容值差值，且输出所述电容值差值，以将其应用于物理不可克隆函数(PUF)。
附图标记清单
11 差动对电路
21-1，21-2，21-3至21-n VDD
22-1，22-2 Tr
23-1，23-2 VDD
24 输出单元
51 差动对电路
61 控制单元
62 行解码器
63 列解码器
101 差动对电路
111 开关电路
121-1至121-n DUT’
151 差动对电路
161-1至161-n 开关。

Claims (10)

1.一种信号处理电路，其包括：
一对电容，其形成差动对；以及
输出单元，其检测所述一对电容之间的电容值差值，且输出所述差值，以将其应用于物理不可克隆函数(PUF)。
2.根据权利要求1所述的信号处理电路，还包括交替反转的电压，其中，通过在所述电压下对所述一对电容充电和放电，来检测所述电容值差值。
3.根据权利要求2所述的信号处理电路，其中所述一对电容由以布置成列或矩阵的电容构成的电容阵列中的任两个电容模块构成。
4.根据权利要求3所述的信号处理电路，还包括对应于构成所述电容阵列的所述电容设置的配线电容，其中通过使用多个电压来校正所述配线电容。
5.根据权利要求4所述的信号处理电路，其中所述一对电容为栅电容与MIS类型中之一。
6.根据权利要求3所述的信号处理电路，还包括与构成所述电容阵列的所述电容并联布置的开关，其中通过接通和关断所述开关来校正所述配线电容。
7.根据权利要求1所述的信号处理电路，其中所述一对电容为栅电容、MOM型配线与MIS类型中之一。
8.根据权利要求1所述的信号处理电路，其中所述输出单元确定所述电容值差值为正还是负，将所述电容值差值转换为1位数字信号，并输出所述转换的电容值差值。
9.根据权利要求1所述的信号处理电路，其中所述输出单元将所述电容值差值多值化，并输出所述处理的电容值差值。
10.一种信号处理方法，其包括：通过信号处理电路，检测充当差动对的一对电容的电容值差值，且输出所述电容值差值，以将其应用于物理不可克隆函数(PUF)。
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