CN106982046A - 瞬态脉冲宽度展宽电路及方法 - Google Patents

Abstract

本发明涉及瞬态脉冲宽度展宽电路及方法。所述电路包括若干个串联的展宽单元，每个展宽单元包括第一反相电路和第二反相电路，第一反相电路的输入端连接其所在展宽单元的输入端，第一反相电路的输出端连接第二反相电路的输入端，第二反相电路的输出端连接其所在展宽单元的输出端；瞬态脉冲信号输入所述瞬态脉冲宽度展宽电路，依次通过各展宽单元，各展宽单元的第一反相电路和第二反相电路分别输出与其输入脉冲信号反相的脉冲，且所述第二反相电路输出脉冲的上升时间/下降时间大于所述第一反相电路输出脉冲的下降时间/上升时间。本发明能够有效展宽瞬态脉冲宽度，有利于提高后续电路对瞬态脉冲的检测准确度。

Description

瞬态脉冲宽度展宽电路及方法

技术领域

本发明涉及数字电路技术领域，特别是涉及一种瞬态脉冲宽度展宽电路及方法。

背景技术

高能粒子入射半导体材料后，其将导致目标材料电离并在轨迹上淀积电荷；这将使得半导体器件或集成电路性能退化或功能失效，该现象统称为单粒子效应(singleevent effect，SEE)。单粒子瞬态脉冲指粒子轨迹上产生的电荷被敏感节点收集，并导致电压和电流瞬时变化的现象。目前，单粒子瞬态脉冲已成为国内外关注焦点。在试验测量过程中，传统单粒子瞬态脉冲的检测方法是依赖于高精度测量仪器来捕捉复杂电路系统中瞬态脉冲的波形与宽度，但由于单粒子瞬态脉冲宽度很小，一般均在1ns以下，因此对测量仪器要求较高，且单粒子瞬态脉冲波形在通过测量仪器时会受漂移电容影响而产生失真，因而通过该方式检测单粒子瞬态脉冲的误差较大。

发明内容

基于此，本发明实施例提供了瞬态脉冲宽度展宽电路及方法，能够有效展宽瞬态脉冲宽度，有利于提高后续电路对瞬态脉冲的检测准确度。

本发明提供一种瞬态脉冲宽度展宽电路，包括若干个串联的展宽单元，每个展宽单元包括第一反相电路和第二反相电路，所述第一反相电路和第二反相电路为非对称结构，第一反相电路的输入端连接其所在展宽单元的输入端，第一反相电路的输出端连接第二反相电路的输入端，第二反相电路的输出端连接其所在展宽单元的输出端；

瞬态脉冲信号输入所述瞬态脉冲宽度展宽电路，依次通过各展宽单元，各展宽单元的第一反相电路和第二反相电路分别输出与其输入脉冲信号反相的脉冲，且所述第二反相电路输出脉冲的上升时间/下降时间大于所述第一反相电路输出脉冲的下降时间/上升时间。

本发明另一方面提供一种瞬态脉冲宽度展宽方法，包括：

调整所述瞬态脉冲宽度展宽电路，使各个展宽单元中第二反相电路输出脉冲的上升时间/下降时间与第一反相电路输出脉冲的下降时间/上升时间的差值在设定范围内；

将原始瞬态脉冲输入调节后的瞬态脉冲宽度展宽电路，根据所述瞬态脉冲宽度展宽电路的输出脉冲得到所述原始瞬态脉冲对应的展宽脉冲。

基于上述实施例提供的瞬态脉冲宽度展宽电路及方法，通过设置若干个完全相同的基本数字电路单元(即展宽单元)并串联构成电路链，在电路链中每个基本数字电路单元包括两个基本电路模块(即第一反相电路和第二反相电路)，通过动态调节每个基本数字电路单元中后一个电路模块的器件宽长比、负载电容、阈值电压等电学参数，以使每个基本数字电路单元中两个电路模块间上升、下降时间等参数不对称，并增加脉冲在第二个电路模块(即第二反相电路)输出后的上升/下降时间。通过该电路链，当瞬态脉冲信号输入每个展宽单元时，单元中后一个电路模块(即第二反相电路)将使其上升或下降时间变长，即脉冲信号的上升或下降边沿变缓，脉冲信号的宽度得到展宽，这些变缓的上升或下降沿将在下一个展宽单元中进一步得到展宽，以此类推，可实现对原始瞬态脉冲宽的预期展宽效果，有利于提高后续对瞬态脉冲的检测准确度。

附图说明

图1为一实施例的瞬态脉冲宽度展宽电路的示意图；

图2为另一实施例的带电容的反相器链瞬态脉冲宽度展宽电路的示意图；

图3为另一实施例的基于阈值电压动态调节的反相器链瞬态脉冲宽度展宽电路的示意图；

图4为另一实施例的带电容的或非门链瞬态脉冲宽度展宽电路的示意图；

图5为另一实施例的基于阈值电压动态调节的或非门链瞬态脉冲宽度展宽电路的示意图；

图6为另一实施例的带电容的与非门链瞬态脉冲宽度展宽电路的示意图；

图7为另一实施例的基于阈值电压动态调节的与非门链瞬态脉冲宽度展宽电路的示意图；

图8为基于图2瞬态脉冲宽度展宽电路对瞬态脉冲的脉宽展宽效果示意图；

图9为基于图3瞬态脉冲宽度展宽电路对瞬态脉冲的脉宽展宽效果示意图；

图10为基于图4瞬态脉冲宽度展宽电路对瞬态脉冲的脉宽展宽效果示意图；

图11为基于图5瞬态脉冲宽度展宽电路对瞬态脉冲的脉宽展宽效果示意图；

图12为基于图6瞬态脉冲宽度展宽电路对瞬态脉冲的脉宽展宽效果示意图；

图13为基于图7瞬态脉冲宽度展宽电路对瞬态脉冲的脉宽展宽效果示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图1为一实施例的瞬态脉冲宽度展宽电路的示意图；如图1所示，本实施例中瞬态脉冲宽度展宽电路包括若干个串联的展宽单元，每个展宽单元包括第一反相电路和第二反相电路，所述第一反相电路和第二反相电路为非对称结构，第一反相电路的输入端连接其所在展宽单元的输入端，第一反相电路的输出端连接第二反相电的输入端，第二反相电路的输出端连接其所在展宽单元的输出端。瞬态脉冲信号输入所述瞬态脉冲宽度展宽电路后依次通过各展宽单元，各展宽单元的第一反相电路和第二反相电路分别输出与其输入脉冲信号反相的脉冲，且所述第二反相电路输出脉冲的上升时间/下降时间大于所述第一反相电路输出脉冲的下降时间/上升时间。

通过若干个串联的展宽单元构成的电路链，由于各个展宽单元中第二反相电路输出脉冲的上升时间/下降时间大于所述第一反相电路输出脉冲的下降时间/上升时间，因此各个展宽单元均为非对称结构的电路。当瞬态脉冲信号传输进每个展宽单元时，展宽单元中后一个反相电路(即第二反相电路)将使其上升或下降时间变长，即脉冲信号的上升或下降边沿变缓，脉冲信号的宽度得到展宽，这些变缓的上升或下降沿将在下一个展宽单元中进一步得到展宽，以此类推，可实现对原始瞬态脉冲宽的预期展宽效果，进而有利于后续对瞬态脉冲的检测和分析。

在一实施例中，其中在各个展宽单元中，第一反相电路和第二反相电路均采用反相器，并且通过在第二反相电路之后设置一负载电容，使得第一反相电路和第二反相电路构成非对称结构。对应的，所述瞬态脉冲宽度展宽电路即带电容的反相器链，参考图2所示，包含2N个反相器，2N个反相器构成N个展宽单元；每个展宽单元中的第一反相电路和所述第二反相电路均为反相器，每个展宽单元还包括一负载电容，所述第二反相电路的输出端还通过所述负载电容接地。具体地，所述瞬态脉冲宽度展宽电路的结构可为：第一展宽单元中第一反相器A1的输入端输入瞬态脉冲信号，第一展宽单元中第一反相器A1的输出端与第二反相器B1的输入端相连，第二反相器B1的输出端与负载电容C1一端相连，负载电容C1另一端接地；同时第一展宽单元中第二反相器B1的输出端与第二展宽单元中第一反相器A1的输入端相连；依次类推，第N-1展宽单元中第二反相器B_N-1的输出端与第N展宽单元中第一反相器A_N输入端相连；第N展宽单元中第一反相器A_N输出端与第二反相器B_N的输入端相连，第N展宽单元中的第二反相器B_N的输出端与负载电容C_N一端相连，负载电容C_N另一端接地；同时第N展宽单元中的第二反相器B_N的输出端输出展宽后的脉冲。

基于上述实施例的瞬态脉冲宽度展宽电路，通过增加负载电容使得链路中展宽单元的结构不对称，从而有效实现对瞬态脉冲信号的脉宽展宽。其中展宽单元的数量可根据实际的脉宽展宽需求设置；并且所述瞬态脉冲宽度展宽电路中各级展宽单元内晶体管尺寸的设计可依据链路中各逻辑强度一致或者晶体管尺寸相同两种方法：通过调整晶体管宽长比和负载电容大小，可有效控制脉冲展宽的大小及其变化快慢。

基于本实施例的瞬态脉冲宽度展宽电路，如图8所示，当有1……1-0……0-1……1的瞬态脉冲输入时，展宽单元中的第一反相器使脉冲信号发生翻转，脉冲信号经过第二反相器时再次发生翻转，同时由于第二反相器后面负载电容的影响，使上级展宽单元上升时间增加的上升沿与下级展宽单元下降沿不对称，导致上升时间一部分转化为脉冲宽度，进而使脉冲发生展宽。在N级展宽单元的电路中，不断循环，展宽单元级数越多，循环次数越多，脉冲展宽越大，如图8所示分别示出了由反相器(INV)构成的50个展宽单元和由反相器构成的100个展宽单元对应电路的展宽效果。由此，输入瞬态脉冲经过此链路得到展宽，脉冲展宽大小可以通过调节晶体管宽长比、电容值大小或者链路中展宽单元的级数N来调节。

在一实施例中，参考图3所示，其中在各个展宽单元中，第一反相电路、第二反相电路均为包括一PMOS管和一NMOS管的CMOS反相器，通过调节相应PMOS管的衬底电压(Vbs)动态调节PMOS管的阈值电压，使得第一反相电路和第二反相电路构成非对称结构。所述各展宽单元中，在第一反相电路中，PMOS管的源端和衬底均连接电源电压端(即VDD端)，NMOS管的源端和衬底均接地，PMOS管的栅端、NMOS管的栅端均连接其所在第一反相电路的输入端，PMOS管的漏端、NMOS管的漏端均连接其所在第一反相电路的输出端；在第二反相电路中，PMOS管的源端和衬底分别连接电源电压端(即VDD端)和阈值电压端(即Vbs端)，NMOS管的源端和衬底均接地，PMOS管的栅端、NMOS管的栅端均连接其所在第二反相电路的输入端，PMOS管的漏端、NMOS管的漏端均连接其所在第二反相电路的输出端；其中，所述电源电压端(即VDD端)和阈值电压端(即Vbs端)的电压值不同。具体的，参考图3，本实施例的瞬态脉冲宽度展宽电路的具体结构可为：包括2N个CMOS反相器，所述2N个CMOS反相器构成N个展宽单元。其中，第1级展宽单元中第一CMOS反相器A1的PMOS源端接电源电压VDD，栅端接输入端，输入瞬态脉冲信号，漏端接输出端；第1级展宽单元中第一CMOS反相器A1的NMOS源端接地，栅端接输入端，输入瞬态脉冲信号，漏端接输出端。第1级展宽单元中第一CMOS反相器A1的输出端与第二CMOS反相器B1的输入端相连，第1级展宽单元中第二CMOS反相器B1的PMOS源端接VDD端，栅端接输入端，漏端接输出端，衬底接Vbs端。第1级展宽单元中第二CMOS反相器B1的NMOS源端接地，栅端接输入端，漏端接输出端。第1级展宽单元中第二CMOS反相器B1的输出端与第2级展宽单元中第一CMOS反相器A1的输入端相连；依次类推，第N-1级展宽单元中第二CMOS反相器B_N-1的输出端与第N级展宽单元中第一CMOS反相器A_N输入端相连；第N级展宽单元中第一CMOS反相器A_N的PMOS源端接VDD，栅端接输入端，漏端接输出端；第N级展宽单元中第一CMOS反相器A_N的NMOS源端接地，栅端接输入端，漏端接输出端。第N级展宽单元中第一CMOS反相器A_N的输出端与第N级展宽单元中第二CMOS反相器B_N的输入端相连，第N级展宽单元中第二CMOS反相器B_N的PMOS源端接VDD，栅端接输入端，漏端接输出端，衬底接Vbs。第N级展宽单元中第二CMOS反相器B_N的NMOS源端接地，栅端接输入端，漏端接输出端。同时第N级展宽单元中的第二CMOS反相器B_N的输出端输出展宽脉冲。

该结构的瞬态脉冲宽度展宽电路，通过调节CMOS反相器中相应PMOS管的衬底电压(Vbs)动态调节PMOS管的阈值电压，使得链路结构不对称，因而能够有效实现脉宽展宽。电路中各CMOS反相器内晶体管尺寸的设置可依据链路中各逻辑强度一致或者晶体管等尺寸相同两种方法：通过调整晶体管宽长比和Vbs大小，可有效控制脉冲展宽的大小及其变化快慢。

基于本实施例的瞬态脉冲宽度展宽电路，参考图9所示，当有0……0-1……1-0……0的瞬态脉冲输入展宽单元时，其中的第一CMOS反相器使脉冲信号发生翻转，脉冲信号经过第二CMOS反相器时再次发生翻转，同时由于第二CMOS反相器中Vbs的影响，导致脉冲上升时间一部分转化为脉冲宽度，进而使脉冲发生展宽。在N级展宽单元里，不断循环，展宽单元数量越多，循环次数越多，脉冲展宽越大，如图9所示分别示出了由CMOS反相器构成的50个展宽单元和由CMOS反相器构成的100个展宽单元对应电路的展宽效果。由此输入的瞬态脉冲经过此链路得到展宽。脉冲展宽大小可以通过调节晶体管宽长比或者Vbs大小或者链路中展宽单元的级数N来调节。

在一实施例中，参考图4所示，其中在每个展宽单元中，第一反相电路和第二反相电路均为或非门，并且通过在第二反相电路输出端还设置一负载电容，所述第二反相电路的输出端还通过所述负载电容接地，使得第一反相电路和第二反相电路构成非对称结构。对应的，所述瞬态脉冲宽度展宽电路即带电容的与非门链，参考图4所示，包括2N个或非门，2N个或非门构成N个展宽单元。具体地，所述瞬态脉冲宽度展宽电路的结构可为：第1级展宽单元中第一或非门A1的输入端输入瞬态脉冲信号，第1级展宽单元中第一或非门A1的另一个输入端接地，第1级展宽单元中第一或非门A1的输出端与第二或非门B1的输入端相连，第1级展宽单元中第二或非门B1的另一个输入端接地，第1级展宽单元中第二或非门B1的输出端与负载电容一端相连，负载电容另一端接地；同时第1级展宽单元中第二或非门B1的输出端与第2级展宽单元中第一或非门A1的输入端相连，第2级展宽单元中第一或非门A1的另一个输入端接地；依次类推，第N-1级展宽单元中第二或非门B_N-1的输出端与第N级展宽单元中第一或非门A_N输入端相连，第N级展宽单元中第一或非门A_N另一个输入端接地；第N级展宽单元中第一或非门A_N输出端与第二或非门B_N的输入端相连，第N级展宽单元中第二或非门B_N另一个输入端接地；第N级展宽单元中的第二或非门B_N的输出端与负载电容C_N一端相连，负载电容C_N另一端接地；同时第N级展宽单元中的第二或非门B_N的输出端输出展宽脉冲。

本实施例的瞬态脉冲宽度展宽电路中，各级展宽单元内晶体管尺寸的设计可依据链路中各逻辑强度一致或者晶体管尺寸相同两种方法：通过调整晶体管宽长比和电容大小，可有效控制脉冲展宽的大小及其变化快慢。

基于本实施例的瞬态脉冲宽度展宽电路，参考图10所示，当有1……1-0……0-1……1的瞬态脉冲信号输入展宽单元时，其第一或非门使脉冲信号发生翻转，脉冲信号经过第二或非门时再次发生翻转，同时由于第二或非门后面负载电容的影响，使上级上升时间增加的上升沿与下级下降沿不对称，导致上升时间一部分转化为脉冲宽度，进而使脉冲发生展宽。在N级展宽单元中，不断循环，展宽单元级数越多，循环次数越多，脉冲展宽越大，如图10所示分别示出了由或非门(NOR)构成的50个展宽单元和由或非门构成的100个展宽单元对应电路的展宽效果。由此，输入的瞬态脉冲经过此链路得到展宽，脉冲展宽大小可以通过调节晶体管宽长比、电容值大小或者链路中展宽单元的级数N来调节。

在一实施例中，参考图5所示，所述第一反相电路、第二反相电路均为包括两个PMOS管和两个NMOS管的CMOS或非门电路；且在所述第一反相电路中，第一PMOS管A₁₀₁的源端和衬底均连接电源电压端(即VDD端)，第一PMOS管A₁₀₁的栅端、第一NMOS管A₁₀₃的栅端均接其所在第一反相电路的输入端，第一NMOS管A₁₀₃的漏端、第二PMOS管A₁₀₂的漏端、第二NMOS管A₁₀₄的漏端均连接其所在第一反相电路的输出端，第一PMOS管A₁₀₁的漏端连接第二PMOS管A₁₀₂的源端和衬底，第二PMOS管A₁₀₂的栅端、第一NMOS管A₁₀₃的源端和衬底、第二NMOS管A₁₀₄的栅端、源端和衬底均接地；在所述第二反相电路中，第一PMOS管B₁₀₁的源端连接电源电压端(即VDD端)，第一PMOS管B₁₀₁的栅端、第一NMOS管B₁₀₃栅端均连接其所在第二反相电路的输入端，第一NMOS管的漏端、第二PMOS管B₁₀₂的漏端、第二NMOS管的漏端均连接其所在第二反相电路的输出端；第一PMOS管B₁₀₁的衬底、第二PMOS管B₁₀₂的衬底均连接阈值电压端(即Vbs端)，第一PMOS管B₁₀₁的漏端连接第二PMOS管B₁₀₂的源端；第二PMOS管B₁₀₂的栅端、第一NMOS管B₁₀₃的源端和衬底、第二NMOS管B₁₀₄的栅端、源端和衬底均接地；其中，所述电源电压端(即VDD端)和阈值电压端(即Vbs端)的电压值不同。通过调节相应PMOS管的衬底电压(Vbs)，可动态调节PMOS管的阈值电压，使得链路结构不对称。具体拓扑结构可如图5所示：包括2N个CMOS或非门电路，每个CMOS或非门电路包括两个PMOS管和两个NMOS管；2N个CMOS或非门电路构成N个展宽单元。对应的，所述瞬态脉冲宽度展宽电路为具有N个串联的展宽单元。其中，第1级展宽单元中第一CMOS或非门电路A1中A₁₀₁的源端接VDD，A₁₀₁的栅端接输入端，输入瞬态脉冲信号，A₁₀₁的漏端接A₁₀₂的源端；A₁₀₂的栅端接地，A₁₀₂的漏端接输出端；第1级展宽单元中第一CMOS或非门电路A1中的A₁₀₃的源端接地，栅端接输入端，输入瞬态脉冲信号，漏端接输出端；A₁₀₄的源端接地，栅端接地，漏端接输出端。第1级展宽单元中第一CMOS或非门电路A1的输出端与第二CMOS或非门电路B1的输入端相连，第1级展宽单元中第二CMOS或非门电路B1中B₁₀₁的源端接VDD，B₁₀₁的栅端接输入端，B₁₀₁的衬底接电压Vbs，B₁₀₁的漏端接B₁₀₂的源端；B₁₀₂的栅端接地，B₁₀₂的衬底接电压Vbs，B₁₀₂的漏端接输出端；第1级展宽单元中第二CMOS或非门电路B1中的B₁₀₃的源端接地，栅端接输入端，漏端接输出端；B₁₀₄的源端接地，栅端接地，漏端接输出端。第1级展宽单元中第二CMOS或非门电路B1的输出端与第2级展宽单元中第一CMOS或非门电路A2的输入端相连；依次类推可得，第N-1级展宽单元中第二CMOS或非门电路B_N-1的输出端与第N级展宽单元中第一CMOS或非门电路A_N输入端相连；第N级展宽单元中第一CMOS或非门电路A_N中A_N01的源端接VDD，A_N01的栅端接输入端，A_N01的漏端接A_N02的源端；A_N02的栅端接地，A_N02的漏端接输出端；第N级展宽单元中第一CMOS或非门电路A_N中的A_N03的源端接地，栅端接输入端，漏端接输出端；A_N04的源端接地，栅端接地，漏端接输出端。第N级展宽单元中第一CMOS或非门电路A_N的输出端与第二CMOS或非门电路B_N的输入端相连，第N级展宽单元中第二CMOS或非门电路B_N中B_N01的源端接VDD，B_N01的栅端接输入端，B_N01的衬底接电压Vbs，B_N01的漏端接B_N02的源端；B_N02的栅端接地，B_N02的衬底接电压Vbs，B_N02的漏端接输出端；第N级展宽单元中第二CMOS或非门电路B_N中的B_N03的源端接地，栅端接输入端，漏端接输出端；B_N04的源端接地，栅端接地，漏端接输出端。同时第N级展宽单元中的第二CMOS或非门电路B_N的输出端输出展宽脉冲。

本实施例的瞬态脉冲宽度展宽电路中，各级与非门单元内晶体管尺寸的设置可依据链路中各逻辑强度一致或者晶体管等尺寸相同两种方法：通过调整晶体管宽长比和Vbs电压大小，可有效控制脉冲展宽的大小及其变化快慢。

基于本实施例的瞬态脉冲宽度展宽电路，参考图11所示，当有0……0-1……1-0……0的瞬态脉冲信号输入展宽单元时，其第一CMOS或非门电路使脉冲信号发生翻转，脉冲信号经过第二CMOS或非门电路时再次发生翻转，同时由于第二CMOS或非门电路中Vbs的影响，导致上升时间一部分转化为脉冲宽度，进而使脉冲发生展宽。在N级展宽单元里，不断循环，展宽单元数量越多，循环次数越多，脉冲展宽越大，如图11分别示出了由CMOS或非门电路构成的50个展宽单元和由CMOS或非门电路构成的100个展宽单元对应电路的展宽效果。由此，输入的瞬态脉冲经过此链路得到展宽。脉冲展宽大小可以通过调节晶体管宽长比或者Vbs大小，链路中展宽单元的级数N来调节。

在一实施例中，参考图6所示，所述展宽单元中的第一反相电路、第二反相电路均为与非门器件，其中各个与非门器件的一输入端为脉冲信号输入端，另一输入端连接电源电压端；每个展宽单元还包括一负载电容，所述第二反相电路的输出端还通过所述负载电容接地。在该电路中，通过增加负载电容使得链路结构不对称。具体的，参考图6所示，所述瞬态脉冲宽度展宽电路的具体结构可为：包含2N个与非门，所述2N个与非门构成N个展宽单元。其中，第1级展宽单元中第一与非门A1的输入端输入瞬态脉冲信号，第1级展宽单元中第一与非门A1的另一个输入端接电源电压VDD，第1级展宽单元中第一与非门A1的输出端与第二与非门B1的输入端相连，第1级展宽单元中第二与非门B1的另一个输入端接电源电压VDD，第1级展宽单元中第二与非门B1的输出端与负载电容一端相连，负载电容另一端接地；同时第1级展宽单元中第二与非门B1的输出端与第2级展宽单元中第一与非门A1的输入端相连，第2级展宽单元中第一与非门A1的另一个输入端接电源电压VDD；依次类推可得，第N-1级展宽单元中第二与非门B_N-1的输出端与第N级展宽单元中第一与非门A_N输入端相连，第N级展宽单元中第一与非门A_N另一个输入端接电源电压VDD；第N级展宽单元中第一与非门A_N输出端与第二与非门B_N的输入端相连，第N级展宽单元中第二与非门B_N另一个输入端接电源电压VDD；第N级展宽单元中的第二与非门B_N的输出端与负载电容C_N一端相连，负载电容C_N另一端接地；同时第N级展宽单元中的第二与非门B_N的输出端输出展宽脉冲。

在本实施例的瞬态脉冲宽度展宽电路中，各级展宽单元内晶体管尺寸的设计可依据链路中各逻辑强度一致或者晶体管尺寸相同两种方法：通过调整晶体管宽长比和电容大小，可有效控制脉冲展宽的大小及其变化快慢。

基于本实施例的瞬态脉冲宽度展宽电路，参考图12所示，若有1……1-0……0-1……1的瞬态脉冲输入展宽单元时，其第一与非门使脉冲信号发生翻转，脉冲信号经过第二与非门时再次发生翻转，同时由于第二与非门后面负载电容的影响，使上级上升时间增加的上升沿与下级下降沿不对称，导致上升时间一部分转化为脉冲宽度，进而使脉冲发生展宽。在N级展宽单元里，不断循环，展宽单元数量越多，循环次数越多，脉冲展宽越大，如图12分别示出了由与非门(NAND)构成的50个展宽单元和由与非门构成的100个展宽单元对应电路的展宽效果。由此，输入的瞬态脉冲经过此链路得到展宽。脉冲展宽大小可以通过调节晶体管宽长比或者电容值大小、或者链路中展宽单元的级数N来调节。

在一实施例中，参考图7所示，所述展宽单元中的第一反相电路、第二反相电路均为包括两个PMOS管和两个NMOS管的CMOS与非门电路。并且在所述第一CMOS与非门电路A1中，第一PMOS管A₁₁₁的栅端、源端和衬底、第二PMOS管A₁₁₂的源端和衬底、第一NMOS管A₁₁₃的栅端均连接电源电压端(即VDD)；第二PMOS管A₁₁₂的栅端、第二NMOS管的栅端均连接CMOS与非门电路A1的输入端，第一PMOS管A₁₁₁的漏端、第二PMOS管A₁₁₂的漏端、第一NMOS管A₁₁₃的漏端均连接CMOS与非门电路A1的输出端；第一NMOS管A₁₁₃的源端和衬底均连接第二NMOS管A₁₁₄的漏端，第二NMOS管A₁₁₄的源端和衬底均接地；在所述第二CMOS与非门电路B1中，第一PMOS管B₁₁₁的源端和栅端、第二PMOS管B₁₁₂的源端、第一NMOS管B₁₁₃的栅端均接电源电压端，第一PMOS管B₁₁₁的衬底、第二PMOS管B₁₁₂的衬底均连接阈值电压端；第二PMOS管B₁₁₂的栅端、第二NMOS管B₁₁₄的栅端均接CMOS与非门电路B1的输入端，第一PMOS管B₁₁₁的漏端、第二PMOS管B₁₁₂的漏端、第一NMOS管B₁₁₃的漏端均连接CMOS与非门电路B1的输出端；第一NMOS管B₁₁₃的源端和衬底均连接第二NMOS管B₁₁₄的漏端，第二NMOS管B₁₁₄的源端和衬底均接地；其中，所述电源电压端和阈值电压端的电压值不同。通过调节CMOS与非门电路B1中相应PMOS管的衬底电压(Vbs)可动态调节PMOS管的阈值电压，使得链路结构不对称。参考图7所示，所述瞬态脉冲宽度展宽电路的具体结构可包括：2N个CMOS与非门电路，每个CMOS与非门电路包括两个PMOS管和两个NMOS管。所述2N个CMOS与非门电路构成N个展宽单元。具体的，第1级展宽单元中第一CMOS与非门电路A1(即第一反相电路)中A₁₁₁的源端接电源电压VDD，A₁₁₁的栅端接电源电压VDD，A₁₁₁的漏端接输出端；A₁₁₂的源端接电源电压VDD，A₁₁₂的栅端接输入端，输入瞬态脉冲信号，A₁₁₂的漏端接输出端；第1级展宽单元中第一CMOS与非门电路A1中的A₁₁₃的源端接A₁₁₄的漏端，栅端接电源电压VDD，漏端接输出端；A₁₁₄的源端接地，栅端接输入端，输入瞬态脉冲信号，漏端接A113的源端。第1级展宽单元中第一CMOS与非门电路A1的输出端和第二CMOS与非门电路B1(即第二反相电路)的输入端相连，第1级展宽单元中第二CMOS与非门电路B1中B₁₁₁的源端接电源电压VDD，B₁₁₁的栅端接电源电压VDD，B₁₁₁的衬底接电压Vbs，B₁₁₁的漏端接输出端；B₁₁₂的源端接电源电压VDD，B₁₁₂的栅端接输入端，B₁₁₂的衬底接电压Vbs，B₁₁₂的漏端接输出端；第1级展宽单元中第二CMOS与非门电路B1中的B₁₁₃的源端接B₁₁₄的漏端，栅端接电源电压VDD，漏端接输出端；B₁₁₄的源端接地，栅端接输入端，漏端接B₁₁₃的源端。第1级展宽单元中第二CMOS与非门电路B1的输出端与第2级展宽单元中第一CMOS与非门电路A2的输入端相连；依次类推可得，第N-1级展宽单元中第二CMOS与非门电路B_N-1的输出端与第N级展宽单元中第一CMOS与非门电路A_N输入端相连；第N级展宽单元中第一CMOS与非门电路A_N中A_N11的源端接电源电压VDD，A_N11的栅端接电源电压VDD，A_N11的漏端接输出端；A_N12的源端接电源电压VDD，A_N12的栅端接输入端，A₁₁₂的漏端接输出端；第N级展宽单元中第一CMOS与非门电路A_N中的A_N13的源端接A_N14的漏端，栅端接电源电压VDD，漏端接输出端；A_N14的源端接地，栅端接输入端，漏端接A_N13的源端。第N级展宽单元中第一CMOS与非门电路A_N的输出端与第二CMOS与非门电路B_N的输入端相连，第N级展宽单元中与第二CMOS与非门电路B_N中B_N11的源端接电源电压VDD，B_N11的栅端接电源电压VDD，B_N11的衬底接电压Vbs，B_N11的漏端接输出端；B_N12的源端接电源电压VDD，B_N12的栅端接输入端，B_N12的衬底接电压Vbs，B_N12的漏端接输出端；第N级展宽单元中第二CMOS与非门电路BN中的B_N13的源端接B_N14的漏端，栅端接电源电压VDD，漏端接输出端；B_N14的源端接地，栅端接输入端，漏端接B_N13的源端。同时第N级展宽单元中的第二CMOS与非门电路B_N的输出端输出展宽脉冲。

本实施例的瞬态脉冲宽度展宽电路中，各级展宽单元内晶体管尺寸的设置可依据链路中各逻辑强度一致或者晶体管等尺寸相同两种方法：通过调整晶体管宽长比和Vbs大小，可有效控制脉冲展宽的大小及其变化快慢。

基于本实施例的瞬态脉冲宽度展宽电路，参考图13所示，若有0……0-1……1-0……0的瞬态脉冲输入展宽单元时，其第一CMOS与非门电路使脉冲信号发生翻转，脉冲信号经过第二CMOS与非门电路时再次发生翻转，同时由于第二CMOS与非门电路中Vbs的影响，导致上升时间一部分转化为脉冲宽度，进而使脉冲发生展宽。在N级展宽单元里，不断循环，展宽单元数量越多，循环次数越多，脉冲展宽越大，如图13分别示出了由CMOS与非门电路构成的50个展宽单元和由CMOS与非门电路构成的100个展宽单元对应电路的展宽效果。由此，输入瞬态脉冲经过此链路得到展宽。脉冲展宽大小可以通过调节晶体管宽长比或者Vbs大小或者链路中展宽单元的级数N来调节。

通过上述实施例的瞬态脉冲宽度展宽电路，基于不对称结构的展宽单元对瞬态脉冲进行展宽，通过展宽单元构成的反相器链、或非门链或者与非门链，在所述链路中插入负载电容以构成不对称结构，或者在在所述链路中通过动态调整PMOS器件的衬底电压大小以构成不对称结构，由此能够效对输入的瞬态脉冲的脉宽展宽；此外，还可通过改变链路中器件宽长比、负载电容或者阈值电压(通过衬底电压调节)调节瞬态脉宽展宽速度的快慢。

基于与上述实施例中的瞬态脉冲宽度展宽电路，本发明还提供一种瞬态脉冲宽度展宽方法的实施例，所述瞬态脉冲宽度展宽方法包括如下步骤：

S11，预先调整上述所述的瞬态脉冲宽度展宽电路，使其中各个展宽单元的第二反相电路输出脉冲的上升时间/下降时间与第一反相电路输出脉冲的下降时间/上升时间的差值在设定范围内；

S12，将原始瞬态脉冲输入调节后的瞬态脉冲宽度展宽电路，根据所述瞬态脉冲宽度展宽电路的输出脉冲得到所述原始瞬态脉冲对应的展宽脉冲。

在一实施例中，所述调整瞬态脉冲宽度展宽电路的方式可包括：若所述展宽单元中包含有负载电容，则调整各展宽单元中的器件宽长比和/或负载电容的大小；若所述展宽单元中不包含有负载电容，则调整各展宽单元中的器件宽长比和/或阈值电压的大小。

基于本实施例的瞬态脉冲宽度展宽方法可将瞬态脉冲的脉宽展宽到预期的宽度，且便于根据实际需要调整脉宽展宽的速率和程度。进一步的，还可检测所述瞬态脉冲宽度展宽电路输出的展宽脉冲的，根据所述展宽脉冲确定瞬态脉冲的数量各/或对输入的瞬态脉冲进行信号分析。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述。

以上所述实施例仅表达了本发明的几种实施方式，不能理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种瞬态脉冲宽度展宽电路，其特征在于，包括若干个串联的展宽单元，每个展宽单元包括第一反相电路和第二反相电路，所述第一反相电路和第二反相电路为非对称结构，第一反相电路的输入端连接其所在展宽单元的输入端，第一反相电路的输出端连接第二反相电路的输入端，第二反相电路的输出端连接其所在展宽单元的输出端；

瞬态脉冲信号输入所述瞬态脉冲宽度展宽电路后依次通过各展宽单元，各展宽单元的第一反相电路和第二反相电路分别输出与其输入脉冲信号反相的脉冲，且所述第二反相电路输出脉冲的上升时间/下降时间大于所述第一反相电路输出脉冲的下降时间/上升时间。

2.根据权利要求1所述的瞬态脉冲宽度展宽电路，其特征在于，所述第一反相电路和所述第二反相电路均为反相器；

每个展宽单元还包括一负载电容，所述第二反相电路的输出端还通过所述负载电容接地。

3.根据权利要求1所述的瞬态脉冲宽度展宽电路，其特征在于，所述第一反相电路、第二反相电路均为包括一PMOS管和一NMOS管的CMOS反相器；

在所述第一反相电路中，PMOS管的源端和衬底均连接电源电压端，NMOS管的源端和衬底均接地，PMOS管的栅端、NMOS管的栅端均连接其所在第一反相电路的输入端，PMOS管的漏端、NMOS管的漏端均连接其所在第一反相电路的输出端；

在所述第二反相电路中，PMOS管的源端和衬底分别连接电源电压端和阈值电压端，NMOS管的源端和衬底均接地，PMOS管的栅端、NMOS管的栅端均连接其所在第二反相电路的输入端，PMOS管的漏端、NMOS管的漏端均连接其所在第二反相电路的输出端；

其中，所述电源电压端和阈值电压端的电压值不同。

4.根据权利要求1所述的瞬态脉冲宽度展宽电路，其特征在于，其中所述第一反相电路、第二反相电路均为或非门器件，其中各个或非门器件的一输入端为信号输入端，另一输入端接地；

每个展宽单元还包括一负载电容，所述第二反相电路的输出端还通过所述负载电容接地。

5.根据权利要求1所述的瞬态脉冲宽度展宽电路，其特征在于，所述第一反相电路、第二反相电路均为包括两个PMOS管和两个NMOS管的CMOS或非门电路；

在所述第一反相电路中，第一PMOS管的源端和衬底均连接电源电压端，第一PMOS管的栅端、第一NMOS管的栅端均接其所在第一反相电路的输入端，第一NMOS管的漏端、第二PMOS管的漏端、第二NMOS管的漏端均连接其所在第一反相电路的输出端，第一PMOS管的漏端连接第二PMOS管的源端和衬底，第二PMOS管的栅端、第一NMOS管的源端和衬底、第二NMOS管的栅端、源端和衬底均接地；

在所述第二反相电路中，第一PMOS管的源端连接电源电压端，第一PMOS管的栅端、第一NMOS管栅端均连接其所在第二反相电路的输入端，第一NMOS管的漏端、第二PMOS管的漏端、第二NMOS管的漏端均连接其所在第二反相电路的输出端；第一PMOS管的衬底、第二PMOS管的衬底均阈值电压端，第一PMOS管的漏端连接第二PMOS管的源端；第二PMOS管的栅端、第一NMOS管的源端和衬底、第二NMOS管的栅端、源端和衬底均接地；

其中，所述电源电压端和阈值电压端的电压值不同。

6.根据权利要求1所述的瞬态脉冲宽度展宽电路，其特征在于，所述第一反相电路、所述第二反相电路均为与非门器件，其中各个与非门器件的一输入端为脉冲信号输入端，另一输入端连接电源电压端；

每个展宽单元还包括一负载电容，所述第二反相电路的输出端还通过所述负载电容接地。

7.根据权利要求1所述的瞬态脉冲宽度展宽电路，其特征在于，每个展宽单元中的第一反相电路、所述第二反相电路均为包括两个PMOS管和两个NMOS管的CMOS与非门电路；

在所述第一反相电路中，第一PMOS管的栅端、源端和衬底、第二PMOS管的源端和衬底、第一NMOS管的栅端均连接电源电压端；第二PMOS管的栅端、第二NMOS管的栅端均连接其所在第一反相电路的输入端，第一PMOS管的漏端、第二PMOS管的漏端、第一NMOS管的漏端均连接其所在第一反相电路的输出端；第一NMOS管的源端和衬底均连接第二NMOS管的漏端，第二NMOS管的源端和衬底均接地；

在所述第二反相电路中，第一PMOS管的源端和栅端、第二PMOS管的源端、第一NMOS管的栅端均接电源电压端，第一PMOS管的衬底、第二PMOS管的衬底均连接阈值电压端；第二PMOS管的栅端、第二NMOS管的栅端均接其所在第二反相电路的输入端，第一PMOS管的漏端、第二PMOS管的漏端、第一NMOS管的漏端均连接其所在第二反相电路的输出端；第一NMOS管的源端和衬底均连接第二NMOS管的漏端，第二NMOS管的源端和衬底均接地；

其中，所述电源电压端和阈值电压端的电压值不同。

8.一种瞬态脉冲宽度展宽方法，其特征在于，包括：

调整权利要求1至7任一所述瞬态脉冲宽度展宽电路，使各个展宽单元中第二反相电路输出脉冲的上升时间/下降时间与第一反相电路输出脉冲的下降时间/上升时间的差值在设定范围内；

将原始瞬态脉冲输入调节后的瞬态脉冲宽度展宽电路，根据所述瞬态脉冲宽度展宽电路的输出脉冲得到所述原始瞬态脉冲对应的展宽脉冲。

9.根据权利要求8所述的瞬态脉冲宽度展宽方法，其特征在于，所述调整权利要求1至7任一所述的瞬态脉冲宽度展宽电路包括：

若所述展宽单元中包含有负载电容，则调整各展宽单元中的器件宽长比和/或负载电容的大小；

若所述展宽单元中不包含有负载电容，则调整各展宽单元中的器件宽长比和/或阈值电压的大小。