CN107544607A - 一种利用基准电流源的电流型puf电路 - Google Patents

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Abstract

本发明公开了一种利用基准电流源的电流型PUF电路，包括输入寄存器、基准电流源、偏差电流比较器以及时序控制器，输入寄存器用于保证激励信号同步，避免不同步的激励信号影响输出响应，基准电流源产生具有温度和电压补偿的基准电流，偏差电流源阵列产生受激励信号控制的两路偏差电流，偏差电流比较器则根据偏差电流源阵列提供的偏差电流大小产生判决输出，时序控制器则用于产生PUF电路工作的时序信息；优点是偏差电流源阵列输出具有较高的鲁棒性的偏差电流，本发明的PUF电路具有较高的可靠性，实验结果表明，本发明的PUF电路具有良好的唯一性，且工作在不同温度(‑40～120℃)和电压(1.08～1.32V)下的可靠性高达99.6％。

Description

一种利用基准电流源的电流型PUF电路
技术领域
本发明涉及一种PUF电路，尤其是涉及一种利用基准电流源的电流型PUF电路。
背景技术
随着互联网技术的飞速发展，信息安全越来越受到人们关注。物理不可克隆函数(Physical Unsolvable Function，PUF)电路从硬件纹理特性上提供了一种增强信息安全的途径。硅基PUF电路是集成电路领域的特征识别技术，通过提取IC制造过程中的随机工艺偏差可产生具有唯一性和不可克隆性的密钥。唯一性是指一个给定的PUF电路具有唯一的函数功能，即能够产生满足唯一标识其自身的激励相应对(Challenge Response Pairs,CRPs)；物理不可克隆性是指复制一个具有相同函数功能的电路难度极大。PUF电路的唯一性和不可克隆性使它在设备认证、密钥生成、IP保护等信息安全领域具有广阔的应用前景。
集成电路制造过程中的随机工艺偏差表现在在电学特性上为电流、电压、延时等不同。硅基PUF电路按照偏差信号的类型不同，可分为电流型、电压型和延时型三大类。偏差信号产生电路作为PUF电路的关键模块其生成的偏差信号的鲁棒性直接影响电流型PUF电路的可靠性。当前，PUF电路利用集成电路制造过程中MOS管的几何尺寸偏差和工艺参数偏差(掺杂浓度、氧化层厚度、扩散深度等)来设计偏差信号产生电路。然而现阶段的PUF电路在偏差信号产生电路设计方面存在缺陷，使得偏差信号的鲁棒性较低。例如Arbiter-PUF电路利用开关延时单元构建产生延时偏差信号的偏差信号产生电路，由于开关延时单元易受PVT影响，从而使得所产生的延时偏差信号鲁棒性较低；RO-PUF电路利用环形振荡器构建产生频率偏差信号的偏差信号产生电路，由于环形振荡器对温度敏感，使得产生的频率偏差信号鲁棒性较差；SRAM-PUF电路利用交叉耦合反相器构建产生电流偏差信号的偏差信号产生电路，由于该结构存在正反馈效应，使其在求值阶段对环境变极为敏感，鲁棒性差。受到偏差信号产生电路鲁棒性不高的影响，现有的PUF电路的可靠性亟待提高。
发明内容
本发明所要解决的技术问题是提供一种可靠性较高的利用基准电流源的电流型PUF电路。
本发明解决上述技术问题所采用的技术方案为：一种利用基准电流源的电流型PUF电路，包括时序控制器、输入寄存器、偏差电流比较器和偏差信号产生电路，所述的时序控制器具有时钟端、置位端、第一输出端和第二输出端，所述的时序控制器的时钟端用于接入时钟控制信号，所述的时序控制器的置位端用于接入置位信号，所述的输入寄存器具有使能端、输入端和m个输出端，m为大于等于2的整数，所述的偏差电流比较器具有电源端、使能端、第一输入端、第二输入端和输出端，所述的时序控制器的第一输出端和所述的输入寄存器的使能端连接，所述的时序控制器的第二输出端和所述的偏差电流比较器的使能端连接，所述的输入寄存器的输入端为所述的利用基准电流源的电流型PUF电路的输入端，所述的偏差电流比较器的输出端为所述的利用基准电流源的电流型PUF电路的输出端，所述的偏差信号产生电路包括偏差电流源阵列和基准电流源，所述的偏差电流源阵列具有m个输入端、第一偏置端、第二偏置端、第一输出端和第二输出端，所述的基准电流源具有电源端、第一输出端和第二输出端；
所述的基准电流源包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和电阻；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极和所述的第五PMOS管的源极连接其连接端为所述的基准电流源的电源端，所述的基准电流源的电源端用于接入外部电源；所述的第一PMOS管的栅极、所述的第三PMOS管的漏极、所述的第三PMOS管的栅极、所述的第四PMOS管的栅极、所述的第五PMOS管的栅极和所述的电阻的一端连接，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极、所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接，所述的第二PMOS管的漏极、所述的第二PMOS管的栅极、所述的电阻的另一端、所述的第六PMOS管的栅极、所述的第七PMOS管的栅极和所述的第三NMOS管的漏极连接，所述的第四PMOS管的漏极和所述的第六PMOS管的源极连接，所述的第五PMOS管的漏极和所述的第七PMOS管的源极连接，所述的第一NMOS管的源极、所述的第二NMOS管的漏极、所述的第三NMOS管的栅极、所述的第四NMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的基准电流源的第一输出端，所述的第二NMOS管的源极、所述的第六NMOS管的漏极和所述的第六NMOS管的栅极连接，所述的第三NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第四NMOS管的源极和所述的第八NMOS管的漏极连接，所述的第四NMOS管的漏极、所述的第六PMOS管的漏极、所述的第七NMOS管的栅极和所述的第八NMOS管的栅极连接，所述的第五NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第五NMOS管的漏极、所述的第七PMOS管的漏极和所述的第九NMOS管的栅极连接且其连接端为所述的基准电流源的第二输出端，所述的第六NMOS管的源极、所述的第七NMOS管的源极、所述的第八NMOS管的源极和所述的第九NMOS管的源极连接且其连接端为所述的基准电流源的接地端，所述的基准电流源的接地端接地；
所述的第三PMOS管的宽长比与所述的第四PMOS管的宽长比的比值为1：1；
所述的第四PMOS管的宽长比与所述的第五PMOS管的宽长比的比值为1：k，k为大于等于1的整数；
所述的第七NMOS管的宽长比与所述的第八NMOS管的宽长比的比值为2：1；
所述的第二PMOS管为高阈值PMOS管；
所述的偏差电流源阵列包括m个电路结构相同的偏差电流源单元，每个所述的偏差电流源单元包括第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管；所述的第十NMOS管的漏极为所述的偏差电流源单元的第一输出端，所述的第十一NMOS管的漏极为所述的偏差电流源单元的第二输出端，所述的第十NMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的偏差电流源单元的输入端，所述的第十NMOS管的源极和所述的第十二NMOS管的漏极连接，所述的第十一NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十二NMOS管的栅极和所述的第十三NMOS管的栅极连接且其连接端为所述的偏差电流源单元的第一偏置端，所述的第十二NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第十三NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第十四NMOS管的栅极和所述的第十五NMOS管的栅极连接且其连接端为所述的偏差电流源单元的第二偏置端，所述的第十四NMOS管的源极和所述的第十五NMOS管的源极连接；
m个所述的偏差电流源单元的第一偏置端连接且其连接端为所述的偏差电流源阵列的第一偏置端，m个所述的偏差电流源单元的第二偏置端连接且其连接端为所述的偏差电流源阵列的第二偏置端，m个所述的偏差电流源单元的第一输出端连接且其连接端为所述的偏差电流源阵列的第一输出端，m个所述的偏差电流源单元的第二输出端连接且其连接端为所述的偏差电流源阵列的第二输出端，m个所述的偏差电流源单元的输入端为所述的偏差电流源阵列的m个输入端；
所述的偏差电流源阵列的第一偏置端和和所述的基准电流源的第一输出端连接，所述的偏差电流源阵列的第二偏置端和和所述的基准电流源的第二输出端连接；
所述的偏差电流源阵列的第一输出端为所述的偏差信号产生电路的第一输出端，所述的偏差电流源阵列的第二输出端为所述的偏差信号产生电路的第二输出端，所述的偏差电流源阵列的m个输入端为所述的偏差信号产生电路的m个输入端，所述的偏差信号产生电路的m个输入端与所述的输入寄存器的m个输出端一一对应连接，所述的偏差信号产生电路的第一输出端和所述的偏差电流比较器的第一输入端连接，所述的偏差信号产生电路的第二输出端和所述的偏差电流比较器的第二输入端连接。
所述的偏差电流比较器包括第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第一电容、第二电容、第一反相器和第二反相器，所述的第九PMOS管和所述的第十PMOS管均为低阈值PMOS管；所述的第八PMOS管的源极、所述的第九PMOS管的源极、所述的第十PMOS管的源极和所述的第十一PMOS管的源极连接且其连接端为所述的偏差电流比较器的电源端，所述的偏差电流比较器的电源端用于接入外部电源，所述的第八PMOS管的栅极和所述的第十一PMOS管的栅极连接且其连接端为所述的偏差电流比较器的使能端，所述的第八PMOS管的漏极、所述的第九PMOS管的漏极、所述的第十PMOS管的栅极、所述的第一反相器的输入端和所述的第一电容的一端连接且其连接端为所述的偏差电流比较器的第一输入端，所述的第九PMOS管的栅极、所述的第十PMOS管的漏极、所述的第十一PMOS管的漏极、所述的第二反相器的输入端和所述的第二电容的一端连接且其连接端为所述的偏差电流比较器的第二输入端，所述的第二反相器的输出端为所述的偏差电流比较器的输出端，所述的第一电容的另一端和所述的第二电容的另一端分别接地。该电路中，偏差电流比较器根据输入电流的大小不同产生一个输出响应，该电路中，第九PMOS管和第十PMOS管构成一对低阈值的交叉耦合P型MOS管，第一电容和第二电容构成一对节点电容，判决过程被分为预充电、信号放大和求值三个阶段，在预充电阶段，通过使能信号SAEN将节点A和B拉到外部电源VDD。当SAEN信号变为高电平后节点A和B被释放，信号放大阶段开始，当电流(IA和IB)从偏差电流比较器的两边支路流出时，节点电容第一电容和第二电容开始放电，且放电电流越大则相应侧节点电压降低越快，无论哪一个节点电压率先降低到VDD+VTH(VTH为第九PMOS管和第十PMOS管的阈值电压)将会使响应的第九PMOS管或者第十PMOS管导通，与此同时求值阶段开始，偏差电流比较器会根据正反馈迅速产生一个输出响应，由此快速准确的输出响应信号，该电路结构简单，输出响应速度快、精度高。
所述的第二PMOS管的阈值电压为613mV。
与现有技术相比，本发明的优点在于通过输入寄存器、基准电流源、偏差电流源阵列、偏差电流比较器以及时序控制器构成PUF电路，输入寄存器用于保证激励信号同步，避免不同步的激励信号影响输出响应，基准电流源产生具有温度和电压补偿的基准电流，偏差电流源阵列产生受激励信号控制的两路偏差电流，偏差电流比较器则根据偏差电流源阵列提供的偏差电流大小产生判决输出，时序控制器则用于产生PUF电路工作的时序信息，基准电流源包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和电阻，偏差电流源阵列包括m个电路结构相同的偏差电流源单元，每个偏差电流源单元包括第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管，基准电流源产生不受温度和电压波动影响的基准电流I1，该基准电流源采用不同阈值电压的MOS管进行温度补偿，其中电阻作为分压电阻，第二PMOS管为高阈值PMOS管，第三PMOS管为普通阈值的PMOS管，第二PMOS管和第三PMOS管阈值电压的温度系数相同，由于第三PMOS管和第四PMOS管的宽长比之比为1:1，第七NMOS管和第八NMOS管的宽长比之比为2:1，使得流过第七NMOS管和第八NMOS管的电流分别为2I1和I1，流过第三PMOS管和第四PMOS管的电流都为I1，从而迫使流过第二PMOS管的电流为I1，I1仅与电阻R1的温度系数相关，采用不同温度系数的电阻串联实现一阶零温度系数电阻R1，从而使I1不受一阶温度系数的影响，由于第四PMOS管与第五PMOS管的宽长比之比为1:k，因此基准电流源的第二输出端输出的电流IREF大小为kI1，偏差电流源阵列由m个电路结构完全相同的偏差电流源单元组成，由于每个偏差电流源单元中的电流ia和ib是通过复制基准电流源产生的基准电流I1获得，因此偏差电流源单元具有对温度和电压波动不敏感的特性，由于m组电流源设计参数完全相同且共用偏差电流源输出的偏置电压(Vb1和Vb2)，则理论上每个偏差电流源单元的输出电流大小都相等，然而受工艺偏差的影响各个偏差电流源单元之间必然存在随机偏差，由此其复制的电流大小不同(由工艺偏差引起)，然而对于每个偏差电流源单元，当第九PMOS管和第十PMOS管导通时，电流源的幅值几乎不发生变化，即每个偏差电流源单元复制的电流不随电压发生变化，带有随机偏差的偏差电流源阵列受输入寄存器输出的激励信号(d1,d2,…,dm)控制，最终产生偏差电流信号IA和IB输出，由于每个偏差电流源单元中的电流ia和ib空间相邻，因此可消除ia和ib之间的系统误差，从而使得IA和IB也不受系统误差的影响，具有较高的鲁棒性，由此本发明的PUF电路具有较高的可靠性，在TSMC-LP 65nm CMOS工艺下采用全定制方式设计本发明的电路版图，面积为38μm×46μm，电路平均功耗为25.7μW(@100MHz)，实验结果表明，本发明的PUF电路具有良好的唯一性，且工作在不同温度(-40～120℃)和电压(1.08～1.32V)下的可靠性高达99.6％。
附图说明
图1为本发明的电路原理框图；
图2为本发明的基准电流源的电路图；
图3为本发明的偏差电流源阵列的电路原理框图；
图4为本发明的偏差电流源单元的电路图；
图5为本发明的偏差电流比较器的电路图；
图6为本发明的基准电流源输出电流随电源电压和温度的变化曲线；
图7为本发明的偏差电流比较器的时序仿真图；
图8为本发明的片间汉明距离统计图；
图9为本发明的可靠性随温度变化曲线；
图10为本发明的可靠性随电压变化曲线。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图1～图4所示，一种基于基准电流源5的电流型PUF电路，包括时序控制器1、输入寄存器2、偏差电流比较器3和偏差信号产生电路，时序控制器1具有时钟端、置位端、第一输出端和第二输出端，时序控制器1的时钟端用于接入时钟控制信号，时序控制器1的置位端用于接入置位信号，输入寄存器2具有使能端、输入端和m个输出端，m为大于等于2的整数，偏差电流比较器3具有电源端、使能端、第一输入端、第二输入端和输出端，时序控制器1的第一输出端和输入寄存器2的使能端连接，时序控制器1的第二输出端和偏差电流比较器3的使能端连接，输入寄存器2的输入端为基于基准电流源5的电流型PUF电路的输入端，偏差电流比较器3的输出端为基于基准电流源5的电流型PUF电路的输出端，偏差信号产生电路包括偏差电流源阵列4和基准电流源5，偏差电流源阵列4具有m个输入端、第一偏置端、第二偏置端、第一输出端和第二输出端，基准电流源5具有电源端、第一输出端和第二输出端；基准电流源5包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9和电阻R1；第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极和第五PMOS管P5的源极连接其连接端为基准电流源5的电源端，基准电流源5的电源端用于接入外部电源VDD；第一PMOS管P1的栅极、第三PMOS管P3的漏极、第三PMOS管P3的栅极、第四PMOS管P4的栅极、第五PMOS管P5的栅极和电阻R1的一端连接，第一PMOS管P1的漏极、第一NMOS管N1的漏极、第一NMOS管N1的栅极和第二NMOS管N2的栅极连接，第二PMOS管P2的漏极、第二PMOS管P2的栅极、电阻R1的另一端、第六PMOS管P6的栅极、第七PMOS管P7的栅极和第三NMOS管N3的漏极连接，第四PMOS管P4的漏极和第六PMOS管P6的源极连接，第五PMOS管P5的漏极和第七PMOS管P7的源极连接，第一NMOS管N1的源极、第二NMOS管N2的漏极、第三NMOS管N3的栅极、第四NMOS管N4的栅极和第五NMOS管N5的栅极连接且其连接端为基准电流源5的第一输出端，第二NMOS管N2的源极、第六NMOS管N6的漏极和第六NMOS管N6的栅极连接，第三NMOS管N3的源极和第七NMOS管N7的漏极连接，第四NMOS管N4的源极和第八NMOS管N8的漏极连接，第四NMOS管N4的漏极、第六PMOS管P6的漏极、第七NMOS管N7的栅极和第八NMOS管N8的栅极连接，第五NMOS管N5的源极和第九NMOS管N9的漏极连接，第五NMOS管N5的漏极、第七PMOS管P7的漏极和第九NMOS管N9的栅极连接且其连接端为基准电流源5的第二输出端，第六NMOS管N6的源极、第七NMOS管N7的源极、第八NMOS管N8的源极和第九NMOS管N9的源极连接且其连接端为基准电流源5的接地端，基准电流源5的接地端接地；第三PMOS管P3的宽长比与第四PMOS管P4的宽长比的比值为1：1；第四PMOS管P4的宽长比与第五PMOS管P5的宽长比的比值为1：k，k为大于等于1的整数；第七NMOS管N7的宽长比与第八NMOS管N8的宽长比的比值为2：1；第二PMOS管P2为高阈值PMOS管；偏差电流源阵列4包括m个电路结构相同的偏差电流源单元，每个偏差电流源单元包括第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14和第十五NMOS管N15；第十NMOS管N10的漏极为偏差电流源单元的第一输出端，第十一NMOS管N11的漏极为偏差电流源单元的第二输出端，第十NMOS管N10的栅极和第十一NMOS管N11的栅极连接且其连接端为偏差电流源单元的输入端，第十NMOS管N10的源极和第十二NMOS管N12的漏极连接，第十一NMOS管N11的源极和第十三NMOS管N13的漏极连接，第十二NMOS管N12的栅极和第十三NMOS管N13的栅极连接且其连接端为偏差电流源单元的第一偏置端，第十二NMOS管N12的源极和第十四NMOS管N14的漏极连接，第十三NMOS管N13的源极和第十五NMOS管N15的漏极连接，第十四NMOS管N14的栅极和第十五NMOS管N15的栅极连接且其连接端为偏差电流源单元的第二偏置端，第十四NMOS管N14的源极和第十五NMOS管N15的源极连接；m个偏差电流源单元的第一偏置端连接且其连接端为偏差电流源阵列4的第一偏置端，m个偏差电流源单元的第二偏置端连接且其连接端为偏差电流源阵列4的第二偏置端，m个偏差电流源单元的第一输出端连接且其连接端为偏差电流源阵列4的第一输出端，m个偏差电流源单元的第二输出端连接且其连接端为偏差电流源阵列4的第二输出端，m个偏差电流源单元的输入端为偏差电流源阵列4的m个输入端；偏差电流源阵列4的第一偏置端和和基准电流源5的第一输出端连接，偏差电流源阵列4的第二偏置端和和基准电流源5的第二输出端连接；偏差电流源阵列4的第一输出端为偏差信号产生电路的第一输出端，偏差电流源阵列4的第二输出端为偏差信号产生电路的第二输出端，偏差电流源阵列4的m个输入端为偏差信号产生电路的m个输入端，偏差信号产生电路的m个输入端与输入寄存器2的m个输出端一一对应连接，偏差信号产生电路的第一输出端和偏差电流比较器3的第一输入端连接，偏差信号产生电路的第二输出端和偏差电流比较器3的第二输入端连接。
实施例二：实施例一：如图1～图4所示，一种基于基准电流源5的电流型PUF电路，包括时序控制器1、输入寄存器2、偏差电流比较器3和偏差信号产生电路，时序控制器1具有时钟端、置位端、第一输出端和第二输出端，时序控制器1的时钟端用于接入时钟控制信号，时序控制器1的置位端用于接入置位信号，输入寄存器2具有使能端、输入端和m个输出端，m为大于等于2的整数，偏差电流比较器3具有电源端、使能端、第一输入端、第二输入端和输出端，时序控制器1的第一输出端和输入寄存器2的使能端连接，时序控制器1的第二输出端和偏差电流比较器3的使能端连接，输入寄存器2的输入端为基于基准电流源5的电流型PUF电路的输入端，偏差电流比较器3的输出端为基于基准电流源5的电流型PUF电路的输出端，偏差信号产生电路包括偏差电流源阵列4和基准电流源5，偏差电流源阵列4具有m个输入端、第一偏置端、第二偏置端、第一输出端和第二输出端，基准电流源5具有电源端、第一输出端和第二输出端；基准电流源5包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9和电阻R1；第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极和第五PMOS管P5的源极连接其连接端为基准电流源5的电源端，基准电流源5的电源端用于接入外部电源VDD，外部电源VDD通常为1.2V；第一PMOS管P1的栅极、第三PMOS管P3的漏极、第三PMOS管P3的栅极、第四PMOS管P4的栅极、第五PMOS管P5的栅极和电阻R1的一端连接，第一PMOS管P1的漏极、第一NMOS管N1的漏极、第一NMOS管N1的栅极和第二NMOS管N2的栅极连接，第二PMOS管P2的漏极、第二PMOS管P2的栅极、电阻R1的另一端、第六PMOS管P6的栅极、第七PMOS管P7的栅极和第三NMOS管N3的漏极连接，第四PMOS管P4的漏极和第六PMOS管P6的源极连接，第五PMOS管P5的漏极和第七PMOS管P7的源极连接，第一NMOS管N1的源极、第二NMOS管N2的漏极、第三NMOS管N3的栅极、第四NMOS管N4的栅极和第五NMOS管N5的栅极连接且其连接端为基准电流源5的第一输出端，第二NMOS管N2的源极、第六NMOS管N6的漏极和第六NMOS管N6的栅极连接，第三NMOS管N3的源极和第七NMOS管N7的漏极连接，第四NMOS管N4的源极和第八NMOS管N8的漏极连接，第四NMOS管N4的漏极、第六PMOS管P6的漏极、第七NMOS管N7的栅极和第八NMOS管N8的栅极连接，第五NMOS管N5的源极和第九NMOS管N9的漏极连接，第五NMOS管N5的漏极、第七PMOS管P7的漏极和第九NMOS管N9的栅极连接且其连接端为基准电流源5的第二输出端，第六NMOS管N6的源极、第七NMOS管N7的源极、第八NMOS管N8的源极和第九NMOS管N9的源极连接且其连接端为基准电流源5的接地端，基准电流源5的接地端接地；第三PMOS管P3的宽长比与第四PMOS管P4的宽长比的比值为1：1；第四PMOS管P4的宽长比与第五PMOS管P5的宽长比的比值为1：k，k为大于等于1的整数；第七NMOS管N7的宽长比与第八NMOS管N8的宽长比的比值为2：1；第二PMOS管P2为高阈值PMOS管；偏差电流源阵列4包括m个电路结构相同的偏差电流源单元，每个偏差电流源单元包括第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14和第十五NMOS管N15；第十NMOS管N10的漏极为偏差电流源单元的第一输出端，第十一NMOS管N11的漏极为偏差电流源单元的第二输出端，第十NMOS管N10的栅极和第十一NMOS管N11的栅极连接且其连接端为偏差电流源单元的输入端，第十NMOS管N10的源极和第十二NMOS管N12的漏极连接，第十一NMOS管N11的源极和第十三NMOS管N13的漏极连接，第十二NMOS管N12的栅极和第十三NMOS管N13的栅极连接且其连接端为偏差电流源单元的第一偏置端，第十二NMOS管N12的源极和第十四NMOS管N14的漏极连接，第十三NMOS管N13的源极和第十五NMOS管N15的漏极连接，第十四NMOS管N14的栅极和第十五NMOS管N15的栅极连接且其连接端为偏差电流源单元的第二偏置端，第十四NMOS管N14的源极和第十五NMOS管N15的源极连接；m个偏差电流源单元的第一偏置端连接且其连接端为偏差电流源阵列4的第一偏置端，m个偏差电流源单元的第二偏置端连接且其连接端为偏差电流源阵列4的第二偏置端，m个偏差电流源单元的第一输出端连接且其连接端为偏差电流源阵列4的第一输出端，m个偏差电流源单元的第二输出端连接且其连接端为偏差电流源阵列4的第二输出端，m个偏差电流源单元的输入端为偏差电流源阵列4的m个输入端；偏差电流源阵列4的第一偏置端和和基准电流源5的第一输出端连接，偏差电流源阵列4的第二偏置端和和基准电流源5的第二输出端连接；偏差电流源阵列4的第一输出端为偏差信号产生电路的第一输出端，偏差电流源阵列4的第二输出端为偏差信号产生电路的第二输出端，偏差电流源阵列4的m个输入端为偏差信号产生电路的m个输入端，偏差信号产生电路的m个输入端与输入寄存器2的m个输出端一一对应连接，偏差信号产生电路的第一输出端和偏差电流比较器3的第一输入端连接，偏差信号产生电路的第二输出端和偏差电流比较器3的第二输入端连接。
如图5所示，本实施例中，偏差电流比较器3包括第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管、第一电容C1、第二电容C2、第一反相器A1和第二反相器A2，第九PMOS管P9和第十PMOS管P10均为低阈值PMOS管；第八PMOS管P8的源极、第九PMOS管P9的源极、第十PMOS管P10的源极和第十一PMOS管的源极连接且其连接端为偏差电流比较器3的电源端，偏差电流比较器3的电源端用于接入外部电源VDD，第八PMOS管P8的栅极和第十一PMOS管的栅极连接且其连接端为偏差电流比较器3的使能端，第八PMOS管P8的漏极、第九PMOS管P9的漏极、第十PMOS管P10的栅极、第一反相器A1的输入端和第一电容C1的一端连接且其连接端为偏差电流比较器3的第一输入端，第九PMOS管P9的栅极、第十PMOS管P10的漏极、第十一PMOS管的漏极、第二反相器A2的输入端和第二电容C2的一端连接且其连接端为偏差电流比较器3的第二输入端，第二反相器A2的输出端为偏差电流比较器3的输出端，第一电容C1的另一端和第二电容C2的另一端分别接地。
本实施例中，第二PMOS管P2的阈值电压为613mV，第九PMOS管P9和第十PMOS管P10的阈值电压为-487mV；其他NMOS管和PMOS管均采用常规阈值的MOS管，其中常规阈值的NMOS管的阈值电压为533mV，常规阈值的PMOS管的阈值电压为567mV。
本发明的基准电流源输出电流随电源电压和温度的变化曲线如图6所示，分析图6可知，可知当电源电压VDD在1.08～1.32V(标准电压为1.2V)及温度在-40～120℃内变化时，基准电流源输出的基准电流大小几乎不发生变化。该基准电流源电路结构简单无需使用电容和三极管，输出基准电流鲁棒性性高。
本发明的偏差电流比较器的时序仿真图如图7所示，分析图7可知，在预充电阶段，通过使能信号SAEN将节点A和B拉到VDD，当SAEN信号变为高电平后节点A和B被释放，信号放大阶段开始。当电流(IA和IB)从偏差电流比较器的两边支路流出时，第一电容和第二电容开始放电，且放电电流越大则相应侧节点电压降低越快，无论哪一个节点电压率先降低到VDD+VTH将会使响应的第九PMOS管或者第十PMOS管导通，与此同时求值阶段开始，偏差电流比较器会根据正反馈迅速产生一个输出响应。
采用TSMC-LP 65nm CMOS工艺对本发明的PUF电路进行版图设计，提取寄生参数并利用Cadence Virtuoso Spectre进行计算机仿真，分别验证输出响应的唯一性和可靠性，并对电路的功耗和面积进行评估。采用全定制方式设计激励长度为64比特(m＝64)的PUF电路版图。整个电路版图面积为38μm×46μm，平均功耗仅为25.7μW(@100MHz)，其中静态功耗为0.65μW。
本发明的片间汉明距离统计图如图8所示，由图8可知，本发明的PUF电路不同个体输出响应间的HD呈钟形分布，且平均片间汉明距离E(HDinter)为49.5％，非常接近理想值。
本发明的可靠性随温度变化曲线如图9所示，本发明的可靠性随电压变化曲线如图10所示，分析图9可知，本发明的PUF电路在不同温度(-40～120℃)可靠性最低为99.6％，分析图10可知，本发明的PUF电路在不同电压(1.08～1.32V)下的可靠性最低为97.7％。

Claims (3)

1.一种利用基准电流源的电流型PUF电路，包括时序控制器、输入寄存器、偏差电流比较器和偏差信号产生电路，所述的时序控制器具有时钟端、置位端、第一输出端和第二输出端，所述的时序控制器的时钟端用于接入时钟控制信号，所述的时序控制器的置位端用于接入置位信号，所述的输入寄存器具有使能端、输入端和m个输出端，m为大于等于2的整数，所述的偏差电流比较器具有电源端、使能端、第一输入端、第二输入端和输出端，所述的时序控制器的第一输出端和所述的输入寄存器的使能端连接，所述的时序控制器的第二输出端和所述的偏差电流比较器的使能端连接，所述的输入寄存器的输入端为所述的利用基准电流源的电流型PUF电路的输入端，所述的偏差电流比较器的输出端为所述的利用基准电流源的电流型PUF电路的输出端，其特征在于所述的偏差信号产生电路包括偏差电流源阵列和基准电流源，所述的偏差电流源阵列具有m个输入端、第一偏置端、第二偏置端、第一输出端和第二输出端，所述的基准电流源具有电源端、第一输出端和第二输出端；
所述的基准电流源包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和电阻；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极和所述的第五PMOS管的源极连接其连接端为所述的基准电流源的电源端，所述的基准电流源的电源端用于接入外部电源；所述的第一PMOS管的栅极、所述的第三PMOS管的漏极、所述的第三PMOS管的栅极、所述的第四PMOS管的栅极、所述的第五PMOS管的栅极和所述的电阻的一端连接，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极、所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接，所述的第二PMOS管的漏极、所述的第二PMOS管的栅极、所述的电阻的另一端、所述的第六PMOS管的栅极、所述的第七PMOS管的栅极和所述的第三NMOS管的漏极连接，所述的第四PMOS管的漏极和所述的第六PMOS管的源极连接，所述的第五PMOS管的漏极和所述的第七PMOS管的源极连接，所述的第一NMOS管的源极、所述的第二NMOS管的漏极、所述的第三NMOS管的栅极、所述的第四NMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的基准电流源的第一输出端，所述的第二NMOS管的源极、所述的第六NMOS管的漏极和所述的第六NMOS管的栅极连接，所述的第三NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第四NMOS管的源极和所述的第八NMOS管的漏极连接，所述的第四NMOS管的漏极、所述的第六PMOS管的漏极、所述的第七NMOS管的栅极和所述的第八NMOS管的栅极连接，所述的第五NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第五NMOS管的漏极、所述的第七PMOS管的漏极和所述的第九NMOS管的栅极连接且其连接端为所述的基准电流源的第二输出端，所述的第六NMOS管的源极、所述的第七NMOS管的源极、所述的第八NMOS管的源极和所述的第九NMOS管的源极连接且其连接端为所述的基准电流源的接地端，所述的基准电流源的接地端接地；
所述的第三PMOS管的宽长比与所述的第四PMOS管的宽长比的比值为1：1；
所述的第四PMOS管的宽长比与所述的第五PMOS管的宽长比的比值为1：k，k为大于等于1的整数；
所述的第七NMOS管的宽长比与所述的第八NMOS管的宽长比的比值为2：1；
所述的第二PMOS管为高阈值PMOS管；
所述的偏差电流源阵列包括m个电路结构相同的偏差电流源单元，每个所述的偏差电流源单元包括第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管；所述的第十NMOS管的漏极为所述的偏差电流源单元的第一输出端，所述的第十一NMOS管的漏极为所述的偏差电流源单元的第二输出端，所述的第十NMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的偏差电流源单元的输入端，所述的第十NMOS管的源极和所述的第十二NMOS管的漏极连接，所述的第十一NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十二NMOS管的栅极和所述的第十三NMOS管的栅极连接且其连接端为所述的偏差电流源单元的第一偏置端，所述的第十二NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第十三NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第十四NMOS管的栅极和所述的第十五NMOS管的栅极连接且其连接端为所述的偏差电流源单元的第二偏置端，所述的第十四NMOS管的源极和所述的第十五NMOS管的源极连接；
m个所述的偏差电流源单元的第一偏置端连接且其连接端为所述的偏差电流源阵列的第一偏置端，m个所述的偏差电流源单元的第二偏置端连接且其连接端为所述的偏差电流源阵列的第二偏置端，m个所述的偏差电流源单元的第一输出端连接且其连接端为所述的偏差电流源阵列的第一输出端，m个所述的偏差电流源单元的第二输出端连接且其连接端为所述的偏差电流源阵列的第二输出端，m个所述的偏差电流源单元的输入端为所述的偏差电流源阵列的m个输入端；
所述的偏差电流源阵列的第一偏置端和和所述的基准电流源的第一输出端连接，所述的偏差电流源阵列的第二偏置端和和所述的基准电流源的第二输出端连接；
所述的偏差电流源阵列的第一输出端为所述的偏差信号产生电路的第一输出端，所述的偏差电流源阵列的第二输出端为所述的偏差信号产生电路的第二输出端，所述的偏差电流源阵列的m个输入端为所述的偏差信号产生电路的m个输入端，所述的偏差信号产生电路的m个输入端与所述的输入寄存器的m个输出端一一对应连接，所述的偏差信号产生电路的第一输出端和所述的偏差电流比较器的第一输入端连接，所述的偏差信号产生电路的第二输出端和所述的偏差电流比较器的第二输入端连接。
2.根据权利要求1所述的一种基准电流源的电流型PUF电路，其特征在于所述的偏差电流比较器包括第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第一电容、第二电容、第一反相器和第二反相器，所述的第九PMOS管和所述的第十PMOS管均为低阈值PMOS管；
所述的第八PMOS管的源极、所述的第九PMOS管的源极、所述的第十PMOS管的源极和所述的第十一PMOS管的源极连接且其连接端为所述的偏差电流比较器的电源端，所述的偏差电流比较器的电源端用于接入外部电源，所述的第八PMOS管的栅极和所述的第十一PMOS管的栅极连接且其连接端为所述的偏差电流比较器的使能端，所述的第八PMOS管的漏极、所述的第九PMOS管的漏极、所述的第十PMOS管的栅极、所述的第一反相器的输入端和所述的第一电容的一端连接且其连接端为所述的偏差电流比较器的第一输入端，所述的第九PMOS管的栅极、所述的第十PMOS管的漏极、所述的第十一PMOS管的漏极、所述的第二反相器的输入端和所述的第二电容的一端连接且其连接端为所述的偏差电流比较器的第二输入端，所述的第二反相器的输出端为所述的偏差电流比较器的输出端，所述的第一电容的另一端和所述的第二电容的另一端分别接地。
3.根据权利要求1所述的一种基于基准电流源的电流型PUF电路，其特征在于所述的第二PMOS管的阈值电压为613mV。
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