CN109697376B - 一种基于差分充电电容的puf电路 - Google Patents

一种基于差分充电电容的puf电路 Download PDF

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Abstract

本发明公开了一种基于差分充电电容的PUF电路，包括偏置电路、行列地址译码器、PUF阵列和多路复用器；n位激励信号输入行列地址译码器，行列地址译码器的输出信号对PUF阵列中的2n个PUF单元进行选择，行列地址译码器的输出信号同时作为多路复用器的通道选择信号，多路复用器在通道选择信号的控制下将选中的PUF单元的输出电压差传输到多路复用器的输出端作为PUF电路的响应值。本发明响应位的生成较少依赖于两个交叉耦合反相器的阈值电压差，每个响应位生成消耗的功率更少，不易受电压和温度变化的影响，具有高可靠性和唯一性。

Description

一种基于差分充电电容的PUF电路
技术领域
本发明涉及PUF电路设计领域，具体涉及一种基于差分充电电容的PUF电路。
背景技术
近年来，物理不可克隆函数(PUF)被广泛研究并用作物联网(IoT)和汽车应用中的硬件安全原语。与经典密码学相反，由于密钥存储在本地非易失性存储器(NVM)中，PUF是一种依赖芯片特征的硬件函数，它通过提取芯片制作过程中由于不可控的制造工艺变化引入的工艺参数偏差，产生唯一对应的激励响应对(CRP)，并通此映射机制来再生随机密钥。在设计过程中，PUF对任意激励所对应的响应是未知的且不可预测的，直到PUF电路完成。
PUF电路通常由对称结构基本单元的邻接或级联构成。如果激励的数量很小或者仅与基本单元的数量呈现多项式增长，则将其归类为弱PUF，而不是具有指数激励数的强PUF。弱PUF也称为物理混淆密钥(POK)。由于激励响应对(CRP)的数量有限，弱PUF更适合于密钥生成，混合随机数生成器和设备识别。对于密钥生成，由于比特错误对加密和解密的雪崩效应，需要更可靠的激励响应映射，该映射对于操作条件和重复测量的变化是鲁棒的，以降低纠错成本。对于设备识别，由相同或不同制造批次产生的PUF响应应该是唯一的并且是最大可辨别的。对于混合随机数发生器，PUF的响应应该是随机的且不可预测的。考虑到它们的不同应用，对弱PUF的响应的可靠性和唯一性的期望通常高于强PUF。
最流行的弱PUF实现是利用静态随机存储器(SRAM)单元的随机上电复位行为。然而，如[J.Guajardo,S.S.Kumar,G.-J.Schrijen and P.Tuyls,“FPGA intrinsic PUFs andtheir use for IP protections,”in Proc.Int.Workshop o Cryptographic Hardwareand Embedded Systs.(CHES),pp.63-80,Vienna,Austria, Sept.2007.]中所述，SRAM PUF的平均固有可靠性相对较低，为85％。由于响应位生成非常容易受阈值电压Vth的影响，因此制造后的噪声和不是由于制造工艺引起的系统变化更可能使响应位分布偏斜或者在重复测量时引起不希望的响应位翻转。此外，由于原始存储在SRAM单元中的数据将在PUF操作中丢失，因此必须重置整个存储器阵列以生成响应位。
发明内容
为解决现有技术中的不足，本发明提供一种基于差分充电电容的PUF电路，解决了PUF响应位生成容易受阈值电压、噪声、系统变化影响的问题。
为了实现上述目标，本发明采用如下技术方案：一种基于差分充电电容的 PUF电路，其特征在于：包括偏置电路、行列地址译码器、PUF阵列和多路复用器；
偏置电路用于为PUF阵列提供偏置电压Vb；
行列地址译码器用于对PUF阵列的PUF单元进行寻址；
多路复用器用于通过通道选择信号将多路数据中的某一路数据传输到输出端；
n位激励信号输入行列地址译码器，行列地址译码器的2n位输出信号对PUF 阵列中的2n个PUF单元进行选择，被选中的PUF单元的开关信号Cell_Sel将闭合，同时偏置电路为所选中的PUF单元提供偏置电压Vb使PUF单元能够工作；
2n个PUF单元的输出端分别连接多路复用器的2n个输入端，行列地址译码器的2n位输出信号同时作为多路复用器的通道选择信号，多路复用器在通道选择信号的控制下将选中的PUF单元的输出电压差|V1-V2|传输到多路复用器的输出端作为PUF电路的响应值。
前述的一种基于差分充电电容的PUF电路，其特征是：所述PUF阵列是由 2n个PUF单元排列成的行数和列数相等的方阵，2n个PUF单元共享一个偏置电路，n为激励信号的位长。
前述的一种基于差分充电电容的PUF电路，其特征是：所述PUF单元电路包括：四个PMOS器件MP1～MP4、两个NMOS器件MN1～MN2、两个MOS 电容器C1～C2、两个反相器inverter_1～inverter_2和PUF单元选择开关Cell_Sel；
PMOS器件MP1、MP3的源极通过PUF单元选择开关Cell_Sel接电源电压 VDD；
PMOS器件MP1的漏极连接MP2的源极，MP2的漏极分别连接NMOS器件 MN1的漏极、C1的栅极、反相器inverter_1的输出端和inverter_2的输入端， MN1的源极、C1的源极和漏极分别接地；
PMOS器件MP3的漏极连接MP4源极，MP4的漏极分别连接MN2的漏极、 C2的栅极、inverter_1的输入端和inverter_2的输出端，MN2的源极、C2的源极和漏极分别接地；
MP2的栅极连接inverter_1的输入端、inverter_2的输出端、C2的栅极和MN2 的漏极；MP4的栅极连接inverter_1的输出端、inverter_2的输入端、C1的栅极和MN1的漏极；
MP1、MP3的栅极接偏置电路提供的偏置电压Vb，MN1、MN2的栅极接控制信号PD。
MP2的栅极为PUF单元电路的输出端输出电压V2，MP4的栅极为PUF单元电路互补输出端输出电压V1。
2n个PUF单元的选择开关Cell_Sel接行列地址译码器的2n个输出端。
前述的一种基于差分充电电容的PUF电路，其特征是：所述NMOS器件MN1、 MN2为两个NMOS下拉开关，由控制信号PD控制开关的通断；当控制信号PD 为高电平时，NMOS下拉开关闭合；当控制信号PD为低电平时，NMOS下拉开关断开。
前述的一种基于差分充电电容的PUF电路，其特征是：所述PUF单元选择开关Cell_Sel由行列地址译码器的输出信号控制。
前述的一种基于差分充电电容的PUF电路，其特征是：所述电压VDD由电源提供，行列地址译码器的输出端接PUF单元的选择开关Cell_Sel然后再接电源电压VDD。
前述的一种基于差分充电电容的PUF电路，其特征是：所述基于差分充电电容的PUF电路工作过程为：
n位激励信号输入行列地址译码器，行列地址译码器根据n位激励信号输出 2n位输出信号，行列地址译码器的2n位输出信号依次对应PUF阵列中的2n个 PUF单元，2n位输出信号对PUF阵列中的2n个PUF单元进行寻址，选择出相应的PUF单元，偏置电路对所选的PUF单元提供偏置电压Vb，使所选择的PUF 单元能够正常工作，输出电压V1和V2；行列地址译码器的2n位输出信号同时作为多路复用器的通道选择信号，多路复用器在通道选择信号的控制下将选中的PUF单元的输出电压差|V1-V2|传输到多路复用器的输出端作为PUF电路的响应值。
前述的一种基于差分充电电容的PUF电路，其特征是：所述PUF单元工作过程为：
通过相同的充电电流对MOS电容器C1和C2进行充电，使得交叉耦合反相器的互补输出电压V1和V2竞争，达到它们各自反相器的跳变点；在充电开始之前，两个MOS电容器C1和C2都通过下拉开关MN1、MN2复位到地，由栅极控制信号PD控制下拉开关的闭合或断开；一旦充电开始，下拉开关断开， MOS电容器C1和C2开始由匹配的电流源MP1和MP3充电。
本发明所达到的有益效果：本发明的基于差分充电电容的可靠PUF电路，响应位的生成较少依赖于两个交叉耦合反相器的阈值电压差，更多的取决于两个匹配的MOS电容器C1和C2的差。两个MOS电容器的充电过程仅在电源电压和偏置电压稳定后才开始。尽管这种设计使用了较多的晶体管，但是由于PUF 阵列中只有寻址单元在响应位生成期间是工作的，因此每个响应位生成消耗的功率更少。此外，所提出的PUF不易受电压和温度变化的影响，具有高可靠性和唯一性。
附图说明
图1为本发明PUF电路示意图；
图2为PUF单元的电路示意图；
图3为PUF的自相关测试结果图。
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
如图1所示，一种基于差分充电电容的PUF电路，包括偏置电路、行列地址译码器、PUF阵列和多路复用器；
偏置电路用于为PUF阵列提供偏置电压Vb；
行列地址译码器用于对PUF阵列的PUF单元进行寻址；
PUF阵列是由2n个PUF单元排列成的行数和列数相等的方阵，2n个PUF单元共享一个偏置电路，n为激励信号的位长；
多路复用器用于通过通道选择信号将多路数据中的某一路数据传输到输出端；
n位激励信号输入行列地址译码器，行列地址译码器的2n位输出信号对PUF 阵列中的2n个PUF单元进行选择，被选中的PUF单元的开关信号Cell_Sel将闭合，同时偏置电路为所选中的PUF单元提供偏置电压Vb使PUF单元能够工作；
2n个PUF单元的输出端分别连接多路复用器的2n个输入端，行列地址译码器的2n位输出信号同时作为多路复用器的通道选择信号，多路复用器在通道选择信号的控制下将选中的PUF单元的输出电压差|V1-V2|传输到多路复用器的输出端作为PUF电路的响应值。
如图2所示，所述PUF单元电路包括：四个PMOS器件MP1～MP4、两个 NMOS器件MN1～MN2、两个MOS电容器C1～C2、两个反相器 inverter_1～inverter_2和PUF单元选择开关Cell_Sel；
PMOS器件MP1、MP3的源极通过PUF单元选择开关Cell_Sel接电源电压VDD；
PMOS器件MP1的漏极连接MP2的源极，MP2的漏极分别连接NMOS器件 MN1的漏极、C1的栅极、反相器inverter_1的输出端(A端)和inverter_2的输入端(C端)，MN1的源极、C1的源极和漏极分别接地；
PMOS器件MP3的漏极连接MP4源极，MP4的漏极分别连接MN2的漏极、 C2的栅极、inverter_1的输入端(B端)和inverter_2的输出端(D端)，MN2 的源极、C2的源极和漏极分别接地；
MP2的栅极连接inverter_1的输入端(B端)、inverter_2的输出端(D端)、 C2的栅极和MN2的漏极；
MP4的栅极连接inverter_1的输出端(A端)、inverter_2的输入端(C端)、 C1的栅极和MN1的漏极；
反相器inverter_1和inverter_2首尾相连，即：inverter_1的输出端(A端)连接inverter_2的输入端(C端)，inverter_2的输出端(D端)连接inverter_1的输入端(B端)；
MP1、MP3的栅极接偏置电路提供的偏置电压Vb，MN1、MN2的栅极接控制信号PD。
MP2的栅极为PUF单元电路的输出端，输出电压V2，MP4的栅极为PUF单元电路互补输出端，输出电压V1。
本发明基于差分充电电容的PUF电路工作过程为：
n位激励信号输入行列地址译码器，行列地址译码器根据n位激励信号输出 2n位输出信号。行列地址译码器的2n位输出信号依次对应PUF阵列中的2n个 PUF单元，即：某一位输出信号为高电平时，所对应的PUF单元选择开关Cell_Sel 闭合，某一位输出信号为低电平时，所对应的PUF单元选择开关Cell_Sel断开。以此对PUF阵列中的2n个PUF单元进行寻址，选择出相应的PUF单元，偏置电路对所选的PUF单元提供偏置电压Vb，使所选择的PUF单元能够正常工作。行列地址译码器的2n位输出信号同时作为多路复用器的通道选择信号输出相应的响应位，即：某一位输出信号为高电平时，所对应的多路复用器的通道被选通并将所对应的PUF单元的输出电压差|V1-V2|传输到输出端作为PUF电路的响应值，某一位输出信号为低电平时，所对应的多路复用器的通道就不会被选通。
PUF单元电路工作过程为：
PUF单元用相同的充电电流对MOS电容器C1和C2进行充电，使得交叉耦合反相器的互补输出电压V1和V2竞争，达到它们各自反相器的跳变点。在充电开始之前，两个MOS电容器C1和C2都通过下拉开关复位到地，其中下拉开关是NMOS开关即MN1、MN2，由输入的控制信号PD控制开关的闭合或断开。一旦充电开始，下拉开关断开，MOS电容器C1和C2开始由匹配的电流源 MP1和MP3充电，其中MP1和MP3是由相同的偏置电压Vb进行偏置的，偏置电路向所有的PUF单元提供Vb，但仅对寻址单元是有效的。
由于工艺变化，MOS电容器C1和C2的氧化物厚度是不同的，并且同一MOS 电容器的氧化物电容和阈值电压偏差也因单元而异。对于差分充电电容C1、C2，在相同充电电流的情况下，工艺变化引起的偏差导致MOS电容器C1和C2的充电时间不同，一旦任意一个电容器充电至反相器的跳变点，反相器输出会切换并将另一个电容器放电至低电平，反过来同时将另一个反相器的输出切换至高电平，从而将电容器充电至饱和。然而，由于交叉耦合的反相器切换输出电压会有时间延迟，一旦V1与V2电压差足以触发MP2、MP4、C1、C2、MN1 和MN2组成的正反馈，输出电压V1和V2将被锁定，此时，较慢充电支路的 PMOS将被关闭，以便关闭充电电流。
PUF单元工作分为3个阶段：
第一阶段是初始化阶段，在此阶段，通过打开下拉开关MN1、MN2来消除 MOS电容器C1和C2上的所有电荷，此时电源电压VDD和偏置电压Vb不对 PUF单元进行操作；
第二阶段是预评估阶段，在此阶段，下拉开关MN1、MN2仍然打开，同时对PUF单元施加电源电压VDD和偏置电压Vb，引入该步骤的优点在于在对电容器C1和C2充电之前消除任何毛刺；
第三阶段是评估阶段，在此阶段，下拉开关MN1、MN2关闭，电流镜MP1、 MP3为MOS电容器C1和C2充电，完成充电过程后，输出电压V1和V2将被输出。
实施例：
为了评估本发明所提的电路，使用HHGrace0.11μmE-flash 1.5V超低泄漏 4P7M工艺的制造工艺设计包(PDK)，由Cadence Virtuoso Spectre模拟所提出的具有差分充电电容的PUF电路。通过蒙特卡罗(MC)方法进行1000次迭代，模拟PUF的可靠性和唯一性，标称工作条件设置为25℃和1.5V电源。
采用PUF的各种性能指标来评估所提出的基于差分充电电容的PUF电路：
唯一性：通过平均汉明距离(HD)评估PUF电路的唯一性：
Figure BDA0001949394890000091
其中：n是位长；HD(·)表示计算两个向量之间的平均汉明距离HD，Ru和Rv是在相同的激励信号C下，两个不同迭代次数u和v分别对应的响应值；m是PUF电路的总数，唯一性U的理想值为 50％。
根据模拟结果，计算出唯一性为50.03％，非常接近理想值50％。
可靠性：可靠性是指在不同时间或操作条件下测量的PUF激励响应对(CRP)稳定性的度量。在该设计中，通过将标称条件下的响应值设置为参考值来计算误码率(BER)，并将在各种条件下生成的响应值与参考值进行比较。可靠性
Figure BDA0001949394890000092
其中：j＝1～k，Ri是对于任意激励值 C，在标称条件下由MC进行i次迭代产生的响应值；Ri,j是对于同一个PUF电路，在相同激励值C、标称条件下由MC进行i次迭代的情况下，进行的第j次操作的响应值；k是在各种操作条件下，对于同一个PUF电路在相同激励值C 下的操作次数；n是位长；HD(·)表示计算两个向量之间的平均汉明距离HD。
基于每个条件1000次迭代的MC模拟产生的响应值来测量所提出的PUF 的可靠性。标称工作条件设置为温度25℃和电压1.5V。在测试温度范围内(0℃～80℃)测得的最差情况下可靠性为97.7％；在供电电压范围内(±20％的电压变化，即1.2V～1.8V)测得的最差情况下可靠性为96.2％。
随机性：随机性是指PUF响应的不可预测性。PUF响应值“0”和“1”应该以相等的概率独立且相同的分布，并且对于相同PUF的不同激励值或不同 PUF的相同激励值，响应值的生成是不相关的。通过自相关测试和美国国家标准与技术研究院(NIST)密码随机性测试来评估二进制比特流的加密随机性。
1)自相关测试
随机过程的自相关性通过不同时间的过程之间的Pearson相关性进行评估。自相关函数(ACF)用于计算比特序列的系相关性。ACF设计两个输入，一个是所提出的PUF生成的输入比特序列，另一个是比特延迟序列。
图3示出了所提出的PUF生成1000个连续比特在95％置信水平下的自相关测试曲线图。它绘制了在比特位分别滞后1到256时的ACF值。从图中分析看出，大多数点都在置信区间内。
2)NIST(美国国家标准与技术研究院)测试
使用NIST SP 800统计测试套件进行测试。NIST测试结果如表1所示[A. Rukhinet al.,“A statistical test suite for random and pseudorandom numbergenerators for cryptographic applications,”NIST Special Publication 800-22,Apr. 2010.]。
P值是通过卡方检验计算得到的。为了使任意信息源随机地达到99％的置信水平，需要大于0.01的P值。根据表1结果所示，所提出的PUF表现出大于0.01 的P值。第12列PROP显示的是测试序列的通过率。所有计算结果表明所提出的PUF产生的比特序列的高随机性。
表1NIST测试结果
C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 P值 PROP NIST测试
1 1 1 1 1 2 2 0 1 0 0.911413 1 频率
1 1 1 1 1 2 2 0 1 0 0.911413 1 基本块频率
1 2 2 2 0 0 0 0 2 1 0.534146 1 累积和(forward)
1 1 0 2 1 1 1 1 2 0 0.911413 1 累积和(backward)
1 1 1 1 2 0 4 0 0 0 0.122325 1 运行长度
0 1 2 3 0 1 1 0 0 2 0.350485 1 串行(forward)
1 2 1 1 1 1 1 0 2 0 0.911413 1 串行(backward)
速率和功耗：根据仿真结果，生成响应位需要36ns，因此PUF的吞吐量为27.78Mbps。此速率和1.5V标称电源电压下，平均功耗为20.86μW，每个响应位的相应能耗为0.75pJ/bit。
本发明的基于差分充电电容的PUF电路，响应位的生成较少依赖于两个交叉耦合反相器的阈值电压差，更多的取决于两个匹配的MOS电容器C1和C2 的差。两个MOS电容器的充电过程仅在电源电压和偏置电压稳定后才开始。尽管这种设计使用了较多的晶体管，但是由于PUF阵列中只有寻址单元在响应位生成期间是工作的，因此每个响应位生成消耗的功率更少。此外，所提出的PUF 不易受电压和温度变化的影响，具有高可靠性和唯一性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (7)

1.一种基于差分充电电容的PUF电路，其特征在于：包括偏置电路、行列地址译码器、PUF阵列和多路复用器；偏置电路用于为PUF阵列提供偏置电压Vb；行列地址译码器用于对PUF阵列的PUF单元进行寻址；多路复用器用于通过通道选择信号将多路数据中的某一路数据传输到输出端；
n位激励信号输入行列地址译码器，行列地址译码器的2n位输出信号对PUF阵列中的2n个PUF单元进行选择，同时偏置电路为所选中的PUF单元提供偏置电压Vb使PUF单元能够工作；2n个PUF单元的输出端分别连接多路复用器的2n个输入端，行列地址译码器的2n位输出信号同时作为多路复用器的通道选择信号，多路复用器在通道选择信号的控制下将选中的PUF单元的输出电压差传输到多路复用器的输出端作为PUF电路的响应值；
其中，所述PUF单元电路包括：四个PMOS器件MP1~MP4、两个NMOS器件MN1~MN2、两个MOS电容器C1~C2、两个反相器inverter_1~inverter_2和PUF单元选择开关Cell_Sel；
PMOS器件MP1、MP3的源极通过PUF单元选择开关Cell_Sel接电源电压VDD；
PMOS器件MP1的漏极连接MP2的源极，MP2的漏极分别连接NMOS器件MN1的漏极、C1的栅极、反相器inverter_1的输出端和inverter_2的输入端，MN1的源极、C1的源极和漏极分别接地；
PMOS器件MP3的漏极连接MP4源极，MP4的漏极分别连接MN2的漏极、C2的栅极、inverter_1的输入端和inverter_2的输出端，MN2的源极、C2的源极和漏极分别接地；
MP2的栅极连接inverter_1的输入端、inverter_2的输出端、C2的栅极和MN2的漏极；MP4的栅极连接inverter_1的输出端、inverter_2的输入端、C1的栅极和MN1的漏极；
MP1、MP3的栅极接偏置电路提供的偏置电压Vb，MN1、MN2的栅极接控制信号PD；MP2的栅极为PUF单元电路的输出端输出电压V2，MP4的栅极为PUF单元电路互补输出端输出电压V1；
2n个PUF单元的选择开关Cell_Sel接行列地址译码器的2n个输出端。
2.根据权利要求1所述的一种基于差分充电电容的PUF电路，其特征是：所述PUF阵列是由2n个PUF单元排列成的行数和列数相等的方阵，2n个PUF单元共享一个偏置电路，n为激励信号的位长。
3.根据权利要求1所述的一种基于差分充电电容的PUF电路，其特征是：
所述NMOS器件MN1、MN2为两个NMOS下拉开关，由输入的控制信号PD控制开关的通断；当控制信号PD为高电平时，NMOS下拉开关闭合；当控制信号PD为低电平时，NMOS下拉开关断开。
4.根据权利要求1所述的一种基于差分充电电容的PUF电路，其特征是：所述PUF单元选择开关Cell_Sel由行列地址译码器的输出信号控制。
5.根据权利要求1所述的一种基于差分充电电容的PUF电路，其特征是：所述电压VDD由电源提供。
6.根据权利要求1所述的一种基于差分充电电容的PUF电路，其特征是：所述基于差分充电电容的PUF电路工作过程为：
n位激励信号输入行列地址译码器，行列地址译码器根据n位激励信号输出2n位输出信号，行列地址译码器的2n位输出信号依次对应PUF阵列中的2n个PUF单元，2n位输出信号对PUF阵列中的2n个PUF单元进行寻址，选择出相应的PUF单元，偏置电路对所选的PUF单元提供偏置电压Vb，使所选择的PUF单元能够正常工作，输出电压V1和V2；行列地址译码器的2n位输出信号同时作为多路复用器的通道选择信号，多路复用器在通道选择信号的控制下将选中的PUF单元的输出电压差|V1-V2|传输到多路复用器的输出端作为PUF电路的响应值。
7.根据权利要求1所述的一种基于差分充电电容的PUF电路，其特征是：所述PUF单元工作过程为：
通过相同的充电电流对MOS电容器C1和C2进行充电，使得交叉耦合反相器的互补输出电压V1和V2竞争，达到它们各自反相器的跳变点；在充电开始之前，两个MOS电容器C1和C2都通过下拉开关MN1、MN2复位到地，由栅极控制信号PD控制下拉开关的闭合或断开；一旦充电开始，下拉开关断开，MOS电容器C1和C2开始由匹配的电流源MP1和MP3充电。
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