CN107766750A - 一种基于阈值电压基准的puf电路 - Google Patents

一种基于阈值电压基准的puf电路 Download PDF

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Abstract

本发明公开了一种基于阈值电压基准的PUF电路，包括阈值电压基准阵列、行译码器、列译码器和数字比较器，PUF电路的输入端分别与行译码器的输入端和列译码器的输入端相连，行译码器的输出端通过阈值电压基准阵列与列译码器相连，列译码器的输出端与数字比较器的输入端相连；阈值电压基准阵列包括至少两个相同的单个电压基准电路，单个电压基准电路包括零阈值NMOS管、第一高阈值PMOS管和第二高阈值PMOS管；数字比较器包括第一PMOS管、第一NMOS管、第二NMOS管、采样电容、与门和双向计数器，双向计数器的输出端作为PUF电路的输出端。本发明的PUF电路，不仅在唯一性和可靠性方面都具有很强的竞争力，而且功耗低。

Description

一种基于阈值电压基准的PUF电路
技术领域
本发明涉及一种用于防伪、认证、密钥管理的电路，特别是涉及一种基于阈值电压基准的PUF电路，属于集成电路技术领域。
背景技术
物联网(IoT)市场的蓬勃发展，人们迫切希望通过有限的芯片资源来确保设备安全和信息隐私。作为一个轻量级的安全的原始密钥管理和设备标识/认证，物理不可克隆性质函数(PUF)做出了伟大的承诺。在芯片制造过程中，它从不可控制和不可预测的过程变化中提取到可靠和独特的激励-响应对(CRPs)。与传统的在非易失性存储器中存储私钥的密钥管理方法相比，PUF加密组件将秘密信息嵌入其自身的物理结构中。因此，它能抵抗广泛的侵袭性或半侵袭性的攻击。
尽管PUF具有安全优势，但考虑在开放环境中，可靠性和低功耗仍然是物联网应用的关键因素。许多最先进的基于PUFs的硅基已经被应用于面对这些挑战。Mathew等(S.Mathew et al.，―A0.19pJ/b PVT-variation-tolerant hybrid physicallyunclonable function circuit for 100％stable secure key generation in22nmCMOS，”in Proc.2014IEEE Int.Solid-State Circuits Conf.(ISSCC)，San Francisco，CA，Feb.2014，pp.278–279.)提出了两个PUFs：1)一个混合延迟/交叉耦合的PUF电路；2)交叉耦合反相器老化硬化技术来加强两者之间的不匹配。时间多数投票(TMV)和软暗位掩蔽技术也被应用于进一步提高对大功率能源消耗和芯片面积的鲁棒性。在A.Alvarez,W.Zhao，and M.Alioto，―15fJ/b static physically unclonable functions forsecure chip identification with<2％native bit instability and 140x inter/intra puf hamming distance separation in 65nm，”in Proc.2015IEEE Int.Solid-State Circuits Conf.(ISSCC)，San Francisco，CA，Feb.2015，pp.1–3中，提出的基于补充电流-镜像的单稳态PUF在应对操作条件和环境噪声变化能力方面显示出了更先进的鲁棒性。然而，其缺点是在当前镜像阵列中，大的静态电源限制了它在功率约束设计中的应用。
与绝对温度成比例(PTAT)的PUF也被利用成了一个超紧凑的布局(J.Li andM.Seok，―Ultra-compact and robust physically unclon-able function based onvoltage-compensated proportional-to-absolute-temperature voltage generators，”IEEE Journal of Solid-State Circuits,vol.51，no.9，pp.2192–2202，Sept.2016)，但它对温度变化敏感。在温度范围从0到80℃时，本机比特误码率(BER)为3.5％。在双边缘注入环状振子的振荡崩溃可用于生成PUF(K.Yang，Q.Dong，D.Blaauw，and D.Sylvester，―Aphysically unclonable function with BER<10-8for robust chip authenticationusing oscillator collapse in 40nm CMOS，”in Proc.2015IEEE International SolidState Circuits Conference，San Francisco，CA，Feb.2015，pp.1–3)，延迟差在两个振荡回路之间累积，并将输出的最终稳定电压作为一个响应比特；然而，为了达到100％的可靠性，必须识别和丢弃超过30％的不稳定的CRPs。
发明内容
本发明的主要目的在于，克服现有技术中的不足，提供一种新型的基于阈值电压基准的PUF电路，不仅在唯一性和可靠性方面都具有很强的竞争力，而且功耗低，特别适用于物联网应用领域。
为了达到上述目的，本发明所采用的技术方案是：
一种基于阈值电压基准的PUF电路，包括阈值电压基准阵列、行译码器、列译码器和数字比较器，所述PUF电路的输入端分别与行译码器的输入端和列译码器的输入端相连，所述行译码器的输出端通过阈值电压基准阵列与列译码器相连，所述列译码器的输出端与数字比较器的输入端相连；
所述阈值电压基准阵列包括至少两个相同的单个电压基准电路，所述单个电压基准电路包括零阈值NMOS管、第一高阈值PMOS管和第二高阈值PMOS管；所述零阈值NMOS管的漏极接供电电源的正极，零阈值NMOS管的源极与第一高阈值PMOS管的源极相连，零阈值NMOS管的源极作为单个电压基准电路的输出端与列译码器相连，零阈值NMOS管的栅极与第一高阈值PMOS管的栅极相连，第一高阈值PMOS管的漏极分别与第一高阈值PMOS管的栅极和第二高阈值PMOS管的源极相连，第二高阈值PMOS管的栅极与第二高阈值PMOS管的漏极相连并接地；
所述数字比较器包括第一PMOS管、第一NMOS管、第二NMOS管、采样电容、与门和双向计数器，所述双向计数器的输出端作为PUF电路的输出端；第一PMOS管的源极接供电电源的正极，第一PMOS管的漏极与第一NMOS管的漏极相连，第一PMOS管的栅极分别与第一NMOS管的栅极和与门的一输入端相连，第一NMOS管的源极分别与第二NMOS管的漏极和与门的另一输入端相连，与门的另一输入端通过采样电容接地，第二NMOS管的源极接地，第二NMOS管的栅极与列译码器的输出端，与门的输出端与双向计数器的使能端相连。
本发明进一步设置为：所述零阈值NMOS管的源极通过开关与列译码器相连。
本发明进一步设置为：所述阈值电压基准阵列为16×16电压基准阵列，16×16电压基准阵列包括16×16个相同的单个电压基准电路。
本发明进一步设置为：所述行译码器和列译码器均为4-16多路选择器。
本发明进一步设置为：所述PUF电路的输入端输入的激励信号为8位，其中4位激励信号输入行译码器，剩余4位激励信号输入列译码器。
本发明进一步设置为：所述双向计数器具有均用于外接的时钟信号端、复位端和计数方向控制端。
本发明进一步设置为：所述双向计数器的输出端包括计数位和符号位。
与现有技术相比，本发明具有的有益效果是：
通过阈值电压基准阵列、行译码器、列译码器和数字比较器的设置，其中阈值电压基准阵列采用多个相同的单个电压基准电路构成，该单个电压基准电路为亚阈值电压基准电路，具体包括零阈值NMOS管、第一高阈值PMOS管和第二高阈值PMOS管，不仅没有电阻故而面积小，而且功耗低，不会受到电源电压以及周围温度的影响，使得PUF电路通过比较一对电压基准电路的输出电压来产生PUF的响应，故整体具有很高的稳定性和低功耗特点；其中数字比较器包括第一PMOS管、第一NMOS管、第二NMOS管、采样电容、与门和双向计数器，通过将电压信号进行数字化，识别不稳定的响应比特，不仅能区分哪个信号大，而且还能量化两个信号偏差多少，可靠性强。
上述内容仅是本发明技术方案的概述，为了更清楚的了解本发明的技术手段，下面结合附图对本发明作进一步的描述。
附图说明
图1为本发明一种基于阈值电压基准的PUF电路的结构示意图；
图2为本发明一种基于阈值电压基准的PUF电路中单个电压基准电路的结构示意图；
图3为本发明一种基于阈值电压基准的PUF电路中数字比较器的工作时序图；
图4为本发明一种基于阈值电压基准的PUF电路显示了一个PUF实例中256个电压引用的分布情况；
图5为本发明一种基于阈值电压基准的PUF电路显示了从100个PUF实例计算出的机构间HDs的频率分布情况；
图6为本发明一种基于阈值电压基准的PUF电路不同供应电压和不同温度下的PUF所产生的CRP模拟可靠性；
图7为本发明一种基于阈值电压基准的PUF电路进行10000个凹位的自相关测试的测试结果。
具体实施方式
下面结合说明书附图，对本发明作进一步的说明。
如图1所示的一种基于阈值电压基准的PUF电路，包括阈值电压基准阵列(VoltageReference Array)、行译码器(Row Decoder)、列译码器(Column Decoder)和数字比较器(Digital Comparator)，所述PUF电路的输入端分别与行译码器的输入端和列译码器的输入端相连，所述行译码器的输出端通过阈值电压基准阵列与列译码器相连，所述列译码器的输出端与数字比较器的输入端相连。
所述阈值电压基准阵列包括至少两个相同的单个电压基准电路，优选为，所述阈值电压基准阵列为16×16电压基准阵列(16×16Voltage Reference Array)，就是16×16电压基准阵列包括16×16个相同的单个电压基准电路；优选为，所述行译码器和列译码器均为4-16多路选择器。PUF电路的输入端输入激励，应用的激励选择阈值电压基准阵列中的一对电压基准单元，由于进程的变化，两个选定的输出电压略有不同，这种细微的差别再由一个数字比较器数字化，通过比较一对电压基准单元的输出电压，从而产生PUF的响应。当所述PUF电路的输入端输入的激励信号为8位，其中4位激励信号输入行译码器，剩余4位激励信号输入列译码器，图1中所示的节点A输出该电压基准单元的电压。
如图2所示，所述单个电压基准电路包括零阈值NMOS管N0、第一高阈值PMOS管Ph1和第二高阈值PMOS管Ph2；所述零阈值NMOS管N0的漏极接供电电源的正极，零阈值NMOS管N0的源极与第一高阈值PMOS管Ph1的源极相连，零阈值NMOS管N0的源极作为单个电压基准电路的输出端与列译码器相连，零阈值NMOS管N0的栅极与第一高阈值PMOS管Ph1的栅极相连，第一高阈值PMOS管Ph1的漏极分别与第一高阈值PMOS管Ph1的栅极和第二高阈值PMOS管Ph2的源极相连，第二高阈值PMOS管Ph2的栅极与第二高阈值PMOS管Ph2的漏极相连并接地；其中，所述零阈值NMOS管N0的源极通过开关VREF与列译码器相连。
如图1所示，所述数字比较器包括第一PMOS管P1、第一NMOS管N1、第二NMOS管N2、采样电容Cs、与门和双向计数器(Bidirectional Counter)，所述双向计数器的输出端作为PUF电路的输出端；第一PMOS管P1的源极接供电电源的正极VDD，第一PMOS管P1的漏极与第一NMOS管N1的漏极相连，第一PMOS管P1的栅极分别与第一NMOS管N1的栅极和与门的一输入端(即节点B)相连，第一NMOS管N1的源极分别与第二NMOS管N2的漏极和与门的另一输入端(即节点C)相连，与门的另一输入端(即节点C)通过采样电容Cs接地，第二NMOS管N2的源极接地，第二NMOS管N2的栅极与列译码器的输出端，与门的输出端与双向计数器的使能端(EN)相连。其中，所述双向计数器具有均用于外接的时钟信号端(clk_ext)、复位端(rst)和计数方向控制端(up/down)，双向计数器的输出端包括计数位和符号位。
本发明提供的一种基于阈值电压基准的PUF电路，不仅低功耗，而且具有较好的温度和电压稳定性；其关键部分是阈值电压基准阵列和数字比较器。
理想情况下，阈值电压基准阵列会产生一个不变的电压，忽略设备负载、电源变化和温度。单个电压基准电路中的零阈值NMOS管N0、第一高阈值PMOS管Ph1和第二高阈值PMOS管Ph2这三个晶体管都在阈值区域运行。通过进行广泛的仿真，输出基准电压V对电源的变化有很强的鲁棒性。
数字比较器通过对所选的电压基准输出进行比较，并对其差异进行量化，从而进一步确定最稳定的响应比特。如图3所示，在复位阶段，应用了一个16位的激励，前8位(每一行4位，列解码器)被解码，随机选择一个单个电压基准电路，其输出电压记为V1；然后将V1采样到节点A，在节点B中应用低电压重置采样电容Cs；同时，双向计数器复位为零。在第一个采样阶段，节点B被断言为高；第二NMOS管N2(即偏压晶体管Mbias)部分被开启到放电节点C，放电电流ID由V1决定，如下：
其中，COX3、W3、L3、Vth3分别为偏压晶体管Mbias的栅电容、有效信道宽度、有效信道长度和阈值电压。
双向计数器由节点B和节点C的输出激活，双向计数器持续计算外部时钟(时钟信号端clk_ext)，直到双向计数器被禁用(理想情况下，当节点C被释放到VDD/2时，VDD为供电电源的正极电压)。计算时间t为：
双向计数器的输出由V1决定。在节点C被释放后，另一个电压基准输出V2被最后的8位激励C所选择。在第二个采样阶段，采样电容Cs被重置为VDD；然后进行与第一个采样阶段相同的操作，直到反方向被逆转。偏置晶体管Mbias的新放电电流ID'等于：
因此，下计数时间t′双向计数器是由下式得出：
因为V1和V2是不同的，向上和向下的计数时间t、t′是不同的。因此，在双向计数器中存储的最终值表示所选的电压引用之间的差异。双向计数器中最重要的部分是PUF响应。如果V1<V2，它是―1”；否则，它是―0”。计数器的其余部分对应于V1和V2之间电压差的大小。更大的绝对差异意味着在环境变化的情况下，较大的噪声边界导致对应的响应比特发生波动的可能性较小。因此，通过丢弃那些小于特定阈值Nth的计数器输出所对应的响应比特，可以增强可靠性。此外，由于相同的硬件用于比较和生成响应比特的两个采样阶段，例如，由于采样电容Cs、第二NMOS管N2等的变化，系统性偏差在很大程度上得到减少。
本发明的一种基于阈值电压基准的PUF电路，采用双采样技术降低了响应产生的系统偏差。在Cadence环境下，使用标准65nm CMOS工艺进行模拟，大量仿真结果验证了所提出的PUF设计，它的功率为0.16pJ/bit。
在蒙特卡罗仿真中引入了随机过程变异和不匹配。在每次迭代中，都应用了一组独特的变体来生成一些CRPs。图4显示了一个PUF实例中256个电压引用的分布情况，其最佳拟合高斯曲线的均值为μ＝680mV，标准差δ＝19:27mV。
唯一性描述了从特定的PUF实例中生成的CRPS和从其他实例中生成的CRPS的区别。通常由内死模汉明距离(HD)进行评估，如下：
其中，Ru和Rv是由PUF芯片产生的n比特响应，u和v分别应用相同的激励，m是PUF实例的总数。
由蒙特卡罗模拟过程参数变化生成100个PUF实例，从每个实例收集的100个CRP中，所提供的PUF的惟一性计算结果为50.03％，与理想值非常接近。图5显示了从100个PUF实例计算出的内死模汉明距离(HDs)的频率分布情况，其直方图被高斯曲线拟合得很好μ＝50.49％，标准差σ＝5.06％。
可靠性表明在不同的操作条件下，PUF能在多大程度上持续复制CRPs。它可以由内死模汉明距离来估计。将一个n比特响应Ri作为一个任意的激励，在正常的操作条件下提取作为基准。在不同的操作条件下，将同样的激励k次应用于相同的PUF实例，以获得k响应，Ri；j(j＝1,2,……,k.)PUF i可靠性的S定义为：
在不同的供电电压和温度下，模拟了所提出的PUF的可靠性。实验中，以在电源电压1.2V和室温27℃获得的100，000组CRP(100个PUF实例，每个实例产生100个CRP)为基准值。图6显示了通过使用不同的阈值过滤掉不可靠的反应，电源电压从1V到1.4V的变化和温度变化从0到80℃的PUF可靠性。由于内在稳定的基准电压，在1到1.4V和0到80℃的情况下，本发明的PUF能实现的可靠性分别是是98.17％和97.60％。通过设置阈值为4V，在1.4V时，最坏的可靠性增加到99.94％和在温度0℃时增加到99.51％，这证实了，由一对有更大差值的电压基准产生的响应比特更加稳定。
通过自相关测试和NIST测试套装来验证生成的响应流的随机性——
1、自相关测试：
由自动相关函数(ACF)来评估本发明的PUF的随机性。ACF决定一个随机数生成器是否可以在序列中产生独立的随机数。从1到256的连续位的ACF表明没有滞后现象，在95％置信范围内测量σ＝0:0196，如图7所示，更低的边界意味着在关联分析攻击下有更少的弱点。
2、NIST测试：
从10个PUF实例中生成的10,000个CRPs的随机性也由NIST Pub 800统计测试套件测试(A.Rukhin et al.,“A statistical test suite for random and pseudoran-domnumber generators for cryptographic applications,”NIST Special Publication800-22,2010.)。由于位流大小有限，一些测试无法进行。本发明PUF生成随机序列进行NIST测试的测试结果显示在表1中，从C1到C10的均匀分布对应于各种p值的均匀频率分布，第11列是通过卡方检验计算的p值；第12列表示测试序列的通过率。对于每个NIST的测试，p值被计算来量化PUF的随机性级别。一个大于0.01的p值被要求以99％的置信水平随机地考虑任意的信息来源。表1显示，建议的PUF在每个NIST测试中始终显示高p值(高于0.01)。研究结果支持从本发明的PUF中提取的位序列的随机性。
表1
所以，本发明的一种基于阈值电压基准的PUF电路，在唯一性和可靠性方面都具有很强的竞争力，它与广泛的温度和供应电压变化有关；此外，它的能量/位也比现有技术中的大多数设计要低。具体的改进参数在于，采用双采样技术降低了系统偏差；受益于低功率稳定阈下基准电压的特性，PUF电路显示50.03％的独特性，和本地最坏的可靠性在1V到1.4V和0到80℃的情况下分别高出98.17％和97.60％；每位消耗的能量只有0.16pJ。这些优势使其在物联网应用领域的前景将更加光明。
以上显示和描述了本发明的基本原理、主要特征及优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (7)

1.一种基于阈值电压基准的PUF电路，其特征在于：包括阈值电压基准阵列、行译码器、列译码器和数字比较器，所述PUF电路的输入端分别与行译码器的输入端和列译码器的输入端相连，所述行译码器的输出端通过阈值电压基准阵列与列译码器相连，所述列译码器的输出端与数字比较器的输入端相连；
所述阈值电压基准阵列包括至少两个相同的单个电压基准电路，所述单个电压基准电路包括零阈值NMOS管、第一高阈值PMOS管和第二高阈值PMOS管；所述零阈值NMOS管的漏极接供电电源的正极，零阈值NMOS管的源极与第一高阈值PMOS管的源极相连，零阈值NMOS管的源极作为单个电压基准电路的输出端与列译码器相连，零阈值NMOS管的栅极与第一高阈值PMOS管的栅极相连，第一高阈值PMOS管的漏极分别与第一高阈值PMOS管的栅极和第二高阈值PMOS管的源极相连，第二高阈值PMOS管的栅极与第二高阈值PMOS管的漏极相连并接地；
所述数字比较器包括第一PMOS管、第一NMOS管、第二NMOS管、采样电容、与门和双向计数器，所述双向计数器的输出端作为PUF电路的输出端；第一PMOS管的源极接供电电源的正极，第一PMOS管的漏极与第一NMOS管的漏极相连，第一PMOS管的栅极分别与第一NMOS管的栅极和与门的一输入端相连，第一NMOS管的源极分别与第二NMOS管的漏极和与门的另一输入端相连，与门的另一输入端通过采样电容接地，第二NMOS管的源极接地，第二NMOS管的栅极与列译码器的输出端，与门的输出端与双向计数器的使能端相连。
2.根据权利要求1所述的一种基于阈值电压基准的PUF电路，其特征在于：所述零阈值NMOS管的源极通过开关与列译码器相连。
3.根据权利要求1所述的一种基于阈值电压基准的PUF电路，其特征在于：所述阈值电压基准阵列为16×16电压基准阵列，16×16电压基准阵列包括16×16个相同的单个电压基准电路。
4.根据权利要求3所述的一种基于阈值电压基准的PUF电路，其特征在于：所述行译码器和列译码器均为4-16多路选择器。
5.根据权利要求3所述的一种基于阈值电压基准的PUF电路，其特征在于：所述PUF电路的输入端输入的激励信号为8位，其中4位激励信号输入行译码器，剩余4位激励信号输入列译码器。
6.根据权利要求1所述的一种基于阈值电压基准的PUF电路，其特征在于：所述双向计数器具有均用于外接的时钟信号端、复位端和计数方向控制端。
7.根据权利要求1所述的一种基于阈值电压基准的PUF电路，其特征在于：所述双向计数器的输出端包括计数位和符号位。
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