CN113095035B - 一种亚阈值动态延迟型puf电路 - Google Patents

一种亚阈值动态延迟型puf电路 Download PDF

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Abstract

本发明公开了一种亚阈值动态延迟型PUF电路，包括结构相同的两个混合延迟单元、第一反相器和判决器，两个混合延迟单元分别采用动态亚阈值逻辑电路结构，每个混合延迟单元中具有能够产生电荷分享效应的并联电荷分享阵列，两个混合延迟单元分别与判决器连接，判决器根据两个混合延迟单元输出的低电平到达其处的先后生成对应的响应信号；优点是两个混合延迟单元采用动态亚阈值逻辑,降低了电路能耗，并联电荷分享阵列产生的电荷分享效应使得每个混合延迟单元在不同输入激励下具有不同的延时输出函数,从而使得对于不同激励信号,每个混合延迟单元的输出模型不一样,攻击者难以预测判决器输出的响应信号，由此本发明能够兼顾低能耗与安全性。

Description

一种亚阈值动态延迟型PUF电路
技术领域
本发明涉及一种PUF电路，尤其是涉及一种亚阈值动态延迟型PUF电路。
背景技术
物理不可克隆函数(Physical Unclonable Function,PUF)电路利用集成电路制造工艺偏差产生用于身份识别的密钥。与传统非易失性存储器相比，PUF仅在上电状态生成密钥，可有效降低侵入式攻击风险。PUF可直接用于身份验证和密钥加密存储，在低能耗物联网应用中受到关注。但是，这些应用通常面积和电池电量等资源有限，为将PUF 集成到这些资源受限型系统中必须考虑整体能耗预算，而能耗开销通常与PUF抗攻击能力正相关。如使用辅助电路提高PUF安全性也需要占用较多硬件资源，因此其安全强度受到限制。尤其是人工智能技术不断发展，通过机器学习对PUF进行模型攻击成为可能。 PUF既面临紧张的能耗预算也面临着新型攻击威胁。
文献[1](ZHUANG H,XI X,SUN N,et al.A strong subthreshold current arrayPUF resilient to machine learning attacks[J].IEEE Transactions on Circuitsand Systems I:Regular Papers,2020,67(1):135-144.)中提出了一种亚阈值电流型PUF，该亚阈值电流型PUF具有抵抗机器学习攻击特性，但是其误码率过大,在应用到轻量型设备时仍需引入额外纠错电路从而使得其能耗不可避免的增大。文献[2](LIN L, SRIVATHSAS,KRISHNAPPA D,et al.Design and validation of arbiter-based PUFs for sub-45-nm low-power security applications[J].IEEE Transactions on InformationForensics and Security,2012,7(4):1394-1403.)中提出了一种亚阈值延迟型PUF，该亚阈值延迟型PUF有效降低了电路能耗，但是其电路输出模型是一种线性函数,极易受到机器学习等方式攻击。因此,上述两种PUF均难以兼顾低能耗与安全性。
发明内容
本发明所要解决的技术问题是提供一种能够兼顾低能耗与安全性的亚阈值动态延迟型PUF电路。
本发明解决上述技术问题所采用的技术方案为：一种亚阈值动态延迟型PUF电路，包括结构相同的两个混合延迟单元、第一反相器和判决器，两个所述的混合延迟单元分别采用动态亚阈值逻辑电路结构，每个所述的混合延迟单元中具有能够产生电荷分享效应的并联电荷分享阵列，每个所述的混合延迟单元分别具有时钟端、五个信号输入端和输出端，所述的判决器具有第一时钟端、第二时钟端、第一输入端、第二输入端和输出端，两个所述的混合延迟单元的时钟端、所述的第一反相器的输入端和所述的判决器的第一时钟端连接且其连接端为所述的亚阈值动态延迟型PUF电路的时钟端，所述的亚阈值动态延迟型PUF电路的时钟端接入时钟信号CLK，所述的第一反相器的输出端和所述的判决器的第二时钟端连接，两个所述的混合延迟单元的五个信号输入端一一对应连接后作为所述的亚阈值动态延迟型PUF电路的五个信号输入端，所述的亚阈值动态延迟型PUF电路的五个信号输入端接入5位激励输入信号C0C1C2C3C4，将两个所述的混合延迟单元分别称为第一混合延迟单元和第二混合延迟单元，所述的第一混合延迟单元的输出端与所述的判决器的第一输入端连接，所述的第二混合延迟单元的输出端与所述的判决器的第二输入端连接，所述的判决器的输出端为所述的亚阈值动态延迟型PUF 电路的输出端，用于输出响应信号；时钟信号CLK用于控制所述的亚阈值动态延迟型 PUF电路的工作状态，当时钟信号CLK为低电平时,所述的亚阈值动态延迟型PUF电路处于预充电状态,两个所述的混合延迟单元的输出端都输出高电平，此时所述的判决器的输出端输出的响应信号为低电平，当时钟信号CLK为高电平时，所述的亚阈值动态延迟型PUF电路进入求值阶段,由于两个所述的混合延迟单元均接入5位激励输入信号C0C1C2C3C4，此时两个所述的混合延迟单元的输出端都输出低电平，但是由于两个所述的混合延迟单元存在工艺偏差，两个所述的混合延迟单元的输出端呈现不同的下拉速度，两个所述的混合延迟单元的输出端输出的低电平将在不同时间到达所述的判决器，若所述的第一混合延迟单元的输出端输出的低电平先到达所述的判决器,则所述的判决器的输出端输出的响应信号为高电平，若所述的第二混合延迟单元的输出端输出的低电平先到达所述的判决器，则所述的判决器的输出端输出的响应信号为低电平。
每个所述的混合延迟单元分别包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS 管、第七NMOS管、第八NMOS管、第九NMOS管、第二反相器和第三反相器；所述的第一PMOS管的栅极、所述的第一NMOS管的栅极、所述的第三PMOS管的栅极和所述的第二反相器的输入端连接且其连接端为所述的混合延迟单元的时钟端，所述的第一 PMOS管的源极、所述的第二PMOS管的源极和所述的第三PMOS管的源极均接入电源，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极和所述的第二PMOS管的栅极连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极和所述的第四NMOS管的栅极连接，所述的第三PMOS管的漏极、所述的第五NMOS管的漏极、所述的第六 NMOS管的漏极、所述的第七NMOS管的漏极、所述的第八NMOS管的漏极和所述的第九NMOS管的漏极连接且其连接端为所述的混合延迟单元的输出端，所述的第四NMOS 管的漏极、所述的第五NMOS管的源极、所述的第六NMOS管的源极、所述的第七NMOS 管的源极、所述的第八NMOS管的源极和所述的第九NMOS管的源极连接，所述的第四 NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第二反相器的输出端、所述的第二NMOS管的栅极和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第三NMOS管的栅极连接，所述的第一NMOS管的源极、所述的第二NMOS管的源极和所述的第三NMOS管的源极均接地，所述的第五NMOS管的栅极、所述的第六 NMOS管的栅极、所述的第七NMOS管的栅极、所述的第八NMOS管的栅极和所述的第九NMOS管的栅极为所述的混合延迟单元的五个信号输入端，所述的第五NMOS管、所述的第六NMOS管、所述的第七NMOS管、所述的第八NMOS管和所述的第九NMOS管构成所述的并联电荷分享阵列。
所述的判决器包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三 PMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四 NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管和第十九NMOS管，所述的第四PMOS管的源极、所述的第六PMOS管的源极、所述的第七 PMOS管的源极、所述的第八PMOS管的源极、所述的第九PMOS管的源极、所述的第十一PMOS管的源极、所述的第十二PMOS管的源极和所述的第十三PMOS管的源极均接入电源，所述的第四PMOS管的栅极、所述的第十NMOS管的栅极、所述的第十一NMOS 管的栅极和所述的第九PMOS管的栅极连接且其连接端为所述的判决器的第二时钟端，所述的第四PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第五PMOS管的漏极、所述的第十NMOS管的漏极、所述的第七PMOS管的栅极、所述的第十三NMOS管的栅极、所述的第十一PMOS管的漏极、所述的第十五NMOS管的源极、所述的第十二PMOS管的漏极、所述的第十九NMOS管的栅极和所述的第十三PMOS管的栅极连接，所述的第十NMOS管的源极、所述的第十一NMOS管的源极、所述的第十三NMOS管的源极、所述的第十四NMOS管的源极、所述的第十七NMOS管的源极和所述的第十八 NMOS管的源极均接地；所述的第十一NMOS管的漏极、所述的第十PMOS管的漏极、所述的第十四NMOS管的栅极、所述的第十二PMOS管的栅极、所述的第六PMOS管的漏极、所述的第七PMOS管的漏极、所述的第十二NMOS管的漏极、所述的第八PMOS 管的栅极和所述的第十六NMOS管的栅极连接，所述的第十PMOS管的源极和所述的第九PMOS管的漏极连接，所述的第六PMOS管的栅极和所述的第十二NMOS管的栅极连接，所述的第十二NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十四 NMOS管的漏极和所述的第十五NMOS管的漏极连接，所述的第十五NMOS管的栅极和所述的第十一PMOS管的栅极连接，所述的第八PMOS管的漏极和所述的第十六NMOS 管的漏极连接且其连接端为所述的判决器的输出端，所述的第十六NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十七NMOS管的栅极和所述的第十八NMOS 管的栅极连接且其连接端为所述的判决器的第一时钟端，所述的第十八NMOS管的漏极和所述的第十九NMOS管的漏极连接，所述的第十九NMOS管的源极和所述的第十三 PMOS管的漏极连接，所述的第五PMOS管的栅极为所述的判决器的第一输入端，所述的第十PMOS管的栅极为所述的判决器的第二输入端。该判决器中，第六PMOS管、第七PMOS管、第十一PMOS管P、第十二PMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管构成对称耦合与非门，为使每个混合延迟单元具有相同的负载效应，第四PMOS管、第五PMOS管、第十NMOS管、第十一NMOS管、第十PMOS 管和第九PMOS管构成完全对称的动态亚阈值输入级，因此当两个混合延迟单元输出到该动态亚阈值输入级时，两个混合延迟单元的输出负载是相同的，第八PMOS管、第十三PMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管和第十九NMOS管为输出级,其中第十七NMOS管和第十八NMOS管为休眠晶体管,仅在时钟信号CLK为高电平时工作，否则将截止以抑制静态漏电流从而降低电路能耗，当判决器的第二时钟端接入的信号
Figure BDA0002977533010000041
为高电平时,第十NMOS管、第十一NMOS管对节点X1和节点X2放电，对称耦合与非门的两个输出节点M1与节点M2均被置高电平，此时判决器输出节点R为低电平，当
Figure BDA0002977533010000042
为低电平时,判决器开始工作，判决器的第一输入端和第二输入端接入的结构相同的混合延迟单元的输出，但由于两个混合延迟单元工艺偏差存在,两个混合延迟单元的输出端下拉至0的速度是不一样的，先下拉至低电平的一方(即节点X1和节点X2 先到高电平的一方)将会使对应的对称耦合与非门中一个与非门输出清0并封锁另一与非门,形成判决器的功能，最终若第一混合延迟单元的输出端下拉至0的速度快,则判决器的输出节点R为高电平，若第二混合延迟单元的输出端下拉至0的速度快，则判决器的输出节点为低电平,判决器的输出作为与工艺偏差相关的响应信号输出，该判决器使用两个休眠晶体管来降低静态功耗，同时动态亚阈值输入级与输出级使电路各级级间负载效应相同，从而避免负载差异对PUF的影响。
与现有技术相比，本发明的优点在于通过结构相同的两个混合延迟单元、第一反相器和判决器，两个混合延迟单元分别采用动态亚阈值逻辑电路结构，每个混合延迟单元中具有能够产生电荷分享效应的并联电荷分享阵列，每个混合延迟单元分别具有时钟端、五个信号输入端和输出端，判决器具有第一时钟端、第二时钟端、第一输入端、第二输入端和输出端，两个混合延迟单元的时钟端、第一反相器的输入端和判决器的第一时钟端连接且其连接端为亚阈值动态延迟型PUF电路的时钟端，亚阈值动态延迟型PUF 电路的时钟端接入时钟信号CLK，第一反相器的输出端和判决器的第二时钟端连接，两个混合延迟单元的五个信号输入端一一对应连接后作为亚阈值动态延迟型PUF电路的五个信号输入端，亚阈值动态延迟型PUF电路的五个信号输入端接入5位激励信号 C0C1C2C3C4，将两个混合延迟单元分别称为第一混合延迟单元和第二混合延迟单元，第一混合延迟单元的输出端与判决器的第一输入端连接，第二混合延迟单元的输出端与判决器的第二输入端连接，判决器的输出端为亚阈值动态延迟型PUF电路的输出端，亚阈值动态延迟型PUF电路的输出端输出响应信号；时钟信号CLK用于控制亚阈值动态延迟型PUF电路的工作状态，当时钟信号CLK为低电平时，亚阈值动态延迟型PUF电路处于预充电状态,两个混合延迟单元的输出端都输出高电平，此时判决器的输出端输出的响应信号为低电平，当时钟信号CLK为高电平时，亚阈值动态延迟型PUF电路进入求值阶段，由于两个混合延迟单元均接入相同的5位激励信号C0C1C2C3C4，此时两个混合延迟单元的输出端都输出低电平，但是由于两个混合延迟单元存在工艺偏差，两个混合延迟单元的输出端呈现不同的下拉速度，两个混合延迟单元的输出端输出的低电平将在不同时间到达判决器，若第一混合延迟单元的输出端输出的低电平先到达判决器，此时判决器的输出端输出的响应信号为高电平，若第二混合延迟单元的输出端输出的低电平先到达判决器，此时判决器的输出端输出的响应信号为低电平，本发明两个混合延迟单元采用动态亚阈值逻辑,降低了电路能耗，且并联电荷分享阵列产生的电荷分享效应使得每个混合延迟单元在不同输入激励下具有不同的延时输出函数,从而使得对于不同的激励信号,每个混合延迟单元的输出模型不一样,攻击者难以分析出这种延时输出函数，从而难以预测判决器输出的响应信号，由此本发明能够兼顾低能耗与安全性。
附图说明
图1为本发明的亚阈值动态延迟型PUF电路的电路结构图；
图2为本发明的亚阈值动态延迟型PUF电路的混合延迟单元的电路结构图；
图3为本发明的亚阈值动态延迟型PUF电路的判决器的电路结构图；
图4为本发明的亚阈值动态延迟型PUF电路2000次蒙特卡洛仿真分析曲线图；
图5为本发明的亚阈值动态延迟型PUF电路2000次蒙特卡洛仿真分析的能耗统计图；
图6为本发明的亚阈值动态延迟型PUF电路与现有技术的ANN算法攻击预测效果对比图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例：如图1所示，一种亚阈值动态延迟型PUF电路，包括结构相同的两个混合延迟单元、第一反相器I1和判决器，两个混合延迟单元分别采用动态亚阈值逻辑电路结构，每个混合延迟单元中具有能够产生电荷分享效应的并联电荷分享阵列，每个混合延迟单元分别具有时钟端、五个信号输入端和输出端，判决器具有第一时钟端、第二时钟端、第一输入端、第二输入端和输出端，两个混合延迟单元的时钟端、第一反相器 I1的输入端和判决器的第一时钟端连接且其连接端为亚阈值动态延迟型PUF电路的时钟端，亚阈值动态延迟型PUF电路的时钟端接入时钟信号CLK，第一反相器I1的输出端和判决器的第二时钟端连接，两个混合延迟单元的五个信号输入端一一对应连接后作为亚阈值动态延迟型PUF电路的五个信号输入端，亚阈值动态延迟型PUF电路的五个信号输入端接入5位激励输入信号C0C1C2C3C4，将两个混合延迟单元分别称为第一混合延迟单元和第二混合延迟单元，第一混合延迟单元的输出端与判决器的第一输入端连接，第二混合延迟单元的输出端与判决器的第二输入端连接，判决器的输出端为亚阈值动态延迟型PUF电路的输出端，用于输出响应信号；时钟信号CLK用于控制亚阈值动态延迟型PUF电路的工作状态，当时钟信号CLK为低电平时,亚阈值动态延迟型PUF 电路处于预充电状态,两个混合延迟单元的输出端都输出高电平，此时判决器的输出端输出的响应信号为低电平，当时钟信号CLK为高电平时，亚阈值动态延迟型PUF电路进入求值阶段,由于两个混合延迟单元均接入5位激励输入信号C0C1C2C3C4，此时两个混合延迟单元的输出端都输出低电平，但是由于两个混合延迟单元存在工艺偏差，两个混合延迟单元的输出端呈现不同的下拉速度，两个混合延迟单元的输出端输出的低电平将在不同时间到达判决器，若第一混合延迟单元的输出端输出的低电平先到达判决器, 则判决器的输出端输出的响应信号为高电平，若第二混合延迟单元的输出端输出的低电平先到达判决器，则判决器的输出端输出的响应信号为低电平。
本实施例中，如图2所示，每个混合延迟单元分别包括第一PMOS管P1、第二PMOS 管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八 NMOS管N8、第九NMOS管N9、第二反相器I2和第三反相器I3；第一PMOS管P1 的栅极、第一NMOS管N1的栅极、第三PMOS管P3的栅极和第二反相器I2的输入端连接且其连接端为混合延迟单元的时钟端，第一PMOS管P1的源极、第二PMOS管 P2的源极和第三PMOS管P3的源极均接入电源VDD，第一PMOS管P1的漏极、第一 NMOS管N1的漏极和第二PMOS管P2的栅极连接，第二PMOS管P2的漏极、第二 NMOS管N2的漏极和第四NMOS管N4的栅极连接，第三PMOS管P3的漏极、第五 NMOS管N5的漏极、第六NMOS管N6的漏极、第七NMOS管N7的漏极、第八NMOS 管N8的漏极和第九NMOS管N9的漏极连接且其连接端为混合延迟单元的输出端，第四NMOS管N4的漏极、第五NMOS管N5的源极、第六NMOS管N6的源极、第七 NMOS管N7的源极、第八NMOS管N8的源极和第九NMOS管N9的源极连接，第四 NMOS管N4的源极和第三NMOS管N3的漏极连接，第二反相器I2的输出端、第二 NMOS管N2的栅极和第三反相器I3的输入端连接，第三反相器I3的输出端和第三 NMOS管N3的栅极连接，第一NMOS管N1的源极、第二NMOS管N2的源极和第三 NMOS管N3的源极均接地，第五NMOS管N5的栅极、第六NMOS管N6的栅极、第七NMOS管N7的栅极、第八NMOS管N8的栅极和第九NMOS管N9的栅极为混合延迟单元的五个信号输入端，第五NMOS管N5、第六NMOS管N6、第七NMOS管 N7、第八NMOS管N8和第九NMOS管N9构成所述的并联电荷分享阵列。
如图2所示，本实施例的混合延迟单元整体电路采用动态亚阈值逻辑，当时钟信号CLK为低电平时，第一PMOS管P1、第三PMOS管P3和第二NMOS管N2的栅极处于高电位,而第一NMOS管N1、第二PMOS管P2和第三NMOS管N3的栅极处于低电位，因此节点X和节点Out将被预充电至高电平,而节点Y将被放电至低电平，第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8和第九NMOS管N9构成的并联电荷分享阵列，根据5位激励信号C0C1C2C3C4取值D的不同,产生不同的电荷分享效应，将导致节点Out产生不同的电压偏移。若将输出节点Out的电压Vout的偏移量以ΔVout表示,Ca表示电荷分享阵列晶体管的寄生电容,CL为输出节点Out的负载电容,VTn表示电荷分享阵列晶体管阈值电压,VZ为节点Z的电压值。此时，将ΔVou和VTn的关系分为如下两种情况：
第一种情况：ΔVout<VTn，则节点X处的电压VX终值等于VDD-VTnVZ，由电荷守恒定理可得公式(1)和公式(2)：
CLVDD＝CLVout(final)+Cα(VDD-VTnVZ) (1)
Figure BDA0002977533010000081
其中，Vout(final)代表Vout终值；
第二种情况：ΔVout>VTn，此时Vout跟VZ处于相同值，可得公式(3)：
Figure BDA0002977533010000082
将ΔVout＝VTn,作为边界点，将其带入公式(3)，可确定上述两种情况的边界条件如公式(4)所示：
Figure BDA0002977533010000083
当
Figure BDA0002977533010000084
第一种情况成立，否则第二种情况成立。
ΔVout过大将会导致混合延迟单元逻辑错误；ΔVout过小也会使混合延迟单元的输出延时函数变化程度减少，影响安全性。当时钟信号CLK跳变至高电平，节点X和节点Y电平要开始反转,节点Y对第四NMOS管N4的栅极形成动态亚阈值控制。且由于第二反相器I2 和第三反相器I3，第三NMSO管N3的栅极接入的时钟信号是滞后的,会对节点Y的电位上升进行一段时间的等待，之后第三NMOS管N3和第四NMOS管N4组成下拉网络开始进行放电,由于节点Out已根据不同激励信号产生不同电压损失,第三NMOS管N3与第四NMOS管N4构成的下拉网络的零输入响应函数将具有不同的初始值，由此可知混合延时单元的输出延时函数是一种变化的函数,随着激励信号的变化随机变化，攻击者难以分析出这种延时输出函数，从而难以预测判决器输出的响应信号。
本实施例中，如图3所示，判决器包括第四PMOS管P4、第五PMOS管P5、第六 PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管 P10、第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第十NMOS 管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四 NMOS管N14、第十五NMOS管N15、第十六NMOS管、第十七NMOS管N17、第十八NMOS管N18和第十九NMOS管N19，第四PMOS管P4的源极、第六PMOS管 P6的源极、第七PMOS管P7的源极、第八PMOS管P8的源极、第九PMOS管P9的源极、第十一PMOS管P11的源极、第十二PMOS管P12的源极和第十三PMOS管P13 的源极均接入电源VDD，第四PMOS管P4的栅极、第十NMOS管N10的栅极、第十一NMOS管N11的栅极和第九PMOS管P9的栅极连接且其连接端为判决器的第二时钟端，第四PMOS管P4的漏极和第五PMOS管P5的源极连接，第五PMOS管P5的漏极、第十NMOS管N10的漏极、第七PMOS管P7的栅极、第十三NMOS管N13的栅极、第十一PMOS管P11的漏极、第十五NMOS管N15的源极、第十二PMOS管 P12的漏极、第十九NMOS管N19的栅极和第十三PMOS管P13的栅极连接，第十NMOS 管N10的源极、第十一NMOS管N11的源极、第十三NMOS管N13的源极、第十四 NMOS管N14的源极、第十七NMOS管N17的源极和第十八NMOS管N18的源极均接地；第十一NMOS管N11的漏极、第十PMOS管P10的漏极、第十四NMOS管N14 的栅极、第十二PMOS管P12的栅极、第六PMOS管P6的漏极、第七PMOS管P7的漏极、第十二NMOS管N12的漏极、第八PMOS管P8的栅极和第十六NMOS管N16 的栅极连接，第十PMOS管P10的源极和第九PMOS管P9的漏极连接，第六PMOS 管P6的栅极和第十二NMOS管N12的栅极连接，第十二NMOS管N12的源极和第十三NMOS管N13的漏极连接，第十四NMOS管N14的漏极和第十五NMOS管N15的漏极连接，第十五NMOS管N15的栅极和第十一PMOS管P11的栅极连接，第八PMOS管P8的漏极和第十六NMOS管N16的漏极连接且其连接端为判决器的输出端，第十六 NMOS管N16的源极和第十七NMOS管N17的漏极连接，第十七NMOS管N17的栅极和第十八NMOS管N18的栅极连接且其连接端为判决器的第一时钟端，第十八NMOS 管N18的漏极和第十九NMOS管N19的漏极连接，第十九NMOS管N19的源极和第十三PMOS管P13的漏极连接，第五PMOS管P5的栅极为判决器的第一输入端，第十 PMOS管P10的栅极为判决器的第二输入端。
如图所示，本发明的判决器中，第六PMOS管P6、第七PMOS管P7、第十一PMOS 管P11、第十二PMOS管P12、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS 管N14和第十五NMOS管N15构成对称耦合与非门，为使每个混合延迟单元具有相同的负载效应，第四PMOS管P4、第五PMOS管P5、第十NMOS管N10、第十一NMOS管N11、第十PMOS管P10和第九PMOS管P9构成完全对称的动态亚阈值输入级，因此当两个混合延迟单元输出到该动态亚阈值输入级时，两个混合延迟单元的输出负载是相同的，第八 PMOS管P8、第十三PMOS管P13、第十六NMOS管N16、第十七NMOS管N17、第十八 NMOS管N18和第十九NMOS管N19为输出级,其中第十七NMOS管N17和第十八NMOS 管N18为休眠晶体管,仅在时钟信号CLK为高电平时工作，否则将截止以抑制静态漏电流从而降低电路能耗，当判决器的第二时钟端接入的信号
Figure BDA0002977533010000102
为高电平时,第十NMOS 管N10、第十一NMOS管N11对节点X1和节点X2放电。对称耦合与非门的两个输出节点 M1与节点M2均被置高电平。此时判决器输出节点R低电平，当
Figure BDA0002977533010000103
为低电平时,判决器开始工作，判决器的第一输入端和第二输入端接入的结构相同的混合延迟单元的输出，但由于两个混合延迟单元工艺偏差存在,两个混合延迟单元的输出端下拉至0的速度是不一样的，先下拉至低电平的一方(即节点X1和节点X2先到高电平的一方)将会使对应的对称耦合与非门中一个与非门输出清0并封锁另一与非门,形成判决器的功能，最终若第一混合延迟单元的输出端下拉至0的速度快,则判决器的输出节点R为高电平，若第二混合延迟单元的输出端下拉至0的速度快，则判决器的输出节点R为低电平,判决器的输出作为与工艺偏差相关的响应信号输出。
为验证本发明的亚阈值动态延迟型PUF电路的优异性，对本发明的亚阈值动态延迟型PUF电路进行仿真，其中，本发明的亚阈值动态延迟型PUF电路2000次蒙特卡洛仿真分析曲线图如图4所示，本发明的亚阈值动态延迟型PUF电路2000次蒙特卡洛仿真分析的能耗统计图如图5所示。
分析图4可知：高电平输出个数为1001，低电平为999。PUF电路随机性通过信息熵来评价，其表达式如公式(5)所示，其中p(r)表示逻辑r(输出高电平为1，低电平为0) 出现概率。由公式可得信息熵为0.999999279,表明本发明的亚阈值动态延迟型PUF电路(简称SDD PUF)具有良好的随机性。
Figure BDA0002977533010000101
分析图5可知：SDD PUF平均能耗为0.238pJ，最大能耗为0.305pJ，具有低能耗特点。
传统模型攻击方式通过搜集一定数量CRP(Challenge Response Pair,CRP)并代入输出模型公式中，计算出相关系数并建立对应数学模型从而预测出剩余密钥。由于当激励不同时,SDD PUF中电荷分享阵列使得输出节点具有不同初始值,因此对于不同CRP,输出延迟函数中的零输入响应函数是不一样的。即便对于具有相同0、1数量分布的不同激励输入，器件参数偏差也使得零输入响应函数指数部分的参数存在差异,该部分可表示为与σ1、σ2相关的函数f(σ1),f(σ2),其中σ1、σ2表示工艺偏差系数。若以k1 k2分别表示两个混合延迟单元A、B输出节点经过电压偏移后的初始值,则混合延迟单元A与B的输出延时差ΔT可简化表示为公式(6)。对SDD PUF使用ANN(Artificial Neural Network, ANN)算法进行预测时,其与文献[3](ZALIVAKA S,IVANIUK A,CHANG C.Reliable and modeling attackresistant authentication of arbiter PUF in FPGA implementation with trinaryquadruple response[J].IEEE Transactions on Information Forensics andSecurity,2019, 14(4):1109-1123)中的APUF对比效果如图6所示。APUF在训练组数量500时,预测错误率便已明显减少。而SDD PUF在训练组数量达5000时,预测错误率仍接近理想状态 50％。因此SDD PUF能够有效抵御这类攻击。
Figure BDA0002977533010000111
。

Claims (3)

1.一种亚阈值动态延迟型PUF电路，其特征在于包括结构相同的两个混合延迟单元、第一反相器和判决器，两个所述的混合延迟单元分别采用动态亚阈值逻辑电路结构，每个所述的混合延迟单元中具有能够产生电荷分享效应的并联电荷分享阵列，每个所述的混合延迟单元分别具有时钟端、五个信号输入端和输出端，所述的判决器具有第一时钟端、第二时钟端、第一输入端、第二输入端和输出端，两个所述的混合延迟单元的时钟端、所述的第一反相器的输入端和所述的判决器的第一时钟端连接且其连接端为所述的亚阈值动态延迟型PUF电路的时钟端，所述的亚阈值动态延迟型PUF电路的时钟端接入时钟信号CLK，所述的第一反相器的输出端和所述的判决器的第二时钟端连接，两个所述的混合延迟单元的五个信号输入端一一对应连接后作为所述的亚阈值动态延迟型PUF电路的五个信号输入端，所述的亚阈值动态延迟型PUF电路的五个信号输入端接入5位激励信号C0C1C2C3C4，将两个所述的混合延迟单元分别称为第一混合延迟单元和第二混合延迟单元，所述的第一混合延迟单元的输出端与所述的判决器的第一输入端连接，所述的第二混合延迟单元的输出端与所述的判决器的第二输入端连接，所述的判决器的输出端为所述的亚阈值动态延迟型PUF电路的输出端，所述的亚阈值动态延迟型PUF电路的输出端输出响应信号；时钟信号CLK用于控制所述的亚阈值动态延迟型PUF电路的工作状态，当时钟信号CLK为低电平时，所述的亚阈值动态延迟型PUF电路处于预充电状态,两个所述的混合延迟单元的输出端都输出高电平，此时所述的判决器的输出端输出的响应信号为低电平，当时钟信号CLK为高电平时，所述的亚阈值动态延迟型PUF电路进入求值阶段，由于两个所述的混合延迟单元均接入相同的5位激励信号C0C1C2C3C4，此时两个所述的混合延迟单元的输出端都输出低电平，但是由于两个所述的混合延迟单元存在工艺偏差，两个所述的混合延迟单元的输出端呈现不同的下拉速度，两个所述的混合延迟单元的输出端输出的低电平将在不同时间到达所述的判决器，若所述的第一混合延迟单元的输出端输出的低电平先到达所述的判决器，此时所述的判决器的输出端输出的响应信号为高电平，若所述的第二混合延迟单元的输出端输出的低电平先到达所述的判决器，此时所述的判决器的输出端输出的响应信号为低电平。
2.根据权利要求1所述的一种亚阈值动态延迟型PUF电路，其特征在于每个所述的混合延迟单元分别包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第二反相器和第三反相器；所述的第一PMOS管的栅极、所述的第一NMOS管的栅极、所述的第三PMOS管的栅极和所述的第二反相器的输入端连接且其连接端为所述的混合延迟单元的时钟端，所述的第一PMOS管的源极、所述的第二PMOS管的源极和所述的第三PMOS管的源极均接入电源，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极和所述的第二PMOS管的栅极连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极和所述的第四NMOS管的栅极连接，所述的第三PMOS管的漏极、所述的第五NMOS管的漏极、所述的第六NMOS管的漏极、所述的第七NMOS管的漏极、所述的第八NMOS管的漏极和所述的第九NMOS管的漏极连接且其连接端为所述的混合延迟单元的输出端，所述的第四NMOS管的漏极、所述的第五NMOS管的源极、所述的第六NMOS管的源极、所述的第七NMOS管的源极、所述的第八NMOS管的源极和所述的第九NMOS管的源极连接，所述的第四NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第二反相器的输出端、所述的第二NMOS管的栅极和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第三NMOS管的栅极连接，所述的第一NMOS管的源极、所述的第二NMOS管的源极和所述的第三NMOS管的源极均接地，所述的第五NMOS管的栅极、所述的第六NMOS管的栅极、所述的第七NMOS管的栅极、所述的第八NMOS管的栅极和所述的第九NMOS管的栅极为所述的混合延迟单元的五个信号输入端，所述的第五NMOS管、所述的第六NMOS管、所述的第七NMOS管、所述的第八NMOS管和所述的第九NMOS管构成所述的并联电荷分享阵列。
3.根据权利要求1或2所述的一种亚阈值动态延迟型PUF电路，其特征在于所述的判决器包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管和第十九NMOS管，所述的第四PMOS管的源极、所述的第六PMOS管的源极、所述的第七PMOS管的源极、所述的第八PMOS管的源极、所述的第九PMOS管的源极、所述的第十一PMOS管的源极、所述的第十二PMOS管的源极和所述的第十三PMOS管的源极均接入电源，所述的第四PMOS管的栅极、所述的第十NMOS管的栅极、所述的第十一NMOS管的栅极和所述的第九PMOS管的栅极连接且其连接端为所述的判决器的第二时钟端，所述的第四PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第五PMOS管的漏极、所述的第十NMOS管的漏极、所述的第七PMOS管的栅极、所述的第十三NMOS管的栅极、所述的第十一PMOS管的漏极、所述的第十五NMOS管的源极、所述的第十二PMOS管的漏极、所述的第十九NMOS管的栅极和所述的第十三PMOS管的栅极连接，所述的第十NMOS管的源极、所述的第十一NMOS管的源极、所述的第十三NMOS管的源极、所述的第十四NMOS管的源极、所述的第十七NMOS管的源极和所述的第十八NMOS管的源极均接地；所述的第十一NMOS管的漏极、所述的第十PMOS管的漏极、所述的第十四NMOS管的栅极、所述的第十二PMOS管的栅极、所述的第六PMOS管的漏极、所述的第七PMOS管的漏极、所述的第十二NMOS管的漏极、所述的第八PMOS管的栅极和所述的第十六NMOS管的栅极连接，所述的第十PMOS管的源极和所述的第九PMOS管的漏极连接，所述的第六PMOS管的栅极和所述的第十二NMOS管的栅极连接，所述的第十二NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十四NMOS管的漏极和所述的第十五NMOS管的漏极连接，所述的第十五NMOS管的栅极和所述的第十一PMOS管的栅极连接，所述的第八PMOS管的漏极和所述的第十六NMOS管的漏极连接且其连接端为所述的判决器的输出端，所述的第十六NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十七NMOS管的栅极和所述的第十八NMOS管的栅极连接且其连接端为所述的判决器的第一时钟端，所述的第十八NMOS管的漏极和所述的第十九NMOS管的漏极连接，所述的第十九NMOS管的源极和所述的第十三PMOS管的漏极连接，所述的第五PMOS管的栅极为所述的判决器的第一输入端，所述的第十PMOS管的栅极为所述的判决器的第二输入端。
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