CN112130809B - 一种真随机数发生器 - Google Patents

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Abstract

本发明涉及一种真随机数发生器。所述真随机数发生器包括：混合布尔网络模块、功能转换模块和采样处理模块；所述混合布尔网络模块包括多个布尔单元；所述功能转换模块分别与第一个布尔单元中的第一个异或逻辑门的输出端以及第一个第一多路复用器的第一输入端连接；所述采样处理模块的第一输入端与所述混合布尔网络模块的输出端连接，所述采样处理模块的第二输入端输入时钟信号。本发明所提供的一种真随机数发生器，具有真随机数产生功能的物理不可克隆函数结构，能够根据实际需求，实现物理不可克隆函数功能和真随机数发生器功能的相互转换。

Description

一种真随机数发生器
技术领域
本发明涉及信息安全领域，特别是涉及一种真随机数发生器。
背景技术
目前，通信技术的飞速发展对维护网络信息安全提出了更高的要求，在个人信息保护、信息加密、身份认证、金融支付等方面都需要随机数的参与。产生随机数的方法主要有两种：伪随机数发生器和真随机数发生器。伪随机数发生器是将初始参数通过某种确定的算法计算产生随机数，但由于伪随机数产生原理的本质限定了伪随机数是具有可预测性的。真随机数发生器是将随机的物理过程和现象作为熵源，通过熵提取器来获得随机数，具有不可预测性和不可复制性。真随机数发生器根据熵源类型主要分为电路热噪声放大、振荡采样和混沌信号采样等方法实现。其中，利用混沌电路构成的真随机数发生器具有结构简单、容易集成的特点，能够实现小型化和芯片化。
物理不可克隆函数(PhysicallyUnclonable Function，PUF)是利用集成电路制造过程中硬件工艺微小的随机变化来实现的。一个初始激励信号输入物理不可克隆函数结构中进行运算而产生的一个对应的输出，这个输出完全依赖于输入的初始激励信号和硬件本身的物理特性。由于工艺的随机性和不可复制性，使得攻击者难以预测物理不可克隆函数的输出或构建出一个完全相同的物理不可克隆函数设备。
布尔混沌是基于数字逻辑器件的布尔状态转换，由于逻辑门自身具有非理想特性，使得信号的传播延迟是随机的，布尔状态会呈现混沌振荡。当布尔网络工作于混沌状态时，混沌信号具有初值敏感性，通过多级非线性放大，产生的信号具有很高的熵值，是作为可集成真随机数发生器的理想熵源。这类真随机数发生器和物理不可克隆函数具有共同的特性，它们的输出都对初始条件和电路本身的物理特性高度敏感，具有唯一性和不可克隆性。而现有技术中的真随机数发生器并不具有真随机数产生功能的物理不可克隆函数结构，并且也不能够根据实际需求，实现物理不可克隆函数功能和真随机数发生器功能的相互转换。
发明内容
本发明的目的是提供一种真随机数发生器，具有真随机数产生功能的物理不可克隆函数结构，能够根据实际需求，实现物理不可克隆函数功能和真随机数发生器功能的相互转换。
为实现上述目的，本发明提供了如下方案：
一种真随机数发生器，包括：混合布尔网络模块、功能转换模块和采样处理模块；
所述混合布尔网络模块包括多个布尔单元；每个所述布尔单元包括一个异或逻辑门和一个第一多路复用器；
对于第i个布尔单元
所述第i个异或逻辑门的第一输入端与第i-1个第一多路复用器的输出端连接，所述第i个异或逻辑门的第二输入端与第i-2个第一多路复用器的输出端连接，所述第i个异或逻辑门的第三输入端与第i+1个第一多路复用器的输出端连接，所述第i个异或逻辑门的输出端与第i个第一多路复用器的第一输入端连接，所述第i个第一多路复用器的第二输入端输入初始激励信号，所述第i个第一多路复用器的第三输入端输入控制延时信号，所述第i个第一多路复用器的输出端分别与第i+1个异或逻辑门的第一输入端、第i+2个异或逻辑门的第二输入端以及第i-1个异或逻辑门的第三输入端连接；
所述功能转换模块分别与第一个布尔单元中的第一个异或逻辑门的输出端以及第一个第一多路复用器的第一输入端连接；所述功能转换模块用于进行功能转换；所述功能转换为物理不可克隆函数功能与真随机数发生器功能的相互转换；
所述采样处理模块的第一输入端与所述混合布尔网络模块的输出端连接，所述采样处理模块的第二输入端输入时钟信号；所述采样处理模块用于输出物理不可克隆函数激励响应或真随机数。
可选的，所述功能转换模块包括：第一反相器和第二多路复用器；
所述第一反相器的输出端与所述第二多路复用器的第二输入端连接；所述反相器的输入端以及所述第二多路复用器的第一输入端均与所述第一个异或逻辑门的输出端连接，所述第二多路复用器的输出端与所述第一个第一多路复用器的第一输入端连接，所述第二多路复用器的第三输入端输入功能转换信号；所述功能转换信号包括控制所述第二多路复用器选通取反的信号和控制所述第二多路复用器选通所述第一个异或逻辑门的输出信号。
可选的，所述采样处理模块包括：一级D触发器和二级D触发器；
所述一级D触发器用于输出物理不可克隆函数激励响应；
所述二级D触发器用于输出真随机数。
可选的，所述真随机数发生器还包括：控制延时模块；
所述控制延时模块与所述第一多路复用器的第三输入端连接；所述控制延时模块用于将控制信号进行延时，得到所述控制延时信号。
可选的，所述控制延时模块包括：偏置电路、细粒度调整电路和粗粒度调整电路；
所述偏置电路、细粒度调整电路和所述粗粒度调整电路依次连接；
所述细粒度调整电路用于对信号延时的细粒度调整；所述粗粒度调整电路用于对信号延时的粗粒度调整。
可选的，所述控制信号为0或1。
可选的，所述时钟信号≤200MHz。
可选的，所述初始激励信号为N位二进制字符串。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明所提供的一种真随机数发生器，利用布尔网络输出的不可预测性和对逻辑器件工艺的高度敏感性，构建出一种具有物理不可克隆函数功能的真随机数发生器。进而，具有真随机数产生功能的物理不可克隆函数结构，能够根据实际需求，实现物理不可克隆函数功能和真随机数发生器功能的相互转换。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的一种真随机数发生器结构示意图；
图2为本发明所提供的功能转换模块的电路结构图；
图3为本发明所提供的控制延时模块的电路结构图；
图4为7个布尔单元时的物理不可克隆函数功能实现时的实验结果示意图；图5为7个布尔单元时真随机数发生器功能实现时产生的随机数的NIST随机数测试结果示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种真随机数发生器，具有真随机数产生功能的物理不可克隆函数结构，能够根据实际需求，实现物理不可克隆函数功能和真随机数发生器功能的相互转换。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明所提供的一种真随机数发生器结构示意图，如图1所示，本发明所提供的一种真随机数发生器，包括：混合布尔网络模块100、功能转换模块102和采样处理模块200。
所述混合布尔网络模块100包括多个布尔单元；每个所述布尔单元包括一个异或逻辑门101和一个第一多路复用器104。
对于第i个布尔单元
所述第i个异或逻辑门101的第一输入端与第i-1个第一多路复用器104的输出端连接，所述第i个异或逻辑门101的第二输入端与第i-2个第一多路复用器104的输出端连接，所述第i个异或逻辑门101的第三输入端与第i+1个第一多路复用器104的输出端连接，所述第i个异或逻辑门101的输出端与第i个第一多路复用器104的第一输入端连接，所述第i个第一多路复用器104的第二输入端输入初始激励信号，所述第i个第一多路复用器104的第三输入端输入控制延时信号，所述第i个第一多路复用器104的输出端分别与第i+1个异或逻辑门101的第一输入端、第i+2个异或逻辑门101的第二输入端以及第i-1个异或逻辑门101的第三输入端连接。所述初始激励信号为N位二进制字符串。
所述功能转换模块102分别与第一个布尔单元中的第一个异或逻辑门101的输出端以及第一个第一多路复用器104的第一输入端连接；所述功能转换模块102用于进行功能转换；所述功能转换为物理不可克隆函数功能与真随机数发生器功能的相互转换。
所述采样处理模块200的第一输入端与所述混合布尔网络模块100的输出端连接，所述采样处理模块200的第二输入端输入时钟信号；所述采样处理模块200用于输出物理不可克隆函数激励响应或真随机数。所述时钟信号≤200MHz。
利用时钟信号对布尔单元的输出信号借助采样处理模块200量化处理，得到N位二进制字符串输出。当选择的是物理不可克隆函数功能时，提取输出端激励响应的输出值，作为物理不可克隆函数的激励响应输出值；当选择的是真随机数发生器功能时，提取输出端输出信号的输出值，作为真随机数发生器产生的真随机数。
作为一个具体的实施例，每个布尔节点有五个输入端和四个输出端：异或逻辑门1011的三个输入分别连接多路复用器104N-1、104N和1042的输出，剩余的两个输入端分别为初始激励信号(challenge)和控制延时信号(delay_control)，这两个信号和经过异或逻辑门1011处理输出的信号一起输入到多路复用器1041中，第一多路复用器1041的输出分别接入异或逻辑门101N、1012、1013各自的一个输入端；异或逻辑门1012的三个输入分别连接第一多路复用器104N、1041和1043的输出，剩余的两个输入端分别接入初始激励信号(challenge)和控制延时信号(delay_control)，这两个信号和经过异或逻辑门1012处理输出的信号一起输入到多路复用器1042中，多路复用器1042的输出分别接入异或逻辑门1011、1013、1014各自的一个输入端。以此连接方法构成混合布尔网络结构。
所述功能转换模块102包括：第一反相器105和第二多路复用器106，并如图2所示。
所述第一反相器105的输出端与所述第二多路复用器106的第二输入端连接；所述反相器的输入端以及所述第二多路复用器106的第一输入端均与所述第一个异或逻辑门101的输出端连接，所述第二多路复用器106的输出端与所述第一个第一多路复用器104的第一输入端连接，所述第二多路复用器106的第三输入端输入功能转换信号；所述功能转换信号包括控制所述第二多路复用器106选通取反的信号和控制所述第二多路复用器106选通所述第一个异或逻辑门101的输出信号。
即通过调整第二多路复用器106上的功能转换信号的值来实现对物理不可克隆函数功能或真随机数发生器功能的选择：当功能转换信号控制第二多路复用器106选通取反信号时，该布尔网络作为随机数熵源使用，实现的是真随机数发生器功能；当功能转换信号控制第二多路复用器106选通第一个异或逻辑门101的输出信号时，该布尔网络作为物理不可克隆函数的运算结构使用，实现的是物理不可克隆函数功能。
所述采样处理模块200包括：一级D触发器和二级D触发器。
所述一级D触发器用于输出物理不可克隆函数激励响应。
所述二级D触发器用于输出真随机数。
本发明所提供的所述真随机数发生器还包括：控制延时模块103。控制延时模块103具有细粒度调整和粗粒度调整功能，根据实际需求进行配置来对控制信号进行延时调整，具体的结构图如图3所示。
所述控制延时模块103与所述第一多路复用器104的第三输入端连接；所述控制延时模块103用于将控制信号进行延时，得到所述控制延时信号。所述控制信号为0或1。
所述控制延时模块103包括：偏置电路301、细粒度调整电路302和粗粒度调整电路303。
所述偏置电路301、细粒度调整电路302和所述粗粒度调整电路303依次连接。
所述细粒度调整电路302用于对信号延时的细粒度调整；所述粗粒度调整电路303用于对信号延时的粗粒度调整。
其中，偏置电路301由PMOS管3、NMOS管4、5构成：NMOS管4的栅极与控制电压VC相连，源极与NMOS管5的漏极相连，漏极与PMOS管3漏极相连；PMOS管3的源极与电源端1相连，栅极和漏极相连并输出偏置电压VPbias给PMOS管6；NMOS管5的源极与接地端2相连，栅极和漏极相连并输出偏置电压VNbias给NMOS管8。细粒度调整电路302主要由两级反相器构成：PMOS管10和NMOS管11构成第一级反相器，PMOS管10的栅极和NMOS管11的栅极相连，并连接控制信号(control)，漏极和NMOS管11的漏极相连，并输出信号到第二级反相器；PMOS管6和7构成电流源，它们的源极相连接入电源端1，漏极相连后和PMOS管10的源极相连，PMOS管6的栅极输入偏置电压VPbias，PMOS管7的栅极和其漏极相连，PMOS管6和7都工作在饱和模式下；NMOS管8和9构成电流吸收器，它们的源极相连再连接接地端2，漏极相连后和NMOS管11的源极相连，NMOS管8的栅极输入偏置电压VNbias，NMOS管9的栅极和其漏极相连，NMOS管8和9也都工作在饱和模式下。PMOS管13和NMOS管14构成第二级反相器，PMOS管13的栅极和NMOS管14的栅极相连，并和第一级反相器的输出相连，PMOS管13的源极接入电源端1，漏极和NMOS管14的漏极相连，并输出信号给粗粒度调整电路303，NMOS管的源极接入接地端2。在两级反相器连接线上输出信号给寄生电容CL，CL的另一端连接接地端2。粗粒度调整电路由偶数个反相器级联构成，最终输出信号为控制延时信号(delay_control)。通过增加或减少级联反相器的个数来实现对延迟时间的粗粒度调整。为确保采样处理模块200能够正常采样，反相器个数S需要满足10≤S≤20。
偏置电路301主要是为细粒度调整电路302中的PMOS管6和NMOS管8提供正确的极化，通过调整电压VC的大小来实现对控制信号(control)延迟时间的细粒度调整；细粒度调整电路302中的寄生电容CL用于充放电，在控制信号(control)上升期间被充电，第一级反相器输出产生的脉冲下降沿被放电，使得脉冲传播延迟更短。通过减小输入电压VC可以使得延迟时间变长，延迟时间调整级别为ps级别。细粒度调节范围是可变的，PMOS管6和7的沟道宽度和长度分别为W6、L6和W7、L7，通过增大(W6/L6)/(W7/L7)可以使细粒度调节范围增大；同样的，NMOS管8和9的沟道宽度和长度分别为W8、L8和W9、L9，通过增大(W8/L8)/(W9/L9)也可以使细粒度调节范围增大。
本发明所提供的一种真随机数发生器实现物理不可克隆函数功能时，通过向布尔网络模块中输入初始激励信号(challenge)进行激励，初始激励信号为N位二进制字符串。控制信号(control)由1反转为0，第一多路复用器104选通初始激励信号，布尔网络模块从初始状态(初始激励信号)开始演变。经过时间τ后(0-5ns)，采样处理模块200中的一级D触发器对布尔网络的输出信号采样量化，得到经过PUF运算后的N位二进制字符串输出。由于各个布尔单元的输出均由输入的初始激励信号和逻辑器件自身的物理特性决定，不受外部时钟信号驱动，输出的结果是不可预测的。每个逻辑器件工艺存在微小随机的差别，制造商也难以实现完全相同的PUF。网络中存在不断累积的随机传播延迟，即使知道部分输入，也难以预测其输出。这样结构的PUF具有极高的安全性。
实现真随机数发生器功能时，通过第一个异或逻辑门101和功能转换模块102选通的非门实现异或非逻辑功能，使得布尔网络能够产生自激振荡，作为物理随机数发生器的熵源。控制信号(control)由0反转为1，第一多路复用器104选通功能转换模块102的输出信号，布尔网络开始自激振荡。经过时间τ后(0-5ns)，采样处理模块200中的两级D触发器对布尔网络的输出进行两次采样量化，为真随机数发生器输出的N位二进制数提供更加稳定有效的逻辑值。该结构所产生的的N位随机数不用进行额外的后处理，就能够通过国际随机数行业测试标准(NIST统计测试包)。
本发明能够在专用集成电路(ASIC)等电子器件上实现。通过借助布尔网络的特点来构造具有物理不可克隆函数功能的真随机数发生器。
图4为7个布尔单元的物理不可克隆函数功能实现时的实验结果。实现物理不可克隆函数功能时，通过把7位二进制数(1101001)作为激励信号，输入到PUF中，将经过5ns后布尔网络的状态作为PUF的响应，实现了激励-响应对。通过时钟频率为100MHz的时钟信号采样，获得了该PUF的输出。
图5为7个布尔单元的真随机数发生器功能实现时产生的随机数的NIST随机数测试结果。
采集了1000组容量为1Gbit的真随机数序列进行NIST测试。显著水平为0.01，要求每项测试的p-value值均大于0.0001，proportion值均大于0.9806。图5中给出了NIST测试结果，表明本结构产生的随机数能够通过NIST测试，随机性良好。
由以上论述可以看到，本发明所提出的具有物理不可克隆函数功能的真随机数发生器是实际可实现的，能够在专用集成电路(ASIC)等集成电路上实现，结构简单，具有很强的兼容性。而且所实现的物理不可克隆函数功能的运算结果完全由初始激励和逻辑器件本身的物理特性决定，具有不可复制性和不可预测性；所实现的真随机数发生器功能输出的随机数具有良好的随机性，能够通过国际随机数行业测试标准(NIST统计测试包)。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (7)

1.一种真随机数发生器，其特征在于，包括：混合布尔网络模块、功能转换模块和采样处理模块；
所述混合布尔网络模块包括多个布尔单元；每个所述布尔单元包括一个异或逻辑门和一个第一多路复用器；
对于第i个布尔单元，
第i个异或逻辑门的第一输入端与第i-1个第一多路复用器的输出端连接，所述第i个异或逻辑门的第二输入端与第i-2个第一多路复用器的输出端连接，所述第i个异或逻辑门的第三输入端与第i+1个第一多路复用器的输出端连接，所述第i个异或逻辑门的输出端与第i个第一多路复用器的第一输入端连接，所述第i个第一多路复用器的第二输入端输入初始激励信号，所述第i个第一多路复用器的第三输入端输入控制延时信号，所述第i个第一多路复用器的输出端分别与第i+1个异或逻辑门的第一输入端、第i+2个异或逻辑门的第二输入端以及第i-1个异或逻辑门的第三输入端连接；
所述功能转换模块分别与第一个布尔单元中的第一个异或逻辑门的输出端以及第一个第一多路复用器的第一输入端连接；所述功能转换模块用于进行功能转换；所述功能转换为物理不可克隆函数功能与真随机数发生器功能的相互转换；所述功能转换模块包括：第一反相器和第二多路复用器；
所述第一反相器的输出端与所述第二多路复用器的第二输入端连接；所述反相器的输入端以及所述第二多路复用器的第一输入端均与所述第一个异或逻辑门的输出端连接，所述第二多路复用器的输出端与所述第一个第一多路复用器的第一输入端连接，所述第二多路复用器的第三输入端输入功能转换信号；所述功能转换信号包括控制所述第二多路复用器选通取反的信号和控制所述第二多路复用器选通所述第一个异或逻辑门的输出信号；
所述采样处理模块的第一输入端与所述混合布尔网络模块的输出端连接，所述采样处理模块的第二输入端输入时钟信号；所述采样处理模块用于输出物理不可克隆函数激励响应或真随机数。
2.根据权利要求1所述的一种真随机数发生器，其特征在于，所述采样处理模块包括：一级D触发器和二级D触发器；
所述一级D触发器用于输出物理不可克隆函数激励响应；
所述二级D触发器用于输出真随机数。
3.根据权利要求1所述的一种真随机数发生器，其特征在于，所述真随机数发生器还包括：控制延时模块；
所述控制延时模块与所述第一多路复用器的第三输入端连接；所述控制延时模块用于将控制信号进行延时，得到所述控制延时信号。
4.根据权利要求3所述的一种真随机数发生器，其特征在于，所述控制延时模块包括：偏置电路、细粒度调整电路和粗粒度调整电路；
所述偏置电路、细粒度调整电路和所述粗粒度调整电路依次连接；
所述细粒度调整电路用于对信号延时的细粒度调整；所述粗粒度调整电路用于对信号延时的粗粒度调整。
5.根据权利要求3所述的一种真随机数发生器，其特征在于，所述控制信号为0或1。
6.根据权利要求1所述的一种真随机数发生器，其特征在于，所述时钟信号≤200MHz。
7.根据权利要求1所述的一种真随机数发生器，其特征在于，所述初始激励信号为N位二进制字符串。
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