TWI762946B - 物理不可仿製功能產生器、物理不可仿製功能電路以及產生物理不可仿製功能簽名的方法 - Google Patents

物理不可仿製功能產生器、物理不可仿製功能電路以及產生物理不可仿製功能簽名的方法 Download PDF

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Abstract

本揭露提供一種物理不可仿製功能(PUF)產生器、物理 不可仿製功能電路以及產生物理不可仿製功能簽名的方法。PUF產生器包括差值產生器電路，所述差值產生器電路帶有具有第一預定電壓閾值(VT)的第一電晶體及第二電晶體。差值產生器電路被配置成基於第一電晶體及第二電晶體的相應的接通時間提供用於產生PUF簽名的第一輸出訊號。放大器包括具有第二預定VT的多個電晶體。放大器被配置成接收第一輸出訊號並輸出PUF簽名。

Description

物理不可仿製功能產生器、物理不可仿製功能 電路以及產生物理不可仿製功能簽名的方法
本揭露是有關於一種物理不可仿製功能產生器、物理不可仿製功能電路以及產生物理不可仿製功能簽名的方法。
隨著在許多領域(例如個人通訊、購物、銀行業、商業等)中對電腦系統及網際網路的依賴增加，對改善網路安全的需要亦增加。可採用包括密碼術在內的許多安全措施。物理不可仿製功能(physical unclonable function，PUF)是實施於物理結構中的可用於產生輸出的物理對象。易於對輸出進行評估，但很難或幾乎不可能對輸出進行預測。在安全計算及通訊中，PUF可用作唯一的標識或密鑰。
各別PUF裝置必須易於製造但實際而言不可能進行複製，即使給定生產PUF裝置的確切製造製程。在此方面中，PUF裝置是單向函數(one-way function)的硬體類比。PUF通常在積 體電路(integrated circuit)中實施，且通常用於具有高安全需求的應用中。
本揭露的物理不可仿製功能(PUF)產生器包括差值產生器電路以及放大器。差值產生器電路包括具有第一預定電壓閾值的第一電晶體及第二電晶體。差值產生器電路被配置成基於第一電晶體及第二電晶體的相應的接通時間提供用於產生PUF簽名的第一輸出訊號。放大器包括具有第二預定電壓閾值的多個電晶體。放大器被配置成接收第一輸出訊號並輸出PUF簽名。
本揭露的物理不可仿製功能(PUF)電路包括第一P型金屬氧化物半導體(PMOS)電晶體及第二PMOS電晶體以及第一NMOS電晶體及第二NMOS電晶體。第一PMOS電晶體及第二PMOS電晶體具有第一預定電壓閾值。第一PMOS電晶體及第二PMOS電晶體連接於電源供應端子與相應的第一輸出端子及第二輸出端子之間。第一NMOS電晶體及第二NMOS電晶體具有第二預定電壓閾值。第一NMOS電晶體及第二NMOS電晶體分別連接於第一輸出端子及第二輸出端子與接地端子之間。第一PMOS電晶體及第二PMOS電晶體以及第一NMOS電晶體及第二NMOS電晶體被配置成基於第一NMOS電晶體及第二NMOS電晶體及/或第一PMOS電晶體及第二PMOS電晶體的接通時間，在相應的第一輸出端子及第二輸出端子處產生互補PUF位元。
本揭露的產生物理不可仿製功能(PUF)簽名的方法包括：確定具有第一預定電壓閾值的第一電晶體與第二電晶體之間的接通時間的差值；基於所確定的差值輸出用於產生PUF簽名的第一訊號；由包括具有第二預定電壓閾值的電晶體的放大器對第一訊號進行放大；以及基於經放大的第一訊號輸出PUF簽名。
100:物理不可仿製功能(PUF)產生器裝置
102:PUF產生器
104、104a、104b、104c:控制輸入端子
106:PUF簽名輸出端子
106a:互補輸出端子/輸出端子/第一輸出端子/PUF輸出端子
106b:互補輸出端子/輸出端子/第二輸出端子/PUF輸出端子
108:差值產生器
110、SA:放大器/感測放大器
202:PUF元件
204、BL[0]、BL[n-2]:第一位元線/位元線
206、BL[1]、BL[n-1]:第二位元線/互補位元線
210、WL[0]、WL[1]、WL[2]、WL[3]:字元線/列
212:放電電晶體
212a、212b:放電電晶體/NMOS電晶體/NMOS放電電晶體
214、214a、214b:電晶體
216:電源供應端子/Vdd端子
232:時序電路
234:反或閘
236:反及閘
238:反相器/第一反相器
240:反相器/第二反相器
242、246:PMOS電晶體/電晶體
244、248:NMOS電晶體/電晶體
250:致能電晶體/PMOS電晶體
252:致能電晶體/電晶體
260、262、264:反相器
266:緩衝器
300:方法
302、304、306、308:步驟
out、out#、Start#:訊號
ph1:第一控制訊號
ph2:第二控制訊號
ph3:第三控制訊號
Output0、Outputk、Q、Q#:輸出訊號
SAEN:致能訊號
Start:控制訊號
Vdd、Vss:電源
X:節點
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是示出根據一些實施例的物理不可仿製功能(PUF)產生器的示例性態樣的方塊圖。
圖2是示出根據一些實施例的PUF產生器的實例的電路圖。
圖3是示出根據一些實施例的PUF產生器的另一實例的電路圖。
圖4是示出根據一些實施例的PUF產生器的又一實例的電路圖。
圖5是示出根據一些實施例的產生PUF簽名的方法的實例的製程流程圖。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
如上所述，物理不可仿製功能(PUF)是實施於物理結構中的可用於產生易於評估但幾乎不可能預測的輸出的物理對象。積體電路(IC)裝置一般而言包括形成在由半導體材料(例如矽)形成的半導體基板或「晶片」上的電子電路。積體電路裝置的組 件藉由微影製程(photolithography process)形成在基板上而並非以一次一個物件進行建構。形成在基板上的電子裝置藉由導體或導線進行內連線，導體或導線亦藉由微影製程形成在基板上。雖然是大量製造，但由於物理隨機性因而即使使用相同的製造製程材料，每一積體電路裝置亦是唯一的。此種固有的變動可被提取出並用作積體電路裝置唯一的標識，如同DNA之於人類。根據本文所揭露的實施例，由於此種變動是唯一的、特定裝置固有的、不可仿製的(可能無法被模仿或複製)、可重複的等等，因而此種變動被用於形成用作PUF的唯一的積體電路裝置簽名。
一些一般的PUF方法包括以延遲鏈(delay chain)為基礎的PUF及以記憶體為基礎的PUF。以延遲鏈為基礎的PUF將變動轉化為延遲變量。利用由邏輯閘構成的一組延遲鏈，且由於每一鏈的組件的靜態變動，因而每一鏈將具有不同的延遲。藉由對各種延遲進行採樣，可產生簽名。然而，以延遲鏈為基礎的PUF的尺寸通常較大，且由於溫度可影響路徑的延遲時間而導致不正確的簽名結果，因而可能是不可靠的。
以記憶體為基礎的PUF對雙穩態(bi-stable)元件中的裝置的變動進行轉化，以產生1或0值。以記憶體為基礎的PUF的一種示例性類型是靜態隨機存取記憶體(static random access memory，SRAM)PUF。該些PUF利用記憶元件的小的變動產生簽名。舉例而言，一種SRAM PUF自元件的起動狀態獲得其簽名。此種PUF非常類似於SRAM元件陣列。該些元件藉由虛擬電源供 應器被上電(powered up)及被斷電(powered down)。由於每一元件包括強度可變化的交叉耦接的反相器對，因此當元件被上電時，元件將依據交叉耦接的反相器的特性取隨機值。接著，藉由感測放大器及輸入輸出(Input Output，IO)的正常SRAM陣列通道讀取每一元件的狀態。PUF的效能可藉由利用為各種電壓閾值(voltage threshold，VT)的裝置來提高。一般而言，場效電晶體(field-effect transistor，FET)的電壓閾值是在源極端子與汲極端子之間形成導電路徑所需的最小閘極至源極電壓(gate-to-source voltage，VGS)。
圖1是示出物理不可仿製功能(PUF)產生器裝置100的示例性態樣的方塊圖。PUF產生器裝置100包括：PUF產生器102、被配置成接收控制輸入訊號的控制輸入端子104、以及被配置成輸出PUF簽名的PUF簽名輸出端子106。舉例而言，控制輸入訊號可包括時脈訊號、記憶體位址類型訊號及重置訊號。所示出的PUF產生器102包括：差值產生器108，被配置成確定製造製程中固有的變動，並將該些變動轉換成表示電性性質差值(例如電壓差值、電流差值等)的電性訊號；以及放大器110，被配置成對由差值產生器108產生的電性訊號進行放大被配置成對由差值產生器108產生的電性訊號進行放大，並將差值轉換成為確定但隨機的1及0的位元向量中的位元向量。在一些實例中，對差值產生器108與放大器110進行組合，此意味著單個結構可執行兩者的功能。舉例而言，對PUF上電的SRAM可被闡述為自放大 (self-amplifying)，其中由相同的結構(例如SRAM元件)執行差值產生及放大。在其他PUF設計中，放大器110可在多個差值產生器108之間共享。
為將PUF產生器102的效能特性最大化，將用於形成差值產生器108的裝置的變動最大化，同時將用於形成放大器110的裝置的變動最小化。在一些示例性實施例中，此是藉由利用為各種電壓閾值(VT)的裝置來達成。在一些實例中，該些裝置可為互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)FET裝置。
高電壓閾值(high voltage threshold，HVT)裝置、標準電壓閾值(standard voltage threshold，SVT)裝置及低電壓閾值(low voltage threshold，LVT)裝置一般具有相同的標稱操作電壓(nominal operating voltage)。然而，視電路設計及/或應用而定，HVT、SVT及LVT裝置被配置成具有不同的閾值電壓。舉例而言，SVT裝置可具有為供應電壓的約20%至30%的VT。LVT裝置可具有小於供應電壓的20%的VT，且HVT裝置可具有大於供應電壓的35%的VT。視具體電路而定，供應電壓可介於自小於1伏特至5.0伏特或大於5.0伏特的範圍，儘管其他供應電壓位準也處於本揭露的範圍內。雖然LVT裝置具有較低的接通電壓，但相較於HVT及SVT裝置，LVT裝置傾向於具有增大的次臨限漏電流(subthreshold leakage current)。此外，HVT裝置具有較SVT裝置大的接通電壓變動，且低電壓閾值(LVT)裝置具有較SVT裝 置小的接通電壓變動。因此，舉例而言，由於期望較大的變動，因而可利用HVT裝置實施差值產生器108，而由於期望一致性，因而可利用LVT裝置實施放大器110。
圖2是示出PUF產生器102的實施例的又一些態樣的電路圖。示出的PUF產生器102包括排列成N行及M列的多個PUF元件202。PUF元件202各自包括一對電晶體214a及214b(統稱為電晶體214)。在示出的實例中，電晶體214a、214b為P型電晶體，儘管其他實施例可具有其中使用N型電晶體的互補設計。每一PUF元件202利用電晶體214之間的操作速度差值(即電晶體接通時間)形成差值產生器108的差值。每一電晶體214的操作速度由於由製造製程引起的輕微變動而變化。PUF元件的行各自連接第一位元線204與第二位元線206。位元線204、206進一步被連接至多個感測放大器110。因此，在示出的實例中，每一行PUF元件202連接至相應的感測放大器110，且感測放大器110由所述行的PUF元件202共享。每一列PUF元件202連接至字元線210。因此，字元線210垂直於位元線204及互補位元線206。位元線204、206各自另外連接至放電電晶體212，放電電晶體212用於反應於預放電訊號而選擇性地將位元線204、206連接至地。感測放大器110各自進一步被連接成接收感測放大器致能訊號SAEN。位元線204、206、字元線210及PUF元件202形成PUF產生器102的差值產生器108。
PUF元件202各自包括所述一對電晶體214a及214b。在 所示的實例中，電晶體214具有第一預定VT。在一些實施例中，電晶體214為HVT P型金屬氧化物半導體(P-type metal oxide semiconductor，PMOS)電晶體。電晶體214a中的一者連接於供應Vdd的電源供應端子216與對應於PUF元件202所在行的第一位元線204之間。另一電晶體214b連接於電源供應端子216與對應於PUF元件202所在行的第二位元線206之間。PUF元件202的兩個電晶體214的閘極端子連接至對應於PUF元件202所在列的字元線210。同時，感測放大器110由具有第二預定VT的多個電晶體(例如LVT電晶體或SVT電晶體)來實施。在一些實例中，藉由將HVT電晶體用於差值產生器108，使得電晶體214的對之間的接通時間變動較大，從而使得電晶體214(即，電晶體214a或214b)中首先接通的電晶體的變動增大。相較於具有較低VT且因此具有較小接通時間變動的裝置，由於變動較大，此可使差值產生器108的操作增強。藉由將LVT電晶體用於放大器110，會使放大器110的操作達成較小的變動，從而使放大器110的操作更一致。
圖2的示例性PUF產生器102藉由透過接通放電電晶體212首先將所述一對位元線204、206預放電至Vss或地電位進行操作。接著關斷放電電晶體212。PUF元件202的電晶體214a、214b藉由在電晶體214a、214b的相應閘極處自字元線210所接收到的有效字元線訊號(在示出的實施例中為有效低訊號)接通。此對每一行的第一位元線204及第二位元線206進行充電。由於 電晶體214a與電晶體214b之間的差值，因而電晶體214a、214b的充電時間將會不同。上升時間中的差值由感測放大器110在例如電荷差值為最大的時間處被穫得(harvested)。因此，在預定時間週期之後，字元線訊號將PUF元件202的電晶體214停用，且感測放大器致能訊號SAEN被置位成使得每一行的所述一對位元線之間的電壓的差值被感測放大器110感測並放大，感測放大器110中的每一者反應於位元線204、206的電壓差值而輸出PUF簽名的位元。在一些實例中，可在每一循環中啟用多個列210以產生較長的簽名。
圖3是示出對於每一差值產生器108使用放大器110的示例性PUF元件202的電路圖。換言之，感測放大器110並不由多個差值產生器108共享。因此，每一PUF元件202包括差值產生器108及放大器110(例如感測放大器)。差值產生器108包括一對電晶體214a及214b，所述一對電晶體214a及214b連接於電源供應端子216與第一位元線204或互補位元線206之間。在示出的實例中，電晶體214a及214b為PMOS電晶體。電晶體214的閘極端子被連接成自下面進一步論述的時序電路232接收共用時序訊號。
位元線204及互補位元線206進一步被連接至感測放大器110以及預放電電路。預放電電路包括選擇性地將位元線204及位互補位元線206連接至接地的放電電晶體212a及212b(統稱為放電電晶體212)。放電電晶體212的閘極端子被連接以經由控 制輸入端子104a接收第一控制訊號ph1，第一控制訊號ph1控制預放電電路的放電電晶體212的操作。位元線204、206各自經由反相器264及262進一步被連接至互補輸出端子106a、106b。
時序電路232包括反或閘(NOR gate)234，反或閘234被配置成自位元線204及位互補位元線206接收訊號。將反或閘234的輸出及在控制輸入端子104b上接收的第二控制訊號ph2輸入至反及閘(NAND gate)236。反及閘236的輸出被連接至字元線210，以控制差值產生器108的電晶體214a及214b的操作。
放大器110具有連接至位元線204及位互補位元線206的輸出Q、Q#，且放大器110進一步被連接成經由控制輸入端子104c接收第三控制訊號ph3。放大器110包括：第一反相器238，包括電晶體242及244；第二反相器240，包括電晶體246及248；以及頂部元件(header)或致能電晶體250及252。第一反相器238及第二反相器240各自連接於致能電晶體250與致能電晶體252之間。此外，第一反相器238與第二反相器240交叉耦接，其中一個反相器的輸出連接至另一者的輸入，反之亦然。另外，第一反相器238的輸出Q連接至位元線204，同時第二反相器240的輸出Q#連接至位互補位元線206。致能電晶體250的閘極端子被連接成接收ph3，同時致能電晶體252被連接成經由反相器260接收ph3的反相形式。
如上所述，可使各種電晶體的VT變化以改善PUF產生器102的效能。舉例而言，在示出的實施例中，差值產生器108 的電晶體214a及214b為HVT電晶體，而放大器110的電晶體242至電晶體252為LVT電晶體。如上所述，將HVT電晶體用於差值產生器108會增上電晶體214的接通時間的變動，此會增加PUF輸出位元的變動。相反，將LVT電晶體用於實施放大器110會改善放大器110操作的一致性。
圖3的PUF產生器102的示例性操作類似於圖2的PUF產生器102的操作。當ph1變高時，PUF元件202藉由首先將位元線204及位互補位元線206預放電至Vss或地電位進行操作，因此接通放電電晶體212。此使得輸出Q及Q#二者變低。低的Q及Q#輸出訊號被反或閘234接收，因此反或閘234輸出邏輯高訊號。反或閘234的高輸出被反及閘236接收。當ph2為低時，反及閘236在字元線210上的輸出保持為高，從而使電晶體214保持關斷。
接著，ph1變低以關斷放電電晶體212，且ph2變高使得反及閘236的輸出變低。來自反及閘236的邏輯低訊號被傳輸至差值產生器108的電晶體214的閘極，從而接通電晶體214。由於HVT電晶體214具有較高的接通電壓變動，因而電晶體214a或214b中的一者將很可能在另一者之前接通。舉例而言，若電晶體214a首先接通，則位元線204上的訊號充電至邏輯高，且互補位元線206將保持為低。反或閘234接收相應的高位元線204訊號及低互補位元線206訊號，使得反或閘234的輸出變低。反及閘236接收的來自反或閘234的低輸出使得反及閘236的輸出變高。 字元線210的高輸入輸出會關斷電晶體214。因此，反應於位元線中的一者變高，時序電路關斷差值產生器108。低的ph3訊號接通放大器110，從而對Q及Q#輸出進行放大及鎖存，此在輸出端子106a及106b處提供互補PUF輸出位元。
圖4是示出PUF產生器102的另一實例的電路圖。在所示的實例中，所述電路對差值產生器108與放大器110進行組合。電路包括：第一反相器238，包括PMOS電晶體242及NMOS電晶體244；以及第二反相器240，包括PMOS電晶體246及NMOS電晶體248。反相器238與反相器240交叉耦接，其中一個反相器的輸出連接至另一者的輸入。第一反相器238及第二反相器240經由致能電晶體250連接於接地端子與Vdd端子216之間。反相器238的輸出提供輸出訊號Q，輸出訊號Q經由NMOS放電電晶體212a選擇性地連接至接地，且反相器238的輸出經由反相器262進一步連接至第一輸出端子106a，以輸出PUF out#訊號。第二反相器240提供互補Q#訊號且經由NMOS放電電晶體212b選擇性地連接至接地，且經由另一反相器264進一步連接至第二輸出端子106b，以輸出PUF out訊號。
致能電晶體250的閘極端子以及放電電晶體212a及212b經由反相器260連接至控制輸入端子104。控制輸入端子104被配置成接收控制訊號Start，在一些實例中，所述控制訊號Start可為時序訊號。可選地，緩衝器266可被包括於致能電晶體250的閘極與控制輸入端子104之間。
在示出的實例中，PMOS電晶體250、242、246為SVT電晶體，而NMOS電晶體244、248、212a、212b為HVT裝置。因此，在示出的實施例中，NMOS電晶體具有較PMOS電晶體高的VT。HVT NMOS電晶體的增大的變動會增大電晶體的接通時間的變動(即，隨機性)。
當在控制輸入端子104上接收的控制訊號Start變低時，Start#訊號變高。此會關斷致能電晶體250，並接通放電電晶體212a及212b，因此將Q及Q#訊號二者拉低。低的Q及Q#訊號進一步關斷NMOS電晶體244、248。當控制訊號Start被驅動為高時，Start#訊號變為低。此會關斷放電電晶體212a及212b並接通致能電晶體250，從而使得位於電晶體242及246的源極端子處的節點X進行充電。由於重置操作使得在電晶體242及246的閘極端子上的訊號(即，Q及Q#)為低的，因而隨著節點X的電壓朝向Vdd移動，電晶體242及246開始接通。NMOS電晶體244及248由於其閘極處的低的Q及Q#訊號而關斷。由於PMOS電晶體242及246的接通時間的變動，電晶體242、246中的一者將在另一者之前持續接通(即，允許源極至汲極的電流流動)。舉例而言，若PMOS電晶體242「勝利(win)」並保持接通，則Q被驅動為高，此會關斷PMOS電晶體246並接通NMOS電晶體248，PMOS電晶體246及NMOS電晶體248二者在其閘極端子處接收高的Q訊號。因此，Q及Q#分別被設置為高及低。該些訊號藉由反相器262、264進行反相，並在相應的PUF輸出端子106a及106b上進行輸 出。
圖5是示出產生PUF簽名的方法300的示例性態樣的製程流程圖。在步驟302處，確定具有第一預定VT的第一電晶體與第二電晶體之間的接通時間的差值。如上所述，在一些實例中，第一電晶體及第二電晶體為HVT電晶體(例如電晶體214)，此會增上電晶體接通的變動。在步驟304處，輸出用於產生PUF簽名的第一訊號。第一訊號是基於在步驟302中所確定的接通時間的確定差值。在步驟306處，由放大器(例如感測放大器110)對第一訊號進行放大，放大器包括具有第二預定VT的電晶體。在一些實例中，放大器包括較低的VT電晶體(例如LVT電晶體)以減少放大器的變動。在步驟308處，基於經放大的第一訊號輸出PUF簽名。
因此，本文所揭露的示例性PUF簽名產生器對產生器的不同部分使用不同的預定VT電晶體。舉例而言，HVT裝置可用於構造PUF電路的差值產生器部件，而放大及轉化部件可使用LVT類型的電晶體。除了其他效果之外，此可提供對於差值產生器部件而言具有最大變動、對於放大及轉化部件而言具有最小變動的PUF元件。
根據一些所揭露的實施例，一種PUF產生器包括差值產生器電路，差值產生器電路帶有具有第一預定VT的第一電晶體及第二電晶體。差值產生器電路被配置成基於第一電晶體及第二電晶體的相應的接通時間提供用於產生PUF簽名的第一輸出訊號。 放大器包括具有第二預定VT的多個電晶體。放大器被配置成接收第一輸出訊號並輸出PUF簽名。
在一些實施例中，第一預定VT高於第二預定VT。
在一些實施例中，第一預定VT是高電壓閾值。
在一些實施例中，第二預定VT是低電壓閾值。
在一些實施例中，PUF產生器更包括多個所述差值產生器電路。放大器被配置成接收所述多個差值產生器電路中的每一者的第一輸出訊號。
在一些實施例中，PUF產生器更包括多個所述放大器，其中所述多個放大器中的每一者被配置成輸出物理不可仿製功能簽名的相應位元。
在一些實施例中，PUF產生器更包括多個所述差值產生器電路及多個所述放大器。所述多個差值產生器電路中的每一者耦接至所述多個放大器中相應的一者。所述多個放大器中的每一者被配置成輸出物理不可仿製功能簽名的相應位元。
在一些實施例中，PUF產生器更包括預放電電路。預放電電路耦接至差值產生器電路且被配置成將第一輸出訊號設置為預定值。
在一些實施例中，PUF產生器更包括預放電電路。預放電電路耦接至差值產生器電路且被配置成將第一輸出訊號設置為預定值。
在一些實施例中，預放電電路包括具有第一預定VT的多 個電晶體。
在一些實施例中，差值產生器電路的第一電晶體及第二電晶體為PMOS電晶體。
在一些實施例中，PUF產生器更包括時序電路。時序電路連接於放大器與差值產生器電路之間。時序電路被配置成反應於第一輸出訊號以啟用差值產生器電路。
在一些實施例中，PUF產生器更包括第一位元線及第二位元線以及字元線。差值產生器電路的第一電晶體連接於電源供應端子與第一位元線之間。差值產生器電路的第二電晶體連接於電源供應端子與第二位元線之間。第一電晶體的閘極及第二電晶體的閘極連接至字元線。
在一些實施例中，放大器包括第一交叉耦接反相器及第二交叉耦接反相器，第一交叉耦接反相器及第二交叉耦接反相器分別接收第一輸出及第二輸出，第一交叉耦接反相器及第二交叉耦接反相器中的每一者包括PMOS電晶體及NMOS電晶體。
在一些實施例中，第一交叉耦接反相器的NMOS電晶體及第二交叉耦接反相器的NMOS電晶體為高電壓閾值電晶體。
根據又一些所揭露的實施例，一種PUF電路包括第一PMOS電晶體及第二PMOS電晶體，第一PMOS電晶體及第二PMOS電晶體具有第一預定VT，連接於電源供應端子與相應的第一輸出端子及第二輸出端子之間。第一NMOS電晶體及第二NMOS電晶體具有第二預定VT，且分別連接於第一輸出端子及第 二輸出端子與接地端子之間。第一PMOS電晶體及第二PMOS電晶體以及第一NMOS電晶體及第二NMOS電晶體被配置成基於第一NMOS電晶體及第二NMOS電晶體及/或第一PMOS電晶體及第二PMOS電晶體的接通時間，在相應的第一輸出端子及第二輸出端子處產生互補PUF位元。
在一些實施例中，第一預定VT是標準電壓閾值，且第二預定VT是高電壓閾值。
在一些實施例中，第一PMOS電晶體及第二PMOS電晶體被配置成基於第一PMOS電晶體及第二PMOS電晶體的相應的接通時間而在相應的第一位元線及第二位元線上提供用於產生PUF簽名的第一互補輸出訊號及第二互補輸出訊號。PUF電路更包括第一反相器以及第二反相器。第一反相器由具有第二預定VT的第三PMOS電晶體形成。第三PMOS電晶體連接至第一NMOS電晶體。第一反相器連接於電源供應端子與接地端子之間，且具有連接至第一位元線的第一輸出及連接至第二位元線的第一輸入。第二反相器由具有第二預定VT的第四PMOS電晶體形成。第四PMOS電晶體連接至第二NMOS電晶體。第二反相器連接於電源供應端子與接地端子之間，且具有連接至第二位元線的第二輸出及連接至第一位元線的第二輸入，使得第一反相器與第二反相器交叉耦接。第一交叉耦接反相器及第二交叉耦接反相器被配置成對第一互補輸出訊號及第二互補輸出訊號進行放大並鎖存。
根據再一些所揭露的實施例，一種產生PUF簽名的方法 包括確定具有第一預定VT的第一電晶體與第二電晶體之間的接通時間的差值。基於所確定的差值輸出用於產生PUF簽名的第一訊號。由包括具有第二預定VT的電晶體的放大器對第一訊號進行放大。基於經放大的第一訊號輸出PUF簽名。
在一些實施例中，第一預定VT高於第二預定VT。
本揭露概述了各種實施例，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100:物理不可仿製功能(PUF)產生器裝置
102:PUF產生器
104:控制輸入端子
106:PUF簽名輸出端子
108:差值產生器
110:放大器/感測放大器

Claims (9)

  1. 一種物理不可仿製功能產生器，包括：差值產生器電路，包括具有第一預定電壓閾值的第一電晶體及第二電晶體，所述差值產生器電路被配置成基於所述第一電晶體及所述第二電晶體的相應的接通時間提供用於產生物理不可仿製功能簽名的第一輸出訊號；以及放大器，包括具有第二預定電壓閾值的多個電晶體，所述放大器被配置成接收所述第一輸出訊號並輸出所述物理不可仿製功能簽名，其中所述第一預定電壓閾值高於所述第二預定電壓閾值。
  2. 如請求項1所述的物理不可仿製功能產生器，更包括多個所述差值產生器電路及多個所述放大器，其中所述多個差值產生器電路中的每一者耦接至所述多個放大器中相應的一者，且其中所述多個放大器中的每一者被配置成輸出所述物理不可仿製功能簽名的相應位元。
  3. 如請求項1所述的物理不可仿製功能產生器，更包括預放電電路，所述預放電電路耦接至所述差值產生器電路且被配置成將所述第一輸出訊號設置為預定值。
  4. 如請求項3所述的物理不可仿製功能產生器，其中所述預放電電路包括具有所述第一預定電壓閾值的多個電晶體。
  5. 如請求項1所述的物理不可仿製功能產生器，更包括時序電路，所述時序電路連接於所述放大器與所述差值產生器 電路之間，所述時序電路被配置成反應於所述第一輸出訊號以啟用所述差值產生器電路。
  6. 如請求項1所述的物理不可仿製功能產生器，更包括第一位元線及第二位元線以及字元線，其中所述差值產生器電路的所述第一電晶體連接於電源供應端子與所述第一位元線之間，所述差值產生器電路的所述第二電晶體連接於所述電源供應端子與所述第二位元線之間，且所述第一電晶體的閘極及所述第二電晶體的閘極連接至所述字元線。
  7. 一種物理不可仿製功能電路，包括：第一P型金屬氧化物半導體電晶體及第二P型金屬氧化物半導體電晶體，具有第一預定電壓閾值，連接於電源供應端子與相應的第一輸出端子及第二輸出端子之間；第一N型金屬氧化物半導體電晶體及第二N型金屬氧化物半導體電晶體，具有第二預定電壓閾值，分別連接於所述第一輸出端子及所述第二輸出端子與接地端子之間；且其中所述第一P型金屬氧化物半導體電晶體及所述第二P型金屬氧化物半導體電晶體以及所述第一N型金屬氧化物半導體電晶體及所述第二N型金屬氧化物半導體電晶體被配置成基於所述第一N型金屬氧化物半導體電晶體及所述第二N型金屬氧化物半導體電晶體及/或所述第一P型金屬氧化物半導體電晶體及所述第二P型金屬氧化物半導體電晶體的接通時間，在相應的所述第一輸出端子及所述第二輸出端子處產生互補物理不可仿製功能 (PUF)位元，其中所述第二預定電壓閾值高於所述第一預定電壓閾值。
  8. 如請求項7所述的物理不可仿製功能電路，其中所述第一P型金屬氧化物半導體電晶體及所述第二P型金屬氧化物半導體電晶體被配置成基於所述第一P型金屬氧化物半導體電晶體及所述第二P型金屬氧化物半導體電晶體的相應的接通時間而在相應的第一位元線及第二位元線上提供用於產生物理不可仿製功能簽名的第一互補輸出訊號及第二互補輸出訊號，所述物理不可仿製功能電路更包括：第一反相器，由具有所述第二預定電壓閾值的第三P型金屬氧化物半導體電晶體形成，所述第三P型金屬氧化物半導體電晶體連接至所述第一N型金屬氧化物半導體電晶體，所述第一反相器連接於所述電源供應端子與所述接地端子之間，且具有連接至所述第一位元線的第一輸出及連接至所述第二位元線的第一輸入；第二反相器，由具有所述第二預定電壓閾值的第四P型金屬氧化物半導體電晶體形成，所述第四P型金屬氧化物半導體電晶體連接至所述第二N型金屬氧化物半導體電晶體，所述第二反相器連接於所述電源供應端子與所述接地端子之間，且具有連接至所述第二位元線的第二輸出及連接至所述第一位元線的第二輸入，使得所述第一反相器與所述第二反相器交叉耦接；且其中所述第一交叉耦接反相器及所述第二交叉耦接反相器被 配置成對所述第一互補輸出訊號及所述第二互補輸出訊號進行放大並鎖存。
  9. 一種產生物理不可仿製功能簽名的方法，包括：確定具有第一預定電壓閾值的第一電晶體與第二電晶體之間的接通時間的差值；基於所確定的所述差值輸出用於產生物理不可仿製功能簽名的第一訊號；由包括具有第二預定電壓閾值的電晶體的放大器對所述第一訊號進行放大；以及基於經放大的所述第一訊號輸出所述物理不可仿製功能簽名，其中所述第一預定電壓閾值高於所述第二預定電壓閾值。
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