CN104360605A - 一种基于延迟链复用的PUFs电路 - Google Patents

Abstract

本发明公开了一种基于延迟链复用的PUFs电路，包括n个传输延迟电路和生成n个用于控制传输延迟电路的控制信号的控制器，传输延迟电路中设置有两条完全对称的信号传输延迟通路，n个传输延迟电路具有2n条信号传输延迟通路，每条信号传输延迟通路的信号输出端输出一个延迟信号，PUFs电路还包括个判决器，2n条信号传输延迟通路的信号输出端中每两个不同的信号输出端组合为一组延迟信号输出端，组合得到组延迟信号输出端，组延迟信号输出端与个判决器的信号输入端一一对应连接，每组延迟信号输出端输出一组延迟信号到一个对应的判决器生成一位密钥输出，个判决器输出位密钥；优点是实现信号传输延迟通路的最大化复用，提高了电路的利用率，降低了电路成本。

Description

一种基于延迟链复用的PUFs电路

技术领域

本发明涉及一种物理不可克隆函数电路，尤其是涉及一种基于延迟链复用的PUFs电路。

背景技术

在现代信息安全系统中，物理不可克隆函数电路(PUFs电路)已经被广泛用来作为身份认证和防伪手段，如智能卡、信用卡、RFID标签、苹果手机、安全摄像机和游戏设备等等。将PUFs电路应用到安全设备中，可以有效防御传统的攻击模式，如数学攻击、病毒攻击、差分功耗攻击以及碰撞攻击等等。PUFs电路最早是由麻省理工大学的Gassend等研究人员提出来的，它是芯片领域的“DNA特征识别技术”，通过物理不可克隆函数电路提取芯片制造过程中无法避免引入的工艺偏差，产生无限多个、特有的密钥。PUFs电路的种种特性，使得越来越多的研究人员开展相关的研究工作。

Lim等提出了基于判决器和信号传输延迟的PUFs电路，该PUFs电路由传输延迟电路和判决器两个部分组成，传输延迟电路中布置两条完全对称的信号传输延迟通路，两条信号传输延迟通路的输出端与判决器的两个输入端一一对应连接，其结构示意图如图1所示。该PUFs电路的工作过程为：使用相同的激励信号(控制信号)传输经过两条信号传输延迟通路，两条信号传输延迟通路中接入相同的输入信号，在激励信号作用下，两条信号传输延迟通路分别输出一路输出信号到判决器中，判决器根据两路输出信号的延迟时间判断PUFs电路输出信号为0或1，由此实现一位密钥输出。现有的可实现多位密钥输出的PUFs电路，通常包括多个并行设置的上述PUFs电路，每个PUFs电路中两条信号传输延迟通路输出的两路输出信号对应输入一个判决器中生成一位密钥输出，多个PUFs电路输出地密钥组合形成多位密钥，密钥的位数与PUFs电路的数量相同。

但是上述PUFs电路存在以下问题：并行设置的各个PUFs电路之间相互独立，各个PUFs电路中传输延迟电路的两个输出信号互不关联，每个PUFs电路中传输延迟电路的两个输出信号独立作为一组延迟信号输入到一个判决器中，电路利用率较低，而且如果想要得到位数更多的密钥输出，目前的解决方法主要是增加PUFs电路的数量，由此造成电路成本的大幅度增加。

发明内容

本发明所要解决的技术问题是提供一种基于延迟链复用的PUFs电路，该PUFs电路中设置n个传输延迟电路和个判决器，每个传输延迟电路中布置的上下两条完全对称的信号传输延迟通路(延迟链)各输出一个输出信号，n个传输延迟电路输出2n个输出信号，该2n个输出信号组成PUFs电路的2n个延迟信号，将2n个延迟信号采用数学排列组合的方法，选择其中两个延迟信号组合为一组延迟信号输入到一个判决器中，由此2n个延迟信号两两组合得到组延迟信号后输入到个判决器中，得到位密钥输出，n≥2且为整数，由此各个PUFs电路中传输延迟电路的两个输出信号相互关联，实现信号传输延迟通路的最大化复用，有效的提高了电路的利用率，在保持传输延迟电路数量不变的基础上，仅需增加一定数量的判决器，即可实现位密钥的输出，大大降低了电路成本。

本发明解决上述技术问题所采用的技术方案为：一种基于延迟链复用的PUFs电路，包括n个传输延迟电路和生成n个用于控制传输延迟电路的控制信号的控制器，所述的传输延迟电路中设置有两条完全对称的信号传输延迟通路，所述的n个传输延迟电路具有2n条信号传输延迟通路，每条所述的信号传输延迟通路的信号输出端输出一个延迟信号，所述的PUFs电路还包括个判决器，2n条信号传输延迟通路的信号输出端中每两个不同的信号输出端组合为一组延迟信号输出端，组合得到组延迟信号输出端，组延迟信号输出端与个判决器的信号输入端一一对应连接，每组延迟信号输出端输出一组延迟信号到一个对应的判决器生成一位密钥输出，个判决器输出位密钥，n≥2且为整数，其中，为排列组合数学计算公式，

$C_{2n}^2=\frac{2n\×(2n-1)}{2}=\frac{{4n}^2-2n}{2}={2n}^2-n.$

每个所述的传输延迟电路包括i位延迟电路，i≥2且为整数，每位所述的延迟电路由两个电路结构相同的延迟单元组成，所述的两个延迟单元分别为第一延迟单元和第二延迟单元；

所述的延迟单元包括第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第一反相器、第二反相器和第三反相器，所述的第一反相器的输入端为所述的延迟单元的第一输入端，所述的第二反相器的输入端为所述的延迟单元的第二输入端，所述的第一反相器的输出端、所述的第一NMOS管的漏极和所述的第一PMOS管的漏极连接，所述的第二反相器的输出端、所述的第二NMOS管的漏极和所述的第二PMOS管的漏极连接，所述的第一PMOS管的栅极和所述的第二NMOS管的栅极连接，所述的第一NMOS管的源极、所述的第一PMOS管的源极、所述的第二NMOS管的源极、所述的第二PMOS管的源极和所述的第三反相器的输入端连接，所述的第三反相器的输出端为所述的延迟单元的输出端，所述的第一NMOS管的栅极和所述的第二PMOS管的栅极连接且其连接端为所述的延迟单元的控制端，用于接入控制信号；

所述的延迟电路的第一延迟单元的控制端和第二延迟单元的控制端连接且其连接端为所述的延迟电路的控制端，所述的延迟电路的第一延迟单元的第一输入端与第二延迟单元的第一输入端连接且其连接端为所述的延迟电路的第一输入端，所述的延迟电路的第一延迟单元的第二输入端与第二延迟单元的第二输入端连接且其连接端为所述的延迟电路的第二输入端，所述的延迟电路的第一延迟单元的输出端为所述的延迟电路的第一输出端，所述的延迟电路的第二延迟单元的输出端为所述的延迟电路的第二输出端，所述的i位延迟电路中第j位延迟电路的第一输出端与第j+1位延迟电路的第一输入端连接，第j位延迟电路的第二输出端与第j+1位延迟电路的第二输入端连接，j＝1，…，i-1；所述的两条完全对称的信号传输延迟通路分别为由所述的i位延迟电路的第一延迟单元连接后形成的第一条信号传输延迟通路和由所述的i位延迟电路的第二延迟单元连接后形成的第二条信号传输延迟通路；所述的第一条信号传输延迟通路中第i位第一延迟单元的输出端为所述的第一条信号传输延迟通路的信号输出端，所述的第二条信号传输延迟通路中第i位第二延迟单元的输出端为所述的第二条信号传输延迟通路的信号输出端；

所述的控制器生成i位控制信号输出，n个传输延迟电路中位于同一位的延迟电路的控制端接入同一位控制信号，所述的i位控制信号一一对应输入每个传输延迟电路中i位延迟电路的控制端。

每个所述的传输延迟电路包括i位延迟电路，i≥2且为整数，每位所述的延迟电路由两个电路结构相同的延迟单元组成，所述的两个延迟单元分别为第一延迟单元和第二延迟单元；

所述的延迟单元包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管和第四反相器，所述的第五PMOS管的源极、所述的第六PMOS管的源极、所述的第七PMOS管的源极和所述的第八PMOS管的源极均接入电源，所述的第五PMOS管的漏极、所述的第六PMOS管的栅极、所述的第七NMOS管的漏极和所述的第八NMOS管的栅极连接且其连接端为所述的延迟单元的第一输入端，所述的第五PMOS管的栅极、所述的第六PMOS管的漏极、所述的第七NMOS管的栅极、所述的第八NMOS管的漏极、所述的第九PMOS管的漏极和所述的第十一NMOS管的漏极连接，所述的第七NMOS管的源极、所述的第八NMOS管的源极、所述的第九NMOS管的源极和所述的第十NMOS管的源极均接地，所述的第七PMOS管的漏极、所述的第九NMOS管的漏极、所述的第八PMOS管的栅极和所述的第十NMOS管的栅极连接，所述的第七PMOS管的栅极、所述的第八PMOS管的漏极、所述的第九NMOS管的栅极、所述的第十NMOS管的漏极、所述的第十二NMOS管的漏极和所述的第十PMOS管的漏极连接，所述的第九PMOS管的栅极和所述的第十二NMOS管的栅极连接，所述的第十一NMOS管的栅极和所述的第十PMOS管的栅极连接且其连接端为所述的延迟单元的控制端，用于接入控制信号，所述的第十一NMOS管的源极、所述的第九PMOS管的源极、所述的第十二NMOS管的源极、所述的第十PMOS管的源极和所述的第四反相器的输入端连接，所述的第四反相器的输出端为所述的延迟单元的输出端；

所述的延迟电路的第一延迟单元的控制端和第二延迟单元的控制端连接且其连接端为所述的延迟电路的控制端，所述的延迟电路的第一延迟单元的第一输入端与第二延迟单元的第一输入端连接且其连接端为所述的延迟电路的第一输入端，所述的延迟电路的第一延迟单元的第二输入端与第二延迟单元的第二输入端连接且其连接端为所述的延迟电路的第二输入端，所述的延迟电路的第一延迟单元的输出端为所述的延迟电路的第一输出端，所述的延迟电路的第二延迟单元的输出端为所述的延迟电路的第二输出端，所述的i位延迟电路中第j位延迟电路的第一输出端与第j+1位延迟电路的第一输入端连接，第j位延迟电路的第二输出端与第j+1位延迟电路的第二输入端连接，j＝1，…，i-1；所述的两条完全对称的信号传输延迟通路分别为由所述的i位延迟电路的第一延迟单元连接后形成的第一条信号传输延迟通路和由所述的i位延迟电路的第二延迟单元连接后形成的第二条信号传输延迟通路；所述的第一条信号传输延迟通路中第i位第一延迟单元的输出端为所述的第一条信号传输延迟通路的信号输出端，所述的第二条信号传输延迟通路中第i位第二延迟单元的输出端为所述的第二条信号传输延迟通路的信号输出端；

所述的控制器生成i位控制信号输出，n个传输延迟电路中位于同一位的延迟电路的控制端接入同一位控制信号，所述的i位控制信号一一对应输入每个传输延迟电路中i位延迟电路的控制端。

每个所述的传输延迟电路包括i位延迟电路，i≥2，每位所述的延迟电路由两个电路结构相同的延迟单元组成，所述的两个延迟单元分别为第一延迟单元和第二延迟单元；

所述的延迟单元包括第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十三NMOS管、第十四NMOS关、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管和第五反相器，

所述的第十一PMOS管的源极、所述的第十二PMOS管的源极、所述的第十二PMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十三PMOS管的源极、所述的第十四PMOS管的源极、所述的第十四PMOS管的栅极和所述的第十六NMOS管的栅极均接入电源，所述的第十一PMOS管的栅极和所述的第十三NMOS管的栅极连接且其连接端为所述的延迟单元的第一输入端，所述的第十三PMOS管的栅极和所述的第十五NMOS管的栅极连接且其连接端为所述的延迟单元的第二输入端，所述的第十一PMOS管的漏极、所述的第十二PMOS管的漏极、所述的第十三NMOS管的漏极、所述的第十七NMOS管的栅极、所述的第十三PMOS管的漏极、所述的第十四PMOS管的漏极、所述的第十五NMOS管的漏极和所述的第十六PMOS管的栅极连接且其连接端为所述的延迟单元的控制端，用于接入控制信号，所述的第十三NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第十四NMOS管的源极接地，所述的第十五NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第十六NMOS管的源极接地，所述的第十七NMOS管的漏极和所述的第十五PMOS管的漏极连接，所述的第十八NMOS管的漏极和所述的第十六PMOS管的漏极连接，所述的第十五PMOS管的栅极和所述的第十八NMOS管的栅极连接，所述的第十七NMOS管的源极、所述的第十五PMOS管的源极、所述的第十八NMOS管的源极、所述的第十六PMOS管的源极和所述的第五反相器的输入端连接，所述的第五反相器的输出端为所述的延迟单元的输出端；

所述的延迟电路的第一延迟单元的控制端和第二延迟单元的控制端连接且其连接端为所述的延迟电路的控制端，所述的延迟电路的第一延迟单元的第一输入端与第二延迟单元的第一输入端连接且其连接端为所述的延迟电路的第一输入端，所述的延迟电路的第一延迟单元的第二输入端与第二延迟单元的第二输入端连接且其连接端为所述的延迟电路的第二输入端，所述的延迟电路的第一延迟单元的输出端为所述的延迟电路的第一输出端，所述的延迟电路的第二延迟单元的输出端为所述的延迟电路的第二输出端，所述的i位延迟电路中第j位延迟电路的第一输出端与第j+1位延迟电路的第一输入端连接，第j位延迟电路的第二输出端与第j+1位延迟电路的第二输入端连接，j＝1，…，i-1；所述的两条完全对称的信号传输延迟通路分别为由所述的i位延迟电路的第一延迟单元连接后形成的第一条信号传输延迟通路和由所述的i位延迟电路的第二延迟单元连接后形成的第二条信号传输延迟通路；所述的第一条信号传输延迟通路中第i位第一延迟单元的输出端为所述的第一条信号传输延迟通路的信号输出端，所述的第二条信号传输延迟通路中第i位第二延迟单元的输出端为所述的第二条信号传输延迟通路的信号输出端；

所述的控制器生成i位控制信号输出，n个传输延迟电路中位于同一位的延迟电路的控制端接入同一位控制信号，所述的i位控制信号一一对应输入每个传输延迟电路中i位延迟电路的控制端。

所述的判决器包括第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述的第三PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第三PMOS管的漏极、所述的第三NMOS管的漏极、所述的第四NMOS管的漏极、所述的第四PMOS管的栅极和所述的第五NMOS管的栅极连接，所述的第三PMOS管的栅极、所述的第四NMOS管的栅极、所述的第四PMOS管的漏极、所述的第五NMOS管的漏极和所述的第六NMOS管的漏极连接且其连接端为所述的判决器的输出端，所述的第三NMOS管的源极、所述的第四NMOS管的源极、所述的第五NMOS管的源极和所述的第六NMOS管的源极均接地，所述的第三NMOS管的栅极和所述的第六NMOS管的栅极为所述的判决器的两个输入端，每个所述的判决器的两个输入端与其对应的一组延迟信号输出端一一对应连接。

所述的控制器包括数据输入模块、移位寄存器和译码器，所述的数据输入模块用于输入外部数据，所述的数据输入模块与所述的移位寄存器连接，所述的移位寄存器与所述的译码器连接，所述的译码器输出控制信号。

与现有技术相比，本发明的优点在于通过在电路中设置n个传输延迟电路和个判决器，每个传输延迟电路中布置的上下两条完全对称的信号传输延迟通路各输出一个输出信号，n个传输延迟电路输出2n个输出信号，该2n个输出信号组成PUFs电路的2n个延迟信号，将2n个延迟信号采用数学排列组合的方法，选择其中两个延迟信号组合为一组延迟信号输入到一个判决器中，由此2n个延迟信号两两组合得到组延迟信号后输入到个判决器中，得到位密钥输出，n≥2且为整数，由此各个PUFs电路中传输延迟电路的两个输出信号相互关联，实现信号传输延迟通路的最大化复用，有效的提高了电路的利用率，在保持传输延迟电路数量不变的基础上，仅需增加一定数量的判决器，即可实现位密钥的输出，大大降低了电路成本；

当判决器包括第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管时，第三NMOS管和第六NMOS管接入i位延迟电路的两路输出信号，第四PMOS管、第三PMOS管、第四NMOS管和第五NMOS管组成交叉耦合的一对反相器，两路输出信号经交叉耦合的一对反相器快速输出，不存在时间上的延时，在不影响PUFs电路随机性的基础上，提高了电路的运行速度，实现密钥的快速输出。

附图说明

图1为本发明的原理框图；

图2(a)为本发明的延迟单元的原理框图；

图2(b)为本发明的延迟单元的符号图；

图3为本发明的判决器的电路图；

图4为实施例一的延迟单元的电路图；

图5为实施例一的延迟单元的蒙特卡洛仿真图；

图6为实施例一的PUFs电路和传统判决型PUFs电路输出密钥长度与延迟链数量关系的对比图；

图7为实施例二的延迟单元的电路图；

图8为实施例三的延迟单元的电路图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1所示，一种基于延迟链复用的PUFs电路，包括n个传输延迟电路1和生成n个用于控制传输延迟电路的控制信号的控制器2，传输延迟电路1中设置有两条完全对称的信号传输延迟通路，n个传输延迟电路具有2n条信号传输延迟通路，每条信号传输延迟通路的信号输出端输出一个延迟信号，PUFs电路还包括个判决器，2n条信号传输延迟通路的信号输出端中每两个不同的信号输出端组合为一组延迟信号输出端，组合得到组延迟信号输出端，组延迟信号输出端与个判决器的信号输入端一一对应连接，每组延迟信号输出端输出一组延迟信号到一个对应的判决器生成一位密钥输出，个判决器输出位密钥，n≥2且为整数。其中，为排列组合数学公式， $C_{2n}^2=\frac{2n\×(2n-1)}{2}=\frac{{4n}^2-2n}{2}={2n}^2-n.$

本实施例中，每个传输延迟电路1包括i位延迟电路，i≥2且为整数，每位延迟电路由两个电路结构相同的延迟单元组成，两个延迟单元分别为第一延迟单元和第二延迟单元；

如图2(a)、图2(b)和图4所示，延迟单元包括第一NMOS管N1、第二NMOS管N2、第一PMOS管P1、第二PMOS管P2、第一反相器Inv1、第二反相器Inv2和第三反相器Inv3，第一反相器Inv1的输入端为延迟单元的第一输入端，第二反相器Inv2的输入端为延迟单元的第二输入端，第一反相器Inv1的输出端、第一NMOS管N1的漏极和第一PMOS管P1的漏极连接，第二反相器Inv2的输出端、第二NMOS管N2的漏极和第二PMOS管P2的漏极连接，第一PMOS管P1的栅极和第二NMOS管N2的栅极连接，第一NMOS管N1的源极、第一PMOS管P1的源极、第二NMOS管N2的源极、第二PMOS管P2的源极和第三反相器Inv3的输入端连接，第三反相器Inv3的输出端为延迟单元的输出端，第一NMOS管N1的栅极和第二PMOS管P2的栅极连接且其连接端为延迟单元的控制端，用于接入控制信号；

本实施例中，每个延迟电路中的两个延迟单元的电路结构相同，由于IC制造过程中的工艺偏差，延迟单元中第一反相器Inv1和第二反相器Inv2，第一NMOS管N1和第二NMOS管N2，第一PMOS管P1和第二PMOS管P2存在不同的延迟时间。当控制信号C_i为0时，电路延迟由第一反相器Inv1、第一NMOS管N1和第一PMOS管P1决定；当C_i为1时，电路延迟由第二反相器Inv2、第二NMOS管N2和第二PMOS管P2决定，第三反相器Inv3可以提高单级延迟电路的驱动能力，将上述延迟电路进行依次级联，就可以实现延迟链电路结构。

延迟电路的第一延迟单元的控制端和第二延迟单元的控制端连接且其连接端为延迟电路的控制端，延迟电路的第一延迟单元的第一输入端与第二延迟单元的第一输入端连接且其连接端为延迟电路的第一输入端，延迟电路的第一延迟单元的第二输入端与第二延迟单元的第二输入端连接且其连接端为延迟电路的第二输入端，延迟电路的第一延迟单元的输出端为延迟电路的第一输出端，延迟电路的第二延迟单元的输出端为延迟电路的第二输出端，i位延迟电路中第j位延迟电路的第一输出端与第j+1位延迟电路的第一输入端连接，第j位延迟电路的第二输出端与第j+1位延迟电路的第二输入端连接，j＝1，…，i-1；两条完全对称的信号传输延迟通路分别为由i位延迟电路的第一延迟单元连接后形成的第一条信号传输延迟通路和由i位延迟电路的第二延迟单元连接后形成的第二条信号传输延迟通路；第一条信号传输延迟通路中第i位第一延迟单元的输出端为第一条信号传输延迟通路的信号输出端，第二条信号传输延迟通路中第i位第二延迟单元的输出端为第二条信号传输延迟通路的信号输出端；

控制器生成i位控制信号C₀、C₁、C₂、…、C_i-2、C_i-1输出，n个传输延迟电路中位于同一位的延迟电路的控制端接入同一位控制信号，i位控制信号C₀、C₁、C₂、…、C_i-2、C_i-1一一对应输入每个传输延迟电路中i位延迟电路的控制端。

本实施例中，如图3所示，判决器包括第三PMOS管P3、第四PMOS管P4、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6，第三PMOS管P3的源极和第四PMOS管P4的源极均接入电源，第三PMOS管P3的漏极、第三NMOS管N3的漏极、第四NMOS管N4的漏极、第四PMOS管P4的栅极和第五NMOS管N5的栅极连接，第三PMOS管P3的栅极、第四NMOS管N4的栅极、第四PMOS管P4的漏极、第五NMOS管N5的漏极和第六NMOS管N6的漏极连接且其连接端为判决器的输出端，第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极和第六NMOS管N6的源极均接地，第三NMOS管N3的栅极和第六NMOS管N6的栅极为判决器的两个输入端，每个判决器的两个输入端与其对应的一组延迟信号输出端一一对应连接。

本实施例中，控制器包括数据输入模块、移位寄存器和译码器，数据输入模块用于输入外部数据，数据输入模块与移位寄存器连接，移位寄存器与译码器连接，译码器输出控制信号，数据输入模块、移位寄存器和译码器均可采用其技术领域的成熟产品。为了提高译码速度和降低译码功耗，本实施例的译码器采用两级译码的方式实现，该译码器使用两个2-4译码器和一个8-16的二级译码器，译码分为两级，第一级由两个2-4译码器和一个1-2译码器组成第一级译码，二级译码使用32个三输入与门，译码后的输出信号作为PUFs电路的控制信号C_i。

本实施例的PUFs电路的工作原理如下：首先移位寄存器内部数据清零；其次输入数据依次存储到数据输入模块中，数据输入模块生成控制信号输入到移位寄存器中；然后译码器使能信号有效，并将移位寄存器输出的数据通过二级译码，输出作为延迟链的控制信号C_i；最后延迟链使能信号有效，相同的激励信号通过n条完全对称的信号传输延迟通路，采用排列组合的方式任意选择两条作为判决器的输入信号，最后判决器通过不同路径的延迟时间判断PUFs电路输出为0或1。

为验证本实施例的PUFs电路的随机性，对本实施例的延迟电路进行蒙特卡洛仿真，其仿真图如图5所示。分析图5可知，高电平为电压值超过90％V_dd，低电平为电压值低于10％V_dd。从图中可以看出，当延迟电路级联后，判决器的输出响应中趋向于逻辑1和趋向于逻辑0的随机性非常明显，进而证明本发明所设计的PUFs电路输出响应具有良好的随机性。

将本实施例的PUFs电路和传统判决型PUFs电路输出密钥长度与延迟链数量关系进行对比，其对比图如图6所示；分析图6可知，采用数学排列组合的方法，实现判决型电路的延迟链的最大化复用，从而有效提高电路的利用率，当密钥长度为128位时，本发明的延迟链电路的利用率提高89.6％。

实施例二：如图1所示，一种基于延迟链复用的PUFs电路，包括n个传输延迟电路和生成n个用于控制传输延迟电路的控制信号的控制器，传输延迟电路中设置有两条完全对称的信号传输延迟通路，n个传输延迟电路具有2n条信号传输延迟通路，每条信号传输延迟通路的信号输出端输出一个延迟信号，PUFs电路还包括个判决器，2n条信号传输延迟通路的信号输出端中每两个不同的信号输出端组合为一组延迟信号输出端，组合得到组延迟信号输出端，组延迟信号输出端与个判决器的信号输入端一一对应连接，每组延迟信号输出端输出一组延迟信号到一个对应的判决器生成一位密钥输出，个判决器输出位密钥，n≥2且为整数。

本实施例中，每个传输延迟电路包括i位延迟电路，i≥2且为整数，每位延迟电路由两个电路结构相同的延迟单元组成，两个延迟单元分别为第一延迟单元和第二延迟单元；

如图2(a)、图2(b)和图7所示，延迟单元包括第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12和第四反相器Inv4，第五PMOS管P5的源极、第六PMOS管P6的源极、第七PMOS管P7的源极和第八PMOS管P8的源极均接入电源，第五PMOS管P5的漏极、第六PMOS管P6的栅极、第七NMOS管N7的漏极和第八NMOS管N8的栅极连接且其连接端为延迟单元的第一输入端，第五PMOS管P5的栅极、第六PMOS管P6的漏极、第七NMOS管N7的栅极、第八NMOS管N8的漏极、第九PMOS管P9的漏极和第十一NMOS管N11的漏极连接，第七NMOS管N7的源极、第八NMOS管N8的源极、第九NMOS管N9的源极和第十NMOS管N10的源极均接地，第七PMOS管P7的漏极、第九NMOS管N9的漏极、第八PMOS管P8的栅极和第十NMOS管N10的栅极连接，第七PMOS管P7的栅极、第八PMOS管P8的漏极、第九NMOS管N9的栅极、第十NMOS管N10的漏极、第十二NMOS管N12的漏极和第十PMOS管P10的漏极连接，第九PMOS管P9的栅极和第十二NMOS管N12的栅极连接，第十一NMOS管N11的栅极和第十PMOS管P10的栅极连接且其连接端为延迟单元的控制端，用于接入控制信号，第十一NMOS管N11的源极、第九PMOS管P9的源极、第十二NMOS管N12的源极、第十PMOS管P10的源极和第四反相器Inv4的输入端连接，第四反相器Inv4的输出端为延迟单元的输出端；

延迟电路的第一延迟单元的控制端和第二延迟单元的控制端连接且其连接端为延迟电路的控制端，延迟电路的第一延迟单元的第一输入端与第二延迟单元的第一输入端连接且其连接端为延迟电路的第一输入端，延迟电路的第一延迟单元的第二输入端与第二延迟单元的第二输入端连接且其连接端为延迟电路的第二输入端，延迟电路的第一延迟单元的输出端为延迟电路的第一输出端，延迟电路的第二延迟单元的输出端为延迟电路的第二输出端，i位延迟电路中第j位延迟电路的第一输出端与第j+1位延迟电路的第一输入端连接，第j位延迟电路的第二输出端与第j+1位延迟电路的第二输入端连接，j＝1，…，i-1；两条完全对称的信号传输延迟通路分别为由i位延迟电路的第一延迟单元连接后形成的第一条信号传输延迟通路和由i位延迟电路的第二延迟单元连接后形成的第二条信号传输延迟通路；第一条信号传输延迟通路中第i位第一延迟单元的输出端为第一条信号传输延迟通路的信号输出端，第二条信号传输延迟通路中第i位第二延迟单元的输出端为第二条信号传输延迟通路的信号输出端；

控制器生成i位控制信号C₀、C₁、C₂、…、C_i-2、C_i-1输出，n个传输延迟电路中位于同一位的延迟电路的控制端接入同一位控制信号，i位控制信号C₀、C₁、C₂、…、C_i-2、C_i-1一一对应输入每个传输延迟电路中i位延迟电路的控制端。

本实施例中，如图3所示，判决器包括第三PMOS管P3、第四PMOS管P4、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6，第三PMOS管P3的源极和第四PMOS管P4的源极均接入电源，第三PMOS管P3的漏极、第三NMOS管N3的漏极、第四NMOS管N4的漏极、第四PMOS管P4的栅极和第五NMOS管N5的栅极连接，第三PMOS管P3的栅极、第四NMOS管N4的栅极、第四PMOS管P4的漏极、第五NMOS管N5的漏极和第六NMOS管N6的漏极连接且其连接端为判决器的输出端，第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极和第六NMOS管N6的源极均接地，第三NMOS管N3的栅极和第六NMOS管N6的栅极为判决器的两个输入端，每个判决器的两个输入端与其对应的一组延迟信号输出端一一对应连接。

本实施例中，控制器包括数据输入模块、移位寄存器和译码器，数据输入模块用于输入外部数据，数据输入模块与移位寄存器连接，移位寄存器与译码器连接，译码器输出控制信号，数据输入模块、移位寄存器和译码器均可采用其技术领域的成熟产品。为了提高译码速度和降低译码功耗，本实施例的译码器采用两级译码的方式实现，该译码器使用两个2-4译码器和一个8-16的二级译码器，译码分为两级，第一级由两个2-4译码器和一个1-2译码器组成第一级译码，二级译码使用32个三输入与门，译码后的输出信号作为PUFs电路的控制信号C_i。

本实施例的PUFs电路的工作原理如下：首先移位寄存器内部数据清零；其次输入数据依次存储到数据输入模块中，数据输入模块生成控制信号输入到移位寄存器中；然后译码器使能信号有效，并将移位寄存器输出的数据通过二级译码，输出作为延迟链的控制信号C_i；最后延迟链使能信号有效，相同的激励信号通过n条完全对称的信号传输延迟通路，采用排列组合的方式任意选择两条作为判决器的输入信号，最后判决器通过不同路径的延迟时间判断PUFs电路输出为0或1。

实施例三：如图1所示，一种基于延迟链复用的PUFs电路，包括n个传输延迟电路和生成n个用于控制传输延迟电路的控制信号的控制器，传输延迟电路中设置有两条完全对称的信号传输延迟通路，n个传输延迟电路具有2n条信号传输延迟通路，每条信号传输延迟通路的信号输出端输出一个延迟信号，PUFs电路还包括个判决器，2n条信号传输延迟通路的信号输出端中每两个不同的信号输出端组合为一组延迟信号输出端，组合得到组延迟信号输出端，组延迟信号输出端与个判决器的信号输入端一一对应连接，每组延迟信号输出端输出一组延迟信号到一个对应的判决器生成一位密钥输出，个判决器输出位密钥，n≥2且为整数。

本实施例中，每个传输延迟电路包括i位延迟电路，i≥2且为整数，每位延迟电路由两个电路结构相同的延迟单元组成，两个延迟单元分别为第一延迟单元和第二延迟单元；

如图2(a)、图2(b)和图8所示，延迟单元包括第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十三NMOS管N13、第十四NMOS关、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18和第五反相器Inv5，第十一PMOS管P11的源极、第十二PMOS管P12的源极、第十二PMOS管P12的栅极、第十四NMOS管N14的栅极、第十三PMOS管P13的源极、第十四PMOS管P14的源极、第十四PMOS管P14的栅极和第十六NMOS管N16的栅极均接入电源，第十一PMOS管P11的栅极和第十三NMOS管N13的栅极连接且其连接端为延迟单元的第一输入端，第十三PMOS管P13的栅极和第十五NMOS管N15的栅极连接且其连接端为延迟单元的第二输入端，第十一PMOS管P11的漏极、第十二PMOS管P12的漏极、第十三NMOS管N13的漏极、第十七NMOS管N17的栅极、第十三PMOS管P13的漏极、第十四PMOS管P14的漏极、第十五NMOS管N15的漏极和第十六PMOS管P16的栅极连接且其连接端为延迟单元的控制端，用于接入控制信号，第十三NMOS管N13的源极和第十四NMOS管N14的漏极连接，第十四NMOS管N14的源极接地，第十五NMOS管N15的源极和第十六NMOS管N16的漏极连接，第十六NMOS管N16的源极接地，第十七NMOS管N17的漏极和第十五PMOS管P15的漏极连接，第十八NMOS管N18的漏极和第十六PMOS管P16的漏极连接，第十五PMOS管P15的栅极和第十八NMOS管N18的栅极连接，第十七NMOS管N17的源极、第十五PMOS管P15的源极、第十八NMOS管N18的源极、第十六PMOS管P16的源极和第五反相器Inv5的输入端连接，第五反相器Inv5的输出端为延迟单元的输出端；

延迟电路的第一延迟单元的控制端和第二延迟单元的控制端连接且其连接端为延迟电路的控制端，延迟电路的第一延迟单元的第一输入端与第二延迟单元的第一输入端连接且其连接端为延迟电路的第一输入端，延迟电路的第一延迟单元的第二输入端与第二延迟单元的第二输入端连接且其连接端为延迟电路的第二输入端，延迟电路的第一延迟单元的输出端为延迟电路的第一输出端，延迟电路的第二延迟单元的输出端为延迟电路的第二输出端，i位延迟电路中第j位延迟电路的第一输出端与第j+1位延迟电路的第一输入端连接，第j位延迟电路的第二输出端与第j+1位延迟电路的第二输入端连接，j＝1，…，i-1；两条完全对称的信号传输延迟通路分别为由i位延迟电路的第一延迟单元连接后形成的第一条信号传输延迟通路和由i位延迟电路的第二延迟单元连接后形成的第二条信号传输延迟通路；第一条信号传输延迟通路中第i位第一延迟单元的输出端为第一条信号传输延迟通路的信号输出端，第二条信号传输延迟通路中第i位第二延迟单元的输出端为第二条信号传输延迟通路的信号输出端；

控制器生成i位控制信号C₀、C₁、C₂、…、C_i-2、C_i-1输出，n个传输延迟电路中位于同一位的延迟电路的控制端接入同一位控制信号，i位控制信号C₀、C₁、C₂、…、C_i-2、C_i-1一一对应输入每个传输延迟电路中i位延迟电路的控制端。

本实施例中，如图3所示，判决器包括第三PMOS管P3、第四PMOS管P4、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6，第三PMOS管P3的源极和第四PMOS管P4的源极均接入电源，第三PMOS管P3的漏极、第三NMOS管N3的漏极、第四NMOS管N4的漏极、第四PMOS管P4的栅极和第五NMOS管N5的栅极连接，第三PMOS管P3的栅极、第四NMOS管N4的栅极、第四PMOS管P4的漏极、第五NMOS管N5的漏极和第六NMOS管N6的漏极连接且其连接端为判决器的输出端，第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极和第六NMOS管N6的源极均接地，第三NMOS管N3的栅极和第六NMOS管N6的栅极为判决器的两个输入端，每个判决器的两个输入端与其对应的一组延迟信号输出端一一对应连接。

本实施例中，控制器包括数据输入模块、移位寄存器和译码器，数据输入模块用于输入外部数据，数据输入模块与移位寄存器连接，移位寄存器与译码器连接，译码器输出控制信号，数据输入模块、移位寄存器和译码器均可采用其技术领域的成熟产品。为了提高译码速度和降低译码功耗，本实施例的译码器采用两级译码的方式实现，该译码器使用两个2-4译码器和一个8-16的二级译码器，译码分为两级，第一级由两个2-4译码器和一个1-2译码器组成第一级译码，二级译码使用32个三输入与门，译码后的输出信号作为PUFs电路的控制信号C_i。

本实施例的PUFs电路的工作原理如下：首先移位寄存器内部数据清零；其次输入数据依次存储到数据输入模块中，数据输入模块生成控制信号输入到移位寄存器中；然后译码器使能信号有效，并将移位寄存器输出的数据通过二级译码，输出作为延迟链的控制信号C_i；最后延迟链使能信号有效，相同的激励信号通过n条完全对称的信号传输延迟通路，采用排列组合的方式任意选择两条作为判决器的输入信号，最后判决器通过不同路径的延迟时间判断PUFs电路输出为0或1。

Claims (6)

1.一种基于延迟链复用的PUFs电路，包括n个传输延迟电路和生成n个用于控制传输延迟电路的控制信号的控制器，所述的传输延迟电路中设置有两条完全对称的信号传输延迟通路，所述的n个传输延迟电路具有2n条信号传输延迟通路，每条所述的信号传输延迟通路的信号输出端输出一个延迟信号，其特征在于所述的PUFs电路还包括个判决器，2n条信号传输延迟通路的信号输出端中每两个不同的信号输出端组合为一组延迟信号输出端，组合得到组延迟信号输出端，组延迟信号输出端与个判决器的信号输入端一一对应连接，每组延迟信号输出端输出一组延迟信号到一个对应的判决器生成一位密钥输出，个判决器输出位密钥，n≥2且为整数，其中，为排列组合数学公式， $C_{2n}^2=\frac{2n\×(2n-1)}{2}=\frac{{4n}^2-2n}{2}={2n}^2-n.$

2.根据权利要求1所述的一种基于延迟链复用的PUFs电路，其特征在于每个所述的传输延迟电路包括i位延迟电路，i≥2且为整数，每位所述的延迟电路由两个电路结构相同的延迟单元组成，所述的两个延迟单元分别为第一延迟单元和第二延迟单元；

所述的延迟单元包括第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第一反相器、第二反相器和第三反相器，所述的第一反相器的输入端为所述的延迟单元的第一输入端，所述的第二反相器的输入端为所述的延迟单元的第二输入端，所述的第一反相器的输出端、所述的第一NMOS管的漏极和所述的第一PMOS管的漏极连接，所述的第二反相器的输出端、所述的第二NMOS管的漏极和所述的第二PMOS管的漏极连接，所述的第一PMOS管的栅极和所述的第二NMOS管的栅极连接，所述的第一NMOS管的源极、所述的第一PMOS管的源极、所述的第二NMOS管的源极、所述的第二PMOS管的源极和所述的第三反相器的输入端连接，所述的第三反相器的输出端为所述的延迟单元的输出端，所述的第一NMOS管的栅极和所述的第二PMOS管的栅极连接且其连接端为所述的延迟单元的控制端，用于接入控制信号；

所述的延迟电路的第一延迟单元的控制端和第二延迟单元的控制端连接且其连接端为所述的延迟电路的控制端，所述的延迟电路的第一延迟单元的第一输入端与第二延迟单元的第一输入端连接且其连接端为所述的延迟电路的第一输入端，所述的延迟电路的第一延迟单元的第二输入端与第二延迟单元的第二输入端连接且其连接端为所述的延迟电路的第二输入端，所述的延迟电路的第一延迟单元的输出端为所述的延迟电路的第一输出端，所述的延迟电路的第二延迟单元的输出端为所述的延迟电路的第二输出端，所述的i位延迟电路中第j位延迟电路的第一输出端与第j+1位延迟电路的第一输入端连接，第j位延迟电路的第二输出端与第j+1位延迟电路的第二输入端连接，j＝1，…，i-1；所述的两条完全对称的信号传输延迟通路分别为由所述的i位延迟电路的第一延迟单元连接后形成的第一条信号传输延迟通路和由所述的i位延迟电路的第二延迟单元连接后形成的第二条信号传输延迟通路；所述的第一条信号传输延迟通路中第i位第一延迟单元的输出端为所述的第一条信号传输延迟通路的信号输出端，所述的第二条信号传输延迟通路中第i位第二延迟单元的输出端为所述的第二条信号传输延迟通路的信号输出端；

所述的控制器生成i位控制信号输出，n个传输延迟电路中位于同一位的延迟电路的控制端接入同一位控制信号，所述的i位控制信号一一对应输入每个传输延迟电路中i位延迟电路的控制端。

3.根据权利要求1所述的一种基于延迟链复用的PUFs电路，其特征在于每个所述的传输延迟电路包括i位延迟电路，i≥2且为整数，每位所述的延迟电路由两个电路结构相同的延迟单元组成，所述的两个延迟单元分别为第一延迟单元和第二延迟单元；

所述的延迟单元包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管和第四反相器，所述的第五PMOS管的源极、所述的第六PMOS管的源极、所述的第七PMOS管的源极和所述的第八PMOS管的源极均接入电源，所述的第五PMOS管的漏极、所述的第六PMOS管的栅极、所述的第七NMOS管的漏极和所述的第八NMOS管的栅极连接且其连接端为所述的延迟单元的第一输入端，所述的第五PMOS管的栅极、所述的第六PMOS管的漏极、所述的第七NMOS管的栅极、所述的第八NMOS管的漏极、所述的第九PMOS管的漏极和所述的第十一NMOS管的漏极连接，所述的第七NMOS管的源极、所述的第八NMOS管的源极、所述的第九NMOS管的源极和所述的第十NMOS管的源极均接地，所述的第七PMOS管的漏极、所述的第九NMOS管的漏极、所述的第八PMOS管的栅极和所述的第十NMOS管的栅极连接，所述的第七PMOS管的栅极、所述的第八PMOS管的漏极、所述的第九NMOS管的栅极、所述的第十NMOS管的漏极、所述的第十二NMOS管的漏极和所述的第十PMOS管的漏极连接，所述的第九PMOS管的栅极和所述的第十二NMOS管的栅极连接，所述的第十一NMOS管的栅极和所述的第十PMOS管的栅极连接且其连接端为所述的延迟单元的控制端，用于接入控制信号，所述的第十一NMOS管的源极、所述的第九PMOS管的源极、所述的第十二NMOS管的源极、所述的第十PMOS管的源极和所述的第四反相器的输入端连接，所述的第四反相器的输出端为所述的延迟单元的输出端；

所述的延迟电路的第一延迟单元的控制端和第二延迟单元的控制端连接且其连接端为所述的延迟电路的控制端，所述的延迟电路的第一延迟单元的第一输入端与第二延迟单元的第一输入端连接且其连接端为所述的延迟电路的第一输入端，所述的延迟电路的第一延迟单元的第二输入端与第二延迟单元的第二输入端连接且其连接端为所述的延迟电路的第二输入端，所述的延迟电路的第一延迟单元的输出端为所述的延迟电路的第一输出端，所述的延迟电路的第二延迟单元的输出端为所述的延迟电路的第二输出端，所述的i位延迟电路中第j位延迟电路的第一输出端与第j+1位延迟电路的第一输入端连接，第j位延迟电路的第二输出端与第j+1位延迟电路的第二输入端连接，j＝1，…，i-1；所述的两条完全对称的信号传输延迟通路分别为由所述的i位延迟电路的第一延迟单元连接后形成的第一条信号传输延迟通路和由所述的i位延迟电路的第二延迟单元连接后形成的第二条信号传输延迟通路；所述的第一条信号传输延迟通路中第i位第一延迟单元的输出端为所述的第一条信号传输延迟通路的信号输出端，所述的第二条信号传输延迟通路中第i位第二延迟单元的输出端为所述的第二条信号传输延迟通路的信号输出端；

所述的控制器生成i位控制信号输出，n个传输延迟电路中位于同一位的延迟电路的控制端接入同一位控制信号，所述的i位控制信号一一对应输入每个传输延迟电路中i位延迟电路的控制端。

4.根据权利要求1所述的一种基于延迟链复用的PUFs电路，其特征在于每个所述的传输延迟电路包括i位延迟电路，i≥2且为整数，每位所述的延迟电路由两个电路结构相同的延迟单元组成，所述的两个延迟单元分别为第一延迟单元和第二延迟单元；

所述的延迟单元包括第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十三NMOS管、第十四NMOS关、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管和第五反相器，

所述的第十一PMOS管的源极、所述的第十二PMOS管的源极、所述的第十二PMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十三PMOS管的源极、所述的第十四PMOS管的源极、所述的第十四PMOS管的栅极和所述的第十六NMOS管的栅极均接入电源，所述的第十一PMOS管的栅极和所述的第十三NMOS管的栅极连接且其连接端为所述的延迟单元的第一输入端，所述的第十三PMOS管的栅极和所述的第十五NMOS管的栅极连接且其连接端为所述的延迟单元的第二输入端，所述的第十一PMOS管的漏极、所述的第十二PMOS管的漏极、所述的第十三NMOS管的漏极、所述的第十七NMOS管的栅极、所述的第十三PMOS管的漏极、所述的第十四PMOS管的漏极、所述的第十五NMOS管的漏极和所述的第十六PMOS管的栅极连接且其连接端为所述的延迟单元的控制端，用于接入控制信号，所述的第十三NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第十四NMOS管的源极接地，所述的第十五NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第十六NMOS管的源极接地，所述的第十七NMOS管的漏极和所述的第十五PMOS管的漏极连接，所述的第十八NMOS管的漏极和所述的第十六PMOS管的漏极连接，所述的第十五PMOS管的栅极和所述的第十八NMOS管的栅极连接，所述的第十七NMOS管的源极、所述的第十五PMOS管的源极、所述的第十八NMOS管的源极、所述的第十六PMOS管的源极和所述的第五反相器的输入端连接，所述的第五反相器的输出端为所述的延迟单元的输出端；

所述的延迟电路的第一延迟单元的控制端和第二延迟单元的控制端连接且其连接端为所述的延迟电路的控制端，所述的延迟电路的第一延迟单元的第一输入端与第二延迟单元的第一输入端连接且其连接端为所述的延迟电路的第一输入端，所述的延迟电路的第一延迟单元的第二输入端与第二延迟单元的第二输入端连接且其连接端为所述的延迟电路的第二输入端，所述的延迟电路的第一延迟单元的输出端为所述的延迟电路的第一输出端，所述的延迟电路的第二延迟单元的输出端为所述的延迟电路的第二输出端，所述的i位延迟电路中第j位延迟电路的第一输出端与第j+1位延迟电路的第一输入端连接，第j位延迟电路的第二输出端与第j+1位延迟电路的第二输入端连接，j＝1，…，i-1；所述的两条完全对称的信号传输延迟通路分别为由所述的i位延迟电路的第一延迟单元连接后形成的第一条信号传输延迟通路和由所述的i位延迟电路的第二延迟单元连接后形成的第二条信号传输延迟通路；所述的第一条信号传输延迟通路中第i位第一延迟单元的输出端为所述的第一条信号传输延迟通路的信号输出端，所述的第二条信号传输延迟通路中第i位第二延迟单元的输出端为所述的第二条信号传输延迟通路的信号输出端；

所述的控制器生成i位控制信号输出，n个传输延迟电路中位于同一位的延迟电路的控制端接入同一位控制信号，所述的i位控制信号一一对应输入每个传输延迟电路中i位延迟电路的控制端。

5.根据权利要求1、或2、或3、或4所述的一种基于延迟链复用的PUFs电路，其特征在于所述的判决器包括第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述的第三PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第三PMOS管的漏极、所述的第三NMOS管的漏极、所述的第四NMOS管的漏极、所述的第四PMOS管的栅极和所述的第五NMOS管的栅极连接，所述的第三PMOS管的栅极、所述的第四NMOS管的栅极、所述的第四PMOS管的漏极、所述的第五NMOS管的漏极和所述的第六NMOS管的漏极连接且其连接端为所述的判决器的输出端，所述的第三NMOS管的源极、所述的第四NMOS管的源极、所述的第五NMOS管的源极和所述的第六NMOS管的源极均接地，所述的第三NMOS管的栅极和所述的第六NMOS管的栅极为所述的判决器的两个输入端，每个所述的判决器的两个输入端与其对应的一组延迟信号输出端一一对应连接。

6.根据权利要求1、或2、或3、或4所述的一种基于延迟链复用的PUFs电路，其特征在于所述的控制器包括数据输入模块、移位寄存器和译码器，所述的数据输入模块用于输入外部数据，所述的数据输入模块与所述的移位寄存器连接，所述的移位寄存器与所述的译码器连接，所述的译码器输出控制信号。