CN108521327A - 一种断电存储型simon加密电路 - Google Patents

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Abstract

本发明公开了一种断电存储型SIMON加密电路，包括两个n位移位寄存器、两个n位串转并电路和n位基于忆阻器的密文产生电路，每位基于忆阻器的密文产生电路包括列混合模块、第一波形调整模块、轮密钥加密模块和第二波形调整模块，列混合模块包括第一二输入与门，第一二输入与门包括第一忆阻器和第二忆阻器，第一波形调整模块包括第一反相器和第二反相器，轮密钥加密模块包括结构相同的三个二输入异或门，每个二输入异或门包括第三反相器、第四反相器、二输入或门、第二二输入与门和和第三二输入与门，二输入或门包括第三忆阻器和第四忆阻器，第二波形调整模块包括第五反相器和第六反相器；优点是断电时可以自动存储数据，不会造成数据丢失。

Description

一种断电存储型SIMON加密电路
技术领域
本发明涉及一种SIMON加密电路，尤其是涉及一种断电存储型SIMON加密电路。
背景技术
SIMON由美国National Security Agency(NSA)于2013年提出，属于高度优化的分组密码系列，可以在硬件环境中提供优异的性能。传统的SIMON加密电路采用CMOS设计工艺，主要包括移位寄存器、串转并电路、列混合模块和轮加密模块。传统的SIMON加密电路在工作时，明文按序依次输入移位移位寄存器中进行移位，然后再通过串转并电路转换为并行数据，该并行数据依次通过列混合模块进行列混合处理和轮加密模块进行轮加密运算后得出密文。传统的SIMON加密电路中，移位寄存器、串转并电路、列混合模块和轮加密模块都是基于MOS管设计的，MOS管本身不具有非易失性，由此，该SIMON加密电路在运行过程中如果突然断电，其内的数据将得不到保存，将造成一些重要数据遗失。
发明内容
本发明所要解决的技术问题是提供一种断电时可以自动存储数据，不会造成数据丢失的断电存储型SIMON加密电路。
本发明解决上述技术问题所采用的技术方案为：一种断电存储型SIMON加密电路，包括两个n位移位寄存器、两个n位串转并电路和n位基于忆阻器的密文产生电路，n为大于等于1的整数，第一个所述的n位移位寄存器的输出端和第一个所述的n位串转并电路的输入端连接，第二个所述的n位移位寄存器的输出端和第二个所述的n位串转并电路的输入端连接，每位所述的基于忆阻器的密文产生电路包括列混合模块、第一波形调整模块、轮密钥加密模块和第二波形调整模块；所述的列混合模块包括第一二输入与门，所述的第一二输入与门包括第一忆阻器和第二忆阻器，所述的第一忆阻器的输入端为所述的第一二输入与门的第一输入端，所述的第二忆阻器的输入端为所述的第一二输入与门的第二输入端，所述的第一忆阻器的输出端和所述的第二忆阻器的输出端连接且其连接端为所述的第一二输入与门的输出端，所述的第一二输入与门的第一输入端为所述的列混合模块的第一输入端，所述的第一二输入与门的第二输入端为所述的列混合模块的第二输入端，所述的第一二输入与门的输出端为所述的列混合模块的输出端，所述的第一波形调整模块包括第一反相器和第二反相器，所述的第一反相器的输入端为所述的第一波形调整模块的输入端，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端为所述的第一波形调整模块的输出端，所述的轮密钥加密模块包括结构相同的三个二输入异或门，每个所述的二输入异或门包括第三反相器、第四反相器、二输入或门、第二二输入与门和和第三二输入与门；所述的二输入或门包括第三忆阻器和第四忆阻器，所述的第三忆阻器的输出端为所述的二输入或门的第一输入端，所述的第四忆阻器的输出端为所述的二输入或门的第二输入端，所述的第三忆阻器的输入端和所述的第四忆阻器的输入端连接且其连接端为所述的二输入或门的输出端，所述的第二二输入与门和所述的第三二输入与门的结构与所述的第一二输入与门的结构相同，所述的第三反相器的输入端为所述的二输入异或门的第一输入端，所述的第四反相器的输入端为所述的二输入异或门的第二输入端，所述的第三反相器的输出端和所述的第二二输入与门的第一输入端连接，所述的第四反相器的输出端和所述的第三二输入与门的第二输入端连接，所述的第二二输入与门的输出端和所述的二输入或门的第一输入端连接，所述的第三二输入与门的输出端和所述的二输入或门的第二输入端连接，所述的二输入或门的输出端为所述的二输入异或门的输出端，第一个所述的二输入异或门的第二输入端为所述的轮密钥加密模块的输入端，第一个所述的二输入异或门的输出端和第二个所述的二输入异或门的第二输入端连接，第二个所述的二输入异或门的输出端和第三个所述的二输入异或门的第二输入端连接，第三个所述的二输入异或门的输出端为所述的轮密钥加密模块的输出端；所述的第二波形调整模块包括第五反相器和第六反相器，所述的第五反相器的输入端为所述的第二波形调整模块的输入端，所述的第五反相器的输出端和所述的第六反相器的输入端连接，所述的第六反相器的输出端为所述的第二波形调整模块的输出端，所述的列混合模块的输出端和所述的第一波形调整模块的输入端连接，所述的第一波形调整模块的输出端和所述的轮密钥加密模块的输入端连接，所述的轮密钥加密模块的输出端和所述的第二波形调整模块的输入端连接，所述的列混合模块的第一输入端为所述的基于忆阻器的密文产生电路的第一输入端，所述的列混合模块的第二输入端为所述的基于忆阻器的密文产生电路的第二输入端，所述的第二波形调整模块的输出端为所述的基于忆阻器的密文产生电路的输出端，第一个所述的n位串转并电路的第j位输出端与第j位所述的基于忆阻器的密文产生电路的第一输入端连接，第二个所述的n位串转并电路的第j位输出端与第j位所述的基于忆阻器的密文产生电路的第二输入端连接，j＝1，2，…，n；第1个所述的n位移位寄存器的输入端用于接入n位的明文，第2个所述的n位移位寄存器的输入端用于接入n位的明文，第k位所述的基于忆阻器的密文产生电路的输出端用于输出第k位密文，k＝1，2，…，n。
每个所述的n位移位寄存器包括结构相同的n个第一D触发器，所述的第一D触发器具有置位端、时钟端、输入端和输出端，n个所述的第一D触发器的置位端连接且其连接端为所述的n位移位寄存器的置位端，n个所述的第一D触发器的时钟端连接且其连接端为所述的n位移位寄存器的时钟端，第1个所述的第一D触发器的输入端为所述的n位移位寄存器的输入端，第m个所述的第一D触发器的输出端和第m+1个所述的第一D触发器的输入端连接，m＝1，2，…，n-1，第n个所述的第一D触发器的输出端为所述的n位移位寄存器的输出端。
每个所述的n位串转并电路包括结构相同的n个第二D触发器，所述的第二D触发器具有置位端、时钟端、输入端和输出端，n个所述的第二D触发器的置位端连接且其连接端为所述的n位串转并电路的置位端，n个所述的第二D触发器的时钟端连接且其连接端为所述的n位串转并电路的时钟端，第1个所述的第二D触发器的输入端为所述的n位串转并电路的输入端，第m个所述的第二D触发器的输出端和第m+1个所述的第二D触发器的输入端连接且其连接端为所述的n位串转并电路的第m位输出端，m＝1，2，…，n-1，第n个所述的第二D触发器的输出端为所述的n位移位寄存器的第n位输出端。
与现有技术相比，本发明的优点在于通过列混合模块、第一波形调整模块、轮密钥加密模块和第二波形调整模块构建基于忆阻器的密文产生电路，列混合模块包括第一二输入与门，第一二输入与门采用第一忆阻器和第二忆阻器构成，轮密钥加密模块包括结构相同的三个二输入异或门，每个二输入异或门包括第三反相器、第四反相器、二输入或门、第二二输入与门和和第三二输入与门；二输入或门采用第三忆阻器和第四忆阻器构成，第二二输入与门和第三二输入与门的结构与第一二输入与门的结构相同，在SIMON加密电路工作过程中，在断电后，SIMON加密电路中的各个忆阻器恢复施加电流(电压)，SIMON加密电路会继续在原来忆阻值的基础上工作，实现数据的持续保存，由此本发明的SIMON加密电路断电时可以自动存储数据，不会造成数据丢失。
附图说明
图1为本发明的整体结构框图；
图2为本发明的基于忆阻器的密文产生电路的结构框图；
图3(a)为本发明的第一二输入与门的电路图；
图3(b)为本发明的第一二输入与门的符号图；
图4为本发明的第一波形调整模块的电路图；
图5(a)为本发明的轮密钥加密模块的电路图；
图5(b)为本发明的二输入异或门的电路图；
图6为本发明的二输入或门的电路图；
图7为本发明的第二波形调整模块的电路图；
图8为本发明的n位移位寄存器的电路图；
图9为本发明的n位串转并电路的电路图；
图10为本发明的基于忆阻器的密文产生电路输出仿真波形图；
图11为传统的SIMON加密电路的电流随时间变化曲线图；
图12为本发明的断电存储型SIMON加密电路的电流随时间变化图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图1～图7所示，一种断电存储型SIMON加密电路，包括两个n位移位寄存器、两个n位串转并电路和n位基于忆阻器的密文产生电路，n为大于等于1的整数，第一个n位移位寄存器的输出端和第一个n位串转并电路的输入端连接，第二个n位移位寄存器的输出端和第二个n位串转并电路的输入端连接，每位基于忆阻器的密文产生电路包括列混合模块、第一波形调整模块、轮密钥加密模块和第二波形调整模块；列混合模块包括第一二输入与门A1，第一二输入与门A1包括第一忆阻器M1和第二忆阻器，第一忆阻器M1的输入端为第一二输入与门A1的第一输入端，第二忆阻器的输入端为第一二输入与门A1的第二输入端，第一忆阻器M1的输出端和第二忆阻器的输出端连接且其连接端为第一二输入与门A1的输出端，第一二输入与门A1的第一输入端为列混合模块的第一输入端，第一二输入与门A1的第二输入端为列混合模块的第二输入端，第一二输入与门A1的输出端为列混合模块的输出端，第一波形调整模块包括第一反相器T1和第二反相器T2，第一反相器T1的输入端为第一波形调整模块的输入端，第一反相器T1的输出端和第二反相器T2的输入端连接，第二反相器T2的输出端为第一波形调整模块的输出端，轮密钥加密模块包括结构相同的三个二输入异或门，每个二输入异或门包括第三反相器T3、第四反相器T4、二输入或门B1、第二二输入与门A2和和第三二输入与门A3；二输入或门B1包括第三忆阻器M3和第四忆阻器M4，第三忆阻器M3的输出端为二输入或门B1的第一输入端，第四忆阻器M4的输出端为二输入或门B1的第二输入端，第三忆阻器M3的输入端和第四忆阻器M4的输入端连接且其连接端为二输入或门B1的输出端，第二二输入与门A2和第三二输入与门A3的结构与第一二输入与门A1的结构相同，第三反相器T3的输入端为二输入异或门的第一输入端，第四反相器T4的输入端为二输入异或门的第二输入端，第三反相器T3的输出端和第二二输入与门A2的第一输入端连接，第四反相器T4的输出端和第三二输入与门A3的第二输入端连接，第二二输入与门A2的输出端和二输入或门B1的第一输入端连接，第三二输入与门A3的输出端和二输入或门B1的第二输入端连接，二输入或门B1的输出端为二输入异或门的输出端，第一个二输入异或门C1的第二输入端为轮密钥加密模块的输入端，第一个二输入异或门C1的输出端和第二个二输入异或门C2的第二输入端连接，第二个二输入异或门C2的输出端和第三个二输入异或门C3的第二输入端连接，第三个二输入异或门C3的输出端为轮密钥加密模块的输出端；第二波形调整模块包括第五反相器T5和第六反相器T6，第五反相器T5的输入端为第二波形调整模块的输入端，第五反相器T5的输出端和第六反相器T6的输入端连接，第六反相器T6的输出端为第二波形调整模块的输出端，列混合模块的输出端和第一波形调整模块的输入端连接，第一波形调整模块的输出端和轮密钥加密模块的输入端连接，轮密钥加密模块的输出端和第二波形调整模块的输入端连接，列混合模块的第一输入端为基于忆阻器的密文产生电路的第一输入端，列混合模块的第二输入端为基于忆阻器的密文产生电路的第二输入端，第二波形调整模块的输出端为基于忆阻器的密文产生电路的输出端，第一个n位串转并电路的第j位输出端与第j位基于忆阻器的密文产生电路的第一输入端连接，第二个n位串转并电路的第j位输出端与第j位基于忆阻器的密文产生电路的第二输入端连接，j＝1，2，…，n；第1个n位移位寄存器的输入端用于接入n位的明文，第2个n位移位寄存器的输入端用于接入n位的明文，第k位基于忆阻器的密文产生电路的输出端用于输出第k位密文，k＝1，2，…，n。
本实施例中，n＝32，n位移位寄存器和n位串转并电路均采用其技术领域的成熟产品。
实施例二：本实施例与实施例一基本相同，区别仅在于本实施例中，如图8所示，每个n位移位寄存器包括结构相同的n个第一D触发器，第一D触发器具有置位端、时钟端、输入端和输出端，n个第一D触发器的置位端连接且其连接端为n位移位寄存器的置位端，n个第一D触发器的时钟端连接且其连接端为n位移位寄存器的时钟端，第1个第一D触发器的输入端为n位移位寄存器的输入端，第m个第一D触发器的输出端和第m+1个第一D触发器的输入端连接，m＝1，2，…，n-1，第n个第一D触发器的输出端为n位移位寄存器的输出端。
如图9所示，每个n位串转并电路包括结构相同的n个第二D触发器，第二D触发器具有置位端、时钟端、输入端和输出端，n个第二D触发器的置位端连接且其连接端为n位串转并电路的置位端，n个第二D触发器的时钟端连接且其连接端为n位串转并电路的时钟端，第1个第二D触发器的输入端为n位串转并电路的输入端，第m个第二D触发器的输出端和第m+1个第二D触发器的输入端连接且其连接端为n位串转并电路的第m位输出端，m＝1，2，…，n-1，第n个第二D触发器的输出端为n位移位寄存器的第n位输出端。
本发明的第4位基于忆阻器的密文产生电路输出仿真波形如图10所示，图10中，A和B表示基于忆阻器的密文产生电路的两个输入信号，OUTc1、OUTc2和OUTc3分别为基于忆阻器的密文产生电路中轮密钥加密模块内三个二输入异或门的输出。本发明中，第一个32位串转电路输出的32位信号为A2A3A4…A32A1，第二个32位串转电路输出的32位信号为B9B10B11…B32B1…B8，从32位基于忆阻器的密文产生电路中随机选取8位基于忆阻器的密文产生电路，其输出真值表分别如表1所示，表1中，第一列的i表示第i位基于忆阻器的密文产生电路，第二列的A和第三列的B表示第i位基于忆阻器的密文产生电路的两个输入信号。
表1
分析图10和表1可知，本发明的断电存储型SIMON加密电路具有正确的逻辑功能。
传统的SIMON加密电路的电流随时间变化曲线如图11所示，本发明的断电存储型SIMON加密电路的电流随时间变化如图12所示。分析图11可知，传统的SIMON加密电路周期性给定输入脉冲，则输出电流呈方波形态，不具备记忆功能；分析图12可知，本发明的断电存储型SIMON加密电路周期性给定输入脉冲，则输出电流呈连续变化状态，仅在脉冲作用下电流改变，无脉冲下，阻值保持不变，电流为零，具有记忆功能。

Claims (3)

1.一种断电存储型SIMON加密电路，包括两个n位移位寄存器、两个n位串转并电路和n位基于忆阻器的密文产生电路，n为大于等于1的整数，第一个所述的n位移位寄存器的输出端和第一个所述的n位串转并电路的输入端连接，第二个所述的n位移位寄存器的输出端和第二个所述的n位串转并电路的输入端连接，其特征在于每位所述的基于忆阻器的密文产生电路包括列混合模块、第一波形调整模块、轮密钥加密模块和第二波形调整模块；所述的列混合模块包括第一二输入与门，所述的第一二输入与门包括第一忆阻器和第二忆阻器，所述的第一忆阻器的输入端为所述的第一二输入与门的第一输入端，所述的第二忆阻器的输入端为所述的第一二输入与门的第二输入端，所述的第一忆阻器的输出端和所述的第二忆阻器的输出端连接且其连接端为所述的第一二输入与门的输出端，所述的第一二输入与门的第一输入端为所述的列混合模块的第一输入端，所述的第一二输入与门的第二输入端为所述的列混合模块的第二输入端，所述的第一二输入与门的输出端为所述的列混合模块的输出端，所述的第一波形调整模块包括第一反相器和第二反相器，所述的第一反相器的输入端为所述的第一波形调整模块的输入端，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端为所述的第一波形调整模块的输出端，所述的轮密钥加密模块包括结构相同的三个二输入异或门，每个所述的二输入异或门包括第三反相器、第四反相器、二输入或门、第二二输入与门和和第三二输入与门；所述的二输入或门包括第三忆阻器和第四忆阻器，所述的第三忆阻器的输出端为所述的二输入或门的第一输入端，所述的第四忆阻器的输出端为所述的二输入或门的第二输入端，所述的第三忆阻器的输入端和所述的第四忆阻器的输入端连接且其连接端为所述的二输入或门的输出端，所述的第二二输入与门和所述的第三二输入与门的结构与所述的第一二输入与门的结构相同，所述的第三反相器的输入端为所述的二输入异或门的第一输入端，所述的第四反相器的输入端为所述的二输入异或门的第二输入端，所述的第三反相器的输出端和所述的第二二输入与门的第一输入端连接，所述的第四反相器的输出端和所述的第三二输入与门的第二输入端连接，所述的第二二输入与门的输出端和所述的二输入或门的第一输入端连接，所述的第三二输入与门的输出端和所述的二输入或门的第二输入端连接，所述的二输入或门的输出端为所述的二输入异或门的输出端，第一个所述的二输入异或门的第二输入端为所述的轮密钥加密模块的输入端，第一个所述的二输入异或门的输出端和第二个所述的二输入异或门的第二输入端连接，第二个所述的二输入异或门的输出端和第三个所述的二输入异或门的第二输入端连接，第三个所述的二输入异或门的输出端为所述的轮密钥加密模块的输出端；所述的第二波形调整模块包括第五反相器和第六反相器，所述的第五反相器的输入端为所述的第二波形调整模块的输入端，所述的第五反相器的输出端和所述的第六反相器的输入端连接，所述的第六反相器的输出端为所述的第二波形调整模块的输出端，所述的列混合模块的输出端和所述的第一波形调整模块的输入端连接，所述的第一波形调整模块的输出端和所述的轮密钥加密模块的输入端连接，所述的轮密钥加密模块的输出端和所述的第二波形调整模块的输入端连接，所述的列混合模块的第一输入端为所述的基于忆阻器的密文产生电路的第一输入端，所述的列混合模块的第二输入端为所述的基于忆阻器的密文产生电路的第二输入端，所述的第二波形调整模块的输出端为所述的基于忆阻器的密文产生电路的输出端，第一个所述的n位串转并电路的第j位输出端与第j位所述的基于忆阻器的密文产生电路的第一输入端连接，第二个所述的n位串转并电路的第j位输出端与第j位所述的基于忆阻器的密文产生电路的第二输入端连接，j＝1，2，…，n；第1个所述的n位移位寄存器的输入端用于接入n位的明文，第2个所述的n位移位寄存器的输入端用于接入n位的明文，第k位所述的基于忆阻器的密文产生电路的输出端用于输出第k位密文，k＝1，2，…，n。
2.根据权利要求1所述的一种断电存储型SIMON加密电路，其特征在于每个所述的n位移位寄存器包括结构相同的n个第一D触发器，所述的第一D触发器具有置位端、时钟端、输入端和输出端，n个所述的第一D触发器的置位端连接且其连接端为所述的n位移位寄存器的置位端，n个所述的第一D触发器的时钟端连接且其连接端为所述的n位移位寄存器的时钟端，第1个所述的第一D触发器的输入端为所述的n位移位寄存器的输入端，第m个所述的第一D触发器的输出端和第m+1个所述的第一D触发器的输入端连接，m＝1，2，…，n-1，第n个所述的第一D触发器的输出端为所述的n位移位寄存器的输出端。
3.根据权利要求1所述的一种断电存储型SIMON加密电路，其特征在于每个所述的n位串转并电路包括结构相同的n个第二D触发器，所述的第二D触发器具有置位端、时钟端、输入端和输出端，n个所述的第二D触发器的置位端连接且其连接端为所述的n位串转并电路的置位端，n个所述的第二D触发器的时钟端连接且其连接端为所述的n位串转并电路的时钟端，第1个所述的第二D触发器的输入端为所述的n位串转并电路的输入端，第m个所述的第二D触发器的输出端和第m+1个所述的第二D触发器的输入端连接且其连接端为所述的n位串转并电路的第m位输出端，m＝1，2，…，n-1，第n个所述的第二D触发器的输出端为所述的n位移位寄存器的第n位输出端。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110225222A (zh) * 2019-06-06 2019-09-10 河南大学 一种基于3d正交拉丁方和混沌系统的图像加密方法
CN111901115A (zh) * 2020-07-27 2020-11-06 合肥工业大学 一种多配置模式的simon算法加密电路
CN112332813A (zh) * 2020-11-17 2021-02-05 杭州电子科技大学 一种带异步置位复位的cmos混合型边沿忆阻d触发器电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1761185A (zh) * 2005-11-18 2006-04-19 清华大学 乱序执行的数据流aes加密电路结构
US20160065368A1 (en) * 2014-08-29 2016-03-03 The Boeing Company Address-dependent key generator by xor tree

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1761185A (zh) * 2005-11-18 2006-04-19 清华大学 乱序执行的数据流aes加密电路结构
US20160065368A1 (en) * 2014-08-29 2016-03-03 The Boeing Company Address-dependent key generator by xor tree

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
DOFE, JAYA ET AL.: "Investigating Power Characteristics of Memristor-based Logic Gates and Their Applications in a Security Primitive", 《2015 IEEE 58TH INTERNATIONAL MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS (MWSCAS)》 *
董向忠 等: "SIMON类算法轮函数的线性性质", 《山东大学学报（理学版）》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110225222A (zh) * 2019-06-06 2019-09-10 河南大学 一种基于3d正交拉丁方和混沌系统的图像加密方法
CN111901115A (zh) * 2020-07-27 2020-11-06 合肥工业大学 一种多配置模式的simon算法加密电路
CN112332813A (zh) * 2020-11-17 2021-02-05 杭州电子科技大学 一种带异步置位复位的cmos混合型边沿忆阻d触发器电路
CN112332813B (zh) * 2020-11-17 2023-08-11 杭州电子科技大学 一种带异步置位复位的cmos混合型边沿忆阻d触发器电路

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