CN107688755A - 一种双胞胎存储型的多值物理不可克隆函数电路 - Google Patents

Abstract

本发明公开了一种双胞胎存储型的多值物理不可克隆函数电路，包括时序控制电路、译码器、驱动器、预充电电路、PUF阵列、16个数据加载电路和16个接口电路；驱动器包括32个结构相同的驱动电路，PUF阵列由512个PUF电路按照32行x16列的方式排布形成；优点是采用双胞胎结构的PUF电路产生2位随机源数据，利用数据加载电路和接口电路构成的多值逻辑电路将四值数据输出，实现位线的数量降低50％，在TSMC_LP65nm工艺下，采用全定制方式设计本发明的电路，其面积为0.019mm²，测试结果表明本发明的最低工作电压为320mV，对应的工作频率为110kHz，硬件利用率提高15％以上，能耗降低30％。

Description

一种双胞胎存储型的多值物理不可克隆函数电路

技术领域

本发明涉及一种多值物理不可克隆函数电路，尤其是涉及一种双胞胎存储型的多值物理不可克隆函数电路。

背景技术

随着集成电路技术和信息安全技术的发展，安全芯片的应用领域已经从传统的政治、经济、军事和外交等重要部门全面推广应用到社会的日常生活中，如身份认证、金融收费、汽车防盗、物流跟踪、防伪标识等等。然而随着攻击技术的发展，安全芯片受到的威胁越来越多。这些威胁大致可以分为软件攻击、物理攻击、软件和物理联合攻击，其中物理攻击又包括侵入式攻击和非侵入式攻击。侵入式攻击又称为强力攻击，包括微探测、激光切割等，通过硬件反向技术进行非法克隆关键信息，从而盗取密钥信息或者实现非法认证。非侵入式攻击通常指在执行密码算法过程中物理器件泄漏的各种与密钥本身相关的旁道信息，譬如运行时间、能量消耗、电磁辐射等，攻击者利用旁道信息攻击加密器件来盗取密钥。新近又出现将多种攻击模式相结合，进一步提高攻击技术的破坏性。随着攻击模式的演化，安全芯片的有效性正逐步退化。

物理不可克隆函数电路是信息安全领域硬件识别技术的重要补充，物理不可克隆函数电路产生可以有效地保护信息的安全，保证各种安全芯片的健康使用，可广泛应用于身份认证、金融收费、汽车防盗、物流跟踪和防伪标识等领域，防止将来可能会出现的信息安全威胁，对国家经济的健康发展和社会稳定繁荣都起着积极的作用。在物理不可克隆函数电路的实现技术方面，Daihyun Lim等采用互联线和晶体管的延迟偏差实现Arbiter-物理不可克隆函数电路；项等针对传统基于振荡器的物理不可克隆函数电路在产生响应过程中振荡器的振荡频率固定不变，存在着被攻击的隐患，提出一种多频率段的物理不可克隆函数电路结构。但是，上述这些物理不可克隆函数电路均是通过二值电路实现，产生的密钥数据比较有限，硬件利用率较低，且能耗较高。

发明内容

本发明所要解决的技术问题是提供一种硬件利用率高、且能耗较低的双胞胎存储型的多值物理不可克隆函数电路。

本发明解决上述技术问题所采用的技术方案为：一种双胞胎存储型的多值物理不可克隆函数电路，包括时序控制电路、译码器、驱动器、预充电电路、PUF阵列、16个数据加载电路和16个接口电路；所述的驱动器包括32个结构相同的驱动电路，所述的驱动电路具有使能端、输入端和输出端；所述的PUF阵列由512个PUF电路按照32行x16列的方式排布形成，所述的PUF电路具有控制端、地址选择端、第一输出端和第二输出端；位于第j行的16个所述的PUF电路的地址选择端连接且其连接端为所述的PUF阵列的第j行地址选择端，j＝1，2，3，…，32，位于第k列的32个所述的PUF电路的第一输出端连接且其连接端为所述的PUF阵列的第k列的第一输出端，位于第k列的32个所述的PUF电路的第二输出端连接且其连接端为所述的PUF阵列的第k列的第二输出端，k＝1，2，3，…，16；所述的译码器具有时钟端、使能端、第一数据输入端、第二数据输入端、第三数据输入端、第四数据输入端、第五数据输入端、第一驱动输出端、第二驱动输出端和32个数据输出端；所述的时序控制电路具有第一输入端、第二输入端、第一输出端、第二输出端和第三输出端；所述的数据加载电路具有第一输入端、第二输入端，电源端和输出端，所述的接口电路具有输入端、第一输出端和第二输出端；所述的预充电电路具有第一输入端、第二输入端、第三输入端、第一输出端和第二输出端；所述的时序控制电路的第一输入端和所述的译码器的第一驱动输出端连接，所述的时序控制电路的第二输入端和所述的译码器的第二驱动输出端连接，所述的时序控制电路的第一输出端和所述的预充电电路的第一输入端连接，所述的时序控制电路的第二输出端和所述的预充电电路的第二输入端连接，所述的时序控制电路的第三输出端、所述的预充电电路的第三输入端和512个所述的PUF电路的控制端连接，所述的译码器的使能端与32个所述的驱动电路的使能端连接，所述的译码器的第j个数据输出端与第j个所述的驱动电路的输入端连接，第j个所述的驱动电路的输出端与所述的PUF阵列的第j行地址选择端连接，所述的预充电电路的第一输出端和所述的PUF阵列的第1列～第16列的第一输出端连接，所述的预充电电路的第二输出端和所述的PUF阵列的第1列～第16列的第二输出端连接，所述的PUF阵列的第k列的第一输出端和第k个所述的数据加载电路的第一输入端连接，所述的PUF阵列的第k列的第二输出端和第k个所述的数据加载电路的第二输入端连接，第k个所述的数据加载电路的输出端和第k个所述的接口电路的输入端连接。

所述的驱动电路包括第一二输入与非门、第一反相器和第二反相器，所述的第一二输入与非门具有第一输入端、第二输入端和输出端，所述的第一二输入与非门的第一输入端为所述的驱动电路的输入端，所述的第一二输入与非门的第二输入端为所述的驱动电路的使能端，所述的第一二输入与非门的输出端和所述的第一反相器的输入端连接，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端为所述的驱动电路的输出端。该电路可以将较小驱动能力的输入信号逐级放大到可以驱动多个负载电路的能力，电路结构简单，硬件开销小。

所述的PUF电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第一PMOS管的漏极、所述的第五NMOS管的漏极、所述的第二NMOS管的栅极、所述的第六NMOS管的漏极、所述的第二PMOS管的栅极、所述的第七NMOS管的漏极和所述的第八NMOS管的栅极连接，所述的第一PMOS管的栅极、所述的第二PMOS管的漏极、所述的第六NMOS管的栅极、所述的第七NMOS管的源极、所述的第八NMOS管的漏极和所述的第九NMOS管的源极连接，所述的第一NMOS管的源极为所述的PUF电路的第一输入端，所述的第一NMOS管的漏极和所述的第二NMOS管的漏极连接，所述的第二NMOS管的源极、所述的第六NMOS管的源极、所述的第八NMOS管的源极、所述的第十一NMOS管的源极、所述的第十三NMOS管的源极和所述的第三NMOS管的源极均接地；所述的第七NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的PUF电路的控制端，所述的第九NMOS管的漏极和所述的第十NMOS管的源极连接，所述的第三PMOS管的漏极、所述的第十NMOS管的漏极、所述的第四PMOS管的栅极、所述的第十一NMOS管的漏极、所述的第十二NMOS管的漏极和所述的第十三NMOS管的栅极连接，所述的第四PMOS管的漏极、所述的第三PMOS管的栅极、所述的第十一NMOS管的栅极、所述的第十二NMOS管的源极、所述的第十三NMOS管的漏极、所述的第十四NMOS管的源极和所述的第三NMOS管的栅极连接，所述的第三NMOS管的漏极和所述的第四NMOS管的源极连接，所述的第四NMOS管的漏极为所述的PUF电路的第二输出端，所述的第一NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的PUF电路的地址选择端；所述的第五NMOS管的栅极、所述的第九NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十四NMOS管的栅极连接。该电路可以在一个工作周期内产生2位互补干扰的随机数据，实现四值信号，第二NMOS管N2和第三NMOS管N3构成隔离管，提高PUF电路输出的稳定性，PUF电路的第一输出端和第二输出端构成位线对分别通过节点P1(第一PMOS管的漏极、第五NMOS管的漏极、第二NMOS管的栅极、第六NMOS管的漏极、第二PMOS管的栅极、第七NMOS管的漏极和第八NMOS管的栅极的连接节点)和节点P2(第四PMOS管的漏极、第三PMOS管的栅极、第十一NMOS管的栅极、第十二NMOS管的源极、第十三NMOS管的漏极、第十四NMOS管的源极和第三NMOS管的栅极的连接节点)放电，放电过程不影响节点P1和P2电位，由此提高PUF电路的静态噪声容限。

所述的数据加载电路包括分压器，第三反相器、第四反相器、第五反相器、第六反相器、第五PMOS管、第六PMOS管、第七PMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第一二输入与门、第二二输入与非门、第三二输入与非门和第四二输入与非门；所述的分压器具有电源端、第一输出端、第二输出端、第三输出端和第四输出端，所述的分压器的电源端为所述的数据加载电路的电源端，所述的分压器的第一输出端和所述的第五PMOS管的漏极连接，所述的分压器的第二输出端、所述的第六PMOS管的漏极和所述的第十五NMOS管的漏极连接，所述的分压器的第三输出端、所述的第七PMOS管的漏极和所述的第十六NMOS管的漏极连接，所述的分压器的第四输出端和所述的第十七NMOS管的漏极连接，所述的第一二输入与门具有第一输入端、第二输入端和输出端，所述的第二二输入与非门、所述的第三二输入与非门和所述的第四二输入与非门分别具有第一输入端、第二输入端和输出端；所述的第三反相器的输入端、所述的第二二输入与非门的第一输入端和所述的第四二输入与非门的第一输入端连接且其连接端为所述的数据加载电路的第一输入端，所述的第四反相器的输入端、所述的第二二输入与非门的第二输入端和所述的第三二输入与非门的第二输入端连接且其连接端为所述的数据加载电路的第二输入端，所述的第三反相器的输出端、所述的第一二输入与门的第一输入端和所述的第三二输入与非门的第一输入端连接，所述的第四反相器的输出端、所述的第一二输入与门的第二输入端和所述的第四二输入与非门的第二输入端连接，所述的第一二输入与门的输出端和所述的第五PMOS管的栅极连接，所述的第二二输入与非门的输出端、所述的第五反相器的输入端和所述的第六PMOS管的栅极连接，所述的第五反相器的输出端和所述的第十五NMOS管的栅极连接，所述的第三二输入与非门的输出端、所述的第六反相器的输入端和所述的第十六NMOS管的栅极连接，所述的第六反相器的输出端和所述的第七PMOS管的栅极连接，所述的第四二输入与非门的输出端和所述的第十七NMOS管的栅极连接，所述的第五PMOS管的源极、所述的第六PMOS管的源极、所述的第十五NMOS管的源极、所述的第七PMOS管的源极、所述的第十六NMOS管的源极和所述的第十七NMOS管的源极连接且其连接端为所述的数据加载电路的输出端。该电路可以将2位二进制数据转换为1位四值逻辑数据，在数据传输的时候可以有效减少位线的数量，从而进一步降低电路功耗，减少电路硬件开销。

所述的译码器包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第一三输入与非门、第二三输入与非门、第五二输入与非门、第六二输入与非门、第七二输入与非门、第八二输入与非门、第九二输入与非门、第十二输入与非门、第十一二输入与非门、第十二二输入与非门、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第十五反相器、第十六反相器和32个译码输出电路；所述的译码输出电路具有第一输入端、第二输入端、第三输入端和输出端，所述的第一D触发器、所述的第二D触发器、所述的第三D触发器、所述的第四D触发器、所述的第五D触发器和所述的第六D触发器分别具有输入端、时钟端、输出端和反相输出端，所述的第一三输入与非门和所述的第二三输入与非门分别具有第一输入端、第二输入端、第三输入端和输出端，所述的第五二输入与非门、所述的第六二输入与非门、所述的第七二输入与非门、所述的第八二输入与非门、所述的第九二输入与非门、所述的第十二输入与非门、所述的第十一二输入与非门和所述的第十二二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第一D触发器的时钟端、所述的第二D触发器的时钟端、所述的第三D触发器的时钟端、所述的第四D触发器的时钟端、所述的第五D触发器的时钟端、所述的第六D触发器的时钟端、所述的第一三输入与非门的第二输入端和所述的第二三输入与非门的第二输入端连接且其连接端为所述的译码器的时钟端；所述的第五D触发器的输入端为所述的译码器的第一数据输入端；所述的第六D触发器的输入端为所述的译码器的第二数据输入端；所述的第三D触发器的输入端为所述的译码器的第三数据输入端；所述的第四D触发器的输入端为所述的译码器的第四数据输入端；所述的第一D触发器的输入端为所述的译码器的第五数据输入端；所述的第二D触发器的输入端为所述的译码器的使能端；所述的第一D触发器的输出端和所述的第二三输入与非门的第三输入端连接，所述的第一D触发器的反相输出端和所述的第一三输入与非门的第三输入端连接，所述的第二D触发器的输出端、所述的第一三输入与非门的第一输入端和所述的第二三输入与非门的第一输入端连接，所述的第三D触发器的输出端、所述的第六二输入与非门的第一输入端和所述的第八二输入与非门的第一输入端连接，所述的第三D触发器的反相输出端、所述的第五二输入与非门的第二输入端和所述的第七二输入与非门的第一输入端连接，所述的第四D触发器的输出端、所述的第七二输入与非门的第二输入端和所述的第八二输入与非门的第二输入端连接，所述的第四D触发器的反相输出端、所述的第五二输入与非门的第一输入端和所述的第六二输入与非门的第二输入端连接，所述的第五D触发器的输出端、所述的第十二输入与非门的第一输入端和所述的第十二二输入与非门的第一输入端连接，所述的第五D触发器的反相输出端、所述的第九二输入与非门的第二输入端和所述的第十一二输入与非门的第一输入端连接，所述的第六D触发器的输出端、所述的第十一二输入与非门的第二输入端和所述的第十二二输入与非门的第二输入端连接，所述的第六D触发器的反相输出端、所述的第九二输入与非门的第一输入端和所述的第十二输入与非门的第二输入端连接，所述的第一三输入与非门的输出端和所述的第七反相器的输入端连接，所述的第二三输入与非门的输出端和所述的第八反相器的输入端连接，所述的第五二输入与非门的输出端和所述的第九反相器的输入端连接，所述的第六二输入与非门的输出端和所述的第十反相器的输入端连接，所述的第七二输入与非门的输出端和所述的第十一反相器的输入端连接，所述的第八二输入与非门的输出端和所述的第十二反相器的输入端连接，所述的第九二输入与非门的输出端和所述的第十三反相器的输入端连接，所述的第十二输入与非门的输出端和所述的第十四反相器的输入端连接，所述的第十一二输入与非门的输出端和所述的第十五反相器的输入端连接，所述的第十二二输入与非门的输出端和所述的第十六反相器的输入端连接，所述的第七反相器的输出端和第1个译码输出电路～第16个译码输出电路的第三输入端连接且其连接端为所述的译码器的第一驱动输出端，所述的第八反相器的输出端和第17个译码输出电路～第32个译码输出电路的第三输入端连接且其连接端为所述的译码器的第二驱动输出端，所述的第九反相器的输出端分别与第1个译码输出电路～第4个译码输出电路的第二输入端和第17个译码输出电路～第20个译码输出电路的第二输入端连接，所述的第十反相器的输出端分别与第5个译码输出电路～第8个译码输出电路的第二输入端和第21个译码输出电路～第24个译码输出电路的第二输入端连接，所述的第十一反相器的输出端分别与第9个译码输出电路～第12个译码输出电路的第二输入端和第25个译码输出电路～第28个译码输出电路的第二输入端连接，所述的第十二反相器的输出端分别与第13个译码输出电路～第16个译码输出电路的第二输入端和第29个译码输出电路～第32个译码输出电路的第二输入端连接，所述的第十三反相器的输出端分别与第1个译码输出电路的第一输入端、第5个译码输出电路的第一输入端、第9个译码输出电路的第一输入端、第13个译码输出电路的第一输入端、第17个译码输出电路的第一输入端、第21个译码输出电路的第一输入端、第25个译码输出电路的第一输入端和第29个译码输出电路的第一输入端连接，所述的第十四反相器的输出端分别与第2个译码输出电路的第一输入端、第6个译码输出电路的第一输入端、第10个译码输出电路的第一输入端、第14个译码输出电路的第一输入端、第18个译码输出电路的第一输入端、第22个译码输出电路的第一输入端、第26个译码输出电路的第一输入端和第30个译码输出电路的第一输入端连接，所述的第十五反相器的输出端分别与第3个译码输出电路的第一输入端、第7个译码输出电路的第一输入端、第11个译码输出电路的第一输入端、第15个译码输出电路的第一输入端、第19个译码输出电路的第一输入端、第23个译码输出电路的第一输入端、第27个译码输出电路的第一输入端和第31个译码输出电路的第一输入端连接，所述的第十六反相器的输出端分别与第4个译码输出电路的第一输入端、第8个译码输出电路的第一输入端、第12个译码输出电路的第一输入端、第16个译码输出电路的第一输入端、第20个译码输出电路的第一输入端、第24个译码输出电路的第一输入端、第28个译码输出电路的第一输入端和第32个译码输出电路的第一输入端连接，第m个译码输出电路的输出端为所述的译码器的第m个数据输出端，m＝1，2，3，…32。该电路具有二级译码的输出结构，可以有效提高译码器的工作速度，同时译码器结构规则，便于全定制版图的集成。

所述的译码输出电路包括第三三输入与非门、第十七反相器、第十八反相器和第十九反相器；所述的第三三输入与非门具有第一输入端、第二输入端、第三输入端和输出端，所述的第三三输入与非门的第一输入端为所述的译码输出电路的第一输入端，所述的第三三输入与非门的第二输入端为所述的译码输出电路的第二输入端，所述的第三三输入与非门的第三输入端为所述的译码输出电路的第三输入端，所述的第三三输入与非门的输出端和所述的第十七反相器的输入端连接，所述的第十七反相器的输出端和所述的第十八反相器的输入端连接，所述的第十八反相器的输出端和所述的第十九反相器的输入端连接，所述的第十九反相器的输出端为所述的译码输出电路的输出端。该电路输出信号稳定，结构简单。

所述的时序控制电路包括第二十反相器、第二十一反相器、第二十二反相器、第二十三反相器、第二十四反相器、第二十五反相器、第二十六反相器、第二十七反相器、第二十八反相器、第二十九反相器、第三十反相器、第三十一反相器、第三十二反相器、第三十三反相器、第三十四反相器、第三十五反相器、第十三二输入与非门、第十四二输入与非门、第十五二输入与非门、第十六二输入与非门和第十七二输入与非门；所述的第十三二输入与非门、所述的第十四二输入与非门、所述的第十五二输入与非门、所述的第十六二输入与非门和所述的第十七二输入与非门分别具有第一输入端、第二输入端和输出端；所述的第二十反相器的输入端、所述的第十三二输入与非门的第一输入端、所述的第十五二输入与非门的第一输入端连接且其连接端为所述的时序控制电路的第一输入端，所述的第二十一反相器的输入端、所述的第十四二输入与非门的第一输入端、第十六二输入与非门的第一输入端连接且其连接端为所述的时序控制电路的第二输入端，所述的第二十反相器的输出端和所述的第二十二反相器的输入端连接，所述的第二十二反相器的输出端和所述的第二十四反相器的输入端连接，所述的第二十四反相器的输出端和所述的第二十六反相器的输入端连接，所述的第二十六反相器的输出端、所述的第十三二输入与非门的第二输入端和所述的第十五二输入与非门的第二输入端连接，所述的第二十一反相器的输出端和所述的第二十三反相器的输入端连接，所述的第二十三反相器的输出端和所述的第二十五反相器的输入端连接，所述的第二十五反相器的输出端和所述的第二十七反相器的输入端连接，所述的第二十七反相器的输出端、所述的第十四二输入与非门的第二输入端和所述的第十六二输入与非门的第二输入端连接，所述的第十三二输入与非门的输出端和所述的第二十八反相器的输入端连接，所述的第二十八反相器的输出端和所述的第三十反相器的输入端连接，所述的第三十反相器的输出端和所述的第三十三反相器的输入端连接，所述的第三十三反相器的输出端为所述的时序控制电路的第一输出端；所述的第十四二输入与非门的输出端和所述的第二十九反相器的输入端连接，所述的第二十九反相器的输出端和所述的第三十一反相器的输入端连接，所述的第三十一反相器的输出端和所述的第三十四反相器的输入端连接，所述的第三十四反相器的输出端为所述的时序控制电路的第二输出端；所述的第十五二输入与非门的输出端和所述的第十七二输入与非门的第二输入端连接，所述的第十六二输入与非门的输出端和所述的第十七二输入与非门的第一输入端连接，所述的第十七二输入与非门的输出端和所述的第三十二反相器的输入端连接，所述的第三十二反相器的输出端和所述的第三十五反相器的输入端连接，所述的第三十五反相器的输出端为所述的时序控制电路的第三输出端。该电路能够产生稳定的时序信号，电路结构规则，便于集成。

所述的接口电路包括第三十六反相器、第三十七反相器、第三十八反相器、第三十九反相器、第四十反相器、第一三输入与门、第二三输入与门、第三三输入与门、第一二输入异或门和第二二输入异或门；所述的第一三输入与门、所述的第二三输入与门和所述的第三三输入与门分别具有第一输入端、第二输入端、第三输入端和输出端，所述的第一二输入异或门和所述的第二二输入异或门分别具有第一输入端、第二输入端和输出端；所述的第三十六反相器的输入端、所述的第三十七反相器的输入端和所述的第三十八反相器的输入端连接且其连接端为所述的接口电路的输入端，所述的第三十六反相器的输出端、所述的第三十九反相器的输入端和所述的第三三输入与门的第三输入端连接，所述的第三十七反相器的输出端、所述的第四十反相器的输入端、所述的第一三输入与门的第一输入端和所述的第三三输入与门的第一输入端连接，所述的第三十八反相器的输出端、所述的第一三输入与门的第三输入端、所述的第二三输入与门的第三输入端和所述的第三三输入与门的第二输入端连接，所述的第三十九反相器的输出端、所述的第一三输入与门的第二输入端和所述的第二三输入与门的第一输入端连接，所述的第四十反相器的输出端和所述的第二三输入与门的第二输入端连接，所述的第一三输入与门的输出端和所述的第一二输入异或门的第一输入端连接，所述的第二三输入与门的输出端和所述的第二二输入异或门的第一输入端连接，所述的第三三输入与门的输出端、所述的第一二输入异或门的第二输入端和所述的第二二输入异或门的第二输入端连接，所述的第一二输入异或门的输出端为所述的接口电路的第一输出端，所述的第二二输入异或门的输出端为所述的接口电路的第二输出端。该电路可以将1位四值信号转换为2位二值信号，电路均为传统工艺的CMOS结构，转换速度快、硬件开销小。

所述的预充电电路包括第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十八NMOS管和第十九NMOS管；所述的第八PMOS管的源极、所述的第九PMOS管的源极、所述的第十PMOS管的源极和所述的第十一PMOS管的源极分别接入电源，所述的第八PMOS管的栅极为所述的预充电电路的第二输入端，所述的第八PMOS管的漏极为所述的预充电电路的第一输出端，所述的第九PMOS管的栅极为所述的预充电电路的第一输入端，所述的第九PMOS管的漏极为所述的预充电电路的第二输出端，所述的第十PMOS管的栅极、所述的第十八NMOS管的栅极、所述的第十一PMOS管的漏极和所述的第十九NMOS管的漏极连接且其连接端为所述的预充电电路的第三输入端，所述的第十PMOS管的漏极、所述的第十一PMOS管的栅极、所述的第十八NMOS管的漏极和所述的第十九NMOS管的栅极连接，所述的第十九NMOS管的源极和所述的第十八NMOS管的源极均接地。该电路可以将PUF电路的位线信号预充到高电平的功能，电路结构简单、功能稳定，在读PUF信号时可以提高读信号的速度。

与现有技术相比，本发明的优点在于通过时序控制电路、译码器、驱动器、预充电电路、PUF阵列、16个数据加载电路和16个接口电路构成多值物理不可克隆函数电路，驱动器包括32个结构相同的驱动电路，驱动电路具有使能端、输入端和输出端；PUF阵列由512个PUF电路按照32行x16列的方式排布形成，PUF电路具有控制端、地址选择端、第一输出端和第二输出端；位于第j行的16个PUF电路的地址选择端连接且其连接端为PUF阵列的第j行地址选择端，j＝1，2，3，…，32，位于第k列的32个PUF电路的第一输出端连接且其连接端为PUF阵列的第k列的第一输出端，位于第k列的32个PUF电路的第二输出端连接且其连接端为PUF阵列的第k列的第二输出端，k＝1，2，3，…，16；译码器具有时钟端、使能端、第一数据输入端、第二数据输入端、第三数据输入端、第四数据输入端、第五数据输入端、第一驱动输出端、第二驱动输出端和32个数据输出端；时序控制电路具有第一输入端、第二输入端、第一输出端、第二输出端和第三输出端；数据加载电路具有第一输入端、第二输入端，电源端和输出端，接口电路具有输入端、第一输出端和第二输出端；预充电电路具有第一输入端、第二输入端、第三输入端、第一输出端和第二输出端；时序控制电路的第一输入端和译码器的第一驱动输出端连接，时序控制电路的第二输入端和译码器的第二驱动输出端连接，时序控制电路的第一输出端和预充电电路的第一输入端连接，时序控制电路的第二输出端和预充电电路的第二输入端连接，时序控制电路的第三输出端、预充电电路的第三输入端和512个PUF电路的控制端连接，译码器的使能端与32个驱动电路的使能端连接，译码器的第j个数据输出端与第j个驱动电路的输入端连接，第j个驱动电路的输出端与PUF阵列的第j行地址选择端连接，预充电电路的第一输出端和PUF阵列的第1列～第16列的第一输出端连接，预充电电路的第二输出端和PUF阵列的第1列～第16列的第二输出端连接，PUF阵列的第k列的第一输出端和第k个数据加载电路的第一输入端连接，PUF阵列的第k列的第二输出端和第k个数据加载电路的第二输入端连接，第k个数据加载电路的输出端和第k个接口电路的输入端连接，译码器的32个输出信号分别通过一个驱动电路产生字线脉冲信号，字线脉冲信号访问对应行的PUF电路的地址选择端，该行的PUF电路通过其第一输出端和第二输出端构成的位线对放电，经过数据加载电路后实现多值数据输出，本发明采用双胞胎结构的PUF电路产生2位随机源数据，利用数据加载电路和接口电路构成的多值逻辑电路将四值数据输出，实现位线的数量降低50％，在TSMC_LP 65nm工艺下，采用全定制方式设计本发明的电路，其面积为0.019mm²，测试结果表明本发明的最低工作电压为

320mV，对应的工作频率为110kHz，与现有技术电路比较，硬件利用率提高15％以上，能耗降低30％，硬件利用率高、且能耗较低。

附图说明

图1为本发明的结构原理框图；

图2为本发明的驱动电路的电路图；

图3为本发明的PUF电路的电路图；

图4为本发明的数据加载电路的电路图；

图5为本发明的译码器的电路图；

图6为本发明的译码器输出电路的电路图；

图7为本发明的时序控制电路的电路图；

图8为本发明的接口电路的电路图；

图9为本发明的预充电电路的电路图；

图10为本发明的16个测试芯片输出数据之间汉明距离的分布图；

图11为本发明随机的二值/四值状态分布图；

图12为本发明输出数据的相关性分布图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1所示，一种双胞胎存储型的多值物理不可克隆函数电路，包括时序控制电路、译码器、驱动器、预充电电路、PUF阵列、16个数据加载电路和16个接口电路；驱动器包括32个结构相同的驱动电路，驱动电路具有使能端、输入端和输出端；PUF阵列由512个PUF电路按照32行x16列的方式排布形成，PUF电路具有控制端、地址选择端、第一输出端和第二输出端；位于第j行的16个PUF电路的地址选择端连接且其连接端为PUF阵列的第j行地址选择端，j＝1，2，3，…，32，位于第k列的32个PUF电路的第一输出端连接且其连接端为PUF阵列的第k列的第一输出端，位于第k列的32个PUF电路的第二输出端连接且其连接端为PUF阵列的第k列的第二输出端，k＝1，2，3，…，16；译码器具有时钟端、使能端、第一数据输入端、第二数据输入端、第三数据输入端、第四数据输入端、第五数据输入端、第一驱动输出端、第二驱动输出端和32个数据输出端；时序控制电路具有第一输入端、第二输入端、第一输出端、第二输出端和第三输出端；数据加载电路具有第一输入端、第二输入端，电源端和输出端，接口电路具有输入端、第一输出端和第二输出端；预充电电路具有第一输入端、第二输入端、第三输入端、第一输出端和第二输出端；时序控制电路的第一输入端和译码器的第一驱动输出端连接，时序控制电路的第二输入端和译码器的第二驱动输出端连接，时序控制电路的第一输出端和预充电电路的第一输入端连接，时序控制电路的第二输出端和预充电电路的第二输入端连接，时序控制电路的第三输出端、预充电电路的第三输入端和512个PUF电路的控制端连接，译码器的使能端与32个驱动电路的使能端连接，译码器的第j个数据输出端与第j个驱动电路的输入端连接，第j个驱动电路的输出端与PUF阵列的第j行地址选择端连接，预充电电路的第一输出端和PUF阵列的第1列～第16列的第一输出端连接，预充电电路的第二输出端和PUF阵列的第1列～第16列的第二输出端连接，PUF阵列的第k列的第一输出端和第k个数据加载电路的第一输入端连接，PUF阵列的第k列的第二输出端和第k个数据加载电路的第二输入端连接，第k个数据加载电路的输出端和第k个接口电路的输入端连接。

实施例二：如图1所示，一种双胞胎存储型的多值物理不可克隆函数电路，包括时序控制电路、译码器、驱动器、预充电电路、PUF阵列、16个数据加载电路和16个接口电路；驱动器包括32个结构相同的驱动电路，驱动电路具有使能端、输入端和输出端；PUF阵列由512个PUF电路按照32行x16列的方式排布形成，PUF电路具有控制端、地址选择端、第一输出端和第二输出端；位于第j行的16个PUF电路的地址选择端连接且其连接端为PUF阵列的第j行地址选择端，j＝1，2，3，…，32，位于第k列的32个PUF电路的第一输出端连接且其连接端为PUF阵列的第k列的第一输出端，位于第k列的32个PUF电路的第二输出端连接且其连接端为PUF阵列的第k列的第二输出端，k＝1，2，3，…，16；译码器具有时钟端、使能端、第一数据输入端、第二数据输入端、第三数据输入端、第四数据输入端、第五数据输入端、第一驱动输出端、第二驱动输出端和32个数据输出端；时序控制电路具有第一输入端、第二输入端、第一输出端、第二输出端和第三输出端；数据加载电路具有第一输入端、第二输入端，电源端和输出端，接口电路具有输入端、第一输出端和第二输出端；预充电电路具有第一输入端、第二输入端、第三输入端、第一输出端和第二输出端；时序控制电路的第一输入端和译码器的第一驱动输出端连接，时序控制电路的第二输入端和译码器的第二驱动输出端连接，时序控制电路的第一输出端和预充电电路的第一输入端连接，时序控制电路的第二输出端和预充电电路的第二输入端连接，时序控制电路的第三输出端、预充电电路的第三输入端和512个PUF电路的控制端连接，译码器的使能端与32个驱动电路的使能端连接，译码器的第j个数据输出端与第j个驱动电路的输入端连接，第j个驱动电路的输出端与PUF阵列的第j行地址选择端连接，预充电电路的第一输出端和PUF阵列的第1列～第16列的第一输出端连接，预充电电路的第二输出端和PUF阵列的第1列～第16列的第二输出端连接，PUF阵列的第k列的第一输出端和第k个数据加载电路的第一输入端连接，PUF阵列的第k列的第二输出端和第k个数据加载电路的第二输入端连接，第k个数据加载电路的输出端和第k个接口电路的输入端连接。

本实施例中，如图2所示，驱动电路包括第一二输入与非门B1、第一反相器I1和第二反相器I2，第一二输入与非门B1具有第一输入端、第二输入端和输出端，第一二输入与非门B1的第一输入端为驱动电路的输入端，第一二输入与非门B1的第二输入端为驱动电路的使能端，第一二输入与非门B1的输出端和第一反相器I1的输入端连接，第一反相器I1的输出端和第二反相器I2的输入端连接，第二反相器I2的输出端为驱动电路的输出端。

本实施例中，如图3所示，PUF电路包括第一PMOS管M1、第二PMOS管M2、第三PMOS管M3、第四PMOS管M4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13和第十四NMOS管N14；第一PMOS管M1的源极、第二PMOS管M2的源极、第三PMOS管M3的源极和第四PMOS管M4的源极均接入电源Vdd，第一PMOS管M1的漏极、第五NMOS管N5的漏极、第二NMOS管N2的栅极、第六NMOS管N6的漏极、第二PMOS管M2的栅极、第七NMOS管N7的漏极和第八NMOS管N8的栅极连接，第一PMOS管M1的栅极、第二PMOS管M2的漏极、第六NMOS管N6的栅极、第七NMOS管N7的源极、第八NMOS管N8的漏极和第九NMOS管N9的源极连接，第一NMOS管N1的源极为PUF电路的第一输入端，第一NMOS管N1的漏极和第二NMOS管N2的漏极连接，第二NMOS管N2的源极、第六NMOS管N6的源极、第八NMOS管N8的源极、第十一NMOS管N11的源极、第十三NMOS管N13的源极和第三NMOS管N3的源极均接地；第七NMOS管N7的栅极和第十二NMOS管N12的栅极连接且其连接端为PUF电路的控制端，第九NMOS管N9的漏极和第十NMOS管N10的源极连接，第三PMOS管M3的漏极、第十NMOS管N10的漏极、第四PMOS管M4的栅极、第十一NMOS管N11的漏极、第十二NMOS管N12的漏极和第十三NMOS管N13的栅极连接，第四PMOS管M4的漏极、第三PMOS管M3的栅极、第十一NMOS管N11的栅极、第十二NMOS管N12的源极、第十三NMOS管N13的漏极、第十四NMOS管N14的源极和第三NMOS管N3的栅极连接，第三NMOS管N3的漏极和第四NMOS管N4的源极连接，第四NMOS管N4的漏极为PUF电路的第二输出端，第一NMOS管N1的栅极和第四NMOS管N4的栅极连接且其连接端为PUF电路的地址选择端；第五NMOS管N5的栅极、第九NMOS管N9的栅极、第十NMOS管N10的栅极和第十四NMOS管N14的栅极连接。

本实施例中，如图4所示，数据加载电路包括分压器U1，第三反相器I3、第四反相器I4、第五反相器I5、第六反相器I6、第五PMOS管M5、第六PMOS管M6、第七PMOS管M7、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第一二输入与门A1、第二二输入与非门B2、第三二输入与非门B3和第四二输入与非门B4；分压器U1具有电源端、第一输出端、第二输出端、第三输出端和第四输出端，分压器U1的电源端为数据加载电路的电源端，分压器U1的第一输出端和第五PMOS管M5的漏极连接，分压器U1的第二输出端、第六PMOS管M6的漏极和第十五NMOS管N15的漏极连接，分压器U1的第三输出端、第七PMOS管M7的漏极和第十六NMOS管N16的漏极连接，分压器U1的第四输出端和第十七NMOS管N17的漏极连接，第一二输入与门A1具有第一输入端、第二输入端和输出端，第二二输入与非门B2、第三二输入与非门B3和第四二输入与非门B4分别具有第一输入端、第二输入端和输出端；第三反相器I3的输入端、第二二输入与非门B2的第一输入端和第四二输入与非门B4的第一输入端连接且其连接端为数据加载电路的第一输入端，第四反相器I4的输入端、第二二输入与非门B2的第二输入端和第三二输入与非门B3的第二输入端连接且其连接端为数据加载电路的第二输入端，第三反相器I3的输出端、第一二输入与门A1的第一输入端和第三二输入与非门B3的第一输入端连接，第四反相器I4的输出端、第一二输入与门A1的第二输入端和第四二输入与非门B4的第二输入端连接，第一二输入与门A1的输出端和第五PMOS管M5的栅极连接，第二二输入与非门B2的输出端、第五反相器I5的输入端和第六PMOS管M6的栅极连接，第五反相器I5的输出端和第十五NMOS管N15的栅极连接，第三二输入与非门B3的输出端、第六反相器I6的输入端和第十六NMOS管N16的栅极连接，第六反相器I6的输出端和第七PMOS管M7的栅极连接，第四二输入与非门B4的输出端和第十七NMOS管N17的栅极连接，第五PMOS管M5的源极、第六PMOS管M6的源极、第十五NMOS管N15的源极、第七PMOS管M7的源极、第十六NMOS管N16的源极和第十七NMOS管N17的源极连接且其连接端为数据加载电路的输出端。

本实施例中，如图5所示，译码器包括第一D触发器H1、第二D触发器H2、第三D触发器H3、第四D触发器H4、第五D触发器H5、第六D触发器H6、第一三输入与非门T1、第二三输入与非门T2、第五二输入与非门B5、第六二输入与非门B6、第七二输入与非门B7、第八二输入与非门B8、第九二输入与非门B9、第十二输入与非门B10、第十一二输入与非门B11、第十二二输入与非门B12、第七反相器I7、第八反相器I8、第九反相器I9、第十反相器I10、第十一反相器I11、第十二反相器I12、第十三反相器I13、第十四反相器I14、第十五反相器I15、第十六反相器I16和32个译码输出电路；译码输出电路具有第一输入端、第二输入端、第三输入端和输出端，第一D触发器H1、第二D触发器H2、第三D触发器H3、第四D触发器H4、第五D触发器H5和第六D触发器H6分别具有输入端、时钟端、输出端和反相输出端，第一三输入与非门T1和第二三输入与非门T2分别具有第一输入端、第二输入端、第三输入端和输出端，第五二输入与非门B5、第六二输入与非门B6、第七二输入与非门B7、第八二输入与非门B8、第九二输入与非门B9、第十二输入与非门B10、第十一二输入与非门B11和第十二二输入与非门B12分别具有第一输入端、第二输入端和输出端，第一D触发器H1的时钟端、第二D触发器H2的时钟端、第三D触发器H3的时钟端、第四D触发器H4的时钟端、第五D触发器H5的时钟端、第六D触发器H6的时钟端、第一三输入与非门T1的第二输入端和第二三输入与非门T2的第二输入端连接且其连接端为译码器的时钟端；第五D触发器H5的输入端为译码器的第一数据输入端；第六D触发器H6的输入端为译码器的第二数据输入端；第三D触发器H3的输入端为译码器的第三数据输入端；第四D触发器H4的输入端为译码器的第四数据输入端；第一D触发器H1的输入端为译码器的第五数据输入端；第二D触发器H2的输入端为译码器的使能端；第一D触发器H1的输出端和第二三输入与非门T2的第三输入端连接，第一D触发器H1的反相输出端和第一三输入与非门T1的第三输入端连接，第二D触发器H2的输出端、第一三输入与非门T1的第一输入端和第二三输入与非门T2的第一输入端连接，第三D触发器H3的输出端、第六二输入与非门B6的第一输入端和第八二输入与非门B8的第一输入端连接，第三D触发器H3的反相输出端、第五二输入与非门B5的第二输入端和第七二输入与非门B7的第一输入端连接，第四D触发器H4的输出端、第七二输入与非门B7的第二输入端和第八二输入与非门B8的第二输入端连接，第四D触发器H4的反相输出端、第五二输入与非门B5的第一输入端和第六二输入与非门B6的第二输入端连接，第五D触发器H5的输出端、第十二输入与非门B10的第一输入端和第十二二输入与非门B12的第一输入端连接，第五D触发器H5的反相输出端、第九二输入与非门B9的第二输入端和第十一二输入与非门B11的第一输入端连接，第六D触发器H6的输出端、第十一二输入与非门B11的第二输入端和第十二二输入与非门B12的第二输入端连接，第六D触发器H6的反相输出端、第九二输入与非门B9的第一输入端和第十二输入与非门B10的第二输入端连接，第一三输入与非门T1的输出端和第七反相器I7的输入端连接，第二三输入与非门T2的输出端和第八反相器I8的输入端连接，第五二输入与非门B5的输出端和第九反相器I9的输入端连接，第六二输入与非门B6的输出端和第十反相器I10的输入端连接，第七二输入与非门B7的输出端和第十一反相器I11的输入端连接，第八二输入与非门B8的输出端和第十二反相器I12的输入端连接，第九二输入与非门B9的输出端和第十三反相器I13的输入端连接，第十二输入与非门B10的输出端和第十四反相器I14的输入端连接，第十一二输入与非门B11的输出端和第十五反相器I15的输入端连接，第十二二输入与非门B12的输出端和第十六反相器I16的输入端连接，第七反相器I7的输出端和第1个译码输出电路～第16个译码输出电路的第三输入端连接且其连接端为译码器的第一驱动输出端，第八反相器I8的输出端和第17个译码输出电路～第32个译码输出电路的第三输入端连接且其连接端为译码器的第二驱动输出端，第九反相器I9的输出端分别与第1个译码输出电路～第4个译码输出电路的第二输入端和第17个译码输出电路～第20个译码输出电路的第二输入端连接，第十反相器I10的输出端分别与第5个译码输出电路～第8个译码输出电路的第二输入端和第21个译码输出电路～第24个译码输出电路的第二输入端连接，第十一反相器I11的输出端分别与第9个译码输出电路～第12个译码输出电路的第二输入端和第25个译码输出电路～第28个译码输出电路的第二输入端连接，第十二反相器I12的输出端分别与第13个译码输出电路～第16个译码输出电路的第二输入端和第29个译码输出电路～第32个译码输出电路的第二输入端连接，第十三反相器I13的输出端分别与第1个译码输出电路的第一输入端、第5个译码输出电路的第一输入端、第9个译码输出电路的第一输入端、第13个译码输出电路的第一输入端、第17个译码输出电路的第一输入端、第21个译码输出电路的第一输入端、第25个译码输出电路的第一输入端和第29个译码输出电路的第一输入端连接，第十四反相器I14的输出端分别与第2个译码输出电路的第一输入端、第6个译码输出电路的第一输入端、第10个译码输出电路的第一输入端、第14个译码输出电路的第一输入端、第18个译码输出电路的第一输入端、第22个译码输出电路的第一输入端、第26个译码输出电路的第一输入端和第30个译码输出电路的第一输入端连接，第十五反相器I15的输出端分别与第3个译码输出电路的第一输入端、第7个译码输出电路的第一输入端、第11个译码输出电路的第一输入端、第15个译码输出电路的第一输入端、第19个译码输出电路的第一输入端、第23个译码输出电路的第一输入端、第27个译码输出电路的第一输入端和第31个译码输出电路的第一输入端连接，第十六反相器I16的输出端分别与第4个译码输出电路的第一输入端、第8个译码输出电路的第一输入端、第12个译码输出电路的第一输入端、第16个译码输出电路的第一输入端、第20个译码输出电路的第一输入端、第24个译码输出电路的第一输入端、第28个译码输出电路的第一输入端和第32个译码输出电路的第一输入端连接，第m个译码输出电路的输出端为译码器的第m个数据输出端，m＝1，2，3，…32。

本实施例中，如图6所示，译码输出电路包括第三三输入与非门T3、第十七反相器I17、第十八反相器I18和第十九反相器I19；第三三输入与非门T3具有第一输入端、第二输入端、第三输入端和输出端，第三三输入与非门T3的第一输入端为译码输出电路的第一输入端，第三三输入与非门T3的第二输入端为译码输出电路的第二输入端，第三三输入与非门T3的第三输入端为译码输出电路的第三输入端，第三三输入与非门T3的输出端和第十七反相器I17的输入端连接，第十七反相器I17的输出端和第十八反相器I18的输入端连接，第十八反相器I18的输出端和第十九反相器I19的输入端连接，第十九反相器I19的输出端为译码输出电路的输出端。

本实施例中，如图7所示，时序控制电路包括第二十反相器I20、第二十一反相器I21、第二十二反相器I22、第二十三反相器I23、第二十四反相器I24、第二十五反相器I25、第二十六反相器I26、第二十七反相器I27、第二十八反相器I28、第二十九反相器I29、第三十反相器I30、第三十一反相器I31、第三十二反相器I32、第三十三反相器I33、第三十四反相器I34、第三十五反相器I35、第十三二输入与非门B13、第十四二输入与非门B14、第十五二输入与非门B15、第十六二输入与非门B16和第十七二输入与非门B17；第十三二输入与非门B13、第十四二输入与非门B14、第十五二输入与非门B15、第十六二输入与非门B16和第十七二输入与非门B17分别具有第一输入端、第二输入端和输出端；第二十反相器I20的输入端、第十三二输入与非门B13的第一输入端、第十五二输入与非门B15的第一输入端连接且其连接端为时序控制电路的第一输入端，第二十一反相器I21的输入端、第十四二输入与非门B14的第一输入端、第十六二输入与非门B16的第一输入端连接且其连接端为时序控制电路的第二输入端，第二十反相器I20的输出端和第二十二反相器I22的输入端连接，第二十二反相器I22的输出端和第二十四反相器I24的输入端连接，第二十四反相器I24的输出端和第二十六反相器I26的输入端连接，第二十六反相器I26的输出端、第十三二输入与非门B13的第二输入端和第十五二输入与非门B15的第二输入端连接，第二十一反相器I21的输出端和第二十三反相器I23的输入端连接，第二十三反相器I23的输出端和第二十五反相器I25的输入端连接，第二十五反相器I25的输出端和第二十七反相器I27的输入端连接，第二十七反相器I27的输出端、第十四二输入与非门B14的第二输入端和第十六二输入与非门B16的第二输入端连接，第十三二输入与非门B13的输出端和第二十八反相器I28的输入端连接，第二十八反相器I28的输出端和第三十反相器I30的输入端连接，第三十反相器I30的输出端和第三十三反相器I33的输入端连接，第三十三反相器I33的输出端为时序控制电路的第一输出端；第十四二输入与非门B14的输出端和第二十九反相器I29的输入端连接，第二十九反相器I29的输出端和第三十一反相器I31的输入端连接，第三十一反相器I31的输出端和第三十四反相器I34的输入端连接，第三十四反相器I34的输出端为时序控制电路的第二输出端；第十五二输入与非门B15的输出端和第十七二输入与非门B17的第二输入端连接，第十六二输入与非门B16的输出端和第十七二输入与非门B17的第一输入端连接，第十七二输入与非门B17的输出端和第三十二反相器I32的输入端连接，第三十二反相器I32的输出端和第三十五反相器I35的输入端连接，第三十五反相器I35的输出端为时序控制电路的第三输出端。

本实施例中，如图8所示，接口电路包括第三十六反相器I36、第三十七反相器I37、第三十八反相器I38、第三十九反相器I39、第四十反相器I40、第一三输入与门Q1、第二三输入与门Q2、第三三输入与门Q3、第一二输入异或门F1和第二二输入异或门F2；第一三输入与门Q1、第二三输入与门Q2和第三三输入与门Q3分别具有第一输入端、第二输入端、第三输入端和输出端，第一二输入异或门F1和第二二输入异或门F2分别具有第一输入端、第二输入端和输出端；第三十六反相器I36的输入端、第三十七反相器I37的输入端和第三十八反相器I38的输入端连接且其连接端为接口电路的输入端，第三十六反相器I36的输出端、第三十九反相器I39的输入端和第三三输入与门Q3的第三输入端连接，第三十七反相器I37的输出端、第四十反相器I40的输入端、第一三输入与门Q1的第一输入端和第三三输入与门Q3的第一输入端连接，第三十八反相器I38的输出端、第一三输入与门Q1的第三输入端、第二三输入与门Q2的第三输入端和第三三输入与门Q3的第二输入端连接，第三十九反相器I39的输出端、第一三输入与门Q1的第二输入端和第二三输入与门Q2的第一输入端连接，第四十反相器I40的输出端和第二三输入与门Q2的第二输入端连接，第一三输入与门Q1的输出端和第一二输入异或门F1的第一输入端连接，第二三输入与门Q2的输出端和第二二输入异或门F2的第一输入端连接，第三三输入与门Q3的输出端、第一二输入异或门F1的第二输入端和第二二输入异或门F2的第二输入端连接，第一二输入异或门F1的输出端为接口电路的第一输出端，第二二输入异或门F2的输出端为接口电路的第二输出端。

本实施例中，如图9所示，预充电电路包括第八PMOS管M8、第九PMOS管M9、第十PMOS管M10、第十一PMOS管M11、第十八NMOS管N18和第十九NMOS管N19；第八PMOS管M8的源极、第九PMOS管M9的源极、第十PMOS管M10的源极和第十一PMOS管M11的源极分别接入电源Vdd，第八PMOS管M8的栅极为预充电电路的第二输入端，第八PMOS管M8的漏极为预充电电路的第一输出端，第九PMOS管M9的栅极为预充电电路的第一输入端，第九PMOS管M9的漏极为预充电电路的第二输出端，第十PMOS管M10的栅极、第十八NMOS管N18的栅极、第十一PMOS管M11的漏极和第十九NMOS管N19的漏极连接且其连接端为预充电电路的第三输入端，第十PMOS管M10的漏极、第十一PMOS管M11的栅极、第十八NMOS管N18的漏极和第十九NMOS管N19的栅极连接，第十九NMOS管N19的源极和第十八NMOS管N18的源极均接地。

图10为本发明的16个测试芯片输出数据之间汉明距离的分布图，汉明距离集中分布在233-294之间。图11为本发明随机的二值/四值状态分布图。图12为本发明输出数据的相关性分布图；分析图12可知，本发明具有极低的相关性。

Claims (9)

1.一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于包括时序控制电路、译码器、驱动器、预充电电路、PUF阵列、16个数据加载电路和16个接口电路；所述的驱动器包括32个结构相同的驱动电路，所述的驱动电路具有使能端、输入端和输出端；所述的PUF阵列由512个PUF电路按照32行x16列的方式排布形成，所述的PUF电路具有控制端、地址选择端、第一输出端和第二输出端；位于第j行的16个所述的PUF电路的地址选择端连接且其连接端为所述的PUF阵列的第j行地址选择端，j＝1，2，3，…，32，位于第k列的32个所述的PUF电路的第一输出端连接且其连接端为所述的PUF阵列的第k列的第一输出端，位于第k列的32个所述的PUF电路的第二输出端连接且其连接端为所述的PUF阵列的第k列的第二输出端，k＝1，2，3，…，16；所述的译码器具有时钟端、使能端、第一数据输入端、第二数据输入端、第三数据输入端、第四数据输入端、第五数据输入端、第一驱动输出端、第二驱动输出端和32个数据输出端；所述的时序控制电路具有第一输入端、第二输入端、第一输出端、第二输出端和第三输出端；所述的数据加载电路具有第一输入端、第二输入端，电源端和输出端，所述的接口电路具有输入端、第一输出端和第二输出端；所述的预充电电路具有第一输入端、第二输入端、第三输入端、第一输出端和第二输出端；

所述的时序控制电路的第一输入端和所述的译码器的第一驱动输出端连接，所述的时序控制电路的第二输入端和所述的译码器的第二驱动输出端连接，所述的时序控制电路的第一输出端和所述的预充电电路的第一输入端连接，所述的时序控制电路的第二输出端和所述的预充电电路的第二输入端连接，所述的时序控制电路的第三输出端、所述的预充电电路的第三输入端和512个所述的PUF电路的控制端连接，所述的译码器的使能端与32个所述的驱动电路的使能端连接，所述的译码器的第j个数据输出端与第j个所述的驱动电路的输入端连接，第j个所述的驱动电路的输出端与所述的PUF阵列的第j行地址选择端连接，所述的预充电电路的第一输出端和所述的PUF阵列的第1列～第16列的第一输出端连接，所述的预充电电路的第二输出端和所述的PUF阵列的第1列～第16列的第二输出端连接，所述的PUF阵列的第k列的第一输出端和第k个所述的数据加载电路的第一输入端连接，所述的PUF阵列的第k列的第二输出端和第k个所述的数据加载电路的第二输入端连接，第k个所述的数据加载电路的输出端和第k个所述的接口电路的输入端连接。

2.根据权利要求1所述的一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于所述的驱动电路包括第一二输入与非门、第一反相器和第二反相器，所述的第一二输入与非门具有第一输入端、第二输入端和输出端，所述的第一二输入与非门的第一输入端为所述的驱动电路的输入端，所述的第一二输入与非门的第二输入端为所述的驱动电路的使能端，所述的第一二输入与非门的输出端和所述的第一反相器的输入端连接，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端为所述的驱动电路的输出端。

3.根据权利要求1所述的一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于所述的PUF电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第一PMOS管的漏极、所述的第五NMOS管的漏极、所述的第二NMOS管的栅极、所述的第六NMOS管的漏极、所述的第二PMOS管的栅极、所述的第七NMOS管的漏极和所述的第八NMOS管的栅极连接，所述的第一PMOS管的栅极、所述的第二PMOS管的漏极、所述的第六NMOS管的栅极、所述的第七NMOS管的源极、所述的第八NMOS管的漏极和所述的第九NMOS管的源极连接，所述的第一NMOS管的源极为所述的PUF电路的第一输入端，所述的第一NMOS管的漏极和所述的第二NMOS管的漏极连接，所述的第二NMOS管的源极、所述的第六NMOS管的源极、所述的第八NMOS管的源极、所述的第十一NMOS管的源极、所述的第十三NMOS管的源极和所述的第三NMOS管的源极均接地；所述的第七NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的PUF电路的控制端，所述的第九NMOS管的漏极和所述的第十NMOS管的源极连接，所述的第三PMOS管的漏极、所述的第十NMOS管的漏极、所述的第四PMOS管的栅极、所述的第十一NMOS管的漏极、所述的第十二NMOS管的漏极和所述的第十三NMOS管的栅极连接，所述的第四PMOS管的漏极、所述的第三PMOS管的栅极、所述的第十一NMOS管的栅极、所述的第十二NMOS管的源极、所述的第十三NMOS管的漏极、所述的第十四NMOS 管的源极和所述的第三NMOS管的栅极连接，所述的第三NMOS管的漏极和所述的第四NMOS管的源极连接，所述的第四NMOS管的漏极为所述的PUF电路的第二输出端，所述的第一NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的PUF电路的地址选择端；所述的第五NMOS管的栅极、所述的第九NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十四NMOS管的栅极连接。

4.根据权利要求1所述的一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于所述的数据加载电路包括分压器，第三反相器、第四反相器、第五反相器、第六反相器、第五PMOS管、第六PMOS管、第七PMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第一二输入与门、第二二输入与非门、第三二输入与非门和第四二输入与非门；所述的分压器具有电源端、第一输出端、第二输出端、第三输出端和第四输出端，所述的分压器的电源端为所述的数据加载电路的电源端，所述的分压器的第一输出端和所述的第五PMOS管的漏极连接，所述的分压器的第二输出端、所述的第六PMOS管的漏极和所述的第十五NMOS管的漏极连接，所述的分压器的第三输出端、所述的第七PMOS管的漏极和所述的第十六NMOS管的漏极连接，所述的分压器的第四输出端和所述的第十七NMOS管的漏极连接，所述的第一二输入与门具有第一输入端、第二输入端和输出端，所述的第二二输入与非门、所述的第三二输入与非门和所述的第四二输入与非门分别具有第一输入端、第二输入端和输出端；所述的第三反相器的输入端、所述的第二二输入与非门的第一输入端和所述的第四二输入与非门的第一输入端连接且其连接端为所述的数据加载电路的第一输入端，所述的第四反相器的输入端、所述的第二二输入与非门的第二输入端和所述的第三二输入与非门的第二输入端连接且其连接端为所述的数据加载电路的第二输入端，所述的第三反相器的输出端、所述的第一二输入与门的第一输入端和所述的第三二输入与非门的第一输入端连接，所述的第四反相器的输出端、所述的第一二输入与门的第二输入端和所述的第四二输入与非门的第二输入端连接，所述的第一二输入与门的输出端和所述的第五PMOS管的栅极连接，所述的第二二输入与非门的输出端、所述的第五反相器的输入端和所述的第六PMOS管的栅极连接，所述的第五反相器的输出端和所述的第十五NMOS管的栅极连接，所述的第三二输入与非门的输出端、所述的第六反相器的输入端和所述的第十六NMOS管的栅极连接，所述的第六反相器的输出端和所述的第七PMOS管的栅极连接，所述的第四二输入与非门的输出端和所述的第十七NMOS管的栅极连接，所述的第五PMOS 管的源极、所述的第六PMOS管的源极、所述的第十五NMOS管的源极、所述的第七PMOS管的源极、所述的第十六NMOS管的源极和所述的第十七NMOS管的源极连接且其连接端为所述的数据加载电路的输出端。

5.根据权利要求1所述的一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于所述的译码器包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第一三输入与非门、第二三输入与非门、第五二输入与非门、第六二输入与非门、第七二输入与非门、第八二输入与非门、第九二输入与非门、第十二输入与非门、第十一二输入与非门、第十二二输入与非门、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第十五反相器、第十六反相器和32个译码输出电路；

所述的译码输出电路具有第一输入端、第二输入端、第三输入端和输出端，所述的第一D触发器、所述的第二D触发器、所述的第三D触发器、所述的第四D触发器、所述的第五D触发器和所述的第六D触发器分别具有输入端、时钟端、输出端和反相输出端，所述的第一三输入与非门和所述的第二三输入与非门分别具有第一输入端、第二输入端、第三输入端和输出端，所述的第五二输入与非门、所述的第六二输入与非门、所述的第七二输入与非门、所述的第八二输入与非门、所述的第九二输入与非门、所述的第十二输入与非门、所述的第十一二输入与非门和所述的第十二二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第一D触发器的时钟端、所述的第二D触发器的时钟端、所述的第三D触发器的时钟端、所述的第四D触发器的时钟端、所述的第五D触发器的时钟端、所述的第六D触发器的时钟端、所述的第一三输入与非门的第二输入端和所述的第二三输入与非门的第二输入端连接且其连接端为所述的译码器的时钟端；所述的第五D触发器的输入端为所述的译码器的第一数据输入端；所述的第六D触发器的输入端为所述的译码器的第二数据输入端；所述的第三D触发器的输入端为所述的译码器的第三数据输入端；所述的第四D触发器的输入端为所述的译码器的第四数据输入端；所述的第一D触发器的输入端为所述的译码器的第五数据输入端；所述的第二D触发器的输入端为所述的译码器的使能端；所述的第一D触发器的输出端和所述的第二三输入与非门的第三输入端连接，所述的第一D触发器的反相输出端和所述的第一三输入与非门的第三输入端连接，所述的第二D触发器的输出端、所述的第一三输入与非门的第一输入端和所述的第二三输入与非门的第一输入端连接，所述的第三D触发器的输出端、所述的第六二输入与非门的第一输入端和所述的第八二输入与非门的第一输入端连接，所述的第三D触发器的反相输出端、所述的第五二输入与非门的第二输入端和所述的第七二输入与非门的第一输入端连接，所述的第四D触发器的输出端、所述的第七二输入与非门的第二输入端和所述的第八二输入与非门的第二输入端连接，所述的第四D触发器的反相输出端、所述的第五二输入与非门的第一输入端和所述的第六二输入与非门的第二输入端连接，所述的第五D触发器的输出端、所述的第十二输入与非门的第一输入端和所述的第十二二输入与非门的第一输入端连接，所述的第五D触发器的反相输出端、所述的第九二输入与非门的第二输入端和所述的第十一二输入与非门的第一输入端连接，所述的第六D触发器的输出端、所述的第十一二输入与非门的第二输入端和所述的第十二二输入与非门的第二输入端连接，所述的第六D触发器的反相输出端、所述的第九二输入与非门的第一输入端和所述的第十二输入与非门的第二输入端连接，所述的第一三输入与非门的输出端和所述的第七反相器的输入端连接，所述的第二三输入与非门的输出端和所述的第八反相器的输入端连接，所述的第五二输入与非门的输出端和所述的第九反相器的输入端连接，所述的第六二输入与非门的输出端和所述的第十反相器的输入端连接，所述的第七二输入与非门的输出端和所述的第十一反相器的输入端连接，所述的第八二输入与非门的输出端和所述的第十二反相器的输入端连接，所述的第九二输入与非门的输出端和所述的第十三反相器的输入端连接，所述的第十二输入与非门的输出端和所述的第十四反相器的输入端连接，所述的第十一二输入与非门的输出端和所述的第十五反相器的输入端连接，所述的第十二二输入与非门的输出端和所述的第十六反相器的输入端连接，所述的第七反相器的输出端和第1个译码输出电路～第16个译码输出电路的第三输入端连接且其连接端为所述的译码器的第一驱动输出端，所述的第八反相器的输出端和第17个译码输出电路～第32个译码输出电路的第三输入端连接且其连接端为所述的译码器的第二驱动输出端，所述的第九反相器的输出端分别与第1个译码输出电路～第4个译码输出电路的第二输入端和第17个译码输出电路～第20个译码输出电路的第二输入端连接，所述的第十反相器的输出端分别与第5个译码输出电路～第8个译码输出电路的第二输入端和第21个译码输出电路～第24个译码输出电路的第二输入端连接，所述的第十一反相器的输出端分别与第9个译码输出电路～第12个译码输出电路的第二输入端和第25个译码输出电路～第28个译码输出电路的第二输入端连接，所述的第十二反相器的输出端分别与第13个译码输出电路～第16个译码输出电路的第二输入端和第29个译码输出电路～第32个译码输出电路的第二输入端连接，所述的第十三反相器的输出端分别与第1个译码输出电路的第一输入端、第5个译码输出电路的第一输入端、第9个译码输出电路的第一输入端、第13个译码输出电路的第一输入端、第17个译码输出电路的第一输入端、第21个译码输出电路的第一输入端、第25个译码输出电路的第一输入端和第29个译码输出电路的第一输入端连接，所述的第十四反相器的输出端分别与第2个译码输出电路的第一输入端、第6个译码输出电路的第一输入端、第10个译码输出电路的第一输入端、第14个译码输出电路的第一输入端、第18个译码输出电路的第一输入端、第22个译码输出电路的第一输入端、第26个译码输出电路的第一输入端和第30个译码输出电路的第一输入端连接，所述的第十五反相器的输出端分别与第3个译码输出电路的第一输入端、第7个译码输出电路的第一输入端、第11个译码输出电路的第一输入端、第15个译码输出电路的第一输入端、第19个译码输出电路的第一输入端、第23个译码输出电路的第一输入端、第27个译码输出电路的第一输入端和第31个译码输出电路的第一输入端连接，所述的第十六反相器的输出端分别与第4个译码输出电路的第一输入端、第8个译码输出电路的第一输入端、第12个译码输出电路的第一输入端、第16个译码输出电路的第一输入端、第20个译码输出电路的第一输入端、第24个译码输出电路的第一输入端、第28个译码输出电路的第一输入端和第32个译码输出电路的第一输入端连接，第m个译码输出电路的输出端为所述的译码器的第m个数据输出端，m＝1，2，3，…32。

6.根据权利要求5所述的一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于所述的译码输出电路包括第三三输入与非门、第十七反相器、第十八反相器和第十九反相器；所述的第三三输入与非门具有第一输入端、第二输入端、第三输入端和输出端，所述的第三三输入与非门的第一输入端为所述的译码输出电路的第一输入端，所述的第三三输入与非门的第二输入端为所述的译码输出电路的第二输入端，所述的第三三输入与非门的第三输入端为所述的译码输出电路的第三输入端，所述的第三三输入与非门的输出端和所述的第十七反相器的输入端连接，所述的第十七反相器的输出端和所述的第十八反相器的输入端连接，所述的第十八反相器的输出端和所述的第十九反相器的输入端连接，所述的第十九反相器的输出端为所述的译码输出电路的输出端。

7.根据权利要求1所述的一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于所述的时序控制电路包括第二十反相器、第二十一反相器、第二十二反相器、第二十三反相器、第二十四反相器、第二十五反相器、第二十六反相器、第二十七反相器、第二十八反相器、第二十九反相器、第三十反相器、第三十一反相器、第三十二反相器、第三十三反相器、第三十四反相器、第三十五反相器、第十三二输入与非门、第十四二输入与非门、第十五二输入与非门、第十六二输入与非门和第十七二输入与非门；所述的第十三二输入与非门、所述的第十四二输入与非门、所述的第十五二输入与非门、所述的第十六二输入与非门和所述的第十七二输入与非门分别具有第一输入端、第二输入端和输出端；所述的第二十反相器的输入端、所述的第十三二输入与非门的第一输入端、所述的第十五二输入与非门的第一输入端连接且其连接端为所述的时序控制电路的第一输入端，所述的第二十一反相器的输入端、所述的第十四二输入与非门的第一输入端、第十六二输入与非门的第一输入端连接且其连接端为所述的时序控制电路的第二输入端，所述的第二十反相器的输出端和所述的第二十二反相器的输入端连接，所述的第二十二反相器的输出端和所述的第二十四反相器的输入端连接，所述的第二十四反相器的输出端和所述的第二十六反相器的输入端连接，所述的第二十六反相器的输出端、所述的第十三二输入与非门的第二输入端和所述的第十五二输入与非门的第二输入端连接，所述的第二十一反相器的输出端和所述的第二十三反相器的输入端连接，所述的第二十三反相器的输出端和所述的第二十五反相器的输入端连接，所述的第二十五反相器的输出端和所述的第二十七反相器的输入端连接，所述的第二十七反相器的输出端、所述的第十四二输入与非门的第二输入端和所述的第十六二输入与非门的第二输入端连接，所述的第十三二输入与非门的输出端和所述的第二十八反相器的输入端连接，所述的第二十八反相器的输出端和所述的第三十反相器的输入端连接，所述的第三十反相器的输出端和所述的第三十三反相器的输入端连接，所述的第三十三反相器的输出端为所述的时序控制电路的第一输出端；所述的第十四二输入与非门的输出端和所述的第二十九反相器的输入端连接，所述的第二十九反相器的输出端和所述的第三十一反相器的输入端连接，所述的第三十一反相器的输出端和所述的第三十四反相器的输入端连接，所述的第三十四反相器的输出端为所述的时序控制电路的第二输出端；所述的第十五二输入与非门的输出端和所述的第十七二输入与非门的第二输入端连接，所述的第十六二输入与非门的输出端和所述的第十七二输入与非门的第一输入端连接，所述的第十七二输入与非门的输出端和所述的第三十二反相器的输入端连接，所述的第三十二反相器的输出端和所述的第三十五反相器的输入端连接，所述的第三十五反相器的输出端为所述的时序控制电路的第三输出端。

8.根据权利要求1所述的一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于所述的接口电路包括第三十六反相器、第三十七反相器、第三十八反相器、第三十九反相器、第四十反相器、第一三输入与门、第二三输入与门、第三三输入与门、第一二输入异或门和第二二输入异或门；所述的第一三输入与门、所述的第二三输入与门和所述的第三三输入与门分别具有第一输入端、第二输入端、第三输入端和输出端，所述的第一二输入异或门和所述的第二二输入异或门分别具有第一输入端、第二输入端和输出端；所述的第三十六反相器的输入端、所述的第三十七反相器的输入端和所述的第三十八反相器的输入端连接且其连接端为所述的接口电路的输入端，所述的第三十六反相器的输出端、所述的第三十九反相器的输入端和所述的第三三输入与门的第三输入端连接，所述的第三十七反相器的输出端、所述的第四十反相器的输入端、所述的第一三输入与门的第一输入端和所述的第三三输入与门的第一输入端连接，所述的第三十八反相器的输出端、所述的第一三输入与门的第三输入端、所述的第二三输入与门的第三输入端和所述的第三三输入与门的第二输入端连接，所述的第三十九反相器的输出端、所述的第一三输入与门的第二输入端和所述的第二三输入与门的第一输入端连接，所述的第四十反相器的输出端和所述的第二三输入与门的第二输入端连接，所述的第一三输入与门的输出端和所述的第一二输入异或门的第一输入端连接，所述的第二三输入与门的输出端和所述的第二二输入异或门的第一输入端连接，所述的第三三输入与门的输出端、所述的第一二输入异或门的第二输入端和所述的第二二输入异或门的第二输入端连接，所述的第一二输入异或门的输出端为所述的接口电路的第一输出端，所述的第二二输入异或门的输出端为所述的接口电路的第二输出端。

9.根据权利要求1所述的一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于所述的预充电电路包括第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十八NMOS管和第十九NMOS管；所述的第八PMOS管的源极、所述的第九PMOS管的源极、所述的第十PMOS管的源极和所述的第十一PMOS管的源极分别接入电源，所述的第八PMOS管的栅极为所述的预充电电路的第二输入端，所述的第八PMOS管的漏极为所述的预充电电路的第一输出端，所述的第九PMOS管的栅极为所述的预充电电路的第一输入端，所述的第九PMOS管的漏极为所述的预充电电路的第二输出端，所述的第十PMOS管的栅极、所述的第十八NMOS管的栅极、所述的第十一PMOS 管的漏极和所述的第十九NMOS管的漏极连接且其连接端为所述的预充电电路的第三输入端，所述的第十PMOS管的漏极、所述的第十一PMOS管的栅极、所述的第十八NMOS管的漏极和所述的第十九NMOS管的栅极连接，所述的第十九NMOS管的源极和所述的第十八NMOS管的源极均接地。