CN102710252A

CN102710252A - 一种高稳态多端口puf电路

Info

Publication number: CN102710252A
Application number: CN2012101749668A
Authority: CN
Inventors: 张跃军; 汪鹏君; 张学龙
Original assignee: Ningbo University
Current assignee: HANGZHOU HANGUANG ILLUMINATION Co.,Ltd.
Priority date: 2012-05-28
Filing date: 2012-05-28
Publication date: 2012-10-03
Anticipated expiration: 2032-05-28
Also published as: CN102710252B

Abstract

本发明公开了一种高稳态多端口PUF电路，包括译码电路模块、PUF电路单元阵列、灵敏放大器、选择器、锁存器、时序控制电路模块和FIFO输出电路单元，译码电路模块与PUF电路单元阵列连接，PUF电路单元阵列与灵敏放大器连接，灵敏放大器与选择器连接，选择器与锁存器连接，锁存器与FIFO输出电路单元连接，时序控制电路模块分别与译码电路模块、PUF电路单元阵列、灵敏放大器、选择器和锁存器连接，PUF电路单元阵列包括至少两个PUF电路单元；优点是可以一次访问中输出多个密钥，避免了PUF电路的频繁访问，节省了时间，降低了电路功耗。

Description

一种高稳态多端口PUF电路

技术领域

本发明涉及一种芯片PUF防伪技术领域，尤其是涉及一种高稳态多端口PUF电路。

背景技术

2001年3月Pappu在《Physical One-Way Functions》中提出的物理不可克隆函数（Physical Unclonable Functions，简称PUF）具有唯一性和不可克隆性，可以被广泛用来作为身份认证和防伪手段。集成芯片上采用PUF技术最早由麻省理工大学的Gassend等研究人员提出。PUF技术是一种芯片领域的“生物特征”识别技术，也可以称之为“芯片DNA”技术，其通过PUF电路提取芯片制造过程中不可避免产生的工艺偏差（包括氧化层厚度，W/L和随机离子参杂等因素），生成无限多个、特有的密钥，这些密钥不可预测和安排，永久存在，即使是芯片的制造商也无法仿制。PUF电路从芯片上动态提取这个芯片所特有的无限多的密钥，这些密钥可以广泛的应用于芯片的安全和防伪。PUF技术可以提高芯片和芯片系统的安全和可靠等级，在芯片安全防伪领域取得了广泛的应用。

目前，芯片的PUF防伪技术中主要采用传统的单端口PUF电路。传统的单端口PUF电路中的PUF电路单元主要采用Holcomb等提出的利用SRAM上电初始值实现PUF的电路结构。如图1所示，该PUF电路单元由交叉耦合反相器V1、第一NMOS传输管T1和第二NMOS传输管T2构成。交叉耦合反相器由两个NMOS管和两个PMOS管组成，第一NMOS传输管T1和第二NMOS传输管T2与交叉耦合反相器的连接点Q和为两个状态节点。当PUF电路单元没有接电源的时候，两个状态节点都为00；当PUF电路单元接通电源后，由于交叉耦合反相器存在不同的驱动能力，00不稳定的状态将过渡到稳定的状态10或01，11状态为不稳定状态和不可到达。交叉耦合反相器的状态由组成其的晶体管阈值电压匹配情况决定，PUF电路单元产生的逻辑电平输出对应交叉耦合反相器随机Vt的工艺偏差。该PUF电路单元主要利用指纹识别的方法来提取SRAM上电产生的物理指纹，从而有效地提取制造时的物理器件随机的阈值电压失配，并消除随机噪声的干扰，但是在第一NMOS传输管T1和第二NMOS传输管T2都打开的情况下，Q和

两个状态节点直接与外部电路导通，其逻辑状态容易受到外部信号和噪声的干扰，以致PUF电路单元噪声容限较小，稳定性较差。由于单端口PUF电路只具有一个端口，每次访问只能输出一个密钥，当需要输出多个密钥时，需要对其进行频繁访问，不但耗时而且会导致功耗增加。为此，多端口PUF电路的研究具有现实意义。另外如果将上述PUF电路单元应用于多端口PUF电路，该PUF电路单元的噪声容限会随着端口的增加而越来越小，从而多端口PUF电路的噪声容限也越来越小，以致多端口PUF电路的输出结果很容易受到噪声的干扰，可靠性和准确性很低，芯片安全性能差。

发明内容

本发明所要解决的技术问题是提供一种具有多个相互独立的访问端口，可以实现一次访问中输出多个密钥，避免对PUF电路的频繁访问，节省时间、功耗较低的高稳态多端口PUF电路。

本发明解决上述技术问题所采用的技术方案为：一种高稳态多端口PUF电路，包括译码电路模块、PUF电路单元阵列、灵敏放大器、选择器、锁存器、时序控制电路模块和FIFO输出电路单元，所述的译码电路模块与所述的PUF电路单元阵列连接，所述的PUF电路单元阵列与所述的灵敏放大器连接，所述的灵敏放大器与所述的选择器连接，所述的选择器与所述的锁存器连接，所述的锁存器与所述的FIFO输出电路单元连接，所述的时序控制电路模块分别与所述的译码电路模块、所述的PUF电路单元阵列、所述的灵敏放大器、所述的选择器和所述的锁存器连接，所述的PUF电路单元阵列包括至少两个PUF电路单元。

所述的PUF电路单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第一交叉耦合反相器、第二交叉耦合反相器、第一隔离反相器和第二隔离反相器，所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接，所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第五NMOS管的栅极和所述的第六NMOS管的栅极连接，所述的第七NMOS管的栅极和所述的第八NMOS管的栅极连接，所述的第九NMOS管的栅极和所述的第十NMOS管的栅极连接，所述的第十一NMOS管的栅极和所述的第十二NMOS管的栅极连接，所述的第一NMOS管的源极、所述的第三NMOS管的源极、所述的第一交叉耦合反相器的输入端、所述的第二交叉耦合反相器的输出端和所述的第一隔离反相器的输入端并接，所述的第二NMOS管的源极、所述的第四NMOS管的源极、所述的第一交叉耦合反相器的输出端、所述的第二交叉耦合反相器的输入端和所述的第二隔离反相器的输入端并接，所述的第五NMOS管的源极、所述的第七NMOS管的源极、所述的第九NMOS管的源极、所述的第十一NMOS管的源极和所述的第一隔离反相器的输出端并接，所述的第六NMOS管的源极、所述的第八NMOS管的源极、所述的第十NMOS管的源极、所述的第十二NMOS管的源极和所述的第二隔离反相器的输出端并接。

所述的第一隔离反相器由第一PMOS管和第十三NMOS管组成，所述的第一PMOS管的漏极连接电源端，所述的第十三NMOS管的源极连接接地端，所述的第一PMOS管的源极和所述的第十三NMOS管的漏极并接且其公共连接端为所述的第一隔离反相器的输出端，所述的第一PMOS管的栅极和所述的第十三NMOS管的栅极并接且其公共连接端为所述的第一隔离反相器的输入端，所述的第二隔离反相器的电路结构与所述的第一隔离反相器的电路结构相同。

所述的第一隔离反相器由第十四NMOS管组成，所述的第十四NMOS管为隔离型的NMOS管，所述的第十四NMOS管的栅极为所述的第一隔离反相器的输入端，所述的第十四NMOS管的漏极为所述的第一隔离反相器的输出端，所述的第十四NMOS管的源极接地，所述的第二隔离反相器的电路结构与所述的第一隔离反相器的电路结构相同。

所述的译码电路模块包括一级译码电路单元和二级译码电路单元，所述的一级译码电路单元包括第一触发器、第二触发器、第三触发器、第一译码器、第二译码器和第三译码器，所述的第一触发器与所述的第一译码器连接，所述的第二触发器与所述的第二译码器连接，所述的第三触发器与所述的第三译码器连接，所述的二级译码电路单元包括三输入与门和负载驱动模块，所述的第一译码器、所述的第二译码器和所述的第三译码器分别连接所述的三输入与门的三个输入端，所述的三输入与门的输出端与所述的负载驱动模块连接。

所述的第一触发器、所述的第二触发器和所述的第三触发器均为D触发器，所述的第一译码器和所述的第二译码器均为2-4译码器，所述的第三译码器为1-2译码器。

所述的负载驱动模块包括三态反相器、第一输出反相器、第二输出反相器和第十六NMOS管，所述的三态反相器的输入端与所述的三输入与门的输出端连接，所述的三态反相器的选通端与所述的第十六NMOS管的漏极并接且接入读字线使能信号，所述的第十六NMOS管的源极、所述的三态反相器的输出端和所述的第一输出反相器的输入端并接，所述的第一输出反相器的输出端与所述的第二输出反相器的输入端连接，所述的第二输出反相器的输出端与所述的第十六NMOS管的栅极连接。

所述的第一输出反相器为×4反相器，所述的第二输出反相器为×6反相器。

与现有技术相比，本发明的优点在于通过设置译码电路模块、PUF电路单元阵列、灵敏放大器、选择器、锁存器、时序控制电路模块和FIFO输出电路单元，PUF电路单元阵列包括至少两个PUF电路单元，使PUF电路具有多个独立的访问端口，实现了一次访问中输出多个密钥，避免了PUF电路的频繁访问，节省了时间，降低了电路功耗；

当PUF电路单元中设置第一隔离反相器和第二隔离反相器，第一隔离反相器的输入端与第一交叉耦合反相器的输入端和第二交叉耦合反相器的输出端连接，第二隔离反相器的输入端与第一交叉耦合反相器的输出端和第二交叉耦合反相器的输入端连接，当第一隔离反相器和第二隔离反相器放电时，不会影响第一隔离反相器的输入端的电位和第二隔离反相器的输入端的电位，即不会对第一交叉耦合反相器和第二交叉耦合反相器的制造工艺偏差导致的不同驱动能力造成影响，提高了PUF电路单元的静态噪声容限保证多端口PUF电路的噪声容限不会随着PUF电路端口的增加而减少，使多端口PUF具有较高的可靠性和稳定性，提高了其安全性；

当第一隔离反相器由第十四NMOS管组成，第十四NMOS管为隔离型的NMOS管，第十四NMOS管的栅极为第一隔离反相器的输入端，第十四NMOS管的漏极为第一隔离反相器的输出端，第十四NMOS管的源极接地，第二隔离反相器的电路结构与第一隔离反相器的电路结构相同时，可以减少第一隔离反相器和第二隔离反相器中的晶体管数目，节省芯片面积，降低成本；

当译码电路模块包括一级译码电路单元和二级译码电路单元时，可以提高多端口PUF电路的译码速度，降低其译码功耗；

当负载驱动模块包括三态反相器、第一输出反相器、第二输出反相器和第十六NMOS管时，可以提高访问速度，增加读出数据的稳定性；

当负载驱动模块的第一输出反相器为×4反相器，第二输出反相器为×6反相器时，可以通过第一输出反相器将上级输出负载驱动能力提高4倍，通过第二输出反相器将上级输出负载驱动能力提高1.5倍。

附图说明

图1为现有技术中的PUF电路单元的电路图；

图2为本发明的结构示意图；

图3为本发明的PUF电路单元的电路图；

图4为本发明的PUF电路单元的第一隔离反相器或者第二隔离反相器的电路图；

图5为本发明实施例的256位四端口PUF电路的结构示意图；

图6为图5所示256位四端口PUF电路的读路径的电路结构示意图；

图7为本发明的时序控制电路模块的电路图；

图8为图5所示256位四端口PUF电路的测试芯片的频率特征和功耗曲线；

图9为图5所示256位四端口PUF电路的电压和温度的鲁棒性；

图10为本发明的静态噪声容限的蒙特卡洛仿真结果。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

如图2所示，一种高稳态多端口PUF电路，包括译码电路模块1、PUF电路单元阵列2、灵敏放大器3、选择器4、锁存器5、时序控制电路模块7和FIFO输出电路单元6，译码电路模块1与PUF电路单元阵列2连接，PUF电路单元阵列2与灵敏放大器3连接，灵敏放大器3与选择器4连接，选择器4与锁存器5连接，锁存器5与FIFO输出电路6单元连接，时序控制电路模块7分别与译码电路模块1、PUF电路单元阵列2、灵敏放大器3、选择器4和锁存器5连接，PUF电路单元阵列2包括至少两个PUF电路单元21。

如图3所示，本发明的PUF电路单元21包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第一交叉耦合反相器Inv₁、第二交叉耦合反相器Inv₂、第一隔离反相器Inv₃和第二隔离反相器Inv₄，第一NMOS管N1的栅极和第二NMOS管N2的栅极连接，第三NMOS管N3的栅极和第四NMOS管N4的栅极连接，第五NMOS管N5的栅极和第六NMOS管N6的栅极连接，第七NMOS管N7的栅极和第八NMOS管N8的栅极连接，第九NMOS管N9的栅极和第十NMOS管N10的栅极连接，第十一NMOS管N11的栅极和第十二NMOS管N12的栅极连接，第一NMOS管N1的源极、第三NMOS管N3的源极、第一交叉耦合反相器Inv₁的输入端、第二交叉耦合反相器Inv₂的输出端和第一隔离反相器Inv₃的输入端并接于第一状态节点P，第二NMOS管N2的源极、第四NMOS管N4的源极、第一交叉耦合反相器Inv₁的输出端、第二交叉耦合反相器Inv₂的输入端和第二隔离反相器Inv₄的输入端并接与第一互补状态节点

，第五NMOS管N5的源极、第七NMOS管N7的源极、第九NMOS管N9的源极、第十一NMOS管N11的源极和第一隔离反相器Inv₃的输出端并接于第二状态节点M，第六NMOS管N6的源极、第八NMOS管N8的源极、第十NMOS管N10的源极、第十二NMOS管N12的源极和第二隔离反相器Inv₄的输出端并接于第二互补状态节点

。PUF电路单元21与译码电路模块1连接，译码电路模块1中设置有多个写字线、写位线、读字线、互补读字线、读位线和互补读位线。第一NMOS管N1的漏极用于连接译码电路模块1的第一写位线WBL1，第二NMOS管N2的漏极用于连接译码电路模块1的第一互补写位线

，第三NMOS管N3的漏极用于连接译码电路模块1的第二写位线WBL2，第四NMOS管N4的漏极用于连接译码电路模块1的第二互补写位线

，第五NMOS管N5的漏极用于连接译码电路模块1的第一读位线RBL1，第六NMOS管N6的漏极用于连接译码电路模块1的第一互补读位线

，第七NMOS管N7的漏极用于连接译码电路模块1的第二读位线RBL2，第八NMOS管N8的漏极用于连接译码电路模块1的第二互补读位线

，第九NMOS管N9的漏极用于连接译码电路模块1的第三读位线RBL3，第十NMOS管N10的漏极用于连接译码电路模块1的第三互补读位线

，第十一NMOS管N11的漏极用于连接译码电路模块1的第四读位线RBL4，第十二NMOS管N12的漏极用于连接译码电路模块1的第三互补读位线

，第一NMOS管N1的栅极和第二NMOS管N2的栅极用于连接译码电路模块1的第一写字线WWL1，第三NMOS管N3的栅极和第四NMOS管N4的栅极用于连接译码电路模块1的第二写字线WWL2，第五NMOS管N5的栅极和第六NMOS管N6的栅极用于连接译码电路模块1的第一读字线RWL1，第七NMOS管N7的栅极和第八NMOS管N8的栅极用于连接译码电路模块1的第二读字线RWL2，第九NMOS管N9的栅极和第十NMOS管N10的栅极用于连接译码电路模块1的第三读字线RWL3，第十一NMOS管N11的栅极和第十二NMOS管N12的栅极用于连接译码电路模块1的第四读字线RWL4。

如图4所示，本发明的PUF电路单元21中的第一隔离反相器Inv3可以由第一PMOS管P1和第十三NMOS管N13组成，第一PMOS管P1的漏极连接电源端，第十三NMOS管N13的源极连接接地端，第一PMOS管P1的源极与第十三NMOS管N13的漏极并接且其公共连接端为第一隔离反相器Inv3的输出端，第一PMOS管P1的栅极和第十三NMOS管N13的栅极并接且其公共连接端为第一隔离反相器Inv3的输入端，第二隔离反相器Inv4的电路结构与第一隔离反相器Inv3的电路结构相同。

本发明的PUF电路单元21中的第一隔离反相器Inv3也可以由第十四NMOS管N14组成，第十四NMOS管N14为隔离型的NMOS管，第十四NMOS管N14的栅极为第一隔离反相器Inv3的输入端，第十四NMOS管N14的漏极为第一隔离反相器Inv3的输出端，第十四NMOS管N14的源极接地，第二隔离反相器Inv4的电路结构与第一隔离反相器Inv4的电路结构相同。

实施例：本实施例的一种高稳态多端口PUF电路具有四个端口，即PUF电路单元阵列2包括四个PUF电路单元21，我们得到一种256位四端口PUF电路。如图5所示，一种256位四端口PUF电路，包括译码电路模块1、PUF电路单元阵列2、灵敏放大器3、选择器4、锁存器5、时序控制电路模块7和FIFO输出电路单元6，译码电路模块1与PUF电路单元阵列2连接，PUF电路单元阵列2与灵敏放大器3连接，灵敏放大器3与选择器4连接，选择器4与锁存器5连接，锁存器5与FIFO输出电路6单元连接，时序控制电路模块7分别与译码电路模块1、PUF电路单元阵列2、灵敏放大器3、选择器4和锁存器5连接， PUF电路单元阵列2包括至少两个PUF电路单元21。为了提高译码速度和降低译码功耗，译码电路模块1中可以采用两级译码的方式实现译码。译码电路模块1包括一级译码电路单元11和二级译码电路单元12，一级译码电路单元11包括第一触发器111、第二触发器112、第三触发器113、第一译码器114、第二译码器115和第三译码器116，第一触发器111与第一译码器114连接，第二触发器112与第二译码器115连接，第三触发器113与第三译码器116连接，二级译码电路单元12包括三输入与门121和负载驱动模块122，第一译码器114、第二译码器115和第三译码器116分别连接三输入与门121的三个输入端，三输入与门121的输出端与负载驱动模块122连接。第一触发器111、第二触发器112和第三触发器113可以均为D触发器，第一译码器114和第二译码器115可以均为2-4译码器，第三译码器116可以为1-2译码器，选择器5可以为4:1选择器。

如图6所示，负载驱动模块122包括三态反相器F1、第一输出反相器F2、第二输出反相器F3和第十六NMOS管N16，三态反相器F3的输入端与三输入与门121的输出端连接，三态反相器F1的选通端与第十六NMOS管N16的漏极并接且接入读字线使能信号RL_EN，第十六NMOS管N16的源极、三态反相器F1的输出端和第一输出反相器F2的输入端并接于节点A，第一输出反相器F2的输出端与第二输出反相器F3的输入端连接，第二输出反相器F3的输出端与第十六NMOS管N16的栅极连接。为了保证可靠的读操作，读控制信号必须满足严格的时序。本发明通过时序控制电路模块7实现对读控制信号的控制，时序控制电路模块7分别输出读字线使能信号RL_EN、预充电使能信号PRE_EN、灵敏放大使能信号SA_EN、选择器使能信号和锁存器使能信号，其电路图如图7所示。

本实施例的256位四端口PUF电路的读路径的工作原理为：输入信号首先通过一级译码电路单元11进行译码，一级译码电路单元11分为三路译码，第一路译码由第一触发器111和第一译码器114实现，第二路译码由第二触发器112和第二译码器115实现，第三路译码由第三触发器113和第三译码器116实现，一级译码电路单元11的三路输出选择信号输入二级译码电路单元12中的三输入与门121的三个输入端，三输入与门121输出读字线互补信号RLB。两级译码后输出的读字线互补信号RLB经过负载驱动模块122被读字线使能信号RL_EN截成所需要的脉冲信号。脉冲信号的宽度是由读字线使能信号RL_EN的宽度决定的，而读字线使能信号RL_EN的宽度则是由PUF电路单元21将读字线放电至灵敏放大器4所能敏感的最小位线电压差的时间决定的。当读字线互补信号RLB输入负载驱动模块122时，读字线使能信号RL_EN信号有效，读字线互补信号RLB经过三态反相器F1、第一输出反相器F2和第二输出反相器F3后输出最终的读字线信号RL。在读字线使能信号RL_EN刚开始有效时，由于读字线信号RL为低，三态反相器F1后面的第十六NMOS管N16是不导通的。随着读字线信号RL为高，读字线使能信号RL_EN信号仍为高，第十六NMOS管N16作为传输管开关导通，节点A保持为高电平。当读字线使能信号RL_EN信号下降沿到来时，三态反相器F1输出浮空，此时读字线信号RL仍然有效，第十六NMOS管N16导通将节点A下拉至低电平，经过第一输出反相器F2和第二输出反相器F3拉低读字线信号RL，读字线信号RL信号无效，第十六NMOS管N16关断，从而完成译码过程，选中需要输出的PUF电路单元21。在读字线脉冲信号有效前，预充电使能信号PRE_EN信号无效，完成读字线RBL的预充电，等待读字线信号到达，开始读操作过程。一旦读字线信号到达，被选中PUF电路单元21的第五NMOS管N5和第六NMOS管N6(即读NMOS管)打开，PUF电路单元21根据其内容对其中的一根字线放电。当读字线和互补读字线上建立起足够的差分信号时，灵敏放大使能信号SA_EN有效，敏感放大器4将差分的读字线信号放大至全摆幅信号，经过锁存器5送给FIFO输出电路单元6。接着，字线信号中的读字线信号无效，灵敏放大使能信号SA_EN信号无效，预充电使能信号PRE_EN有效，对读字线重新开始预充电，为下一周的读操作做好准备。自此，完成一次读操作。

采用TSMC 65nm low-power CMOS工艺制造了256位四端口PUF电路的测试芯片。测试芯片包括256位四端口PUF电路、测试电路和时钟锁相环（PLL）。其中256位四端口PUF电路采用全定制方式实现，面积为0.045mm²；PLL提供内部高频时钟信号。测试芯片包括34个输入输出端口，20个信号端口和14个电源端口。256位四端口PUF电路的测试芯片的频率特征和功耗曲线如图8所示；电压和温度的鲁棒性如图9所示。

将本发明的高稳态多端口PUF电路与采用传统的不带隔离反相器的PUF电路单元制作的多端口PUF电路在读模式下进行噪声容限的比较，没有隔离反相器的PUF电路单元随着读端口数的增多，静态噪声容限迅速下降，最坏情况为当有四个端口同时进行读操作时，其静态噪声容限只有60mV。而本发明的带隔离反相器的PUF电路单元，在读操作时噪声容限都为456mV，其噪声容限不随读操作的端口数量的增加而减少。由此可知，在四端口同时进行读操作的情况下，本发明的静态噪声容限是采用传统的不带隔离反相器的PUF电路单元制作的多端口PUF电路的6.5倍。由此可以得出，本发明的多端口PUF具有更好的稳定性。本发明的多端口PUF电路的静态噪声容限的蒙特卡洛仿真结果如图10所示，其中图10中的（b）图为不同芯片间输出碰撞的概率，由图中可知不同芯片输出密钥间的碰撞概率几乎为零。

综上所述，高稳态多端口PUF（Physical Unclonable Functions）电路利用IC制造过程中的工艺偏差，实现不可克隆密钥。实验结果表明，在实际环境因素变化范围内，芯片间存在足够变化量，使每个多端口PUF电路密钥具有唯一性和可靠性。

Claims

1.一种高稳态多端口PUF电路，其特征在于包括译码电路模块、PUF电路单元阵列、灵敏放大器、选择器、锁存器、时序控制电路模块和FIFO输出电路单元，所述的译码电路模块与所述的PUF电路单元阵列连接，所述的PUF电路单元阵列与所述的灵敏放大器连接，所述的灵敏放大器与所述的选择器连接，所述的选择器与所述的锁存器连接，所述的锁存器与所述的FIFO输出电路单元连接，所述的时序控制电路模块分别与所述的译码电路模块、所述的PUF电路单元阵列、所述的灵敏放大器、所述的选择器和所述的锁存器连接，所述的PUF电路单元阵列包括至少两个PUF电路单元。

2.根据权利要求1所述的一种高稳态多端口PUF电路，其特征在于所述的PUF电路单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第一交叉耦合反相器、第二交叉耦合反相器、第一隔离反相器和第二隔离反相器，所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接，所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第五NMOS管的栅极和所述的第六NMOS管的栅极连接，所述的第七NMOS管的栅极和所述的第八NMOS管的栅极连接，所述的第九NMOS管的栅极和所述的第十NMOS管的栅极连接，所述的第十一NMOS管的栅极和所述的第十二NMOS管的栅极连接，所述的第一NMOS管的源极、所述的第三NMOS管的源极、所述的第一交叉耦合反相器的输入端、所述的第二交叉耦合反相器的输出端和所述的第一隔离反相器的输入端并接，所述的第二NMOS管的源极、所述的第四NMOS管的源极、所述的第一交叉耦合反相器的输出端、所述的第二交叉耦合反相器的输入端和所述的第二隔离反相器的输入端并接，所述的第五NMOS管的源极、所述的第七NMOS管的源极、所述的第九NMOS管的源极、所述的第十一NMOS管的源极和所述的第一隔离反相器的输出端并接，所述的第六NMOS管的源极、所述的第八NMOS管的源极、所述的第十NMOS管的源极、所述的第十二NMOS管的源极和所述的第二隔离反相器的输出端并接。

3.根据权利要求2所述的一种高稳态多端口PUF电路，其特征在于所述的第一隔离反相器由第一PMOS管和第十三NMOS管组成，所述的第一PMOS管的漏极连接电源端，所述的第十三NMOS管的源极连接接地端，所述的第一PMOS管的源极和所述的第十三NMOS管的漏极并接且其公共连接端为所述的第一隔离反相器的输出端，所述的第一PMOS管的栅极和所述的第十三NMOS管的栅极并接且其公共连接端为所述的第一隔离反相器的输入端，所述的第二隔离反相器的电路结构与所述的第一隔离反相器的电路结构相同。

4.根据权利要求2所述的一种高稳态多端口PUF电路，其特征在于所述的第一隔离反相器由第十四NMOS管组成，所述的第十四NMOS管为隔离型的NMOS管，所述的第十四NMOS管的栅极为所述的第一隔离反相器的输入端，所述的第十四NMOS管的漏极为所述的第一隔离反相器的输出端，所述的第十四NMOS管的源极接地，所述的第二隔离反相器的电路结构与所述的第一隔离反相器的电路结构相同。

5.根据权利要求1所述的一种高稳态多端口PUF电路，其特征在于所述的译码电路模块包括一级译码电路单元和二级译码电路单元，所述的一级译码电路单元包括第一触发器、第二触发器、第三触发器、第一译码器、第二译码器和第三译码器，所述的第一触发器与所述的第一译码器连接，所述的第二触发器与所述的第二译码器连接，所述的第三触发器与所述的第三译码器连接，所述的二级译码电路单元包括三输入与门和负载驱动模块，所述的第一译码器、所述的第二译码器和所述的第三译码器分别连接所述的三输入与门的三个输入端，所述的三输入与门的输出端与所述的负载驱动模块连接。

6.根据权利要求5所述的一种高稳态多端口PUF电路，其特征在于所述的第一触发器、所述的第二触发器和所述的第三触发器均为D触发器，所述的第一译码器和所述的第二译码器均为2-4译码器，所述的第三译码器为1-2译码器。

7.根据权利要求5所述的一种高稳态多端口PUF电路，其特征在于所述的负载驱动模块包括三态反相器、第一输出反相器、第二输出反相器和第十六NMOS管，所述的三态反相器的输入端与所述的三输入与门的输出端连接，所述的三态反相器的选通端与所述的第十六NMOS管的漏极并接且接入读字线使能信号，所述的第十六NMOS管的源极、所述的三态反相器的输出端和所述的第一输出反相器的输入端并接，所述的第一输出反相器的输出端与所述的第二输出反相器的输入端连接，所述的第二输出反相器的输出端与所述的第十六NMOS管的栅极连接。

8.根据权利要求7所述的一种高稳态多端口PUF电路，其特征在于所述的第一输出反相器为×4反相器，所述的第二输出反相器为×6反相器。