CN111130537A - 一种可配置单稳态弱物理不可克隆函数电路 - Google Patents
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Abstract
本发明公开了一种可配置单稳态弱物理不可克隆函数电路，包括时序控制器、行译码器、单元译码器、q个反相器、n个二输入异或门、m条字线和可配置PUF单元阵列，可配置PUF单元阵列包括按照1行2n列方式排布的2n个可配置PUF单元列电路，每个可配置PUF单元列电路分别包括位线、m个可配置PUF单元和一个数据锁存器，每个可配置PUF单元分别包括q个受控反相器和一个偏差放大输出电路，每个受控反相器分别包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；优点是能够灵活配置，单比特输出密钥对应面积的特征尺寸极小，且工作在近阈值以下(0.6V以下)可靠性仍然较高。
Description
技术领域
本发明涉及一种弱物理不可克隆函数电路，尤其是涉及一种可配置单稳态弱物理不可克隆函数电路。
背景技术
物理不可克隆函数(PUF)电路可在硬件层面有效保障信息安全，因此受到了越来越多的关注。物理不可克隆函数电路是一种极具前途的“芯片指纹”提取电路,它通过捕捉工艺敏感电路(如PUF单元)的随机工艺偏差，来产生有限多个具有随机性、唯一性以及不可克隆性的输出密钥(ID)。这些输出密钥已被逐渐应用于信息安全领域，如芯片特征密钥存储、设备识别认证和知识产权保护等方面。
物理不可克隆函数电路可大致分为强PUF电路和弱PUF电路两大类。这里的强和弱并不代表PUF安全性的高和低，而仅代表PUF产生激励响应对(Challenge Response Pairs,CRPs)的能力。对于强PUF电路而言，由于PUF电路硬件资源重构使得各输出密钥之间不可避免的存在相关性，因此易受到建模攻击和机器学习攻击。而对于弱PUF电路，由于一个PUF单元通常仅能产生一位输出密钥且各PUF单元之间空间独立，使得各PUF单元输出密钥之间相互独立，因此具有很强的抗攻击能力。
单稳态弱PUF电路是弱PUF电路的典型代表。文献1(YANG K,DONG Q,BLAAUW D,etal.A553F2 2-transistor amplifier-based Physically Unclonable Function(PUF)with1.67％native instability[C].IEEE Solid-State Circuits Conference,2017,146-147.)中公开了基于2-T共源放大器设计的两款单稳态弱PUF单元结构(Type-I和Type-II)，结构如图1所示。每个PUF单元都由五级共源放大器构成，其中第一级2-T共源放大器栅-漏短接用于产生最大增益点电压，后四级共源放大器串联作为偏差放大器使用。在不考虑工艺偏差的前提下，第一级和后四级串联放大器具有相同的最大增益点。然而由于集成电路制造过程必然存在的随机工艺偏差使得第一级最大增益点与后四级有所不同，该微小偏差会被后四级放大器逐级放大至轨到轨电压(采用四级放大器将偏差放大到轨电压的比率>99％)。最大增益点电压与供电电源电压VDD呈线性关系且与工艺角和温度紧密相关，但这些因素都不会影响PUF单元输出ID的可靠性，因为单个PUF单元内温度和电压变化相同，最终输出的ID值仅由PUF单元内部的随机工艺偏差决定。为了保证PMOS的漏-源电压的绝对值大于200mV，需使NMOS管的阈值电压明显低于PMOS管。如此便形成了两种PUF单元：第一种PUF单元(Type-I)PMOS管采用高阈值，NMOS管采用低阈值；第二种(Type-II)PMOS管采用高阈值，NMOS管采用普通阈值并增加正向体偏置。CTAT体偏置电压由漏-栅短接的反相器和运放构成。为使工艺偏差最大化，两种类型的PUF单元中所有的MOS管均使用最小尺寸。
文献2(ALVAREZ A B,ZHAO W,ALIOTO M.Static physically unclonablefunctions for secure chip identification with 1.9-5.8％native bit instabilityat 0.6-1V and 15fJ/bit in 65nm[J].IEEE Journal of Solid-State Circuits,2016,51(3):763-775.)利用电流镜随机工艺偏差设计的两款单稳态弱PUF单元电路如图2所示，其中Type-I型PUF单元由两级电流饥饿型反相器(均采用高阈值MOS管)外加一个缓冲器构成，Type-II型PUF单元在Type-I的基础上增加了一个放大器。这两种PUF单元虽然具有良好的随机性和唯一性，但为使前后两级电流饥饿型反相器与后面的缓冲器具有相同的最大增益点，该PUF单元必须采用有比逻辑实现，无法使用最小工艺尺寸，从而使得PUF单元面积开销很大。
虽然文献1和文献2提出的单稳态弱物理不可克隆函数电路具有良好的随机性和唯一性特性，但这些单稳态弱物理不可克隆函数电路中的PUF单元无法配置，使得单比特输出ID占用的面积较大(例如文献1所提PUF单元特征尺寸为553F2(I)和782F2(II)；文献2所提PUF单元特征尺寸为6000F2和12000F2)，此外文献1和文献2所提PUF单元均无法工作在近阈值电压以下，且当供电压降低到0.6V以下时PUF输出的可靠性将会急剧恶化。
发明内容
本发明所要解决的技术问题是提供一种能够灵活配置，单比特输出密钥对应面积的特征尺寸极小，且工作在近阈值以下(0.6V以下)可靠性仍然较高的可配置单稳态弱物理不可克隆函数电路。
本发明解决上述技术问题所采用的技术方案为：一种可配置单稳态弱物理不可克隆函数电路，包括时序控制器、行译码器、单元译码器、q个反相器、n个二输入异或门、m条字线和可配置PUF单元阵列，m＝2w，q＝2z，n、z和w分别为大于等于1的整数，每个所述的二输入异或门分别具有第一输入端、第二输入端和输出端，所述的时序控制器具有用于接入时钟信号的时钟端、用于接入使能信号的使能端、用于输出预充电信号的第一输出端和用于输出受控时钟信号的第二输出端；所述的行译码器具有时钟端、用于接入w位行译码地址的一个输入端和m个输出端，所述的单元译码器具有时钟端、用于接入z位单元译码地址的一个输入端和q个输出端，所述的可配置PUF单元阵列具有预充电控制端、m个字线端、2n位输出端、q个选择端和q个反相选择端，所述的时序控制器的第一输出端与所述的可配置PUF单元阵列的预充电控制端连接，所述的时序控制器的第二输出端分别与所述的行译码器的时钟端和所述的单元译码器的时钟端连接，所述的行译码器的第j个输出端、所述的可配置PUF单元阵列的第j个字线端分别与第j条所述的字线连接，j＝1，2，…，m；所述的单元译码器的第k个输出端、所述的可配置PUF单元阵列的第k个选择端分别与第k个所述的反相器的输入端连接，所述的可配置PUF单元阵列的第k个反相选择端分别与第k个所述的反相器的输出端连接，k＝1，2，…，q；所述的可配置PUF单元阵列的第2h-1位输出端与第h个所述的二输入异或门的第一输入端连接，所述的可配置PUF单元阵列的第2h位输出端与第h个所述的二输入异或门的第二输入端连接，第h个所述的二输入异或门的输出端作为可配置单稳态弱物理不可克隆函数电路的第h位输出端，用于输出第h位密钥，h＝1，2，…，n，所述的时序控制器的时钟端作为可配置单稳态弱物理不可克隆函数电路的时钟端、具有用于接入时钟信号，所述的时序控制器的使能端作为可配置单稳态弱物理不可克隆函数电路的使能端、具有用于接入使能信号，所述的行译码器的输入端作为可配置单稳态弱物理不可克隆函数电路的第一输入端，用于接入w位行译码地址，所述的单元译码器的输入端作为可配置单稳态弱物理不可克隆函数电路的第二输入端，用于接入z位单元译码地址；所述的可配置PUF单元阵列包括按照1行2n列方式排布的2n个可配置PUF单元列电路，每个所述的可配置PUF单元列电路分别具有预充电控制端、m个字线端、q个选择端、q个反相选择端和输出端，2n个可配置PUF单元列电路的第j个字线端连接且其连接端为所述的可配置PUF单元阵列的第j个字线端，2n个可配置PUF单元列电路的预充电控制端连接且其连接端为所述的可配置PUF单元阵列的预充电控制端，2n个可配置PUF单元列电路的第k个选择端连接且其连接端为所述的可配置PUF单元阵列的第k个选择端，2n个可配置PUF单元列电路的第k个反相选择端连接且其连接端为所述的可配置PUF单元阵列的第k个反相选择端，第g个可配置PUF单元列电路的输出端为所述的可配置PUF单元阵列的第g位输出端，g＝1，2，…，2n；每个所述的可配置PUF单元列电路分别包括位线、m个可配置PUF单元和一个数据锁存器，每个所述的可配置PUF单元分别具有字线端、位线端、q位选择端和q位反相选择端，所述的数据锁存器具有第一输入端、第二输入端和输出端，第j个可配置PUF单元的字线端为所述的可配置PUF单元列电路的第j个字线端，m个可配置PUF单元的第k个选择端连接且其连接端为所述的可配置PUF单元列电路的第k个选择端，m个可配置PUF单元的第k个反相选择端连接且其连接端为所述的可配置PUF单元列电路的第k个反相选择端，m个可配置PUF单元的位线端、所述的数据锁存器的第二入端分别与所述的位线连接，所述的数据锁存器的第一输入端为所述的可配置PUF单元列电路的预充电控制端，所述的数据锁存器的输出端为所述的可配置PUF单元列电路的输出端；每个所述的可配置PUF单元分别包括q个受控反相器和一个偏差放大输出电路，每个所述的受控反相器分别具有输入端、选择端、反相选择端和输出端，所述的偏差放大输出电路具有第一输入端、第二输入端和输出端，q个所述的受控反相器的输入端、q个所述的受控反相器的输出端和所述的偏差放大输出电路的第一输入端连接，所述的偏差放大输出电路的第二输入端为所述的可配置PUF单元的字线端，所述的偏差放大输出电路的输出端为所述的可配置PUF单元的位线端，第k个所述的受控反相器的选择端为所述的可配置PUF单元的第k个选择端，第k个所述的受控反相器的反相选择端为所述的可配置PUF单元的第k个反相选择端；每个所述的受控反相器分别包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，所述的第一PMOS管、所述的第二PMOS管、所述的第一NMOS管和所述的第二NMOS管的宽长比均为120nm/60nm，所述的第一PMOS管的源极接入电源，所述的第一PMOS管的栅极为所述的受控反相器的反相选择端，所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二PMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的受控反相器的输入端，所述的第二PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的受控反相器的输出端，所述的第二NMOS管的源极和所述的第一NMOS管的漏极连接，所述的第一NMOS管的栅极为所述的受控反相器的选择端，所述的第一NMOS管的源极接地。
所述的偏差放大输出电路包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管；所述的第三PMOS管、所述的第四PMOS管、所述的第五PMOS管、所述的第六PMOS管、所述的第七PMOS管、所述的第八PMOS管、所述的第三NMOS管、所述的第四NMOS管、所述的第五NMOS管、所述的第六NMOS管、所述的第七NMOS管、所述的第八NMOS管、所述的第九NMOS管和所述的第十NMOS管的宽长比均为120nm/60nm；所述的第三PMOS管的源极、所述的第四PMOS管的源极、所述的第五PMOS管的源极、所述的第三NMOS管的栅极、所述的第四NMOS管的栅极和所述的第五NMOS管的栅极均接入电源，所述的第三PMOS管的栅极、所述的第四PMOS管的栅极、所述的第五PMOS管的栅极、所述的第三NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的源极均接地，所述的第三PMOS管的漏极和所述的第六PMOS管的源极连接，所述的第四PMOS管的漏极和所述的第七PMOS管的源极连接，所述的第五PMOS管的漏极和所述的第八PMOS管的源极连接，所述的第六PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的偏差放大输出电路的第一输入端，所述的第六PMOS管的漏极、所述的第六NMOS管的漏极、所述的第七PMOS管的栅极和所述的第七NMOS管的栅极连接，所述的第七PMOS管的漏极、所述的第七NMOS管的漏极、所述的第八PMOS管的栅极和所述的第八NMOS管的栅极连接，所述的第八PMOS管的漏极、所述的第八NMOS管的漏极和所述的第九NMOS管的栅极连接，所述的第九NMOS管的源极接地，所述的第九NMOS管的漏极和所述的第十NMOS管的漏极连接，所述的第十NMOS管的栅极为所述的偏差放大输出电路的第二输入端，所述的第十NMOS管的源极为所述的偏差放大输出电路的输出端，所述的第六NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第五NMOS管的漏极连接。该偏差放大输出电路采用十四个MOS管实现，结构简单，并且每个MOS管均可采用最小尺寸的MOS管构成，因此实现起来面积小，此外由于第三PMOS管、第四PMOS管和第五PMOS管的栅极均接地以及第三NMOS管、第四NMOS管和第五NMOS管的栅极均接电源，使得第三PMOS管、第四PMOS管、第五PMOS管、第三NMOS管、第四NMOS管和第五NMOS管始终处于导通状态，由此不存在堆叠效应，因此该偏差放大输出电路可工作在低电压下，使本发明工作在近阈值以下(0.6V以下)可靠性仍然较高。所述的数据锁存器包括第九PMOS管、第一反相器、第一二输入与非门和第二二输入与非门，所述的第九PMOS管的宽长比为2μm/60nm,所述的第一二输入与非门和所述的第二二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第九PMOS管的源极接入电源，所述的第九PMOS管的栅极、所述的第一反相器的输出端和所述的第二二输入与非门的第二输入端连接，所述的第九PMOS管的漏极和所述的第一二输入与非门的第一输入端连接且其连接端为所述的数据锁存器的第二输入端，所述的第一二输入与非门的第二输入端和所述的第二二输入与非门的输出端连接且其连接端为所述的数据锁存器的输出端，所述的第一二输入与非门的输出端和所述的第二二输入与非门的第一输入端连接，所述的第一反相器的输入端为所述的数据锁存器的第一输入端。该锁存器仅由两个二输入与非门、一个反相器和一个PMOS管构成，结构简单，面积小。
所述的时序控制器包括D触发器、第一二输入与门、第二二输入与门、第二反相器和延时链，所述的D触发器具有输入端、时钟端和输出端，所述的延时链具有输入端和输出端，所述的第一二输入与门和所述的第二二输入与门分别具有第一输入端、第二输入端和输出端，所述的D触发器的输入端为时序控制器的使能端，所述的D触发器的时钟端和所述的第一二输入与门的第二输入端连接且其连接端为所述的时序控制器的时钟端，所述的D触发器的输出端和所述的第一二输入与门的第一输入端连接，所述的第一二输入与门的输出端、所述的延时链的输入端和第二二输入与门的第二输入端连接且其连接端为所述的时序控制器的第二输出端，所述的延时链的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端和所述的第二二输入与门的第一输入端连接，所述的第二二输入与门的输出端为所述的时序控制器的第一输出端。该时序控制器结构简单，面积功耗较小。
所述的延时链包括d个反相器，d为大于等于10的整数，第1个反相器的输入端为所述的延时链的输入端，第d个反相器的输出端为所述的延时链的输出端，第s个反相器的输出端和第s+1个反相器的输入端连接，s＝1，2，…，d-1。
与现有技术相比，本发明的优点在于通过时序控制器、行译码器、单元译码器、q个反相器、n个二输入异或门、m条字线和可配置PUF单元阵列构成可配置单稳态弱物理不可克隆函数电路，m＝2w，q＝2z，n、z和w分别为大于等于1的整数，时序控制器的第一输出端与可配置PUF单元阵列的预充电控制端连接，时序控制器的第二输出端分别与行译码器的时钟端和单元译码器的时钟端连接，行译码器的第j个输出端、可配置PUF单元阵列的第j个字线端分别与第j条字线连接，j＝1，2，…，m；单元译码器的第k个输出端、可配置PUF单元阵列的第k个选择端分别与第k个反相器的输入端连接，可配置PUF单元阵列的第k个反相选择端分别与第k个反相器的输出端连接，k＝1，2，…，q；可配置PUF单元阵列的第2h-1位输出端与第h个二输入异或门的第一输入端连接，可配置PUF单元阵列的第2h位输出端与第h个二输入异或门的第二输入端连接，第h个二输入异或门的输出端作为可配置单稳态弱物理不可克隆函数电路的第h位输出端，用于输出第h位密钥，h＝1，2，…，n，时序控制器的时钟端作为可配置单稳态弱物理不可克隆函数电路的时钟端、具有用于接入时钟信号，时序控制器的使能端作为可配置单稳态弱物理不可克隆函数电路的使能端、具有用于接入使能信号，行译码器的输入端作为可配置单稳态弱物理不可克隆函数电路的第一输入端，用于接入w位行译码地址，单元译码器的输入端作为可配置单稳态弱物理不可克隆函数电路的第二输入端，用于接入z位单元译码地址；可配置PUF单元阵列包括按照1行2n列方式排布的2n个可配置PUF单元列电路，2n个可配置PUF单元列电路的第j个字线端连接且其连接端为可配置PUF单元阵列的第j个字线端，2n个可配置PUF单元列电路的预充电控制端连接且其连接端为可配置PUF单元阵列的预充电控制端，2n个可配置PUF单元列电路的第k个选择端连接且其连接端为可配置PUF单元阵列的第k个选择端，2n个可配置PUF单元列电路的第k个反相选择端连接且其连接端为可配置PUF单元阵列的第k个反相选择端，第g个可配置PUF单元列电路的输出端为可配置PUF单元阵列的第g位输出端，g＝1，2，…，2n；每个可配置PUF单元列电路分别包括位线、m个可配置PUF单元和一个数据锁存器，第j个可配置PUF单元的字线端为可配置PUF单元列电路的第j个字线端，m个可配置PUF单元的第k个选择端连接且其连接端为可配置PUF单元列电路的第k个选择端，m个可配置PUF单元的第k个反相选择端连接且其连接端为可配置PUF单元列电路的第k个反相选择端，m个可配置PUF单元的位线端、数据锁存器的第二输入端分别与位线连接，数据锁存器的第一输入端为可配置PUF单元列电路的预充电控制端，数据锁存器的输出端为可配置PUF单元列电路的输出端；每个可配置PUF单元分别包括q个受控反相器和一个偏差放大输出电路，q个受控反相器的输入端、q个受控反相器的输出端和偏差放大输出电路的第一输入端连接，偏差放大输出电路的第二输入端为可配置PUF单元的字线端，偏差放大输出电路的输出端为可配置PUF单元的位线端，第k个受控反相器的选择端为可配置PUF单元的第k个选择端，第k个受控反相器的反相选择端为可配置PUF单元的第k个反相选择端；每个受控反相器分别包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管的宽长比均为120nm/60nm，第一PMOS管的源极接入电源，第一PMOS管的栅极为受控反相器的反相选择端，第一PMOS管的漏极和第二PMOS管的源极连接，第二PMOS管的栅极和第二NMOS管的栅极连接且其连接端为受控反相器的输入端，第二PMOS管的漏极和第二NMOS管的漏极连接且其连接端为受控反相器的输出端，第二NMOS管的源极和第一NMOS管的漏极连接，第一NMOS管的栅极为受控反相器的选择端，第一NMOS管的源极接地，本发明的可配置单稳态弱物理不可克隆函数电路中，通过外部信号进行配置，可以使可配置PUF单元列电路中每个可配置PUF单元产生多位输出ID，由此单比特输出ID对应的面积大大减小，另外通过n个二输入异或门实现异或去相关，使得可配置PUF单元既可以灵活配置也能够保证最终输出的ID具有较高的唯一性，本发明的可配置单稳态弱物理不可克隆函数电路中所有MOS管均可采用最小尺寸的MOS管实现，可进一步减小可配置PUF单元面积，从而降低整体电路面积开销，而且本发明的可配置单稳态弱物理不可克隆函数电路的可配置PUF单元无堆叠效应，因此可工作在低电压(近阈值)下，并具有较高的可靠性。
附图说明
图1为文献1中公开的两款单稳态弱PUF单元结构的电路图；
图2为文献2中公开的两款单稳态弱PUF单元结构的电路图；
图3为本发明的可配置单稳态弱物理不可克隆函数电路的电路图；
图4为本发明的可配置单稳态弱物理不可克隆函数电路的可配置PUF单元列电路的电路图；
图5为本发明的可配置单稳态弱物理不可克隆函数电路的可配置PUF单元的电路图；
图6为本发明的可配置单稳态弱物理不可克隆函数电路的受控反相器的电路图；
图7为本发明的可配置单稳态弱物理不可克隆函数电路的偏差放大输出电路的电路图；
图8为本发明的可配置单稳态弱物理不可克隆函数电路的数据锁存器的电路图；
图9为本发明的可配置单稳态弱物理不可克隆函数电路的时序控制器的电路图；
图10为本发明的可配置单稳态弱物理不可克隆函数电路的延时链的电路图；
图11为本发明的可配置单稳态弱物理不可克隆函数电路的工作时序图；
图12为本发明的可配置单稳态弱物理不可克隆函数电路的2D映射图；
图13为本发明的可配置单稳态弱物理不可克隆函数电路的输出响应的平均灰度图；
图14为本发明的可配置单稳态弱物理不可克隆函数电路的片间汉明距离统计直方图；
图15为本发明的可配置单稳态弱物理不可克隆函数电路的输出响应的相关性统计图；
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例：如图3至图6所示，一种可配置单稳态弱物理不可克隆函数电路，包括时序控制器、行译码器、单元译码器、q个反相器I1～Iq、n个二输入异或门XOR1～XOR2、m条字线WL1～WLm和可配置PUF单元阵列，m＝2w，q＝2z，n、z和w分别为大于等于1的整数，每个二输入异或门分别具有第一输入端、第二输入端和输出端，时序控制器具有用于接入时钟信号CLK的时钟端、用于接入使能信号CEN的使能端、用于输出预充电信号PRE的第一输出端和用于输出受控时钟信号AEN的第二输出端；行译码器具有时钟端、用于接入w位行译码地址的一个输入端和m个输出端，单元译码器具有时钟端、用于接入z位单元译码地址的一个输入端和q个输出端，可配置PUF单元阵列具有预充电控制端、m个字线端、2n位输出端、q个选择端S1～Sq和q个反相选择端SB1～SBq，时序控制器的第一输出端与可配置PUF单元阵列的预充电控制端连接，时序控制器的第二输出端分别与行译码器的时钟端和单元译码器的时钟端连接，行译码器的第j个输出端、可配置PUF单元阵列的第j个字线端分别与第j条字线连接，j＝1，2，…，m；单元译码器的第k个输出端、可配置PUF单元阵列的第k个选择端分别与第k个反相器的输入端连接，可配置PUF单元阵列的第k个反相选择端分别与第k个反相器的输出端连接，k＝1，2，…，q；可配置PUF单元阵列的第2h-1位输出端与第h个二输入异或门的第一输入端连接，可配置PUF单元阵列的第2h位输出端与第h个二输入异或门的第二输入端连接，第h个二输入异或门的输出端作为可配置单稳态弱物理不可克隆函数电路的第h位输出端，用于输出第h位密钥，h＝1，2，…，n，时序控制器的时钟端作为可配置单稳态弱物理不可克隆函数电路的时钟端、具有用于接入时钟信号CLK，时序控制器的使能端作为可配置单稳态弱物理不可克隆函数电路的使能端，具有用于接入使能信号CEN，行译码器的输入端作为可配置单稳态弱物理不可克隆函数电路的第一输入端，用于接入w位行译码地址WDDR，单元译码器的输入端作为可配置单稳态弱物理不可克隆函数电路的第二输入端，用于接入z位单元译码地址LDDR；可配置PUF单元阵列包括按照1行2n列方式排布的2n个可配置PUF单元列电路，每个可配置PUF单元列电路分别具有预充电控制端、m个字线端、q个选择端、q个反相选择端和输出端，2n个可配置PUF单元列电路的第j个字线端连接且其连接端为可配置PUF单元阵列的第j个字线端，2n个可配置PUF单元列电路的预充电控制端连接且其连接端为可配置PUF单元阵列的预充电控制端，2n个可配置PUF单元列电路的第k个选择端连接且其连接端为可配置PUF单元阵列的第k个选择端，2n个可配置PUF单元列电路的第k个反相选择端连接且其连接端为可配置PUF单元阵列的第k个反相选择端，第g个可配置PUF单元列电路的输出端为可配置PUF单元阵列的第g位输出端，g＝1，2，…，2n；每个可配置PUF单元列电路分别包括位线BL、m个可配置PUF单元和一个数据锁存器，每个可配置PUF单元分别具有字线端、位线BL端、q位选择端和q位反相选择端，数据锁存器具有第一输入端、第二输入端和输出端，第j个可配置PUF单元的字线端为可配置PUF单元列电路的第j个字线端，m个可配置PUF单元的第k个选择端连接且其连接端为可配置PUF单元列电路的第k个选择端，m个可配置PUF单元的第k个反相选择端连接且其连接端为可配置PUF单元列电路的第k个反相选择端，m个可配置PUF单元的位线BL端、数据锁存器的第二输入端分别与位线BL连接，数据锁存器的第一输入端为可配置PUF单元列电路的预充电控制端，数据锁存器的输出端为可配置PUF单元列电路的输出端；每个可配置PUF单元分别包括q个受控反相器和一个偏差放大输出电路，每个受控反相器分别具有输入端、选择端、反相选择端和输出端，偏差放大输出电路具有第一输入端、第二输入端和输出端，q个受控反相器的输入端、q个受控反相器的输出端和偏差放大输出电路的第一输入端连接，偏差放大输出电路的第二输入端为可配置PUF单元的字线端，偏差放大输出电路的输出端为可配置PUF单元的位线BL端，第k个受控反相器的选择端为可配置PUF单元的第k个选择端，第k个受控反相器的反相选择端为可配置PUF单元的第k个反相选择端；每个受控反相器分别包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1和第二NMOS管N2，第一PMOS管P1、第二PMOS管P2、第一NMOS管N1和第二NMOS管N2的宽长比均为120nm/60nm，第一PMOS管P1的源极接入电源，第一PMOS管P1的栅极为受控反相器的反相选择端，第一PMOS管P1的漏极和第二PMOS管P2的源极连接，第二PMOS管P2的栅极和第二NMOS管N2的栅极连接且其连接端为受控反相器的输入端，第二PMOS管P2的漏极和第二NMOS管N2的漏极连接且其连接端为受控反相器的输出端，第二NMOS管N2的源极和第一NMOS管N1的漏极连接，第一NMOS管N1的栅极为受控反相器的选择端，第一NMOS管N1的源极接地。
本实施例中，如图7所示，偏差放大输出电路包括第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9和第十NMOS管N10；第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9和第十NMOS管N10的宽长比均为120nm/60nm；第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第三NMOS管N3的栅极、第四NMOS管N4的栅极和第五NMOS管N5的栅极均接入电源，第三PMOS管P3的栅极、第四PMOS管P4的栅极、第五PMOS管P5的栅极、第三NMOS管N3的源极、第四NMOS管N4的源极和第五NMOS管N5的源极均接地，第三PMOS管P3的漏极和第六PMOS管P6的源极连接，第四PMOS管P4的漏极和第七PMOS管P7的源极连接，第五PMOS管P5的漏极和第八PMOS管P8的源极连接，第六PMOS管P6的栅极和第六NMOS管N6的栅极连接且其连接端为偏差放大输出电路的第一输入端，第六PMOS管P6的漏极、第六NMOS管N6的漏极、第七PMOS管P7的栅极和第七NMOS管N7的栅极连接，第七PMOS管P7的漏极、第七NMOS管N7的漏极、第八PMOS管P8的栅极和第八NMOS管N8的栅极连接，第八PMOS管P8的漏极、第八NMOS管N8的漏极和第九NMOS管N9的栅极连接，第九NMOS管N9的源极接地，第九NMOS管N9的漏极和第十NMOS管N10的漏极连接，第十NMOS管N10的栅极为偏差放大输出电路的第二输入端，第十NMOS管N10的源极为偏差放大输出电路的输出端，第六NMOS管N6的源极和第三NMOS管N3的漏极连接，第七NMOS管N7的源极和第四NMOS管N4的漏极连接，第八NMOS管N8的源极和第五NMOS管N5的漏极连接。
本实施例中，如图8所示，数据锁存器包括第九PMOS管P9、第一反相器INV1、第一二输入与非门NAND1和第二二输入与非门NAND2，第九PMOS管P9的宽长比为2μm/60nm,第一二输入与非门NAND1和第二二输入与非门NAND2分别具有第一输入端、第二输入端和输出端，第九PMOS管P9的源极接入电源，第九PMOS管P9的栅极、第一反相器INV1的输出端和第二二输入与非门NAND2的第二输入端连接，第九PMOS管P9的漏极和第一二输入与非门NAND1的第一输入端连接且其连接端为数据锁存器的第二输入端，第一二输入与非门NAND1的第二输入端和第二二输入与非门NAND2的输出端连接且其连接端为数据锁存器的输出端，第一二输入与非门NAND1的输出端和第二二输入与非门NAND2的第一输入端连接，第一反相器INV1的输入端为数据锁存器的第一输入端。
本实施例中，如图9所示，时序控制器包括D触发器LH1、第一二输入与门AND1、第二二输入与门AND2、第二反相器INV2和延时链，D触发器LH1具有输入端、时钟端和输出端，延时链具有输入端和输出端，第一二输入与门AND1和第二二输入与门AND2分别具有第一输入端、第二输入端和输出端，D触发器LH1的输入端为时序控制器的使能端，D触发器LH1的时钟端和第一二输入与门AND1的第二输入端连接且其连接端为时序控制器的时钟端，D触发器LH1的输出端和第一二输入与门AND1的第一输入端连接，第一二输入与门AND1的输出端、延时链的输入端和第二二输入与门AND2的第二输入端连接且其连接端为时序控制器的第二输出端，延时链的输出端和第二反相器INV2的输入端连接，第二反相器INV2的输出端和第二二输入与门AND2的第一输入端连接，第二二输入与门AND2的输出端为时序控制器的第一输出端。
本实施例中，如图10所示，延时链包括d个反相器，d为大于等于10的整数，第1个反相器的输入端为延时链的输入端，第d个反相器的输出端为延时链的输出端，第s个反相器的输出端和第s+1个反相器的输入端连接，s＝1，2，…，d-1。
本发明的可配置单稳态弱物理不可克隆函数电路的工作时序如图11所示，图11中，CLK为时序控制器的时钟端接入的时钟信号，PRE为时序控制器的第一输出端输出的预充电信号，WL为某一时刻被选中的字线信号，BL为所有可配置PUF单元列电路的位线信号，O为所有可配置PUF单元列电路的输出信号；分析图11可知：本发明的可配置单稳态弱物理不可克隆函数电路工作时序简单，易于实现。
采用TSMC 65nm CMOS工艺对本发明的可配置单稳态弱物理不可克隆函数电路进行实现，可配置PUF单元阵列大小为512(即64行×8列)，每个可配置PUF单元中MOS管均采用最小工艺尺寸120nm/60nm。整个可配置单稳态弱物理不可克隆函数电路的面积为76.6μm×62.2μm，单个可配置PUF单元的面积为1.04μm×12.05μm。在版图设计过程中，可配置PUF单元和数据锁存器采用中心对称原则；相邻金属层采用垂直布线以减小信号串扰。采用Calibre进行版图参数提取，并利用Cadence/Spectre对本发明的可配置单稳态弱物理不可克隆函数电路进行100次Monte Carlo后仿真，仿真过程中工艺偏差同时包含局部偏差和全局偏差。
2D映射(2-dimensional map)和灰度映射(gray-scale map)常被用来衡量PUF电路的输出响应的随机特性。随机选取一个可配置单稳态弱物理不可克隆函数电路，该可配置单稳态弱物理不可克隆函数电路的2D映射图如图12所示，图12中，黑色像素代表逻辑0，白色像素代表逻辑1。统计发现该物理不可克隆函数电路产生逻辑0(48.9％)和逻辑1(51.1％)的概率非常接近50％的理想值，且无明显逻辑偏向性。此外，其余弱物理不可克隆函数电路也获得了类似的输出结果。100个可配置单稳态弱物理不可克隆函数电路输出响应的平均灰度图如图13所示，分析图13可以发现平均灰度值在0.5附近波动，且无明显的空间相关性。由此可知，本发明的可配置单稳态弱物理不可克隆函数电路具有良好的随机性。
唯一性是PUF电路的重要属性之一，唯一性通过不同PUF电路之间的片间汉明距离(Hamming Distance,HD)衡量。对于100个可配置单稳态弱物理不可克隆函数电路，共能产生48000(480×100)组比较(每组位宽64-bit)比较，用以计算片间HDinter。本发明的可配置单稳态弱物理不可克隆函数电路的片间汉明距离的统计分布图如图14所示，分析图14可知：归一化的平均片间汉明距离为0.491，对应的唯一性可通过以下公式计算:Uniqueness＝1-|2HDinter_avg-1|，其中HDinter_avg为汉明距离的平均值。由此可知所提PUF的唯一性为0.982，接近理想值1，因此具有良好的唯一性。
PUF输出秘钥(ID)之间相关性越高越容易被建模攻击或机器学习攻击，反之相关性越低被攻击的可能性越低。本发明的可配置单稳态弱物理不可克隆函数电路输出ID的相关性通过Matlab自相关函数(autocorr)衡量，本发明的可配置单稳态弱物理不可克隆函数电路输出ID的相关性统计如图15所示，这里Lags取2048,其95％的自信区间对应的ACF为0.02，非常接近于0，因此输出ID之间几乎没有相关性，本发明的可配置单稳态弱物理不可克隆函数电路抗建模和机器学习攻击能力强。
功耗和能耗对于资源受限的PUF电路极其重要。功耗可通过平均电流与直流电压相乘获得；单比特能耗可通过以下公式计算：Ebit＝Ptotal/(w*fclk)，其中w代表PUF电路并行输出位宽，fclk代表时钟频率。表1给出了本发明的可配置单稳态弱物理不可克隆函数电路的平均功耗Ptotal(@20MHz)和对应的单比特能耗Ebit。
表1不同电压下PUF电路的总功耗(Ptotal)和单比特能耗(Ebit)
分析表1可知：本发明的可配置单稳态弱物理不可克隆函数电路在0.6V/20MHz下的吞吐率为80Mb/s，对应的能耗仅为19.65fJ/b。
本发明的可配置单稳态弱物理不可克隆函数电路的性能与相关文献对比如表2所示。
表2本发明与现有技术的性能比较表
分析表2可知：本发明的PUF电路在面积和能耗等方面均具有一定优势，此外本发明中可配置PUF单元由于可配置，从而可大大增加单个可配置PUF单元的信息熵。本发明中可配置PUF单元单比特面积为(1.04×12.05)/8，对应的最小特征尺寸仅为371F2，比文献1单元面积分别减小了32.9％(I)和52.5％(II)；相比文献2单元面积分别减小了93.8％(I)和96.9％(II)。本发明在0.5V的标准电压下能耗仅为8.63fJ/bit，相比文献1单比特能耗降低了23.6％(I)和36.1％(II)；相比文献2单比特能耗分别降低了42.4％(I)和94.75％(II)。
Claims (5)
1.一种可配置单稳态弱物理不可克隆函数电路，其特征在于包括时序控制器、行译码器、单元译码器、q个反相器、n个二输入异或门、m条字线和可配置PUF单元阵列，m＝2w，q＝2z，n、z和w分别为大于等于1的整数，每个所述的二输入异或门分别具有第一输入端、第二输入端和输出端，所述的时序控制器具有用于接入时钟信号的时钟端、用于接入使能信号的使能端、用于输出预充电信号的第一输出端和用于输出受控时钟信号的第二输出端；所述的行译码器具有时钟端、用于接入w位行译码地址的一个输入端和m个输出端，所述的单元译码器具有时钟端、用于接入z位单元译码地址的一个输入端和q个输出端，所述的可配置PUF单元阵列具有预充电控制端、m个字线端、2n位输出端、q个选择端和q个反相选择端，所述的时序控制器的第一输出端与所述的可配置PUF单元阵列的预充电控制端连接，所述的时序控制器的第二输出端分别与所述的行译码器的时钟端和所述的单元译码器的时钟端连接，所述的行译码器的第j个输出端、所述的可配置PUF单元阵列的第j个字线端分别与第j条所述的字线连接，j＝1，2，…，m；所述的单元译码器的第k个输出端、所述的可配置PUF单元阵列的第k个选择端分别与第k个所述的反相器的输入端连接，所述的可配置PUF单元阵列的第k个反相选择端分别与第k个所述的反相器的输出端连接，k＝1，2，…，q；所述的可配置PUF单元阵列的第2h-1位输出端与第h个所述的二输入异或门的第一输入端连接，所述的可配置PUF单元阵列的第2h位输出端与第h个所述的二输入异或门的第二输入端连接，第h个所述的二输入异或门的输出端作为可配置单稳态弱物理不可克隆函数电路的第h位输出端，用于输出第h位密钥，h＝1，2，…，n，所述的时序控制器的时钟端作为可配置单稳态弱物理不可克隆函数电路的时钟端、具有用于接入时钟信号，所述的时序控制器的使能端作为可配置单稳态弱物理不可克隆函数电路的使能端、具有用于接入使能信号，所述的行译码器的输入端作为可配置单稳态弱物理不可克隆函数电路的第一输入端，用于接入w位行译码地址，所述的单元译码器的输入端作为可配置单稳态弱物理不可克隆函数电路的第二输入端，用于接入z位单元译码地址；
所述的可配置PUF单元阵列包括按照1行2n列方式排布的2n个可配置PUF单元列电路，每个所述的可配置PUF单元列电路分别具有预充电控制端、m个字线端、q个选择端、q个反相选择端和输出端，2n个可配置PUF单元列电路的第j个字线端连接且其连接端为所述的可配置PUF单元阵列的第j个字线端，2n个可配置PUF单元列电路的预充电控制端连接且其连接端为所述的可配置PUF单元阵列的预充电控制端，2n个可配置PUF单元列电路的第k个选择端连接且其连接端为所述的可配置PUF单元阵列的第k个选择端，2n个可配置PUF单元列电路的第k个反相选择端连接且其连接端为所述的可配置PUF单元阵列的第k个反相选择端，第g个可配置PUF单元列电路的输出端为所述的可配置PUF单元阵列的第g位输出端，g＝1，2，…，2n；
每个所述的可配置PUF单元列电路分别包括位线、m个可配置PUF单元和一个数据锁存器，每个所述的可配置PUF单元分别具有字线端、位线端、q位选择端和q位反相选择端，所述的数据锁存器具有第一输入端、第二输入端和输出端，第j个可配置PUF单元的字线端为所述的可配置PUF单元列电路的第j个字线端，m个可配置PUF单元的第k个选择端连接且其连接端为所述的可配置PUF单元列电路的第k个选择端，m个可配置PUF单元的第k个反相选择端连接且其连接端为所述的可配置PUF单元列电路的第k个反相选择端，m个可配置PUF单元的位线端、所述的数据锁存器的第二输入端分别与所述的位线连接，所述的数据锁存器的第一输入端为所述的可配置PUF单元列电路的预充电控制端，所述的数据锁存器的输出端为所述的可配置PUF单元列电路的输出端；
每个所述的可配置PUF单元分别包括q个受控反相器和一个偏差放大输出电路，每个所述的受控反相器分别具有输入端、选择端、反相选择端和输出端，所述的偏差放大输出电路具有第一输入端、第二输入端和输出端，q个所述的受控反相器的输入端、q个所述的受控反相器的输出端和所述的偏差放大输出电路的第一输入端连接，所述的偏差放大输出电路的第二输入端为所述的可配置PUF单元的字线端，所述的偏差放大输出电路的输出端为所述的可配置PUF单元的位线端，第k个所述的受控反相器的选择端为所述的可配置PUF单元的第k个选择端，第k个所述的受控反相器的反相选择端为所述的可配置PUF单元的第k个反相选择端；
每个所述的受控反相器分别包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，所述的第一PMOS管、所述的第二PMOS管、所述的第一NMOS管和所述的第二NMOS管的宽长比均为120nm/60nm，所述的第一PMOS管的源极接入电源，所述的第一PMOS管的栅极为所述的受控反相器的反相选择端，所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二PMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的受控反相器的输入端，所述的第二PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的受控反相器的输出端，所述的第二NMOS管的源极和所述的第一NMOS管的漏极连接，所述的第一NMOS管的栅极为所述的受控反相器的选择端，所述的第一NMOS管的源极接地。
2.根据权利要求1所述的一种可配置单稳态物理不可克隆函数电路，其特征在于所述的偏差放大输出电路包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管；所述的第三PMOS管、所述的第四PMOS管、所述的第五PMOS管、所述的第六PMOS管、所述的第七PMOS管、所述的第八PMOS管、所述的第三NMOS管、所述的第四NMOS管、所述的第五NMOS管、所述的第六NMOS管、所述的第七NMOS管、所述的第八NMOS管、所述的第九NMOS管和所述的第十NMOS管的宽长比均为120nm/60nm；所述的第三PMOS管的源极、所述的第四PMOS管的源极、所述的第五PMOS管的源极、所述的第三NMOS管的栅极、所述的第四NMOS管的栅极和所述的第五NMOS管的栅极均接入电源，所述的第三PMOS管的栅极、所述的第四PMOS管的栅极、所述的第五PMOS管的栅极、所述的第三NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的源极均接地，所述的第三PMOS管的漏极和所述的第六PMOS管的源极连接，所述的第四PMOS管的漏极和所述的第七PMOS管的源极连接，所述的第五PMOS管的漏极和所述的第八PMOS管的源极连接，所述的第六PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的偏差放大输出电路的第一输入端，所述的第六PMOS管的漏极、所述的第六NMOS管的漏极、所述的第七PMOS管的栅极和所述的第七NMOS管的栅极连接，所述的第七PMOS管的漏极、所述的第七NMOS管的漏极、所述的第八PMOS管的栅极和所述的第八NMOS管的栅极连接，所述的第八PMOS管的漏极、所述的第八NMOS管的漏极和所述的第九NMOS管的栅极连接，所述的第九NMOS管的源极接地，所述的第九NMOS管的漏极和所述的第十NMOS管的漏极连接，所述的第十NMOS管的栅极为所述的的第二输入端，所述的第十NMOS管的源极为所述的偏差放大输出电路的输出端，所述的第六NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第五NMOS管的漏极连接。
3.根据权利要求1所述的一种可配置单稳态弱物理不可克隆函数电路，其特征在于所述的数据锁存器包括第九PMOS管、第一反相器、第一二输入与非门和第二二输入与非门，所述的第九PMOS管的宽长比为2μm/60nm,所述的第一二输入与非门和所述的第二二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第九PMOS管的源极接入电源，所述的第九PMOS管的栅极、所述的第一反相器的输出端和所述的第二二输入与非门的第二输入端连接，所述的第九PMOS管的漏极和所述的第一二输入与非门的第一输入端连接且其连接端为所述的数据锁存器的第二输入端，所述的第一二输入与非门的第二输入端和所述的第二二输入与非门的输出端连接且其连接端为所述的数据锁存器的输出端，所述的第一二输入与非门的输出端和所述的第二二输入与非门的第一输入端连接，所述的第一反相器的输入端为所述的数据锁存器的第一输入端。
4.根据权利要求1所述的一种可配置单稳态弱物理不可克隆函数电路，其特征在于所述的时序控制器包括D触发器、第一二输入与门、第二二输入与门、第二反相器和延时链，所述的D触发器具有输入端、时钟端和输出端，所述的延时链具有输入端和输出端，所述的第一二输入与门和所述的第二二输入与门分别具有第一输入端、第二输入端和输出端，所述的D触发器的输入端为时序控制器的使能端，所述的D触发器的时钟端和所述的第一二输入与门的第二输入端连接且其连接端为所述的时序控制器的时钟端，所述的D触发器的输出端和所述的第一二输入与门的第一输入端连接，所述的第一二输入与门的输出端、所述的延时链的输入端和第二二输入与门的第二输入端连接且其连接端为所述的时序控制器的第二输出端，所述的延时链的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端和所述的第二二输入与门的第一输入端连接，所述的第二二输入与门的输出端为所述的时序控制器的第一输出端。
5.根据权利要求4所述的一种可配置单稳态弱物理不可克隆函数电路，其特征在于所述的延时链包括d个反相器，d为大于等于10的整数，第1个反相器的输入端为所述的延时链的输入端，第d个反相器的输出端为所述的延时链的输出端，第s个反相器的输出端和第s+1个反相器的输入端连接，s＝1，2，…，d-1。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112017721A (zh) * | 2020-07-07 | 2020-12-01 | 温州大学 | 一种基于漏电流的弱物理不可克隆函数电路 |
| CN112350715A (zh) * | 2020-11-03 | 2021-02-09 | 中国工程物理研究院电子工程研究所 | 一种用于puf芯片的动态可编程仲裁器的电路结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102710252A (zh) * | 2012-05-28 | 2012-10-03 | 宁波大学 | 一种高稳态多端口puf电路 |
| CN109067552A (zh) * | 2018-10-11 | 2018-12-21 | 温州大学 | 一种利用nmos工艺偏差的弱物理不可克隆函数电路 |
| CN109241782A (zh) * | 2018-10-17 | 2019-01-18 | 宁波大学 | 一种利用pmos工艺偏差的弱物理不可克隆函数电路 |
-
2019
- 2019-12-12 CN CN201911271881.XA patent/CN111130537B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102710252A (zh) * | 2012-05-28 | 2012-10-03 | 宁波大学 | 一种高稳态多端口puf电路 |
| CN109067552A (zh) * | 2018-10-11 | 2018-12-21 | 温州大学 | 一种利用nmos工艺偏差的弱物理不可克隆函数电路 |
| CN109241782A (zh) * | 2018-10-17 | 2019-01-18 | 宁波大学 | 一种利用pmos工艺偏差的弱物理不可克隆函数电路 |
| US10432198B1 (en) * | 2018-10-17 | 2019-10-01 | Ningbo University | Lightweight bistable PUF circuit |
Non-Patent Citations (1)
| Title |
|---|
| 陈鑫辉;张跃军;陈俊烨;莫立锋;蔡沛志;郑俊;胡鑫;汪鹏君;: "基于二相滤波的可重构光学物理不可克隆函数设计" * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112017721A (zh) * | 2020-07-07 | 2020-12-01 | 温州大学 | 一种基于漏电流的弱物理不可克隆函数电路 |
| CN112017721B (zh) * | 2020-07-07 | 2022-03-18 | 温州大学 | 一种基于漏电流的弱物理不可克隆函数电路 |
| CN112350715A (zh) * | 2020-11-03 | 2021-02-09 | 中国工程物理研究院电子工程研究所 | 一种用于puf芯片的动态可编程仲裁器的电路结构 |
| CN112350715B (zh) * | 2020-11-03 | 2023-05-09 | 中国工程物理研究院电子工程研究所 | 一种用于puf芯片的动态可编程仲裁器的电路结构 |
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