CN112017721B - 一种基于漏电流的弱物理不可克隆函数电路 - Google Patents

一种基于漏电流的弱物理不可克隆函数电路 Download PDF

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Abstract

本发明公开了一种基于漏电流的弱物理不可克隆函数电路，包括译码器、m个电平转换器和PUF核心电路，PUF核心电路包括z个预充电灵敏放大器、z个锁存器和z个PUF单元列电路，每个预充电灵敏放大器分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管和第二NMOS管，每个PUF单元列电路分别包括m个PUF单元，每个PUF单元仅由2个最小尺寸NMOS管构成，而且PUF单元被亚阈值偏置电压VBB偏置在亚阈值区，受亚阈值偏置电压VBB控制的PUF单元的漏电流存在较大偏差，该漏电流经与该PUF单元连接的预充电灵敏放大器可获得高稳定性输出的密钥；优点是面积较小，输出稳定性较高。

Description

一种基于漏电流的弱物理不可克隆函数电路
技术领域
本发明涉及一种弱物理不可克隆函数电路，尤其是涉及一种基于漏电流的弱物理不可克隆函数电路。
背景技术
物理不可克隆函数(PUF)是目前最有前途的安全原语之一，用于生成易于实现但极难通过物理手段克隆的密钥。通过捕捉工艺敏感元件(如PUF单元)的内在工艺偏差，可以生成具有随机性、唯一性和不可克隆性的特征密钥(ID)。这些特性(随机性、唯一性和不可克隆性)使得PUF电路成为低成本安全防护解决方案(密钥存储、芯片认证和供应链保护)中最有前途的安全原语之一。当前已报道的PUF电路主要有两种，文献1中报道的具有大量ID的强PUF电路和文献2-5中报道的具有有限ID的弱PUF电路。其中文献1为：Kaiyuan,Y.,Qing,D.,David,B.,and Dennis,S.:‘A physically unclonable function with BER<10-8for robust chip authentication using oscillator collapse in 40nm CMOS’,IEEEInt.Solid-State Circuits Conf.(ISSCC),San Francisco,USA,Feb.2014,pp.254–255,doi:10.1109/ISSCC.2015.7063022；文献2为：Su,Y.,Holleman,J.,and Otis B.P.:‘Adigital 1.6pJ/bit chip identification circuit using process variations’,IEEEJ.Solid-State Circuits,2008,43,(1),pp.69–77,doi:10.1109/JSSC.2007.910961；文献3为：Sachin,T.,Anastacia,B.A.,and Massimo,A.:‘Fully synthesizable PUFfeaturing hysteresis and temperature compensation for 3.2％native BER and1.02fJ/b in 40nm’,IEEE J.Solid-State Circuits,2018,53,(10),pp.2828–2839,doi:10.1109/JSSC.2018.2865584；文献4为：Anastacia,B.A.,Wenfeng,Z.,Massimo,A.:‘Static physically unclonable functions for secure chip identification with1.9–5.8％native bit instability at 0.6–1V and 15fJ/bit in 65nm’,IEEE J.Solid-State Circuits,2016,51,(3),pp.763–775,doi:10.1109/JSSC.2015.2506641；文献5为：Jiangyi,L.and Mingoo,S.:‘Ultra-compact and robust physically unclonablefunction based on voltage-compensated proportional-to-absolute-temperaturevoltage generators’,IEEE J.Solid-State Circuits,2016,51,(9),pp.2192–2202,doi:10.1109/JSSC.2016-.2586498。强PUF电路相比弱PUF能够提供更大的空间的激励-响应对(CRP)，然而，现有的强PUF电路的实现方案容易受到机器学习攻击。而弱PUF电路通常被表征为具有相同结构和参数的PUF单元阵列，利用制造过程中的随机工艺偏差作为静态信息熵源，可作为基于非易失性存储器(NVM)密钥存储的更安全和更廉价的替代品。
PUF电路占用的面积和输出密钥的稳定性是与PUF成本和安全性密切相关的两个重要指标。最新的采用全定制方式实现的弱PUF电路主要有基于与非门(文献2)、基于电流镜(文献3和4)和基于电压源(文献5)这几种。其中后两种设计方案工作优于基于与非门门的SRAM-PUF，但牺牲了其他性能指标，例如，基于电流镜的PUF电路所需芯片面积较大，基于电压源的PUF电路输出稳定性比较低。
发明内容
本发明所要解决的技术问题是提供一种面积较小，输出稳定性较高的基于漏电流的弱物理不可克隆函数电路。
本发明解决上述技术问题所采用的技术方案为：一种基于漏电流的弱物理不可克隆函数电路，包括译码器、m个电平转换器和PUF核心电路，所述的译码器用于将n位二进制激励数据转换为m位二进制数据，所述的译码器具有n个输入端和m个输出端，所述的译码器的n个输入端用于接入n位二进制激励数据，所述的译码器的m个输出端用于输出m位二进制数据，n为大于等于1的整数，m＝2n，每个所述的电平转换器分别具有输入端、输出端、电源端和接地端，所述的电平转换器的电源端接入亚阈值偏置电压VBB，所述的电平转换器的接地端接入接地电压VSS，当所述的电平转换器的输入端接入逻辑1时，所述的电平转换器的输出端输出亚阈值偏置电压VBB，当所述的电平转换器的输入端接入逻辑0时，所述的电平转换器的输出端输出接地电压VSS，m个所述的电平转换器的输入端与所述的译码器的m个输出端一一对应连接；所述的PUF核心电路具有预充电信号端、电源端、接地端、m个字线端和z个输出端，z为大于等于1的整数，所述的PUF核心电路的预充电信号端用于接入预充电信号PRE，所述的PUF核心电路的电源端接入电源VDD，所述的PUF核心电路的接地端接入接地电压VSS，所述的PUF核心电路的m个字线端与m个所述的电平转换器的输出端一一对应连接，所述的PUF核心电路的z个输出端用于输出z位输出响应；
所述的PUF核心电路包括z个预充电灵敏放大器、z个锁存器和z个PUF单元列电路，每个所述的预充电灵敏放大器分别具有电源端、预充电信号端、接地端、第一外部位线端、第二外部位线端、第一内部位线端和第二内部位线端，每个所述的锁存器分别具有第一输入端、第二输入端和输出端，每个所述的PUF单元列电路分别具有m个字线端、第一内部位线端、第二内部位线端、第一外部位线端和第二外部位线端，z个所述的预充电灵敏放大器的预充电信号端连接且其连接端为所述的PUF核心电路的预充电信号端，z个所述的预充电灵敏放大器的电源端连接且其连接端为所述的PUF核心电路的电源端，z个所述的预充电灵敏放大器的接地端连接且其连接端为所述的PUF核心电路的接地端，z个所述的PUF单元列电路的m个字线端一一对应连接作为所述的PUF核心电路的m个字线端，z个所述的锁存器的输出端作为所述的PUF核心电路的z个输出端，第k个所述的预充电灵敏放大器的第一内部位线端与第k个所述的PUF单元列电路的第一内部位线端连接，第k个所述的预充电灵敏放大器的第二内部位线端与第k个所述的PUF单元列电路的第二内部位线端连接，第k个所述的预充电灵敏放大器的第一外部位线端、第k个所述的PUF单元列电路的第一外部位线端和第k个所述的锁存器的第一输入端连接，第k个所述的预充电灵敏放大器的第二外部位线端、第k个所述的PUF单元列电路的第二外部位线端和第k个所述的锁存器的第二输入端连接，k＝1，2，…，z；
每个所述的预充电灵敏放大器分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管和第二NMOS管，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第四PMOS管的源极和所述的第五PMOS管的源极连接且其连接端为所述的预充电灵敏放大器的电源端，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极和所述的第三PMOS管的栅极连接且其连接端为所述的预充电灵敏放大器的预充电信号端，所述的第一PMOS管的漏极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第五PMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的预充电灵敏放大器的第一外部位线端,所述的第二PMOS管的漏极、所述的第三PMOS管的源极、所述的第五PMOS管的漏极、所述的第四PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为所述的预充电灵敏放大器的第二外部位线端,所述的第一NMOS管的漏极为所述的预充电灵敏放大器的第一内部位线端，所述的第二NMOS管的漏极为所述的预充电灵敏放大器的第二内部位线端，所述的第一NMOS管的源极和所述的第二NMOS管的源极连接且其连接端为所述的预充电灵敏放大器的接地端；
每个所述的PUF单元列电路分别包括m个PUF单元，每个所述的PUF单元分别具有字线端、第一内部位线端、第二内部位线端、第一外部位线端和第二外部位线端，m个所述的PUF单元的第一内部位线端连接且其连接端为所述的PUF单元列电路的第一内部位线端，m个所述的PUF单元的第二内部位线端连接且其连接端为所述的PUF单元列电路的第二内部位线端，m个所述的PUF单元的第一外部位线端连接且其连接端为所述的PUF单元列电路的第一外部位线端，m个所述的PUF单元的第二外部位线端连接且其连接端为所述的PUF单元列电路的第二外部位线端，m个所述的PUF单元的字线端作为所述的PUF单元列电路的m个字线端，每个所述的PUF单元分别包括第三NMOS管和第四NMOS管，所述的第三NMOS管的源极为所述的PUF单元的第一外部位线端，所述的第四NMOS管的源极为所述的PUF单元的第二外部位线端，所述的第三NMOS管的漏极为所述的PUF单元的第一内部位线端，所述的第四NMOS管的漏极为所述的PUF单元的第二内部位线端，所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的PUF单元的字线端。
每个所述的锁存器分别包括第一二输入与非门和第二二输入与非门，所述的第一二输入与非门和所述的第二二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第一二输入与非门的第一输入端为所述的锁存器的第一输入端，所述的第二二输入与非门的第一输入端为所述的锁存器的第二输入端，所述的第一二输入与非门的第二输入端和所述的第二二输入与非门的输出端连接，所述的第二二输入与非门的第二输入端和所述的第一二输入与非门的输出端连接且其连接端为所述的锁存器的输出端。
每个所述的电平转换器分别包括第六PMOS管、第七PMOS管、第五NMOS管和第六NMOS管，所述的第六PMOS管的源极和所述的第七PMOS管的源极连接且其连接端为所述的电平转换电路的电源端，所述的第六PMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的电平转换电路的输入端，所述的第六PMOS管的漏极、所述的第七PMOS管的栅极、所述的第五NMOS管的漏极和所述的第六NMOS管的栅极连接，所述的第七PMOS管的漏极和所述的第六NMOS管的漏极连接且其连接端为所述的电平转换电路的输出端，所述的第五NMOS管的源极和所述的第六NMOS管的源极连接且其连接端为所述的电平转换电路的接地端。
与现有技术相比，本发明的优点在于通过译码器、m个电平转换器和PUF核心电路构建弱物理不可克隆函数电路，通过z个预充电灵敏放大器、z个锁存器和z个PUF单元列电路构建PUF核心电路，译码器用于将n位二进制激励数据转换为m位二进制数据，n为大于等于1的整数，m＝2n，电平转换器的电源端接入亚阈值偏置电压VBB，电平转换器的接地端接入接地电压VSS，当电平转换器的输入端接入逻辑1时，电平转换器的输出端输出亚阈值偏置电压VBB，当电平转换器的输入端接入逻辑0时，电平转换器的输出端输出接地电压VSS，由于PUF核心电路的面积占据弱物理不可克隆函数电路的绝大部分，因此减小PUF核心电路的面积可在很大程度上降低弱物理不可克隆函数电路的面积开销，本发明的弱物理不可克隆函数电路通过减小PUF核心电路中面积占比最高的PUF单元的面积来减小PUF核心电路面积，该PUF单元仅由2个最小尺寸NMOS管(全NMOS结构，特征尺寸仅159F2)构成，相比传统的基于CMOS结构交叉耦合反相器的PUF单元(由2个PMOS管和4个NMOS管构成)和基于CMOS结构交叉耦合或非门的PUF单元(由4个PMOS管和6个NMOS管构成)其单元面积开销大大降低，而且PUF单元被亚阈值偏置电压VBB偏置在亚阈值区，而相比工作在其他区域(饱和区和线性区)，亚阈值区的MOS管漏电流对于MOS管工艺偏差极为敏感，使得受亚阈值偏置电压VBB控制的PUF单元的漏电流(流过该PUF单元中第三NMOS管和第四NMOS管的漏电流)存在较大偏差，该漏电流经与该PUF单元连接的预充电敏感放大器可获得高稳定性输出的密钥，而本发明中PUF单元之所以能够采用两个最小尺寸的NMOS管实现，原因在于PUF单元在工作过程中既可充当漏电流产生电路也可用作开关电路，具体为：在译码器和电平转换电路的作用下，每个时钟周期仅有一个PUF单元被选中(此时该PUF单元的字线端接入的电压为VBB)，其余PUF单元被关断(其余PUF单元的字线端接入的电压均为VSS)，被选中的PUF单元和与其连接的预充电灵敏放大器构成双稳态电路结构(交叉耦合结构)，预充电灵敏放大器为同一列所有PUF单元所共享，由此本发明的通过译码器、m个电平转换器和PUF核心电路配合，采用简单的结构实现PUF单元和预充电灵敏放大器，面积较小，输出稳定性较高。
附图说明
图1为本发明的基于漏电流的弱物理不可克隆函数电路的结构框图；
图2为本发明的基于漏电流的弱物理不可克隆函数电路的PUF核心电路的结构框图；
图3为本发明的基于漏电流的弱物理不可克隆函数电路的PUF核心电路的预充电灵敏放大器的电路图；
图4为本发明的基于漏电流的弱物理不可克隆函数电路的PUF核心电路的PUF单元列电路的结构框图；
图5为本发明的基于漏电流的弱物理不可克隆函数电路的PUF核心电路的PUF单元列电路的PUF单元的电路图；
图6为本发明的基于漏电流的弱物理不可克隆函数电路的PUF核心电路的锁存器的电路图；
图7为本发明的基于漏电流的弱物理不可克隆函数电路的电平转换电路的电路图；
图8为本发明的基于漏电流的弱物理不可克隆函数电路的芯片显微照；
图9为本发明的基于漏电流的弱物理不可克隆函数电路在不同工作条件下PUF的不稳定性测试数据图；
图10为从20个采用TSMC 65-nm CMOS工艺实现本发明的基于漏电流的弱物理不可克隆函数电路中随机选择一个，其输出响应ID的灰度图；
图11为20个采用TSMC 65-nm CMOS工艺实现本发明的基于漏电流的弱物理不可克隆函数电路的输出响应ID平均的灰度图；
图12为本发明的基于漏电流的弱物理不可克隆函数电路的唯一性测试图；
图13为本发明的基于漏电流的弱物理不可克隆函数电路的片间和片内汉明距离测试图；
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例：如图1所示，一种基于漏电流的弱物理不可克隆函数电路，包括译码器、m个电平转换器和PUF核心电路，译码器用于将n位二进制激励数据C转换为m位二进制数据AL1AL2…ALm，译码器具有n个输入端和m个输出端，译码器的n个输入端用于接入n位二进制激励数据C，译码器的m个输出端用于输出m位二进制数据AL1AL2…ALm，n为大于等于1的整数，m＝2n，每个电平转换器分别具有输入端、输出端、电源端和接地端，电平转换器的电源端接入亚阈值偏置电压VBB，电平转换器的接地端接入接地电压VSS，当电平转换器的输入端接入的数据为逻辑1时，电平转换器的输出端输出亚阈值偏置电压VBB，当电平转换器的输入端接入的数据为逻辑0时，电平转换器的输出端输出接地电压VSS，m个电平转换器的输入端与译码器的m个输出端一一对应连接；PUF核心电路具有预充电信号端、电源端、接地端、m个字线端和z个输出端，z为大于等于1的整数，PUF核心电路的预充电信号端用于接入预充电信号PRE，PUF核心电路的电源端接入工作电源VDD，PUF核心电路的接地端接入接地电压VSS，PUF核心电路的m个字线端与m个电平转换器的输出端一一对应连接，PUF核心电路的第j个字线端用于接入第j个字线电压WLj，j＝1，2，…，m，PUF核心电路的z个输出端用于输出z位的输出响应ID；
如图2所示，PUF核心电路包括z个预充电灵敏放大器、z个锁存器和z个PUF单元列电路，每个预充电灵敏放大器分别具有电源端、预充电信号端、接地端、第一外部位线端、第二外部位线端、第一内部位线端和第二内部位线端，每个锁存器分别具有第一输入端、第二输入端和输出端，每个PUF单元列电路分别具有m个字线端、第一内部位线端、第二内部位线端、第一外部位线端和第二外部位线端，z个预充电灵敏放大器的预充电信号端连接且其连接端为PUF核心电路的预充电信号端，z个预充电灵敏放大器的电源端连接且其连接端为PUF核心电路的电源端，z个预充电灵敏放大器的接地端连接且其连接端为PUF核心电路的接地端，z个PUF单元列电路的m个字线端一一对应连接作为PUF核心电路的m个字线端，z个锁存器的输出端作为PUF核心电路的z个输出端，第k个预充电灵敏放大器的第一内部位线端与第k个PUF单元列电路的第一内部位线端连接，第k个预充电灵敏放大器的第二内部位线端与第k个PUF单元列电路的第二内部位线端连接，第k个预充电灵敏放大器的第一外部位线端、第k个PUF单元列电路的第一外部位线端和第k个锁存器的第一输入端连接，第k个预充电灵敏放大器的第二外部位线端、第k个PUF单元列电路的第二外部位线端和第k个锁存器的第二输入端连接，k＝1，2，…，z；
如图3所示，每个预充电灵敏放大器分别包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第一NMOS管N1和第二NMOS管N2，第一PMOS管P1的源极、第二PMOS管P2的源极、第四PMOS管P4的源极和第五PMOS管P5的源极连接且其连接端为预充电灵敏放大器的电源端，第一PMOS管P1的栅极、第二PMOS管P2的栅极和第三PMOS管P3的栅极连接且其连接端为预充电灵敏放大器的预充电信号端，第一PMOS管P1的漏极、第三PMOS管P3的漏极、第四PMOS管P4的漏极、第五PMOS管P5的栅极和第二NMOS管N2的栅极连接且其连接端为预充电灵敏放大器的第一外部位线端,第二PMOS管P2的漏极、第三PMOS管P3的源极、第五PMOS管P5的漏极、第四PMOS管P4的栅极和第一NMOS管N1的栅极连接且其连接端为预充电灵敏放大器的第二外部位线端,第一NMOS管N1的漏极为预充电灵敏放大器的第一内部位线端，第二NMOS管N2的漏极为预充电灵敏放大器的第二内部位线端，第一NMOS管N1的源极和第二NMOS管N2的源极连接且其连接端为预充电灵敏放大器的接地端；
如图4和图5所示，每个PUF单元列电路分别包括m个PUF单元，每个PUF单元分别具有字线端、第一内部位线端、第二内部位线端、第一外部位线端和第二外部位线端，m个PUF单元的第一内部位线端连接且其连接端为PUF单元列电路的第一内部位线端，m个PUF单元的第二内部位线端连接且其连接端为PUF单元列电路的第二内部位线端，m个PUF单元的第一外部位线端连接且其连接端为PUF单元列电路的第一外部位线端，m个PUF单元的第二外部位线端连接且其连接端为PUF单元列电路的第二外部位线端，m个PUF单元的字线端作为PUF单元列电路的m个字线端，每个PUF单元分别包括第三NMOS管N3和第四NMOS管N3，第三NMOS管N3的源极为PUF单元的第一外部位线端，第四NMOS管N3的源极为PUF单元的第二外部位线端，第三NMOS管N3的漏极为PUF单元的第一内部位线端，第四NMOS管N3的漏极为PUF单元的第二内部位线端，第三NMOS管N3的栅极和第四NMOS管N3的栅极连接且其连接端为PUF单元的字线端。
如图6所示，本实施例中，每个锁存器分别包括第一二输入与非门NAND1和第二二输入与非门NAND2，第一二输入与非门NAND1和第二二输入与非门NAND2分别具有第一输入端、第二输入端和输出端，第一二输入与非门NAND1的第一输入端为锁存器的第一输入端，第二二输入与非门NAND2的第一输入端为锁存器的第二输入端，第一二输入与非门NAND1的第二输入端和第二二输入与非门NAND2的输出端连接，第二二输入与非门NAND2的第二输入端和第一二输入与非门NAND1的输出端连接且其连接端为锁存器的输出端。
如图7所示，本实施例中，每个电平转换器分别包括第六PMOS管P6、第七PMOS管、第五NMOS管N5和第六NMOS管N6，第六PMOS管P6的源极和第七PMOS管的源极连接且其连接端为电平转换电路的电源端，第六PMOS管P6的栅极和第五NMOS管N5的栅极连接且其连接端为电平转换电路的输入端，第六PMOS管P6的漏极、第七PMOS管的栅极、第五NMOS管N5的漏极和第六NMOS管N6的栅极连接，第七PMOS管的漏极和第六NMOS管N6的漏极连接且其连接端为电平转换电路的输出端，第五NMOS管N5的源极和第六NMOS管N6的源极连接且其连接端为电平转换电路的接地端。
本实施例中，译码器采用其技术领域的成熟产品实现。
采用TSMC 65-nm CMOS工艺实现本发明的基于漏电流的弱物理不可克隆函数电路，其芯片显微照如图8所示，该显微照包含四个设计规格完全相同的本发明电路结构。每个PUF核心电路的面积为7920μm2。由于不可克隆性是PUF所固有特性，所以重点评估稳定性、随机性和唯一性。
PUF输出的稳定性主要受电源噪声、电压和温度变化的影响。噪声的影响通过在标准环境下(即1.2V，25℃)重复读数来捕获(这里每个PUF单元累计读取500次)。测得的不稳定性与亚阈值偏置电压VBB的变化如表1所示。
表1：累计500次读取输出响应ID的不稳定性与亚阈值偏置电压VBB的关系
VBB(mV) 325 350 375 400 425 450 475
最差的误码率(％) 0.28 0.25 0.22 0.21 0.23 0.27 0.31
平均误码率(％) 0.22 0.19 0.17 0.16 0.18 0.21 0.24
累积不稳定位(％) 0.98 0.92 0.90 0.89 0.92 0.97 1.13
从表1可以看出，VBB的最优值为0.4V，累积不稳定位(最差的误码率)为0.89％(0.21％)，是迄今为止报告的最低值。
采用TSMC 65-nm CMOS工艺实现的20个本发明的基于漏电流的弱物理不可克隆函数电路在不同工作条件下PUF的不稳定性测试数据图如图9所示，分析图9可知，电压变化在0.8-1.6V之间，温度变化在-40-125℃之间，20个的基于漏电流的弱物理不可克隆函数电路的平均不稳定位比例(最差的误码率)为4.49％(1.67％)。由电压变化和温度变化引起的比特不稳定性分别为2.52％和1.55％，相应的不稳定性电压和温度敏感度分别为2.81％/V和0.0094％/℃。
使用灰度图和NIST测试评估随机性。从20个采用TSMC 65-nm CMOS工艺实现本发明的基于漏电流的弱物理不可克隆函数电路中随机选择一个，其输出响应ID的灰度图如图10所示，黑色像素代表“1”，白色像素代表“0”。从图10中可以看出，产生“1”的概率(50.4％)接近理想值50％，所有剩余的PUF可以观察到类似的结果，20个采用TSMC 65-nm CMOS工艺实现本发明的基于漏电流的弱物理不可克隆函数电路的0/1偏差(即“1”的概率)的平均值为49.91％，标准偏差为0.62％。由此表明本发明的基于漏电流的弱物理不可克隆函数电路具有极好的随机性。
20个采用TSMC 65-nm CMOS工艺实现本发明的基于漏电流的弱物理不可克隆函数电路的输出相应数据ID平均的灰度图如图11所示，分析图11可知，这些值集中在0.5附近，没有观察到明显的空间伪影。此外，本发明的基于漏电流的弱物理不可克隆函数电路通过了适用于8192位比特流长度的所有NIST-SP800-22随机性测试。
唯一性通过测量20个采用TSMC 65-nm CMOS工艺实现本发明的基于漏电流的弱物理不可克隆函数电路的输出响应的163840位ID的自相关系数获得，如图12所示。分析图12所示，95％置信区间下的ACF为0.007，因此非常接近理想值0。
在标准工作条件下，在相同的激励下，用PUF的片间汉明距离(inter-PUF HD)来测量PUF输出ID的唯一性。20个采用TSMC 65-nm CMOS工艺实现本发明的基于漏电流的弱物理不可克隆函数电路的输出响应ID片间汉明距离的平均值(μ)为0.5001(即接近理想值0.5)，标准差(σ)为0.0313，如图13所示。重复性以PUF片内汉明距离(intra-PUF HD)的形式评估，其平均值为0.0032，标准偏差为0.0035，如图13所示。PUF的识别性为157(识别性定义为片间汉明距离与片内汉明距离的比值)，同样如图13所示。
在标准工作条件下测量本发明的基于漏电流的弱物理不可克隆函数电路的功耗和工作频率(VBB＝0.4V)，测得的功耗和最大工作频率分别为85.6μW和12.3MHz。因此，相应的能效和吞吐量分别为54.4fJ/bit和1.57Gb/s。表2给出了本发明的基于漏电流的弱物理不可克隆函数电路的性能总结以及与其他相关工作的比较。
表2芯片测试性能对比(粗体显示最佳性能)
性能参数 文献[3] 文献[4] 文献[5] 本发明
工艺(nm) 45 65 65 65
PUF单元晶体管数 30 12 6 2
PUF单元面积(μm<sup>2</sup>) 5.83 25.35 3.07 0.67
PUF单元特征尺寸(F<sup>2</sup>) 3643 6000 726 159
PUF单元容量 3072 3040 256 8192
识别性 102 149 88 157
单比特能效(fJ/bit) 57.5 15 548 54.4
电压波动范围(V) 0.8–1.0 0.6–1.0 0.6–1.2 0.8–1.6
温度波动范围(℃) -40–125 25–85 0–80 -40–125
自相关系数(95％自信区间) 0.00735 0.0363 0.0188 0.007
输出响应ID的不稳定性(％) 3.48 2.34 6.54 0.89
不稳定性的温度依赖性(％/℃) 0.015 0.047 0.044<sup>*</sup> 0.009
不稳定性的电压依赖性(％/V) 3.6 12.7 1.3<sup>*</sup> 2.81
分析表2可知，本发明的基于漏电流的弱物理不可克隆函数电路与现有技术相比较，面积大幅度降低，稳定性显著提高。

Claims (3)

1.一种基于漏电流的弱物理不可克隆函数电路，其特征在于包括译码器、m个电平转换器和PUF核心电路，所述的译码器用于将n位二进制激励数据转换为m位二进制数据，所述的译码器具有n个输入端和m个输出端，所述的译码器的n个输入端用于接入n位二进制激励数据，所述的译码器的m个输出端用于输出m位二进制数据，n为大于等于1的整数，m＝2n，每个所述的电平转换器分别具有输入端、输出端、电源端和接地端，所述的电平转换器的电源端接入亚阈值偏置电压VBB，所述的电平转换器的接地端接入接地电压VSS，当所述的电平转换器的输入端接入逻辑1时，所述的电平转换器的输出端输出亚阈值偏置电压VBB，当所述的电平转换器的输入端接入逻辑0时，所述的电平转换器的输出端输出接地电压VSS，m个所述的电平转换器的输入端与所述的译码器的m个输出端一一对应连接；所述的PUF核心电路具有预充电信号端、电源端、接地端、m个字线端和z个输出端，z为大于等于1的整数，所述的PUF核心电路的预充电信号端用于接入预充电信号PRE，所述的PUF核心电路的电源端接入电源VDD，所述的PUF核心电路的接地端接入接地电压VSS，所述的PUF核心电路的m个字线端与m个所述的电平转换器的输出端一一对应连接，所述的PUF核心电路的z个输出端用于输出z位输出响应；
所述的PUF核心电路包括z个预充电灵敏放大器、z个锁存器和z个PUF单元列电路，每个所述的预充电灵敏放大器分别具有电源端、预充电信号端、接地端、第一外部位线端、第二外部位线端、第一内部位线端和第二内部位线端，每个所述的锁存器分别具有第一输入端、第二输入端和输出端，每个所述的PUF单元列电路分别具有m个字线端、第一内部位线端、第二内部位线端、第一外部位线端和第二外部位线端，z个所述的预充电灵敏放大器的预充电信号端连接且其连接端为所述的PUF核心电路的预充电信号端，z个所述的预充电灵敏放大器的电源端连接且其连接端为所述的PUF核心电路的电源端，z个所述的预充电灵敏放大器的接地端连接且其连接端为所述的PUF核心电路的接地端，z个所述的PUF单元列电路的m个字线端一一对应连接作为所述的PUF核心电路的m个字线端，z个所述的锁存器的输出端作为所述的PUF核心电路的z个输出端，第k个所述的预充电灵敏放大器的第一内部位线端与第k个所述的PUF单元列电路的第一内部位线端连接，第k个所述的预充电灵敏放大器的第二内部位线端与第k 个所述的PUF单元列电路的第二内部位线端连接，第k个所述的预充电灵敏放大器的第一外部位线端、第k个所述的PUF单元列电路的第一外部位线端和第k个所述的锁存器的第一输入端连接，第k个所述的预充电灵敏放大器的第二外部位线端、第k个所述的PUF单元列电路的第二外部位线端和第k个所述的锁存器的第二输入端连接，k＝1，2，…，z；
每个所述的预充电灵敏放大器分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管和第二NMOS管，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第四PMOS管的源极和所述的第五PMOS管的源极连接且其连接端为所述的预充电灵敏放大器的电源端，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极和所述的第三PMOS管的栅极连接且其连接端为所述的预充电灵敏放大器的预充电信号端，所述的第一PMOS管的漏极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第五PMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的预充电灵敏放大器的第一外部位线端,所述的第二PMOS管的漏极、所述的第三PMOS管的源极、所述的第五PMOS管的漏极、所述的第四PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为所述的预充电灵敏放大器的第二外部位线端,所述的第一NMOS管的漏极为所述的预充电灵敏放大器的第一内部位线端，所述的第二NMOS管的漏极为所述的预充电灵敏放大器的第二内部位线端，所述的第一NMOS管的源极和所述的第二NMOS管的源极连接且其连接端为所述的预充电灵敏放大器的接地端；
每个所述的PUF单元列电路分别包括m个PUF单元，每个所述的PUF单元分别具有字线端、第一内部位线端、第二内部位线端、第一外部位线端和第二外部位线端，m个所述的PUF单元的第一内部位线端连接且其连接端为所述的PUF单元列电路的第一内部位线端，m个所述的PUF单元的第二内部位线端连接且其连接端为所述的PUF单元列电路的第二内部位线端，m个所述的PUF单元的第一外部位线端连接且其连接端为所述的PUF单元列电路的第一外部位线端，m个所述的PUF单元的第二外部位线端连接且其连接端为所述的PUF单元列电路的第二外部位线端，m个所述的PUF单元的字线端作为所述的PUF单元列电路的m个字线端，每个所述的PUF单元分别包括第三NMOS管和第四NMOS管，所述的第三NMOS管的源极为所述的PUF单元的第一外部位线端，所述的第四NMOS管的源极为所述的PUF单元的第二外部位线端，所述的第三NMOS管的漏极为所述的PUF单元的第一内部位线端，所述的第四NMOS管的漏极为所述的PUF单元的第二内部位线端，所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的PUF单元的字线端。
2.根据权利要求1所述的一种基于漏电流的弱物理不可克隆函数电路，其特征在于每个所述的锁存器分别包括第一二输入与非门和第二二输入与非门，所述的第一二输入与非门和所述的第二二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第一二输入与非门的第一输入端为所述的锁存器的第一输入端，所述的第二二输入与非门的第一输入端为所述的锁存器的第二输入端，所述的第一二输入与非门的第二输入端和所述的第二二输入与非门的输出端连接，所述的第二二输入与非门的第二输入端和所述的第一二输入与非门的输出端连接且其连接端为所述的锁存器的输出端。
3.根据权利要求1所述的一种基于漏电流的弱物理不可克隆函数电路，其特征在于每个所述的电平转换器分别包括第六PMOS管、第七PMOS管、第五NMOS管和第六NMOS管，所述的第六PMOS管的源极和所述的第七PMOS管的源极连接且其连接端为所述的电平转换器 的电源端，所述的第六PMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的电平转换器 的输入端，所述的第六PMOS管的漏极、所述的第七PMOS管的栅极、所述的第五NMOS管的漏极和所述的第六NMOS管的栅极连接，所述的第七PMOS管的漏极和所述的第六NMOS管的漏极连接且其连接端为所述的电平转换器 的输出端，所述的第五NMOS管的源极和所述的第六NMOS管的源极连接且其连接端为所述的电平转换器 的接地端。
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Assignee: NINGBO XUNGAO INTELLIGENT SCIENCE AND TECHNOLOGY Co.,Ltd.

Assignor: Wenzhou University

Contract record no.: X2022330000627

Denomination of invention: A weak physical non cloning function circuit based on leakage current

Granted publication date: 20220318

License type: Common License

Record date: 20221025