CN109067552B - 一种利用nmos工艺偏差的弱物理不可克隆函数电路 - Google Patents

Abstract

本发明公开了一种利用NMOS工艺偏差的弱物理不可克隆函数电路，包括译码电路、时序控制电路、PUF单元阵列和n个共享头电路，PUF单元阵列由m×n个PUF单元按照m行n列的方式排布形成，PUF单元包括第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管且四个PMOS管的宽长比均为TSMC 65nm工艺下的最小尺寸：120nm/60nm，每个共享头电路分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一二输入与非门和第二二输入与非门，四个NMOS管的宽长比的取值范围为：2um/60nm～16um/60nm；优点是在具有复位功能的基础上，面积较小，功耗较低，且时延较小，速度快。

Description

一种利用NMOS工艺偏差的弱物理不可克隆函数电路

技术领域

本发明涉及一种物理不可克隆函数电路，尤其是涉及一种利用NMOS工艺偏差的弱物理不可克隆函数电路。

背景技术

物理不可克隆函数(PUF)可在芯片物理层面保障信息安全，因此受到了越来越多的关注。物理不可克隆函数电路是一种非常有前途的嵌入式密钥产生电路，其通过捕捉PUF单元的随机工艺偏差，可产生一系列具有随机性、唯一性和不可克隆性的输出密钥。这些输出密钥可应用于信息安全领域，如密钥生成、设备认证和IP保护等。

目前，物理不可克隆函数电路通常分为两大类：弱PUF电路和强PUF电路。弱PUF电路中，每个PUF单元通常产生一位输出响应，各个PUF单元的输出响应间可认为是相互独立的。强PUF电路中，由于PUF单元的重构，使得各个PUF单元的输出响应之间存在一定的相关性。因此弱PUF电路比强PUF具有更好的抗攻击能力。

在现有的众多弱PUF电路的设计方案中，文献1(D.E.Holcomb,et al.:“Power-upSRAM state as an identifying fingerprint and source of true random numbers,”IEEE Transactions on Computers 58(2009)1198(DOI:10.1109/TC.2008.212).)公开的SRAM-PUF是一种最典型的弱PUF电路，它利用SRAM-PUF单元的上电初始值作为PUF电路的输出密钥，SRAM-PUF单元的性能直接决定了弱PUF电路的性能。文献1中公开了一种SRAM-PUF单元，其电路结构如图1(a)所示，其中，WL表示字线，BL/BLB表示一对位线，Q/QB表示一对双稳态存储节点。文献2(Y.Su,et al.:“A digital 1.6pJ/bit chip identificationcircuit using process variations,”IEEE Journal of Solid-State Circuits 43(2008)69(DOI:10.1109/JSSC.2007.910961).)中也公开了一种带有复位功能的SRAM-PUF单元，其电路结构如图1(b)所示，其中，WL表示字线，BL/BLB表示一对位线，Q/QB表示一对双稳态存储节点，RST表示复位信号端。这两种SRAM-PUF单元核心结构均是用于捕捉工艺偏差的一对交叉耦合的反相器。对于文献1中的SRAM-PUF单元：当SRAM掉电后，节点Q/QB放电到‘0/0’；当SRAM上电时，节点Q/QB从‘0/0’状态迅速过渡到‘0/1’或‘1/0’的稳态，至于过渡到哪一种状态取决于交叉耦合反相器的随机工艺偏差。对于文献2中带有复位端的SRAM-PUF单元：当RST为低电平时，节点Q/QB被拉到‘0/0’状态；当RST由低电平变为高电平时，节点Q/QB将从‘0/0’状态迅速过渡到‘0/1’或‘1/0’的稳态，至于过渡到哪一种状态取决于交叉耦合反相器的随机工艺偏差。

采用文献1中公开的SRAM-PUF单元和采用文献2中公开的带有复位功能的SRAM-PUF单元来实现典型的弱PUF电路时，其输出响应具有良好的随机性、唯一性以及抗攻击能力。但是采用文献1中公开的SRAM-PUF单元实现的弱PUF电路存在以下问题：一、SRAM-PUF上电后产生的密钥无法复位；二、SRAM-PUF单元包含6个MOS管(2个PMOS管和4个NMOS管)，采用的MOS管数量较多，且为保证SRAM-PUF单元能够正常读写，6个MOS管需采用有比逻辑，以致MOS管无法采用最小工艺尺寸，而且6个MOS管中既有PMOS管也有NMOS管，最终导致采用该SRAM-PUF单元实现的弱PUF电路面积较大，且功耗较高。采用文献2中公开的带有复位功能的SRAM-PUF单元实现的弱PUF电路虽然具有复位功能，但是其也存在以下问题：一、该带有复位功能的SRAM-PUF单元包含10个MOS管(4个PMOS管和6个NMOS管)，采用的MOS管数量较多，而且10个MOS管中既有PMOS管也有NMOS管，最终导致采用该带有复位功能的SRAM-PUF单元实现的弱PUF电路面积较大，且功耗较高；二、由于PMOS管存在堆叠效应，节点‘Q/QB’从暂态过渡到双稳态的时间较长，对速度造成不良影响。

发明内容

本发明所要解决的技术问题是提供一种在具有复位功能的基础上，面积较小，功耗较低，且时延较小，速度较快的利用NMOS工艺偏差的弱物理不可克隆函数电路。

本发明解决上述技术问题所采用的技术方案为：一种利用NMOS工艺偏差的弱物理不可克隆函数电路，包括译码电路、时序控制电路、PUF单元阵列和n个结构相同的共享头电路，所述的PUF单元阵列由m×n个结构相同的PUF单元按照m行n列的方式排布形成，×为乘运算符号，所述的译码电路具有w位输入端、m位输出端、受控时钟信号输入端和字线控制信号输入端，所述的时序控制电路具有使能信号输入端、时钟信号输入端、预充电信号输出端、受控时钟信号输出端和字线控制信号输出端，每个所述的共享头电路分别具有预充电信号输入端、输出端、第一位线连接端、第二位线连接端，每个所述的PUF单元分别具有字线连接端、第一位线连接端和第二位线连接端；w为大于等于1且小于等于9的整数，m＝2^w，n为大于等于1的整数，所述的时序控制电路的预充电信号输出端分别与n个所述的共享头电路的预充电信号输入端连接，所述的时序控制电路的受控时钟信号输出端和所述的译码电路的受控时钟信号输入端连接，所述的时序控制电路的字线控制信号输出端和所述的译码电路的字线控制信号输入端连接，所述的译码电路的第j位输出端和所述的PUF单元阵列中位于第j行的PUF单元的字线端连接，j＝1，2，…，m；第k个所述的共享头电路的第一位线连接端和所述的PUF单元阵列中位于第k列的PUF单元的第一位线连接端连接，第k个所述的共享头电路的第二位线连接端和所述的PUF单元阵列中位于第k列的PUF单元的第二位线连接端连接，k＝1，2，…，n；所述的PUF单元包括第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地，所述的第一NMOS管的栅极、所述的第二NMOS管的漏极和所述的第四NMOS管的漏极连接，所述的第一NMOS管的漏极、所述的第二NMOS管的栅极和所述的第三NMOS管的漏极连接，所述的第三NMOS管的源极为所述的PUF单元的第一位线连接端，所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的PUF单元的字线连接端，所述的第四NMOS管的源极为所述的PUF单元的第二位线连接端，所述的第一NMOS管、所述的第二NMOS管、所述的第三NMOS管和所述的第四NMOS管的宽长比均为TSMC 65nm工艺下的最小尺寸：120nm/60nm；每个所述的共享头电路分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一二输入与非门和第二二输入与非门，所述的第一二输入与非门和所述的第二二输入与非门分别具有第一输出端、第二输入端和输出端，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第一PMOS管的栅极、所述的第二PMOS管的漏极、所述的第四PMOS管的漏极和所述的第二二输入与非门的第二输入端连接且其连接端为所述的共享头电路的第二位线连接端，所诉的第一PMOS管的漏极、所述的第三PMOS管的漏极、所述的第二PMOS管的栅极和所述的第一二输入与非门的第一输入端连接且其连接端为所述的共享头电路的第一位线连接端，所述的第三PMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的共享头电路的预充电信号输入端，所述的第一二输入与非门的第二输入端和所述的第二二输入与非门的输出端连接，所述的第二二输入与非门的第一输入端和所述的第一二输入与非门的输出端连接且其连接端为所述的共享头电路的输出端，所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管和所述的第四PMOS管的宽长比的取值范围为：2um/60nm～16um/60nm。

所述的时序控制电路包括锁存器、二输入与门、延时链、第三二输入与非门、第一缓冲器和第二缓冲器；所述的锁存器具有时钟端、输入端和输出端，所述的二输入与门具有第一输入端、第二输入端和输出端，所述的第三二输入与非门具有第一输入端、第二输入端和输出端；所述的锁存器的输入端为所述的时序控制电路的使能信号输入端，所述的锁存器的时钟端和所述的二输入与门的第二输入端连接且其连接端为所述的时序控制电路的时钟信号输入端，所述的锁存器的输出端和所述的二输入与门的第一输入端连接，所述的二输入与门的输出端、所述的延时链的输入端和所述的第三二输入与非门的第二输入端连接且连接端为所述的时序控制电路的受控时钟信号输出端，所述的延时链的输出端和所述的第三二输入与非门的第一输入端连接，所述的第三二输入与非门的输出端和所述的第一缓冲器的输入端连接，所述的第一缓冲器的输出端和所述的第二缓冲器的输入端连接且其连接端为所述的时序控制电路的字线控制信号输出端，所述的第二缓冲器的输出端为所述的时序控制电路的预充电信号输出端。

所述的延时链由2h+1个反相器依次串联形成，h为大于等于0的整数，第1个反相器的输入端为所述的延时链的输入端，第2h+1个反相器的输出端为所述的延时链的输出端。

与现有技术相比，本发明的优点在于通过译码电路、时序控制电路、PUF单元阵列和n个结构相同的共享头电路构成弱物理不可克隆函数电路，PUF单元阵列由m×n个结构相同的PUF单元按照m行n列的方式排布形成，在译码电路的控制下，每一个时钟周期内位于同一行的n个PUF单元被激活进行读取操作，读取的数值被n个共享头电路锁存，n个共享头电路产生n-bit输出响应，n个共享头电路在时序控制电路输出的预充电信号的控制下实现复位功能，PUF单元仅通过第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管这4个最小尺寸的晶体管构成，且为全NMOS结构，结构简单，版图面积更加紧凑，具有较小的面积，与此同时单位数量的PUF单元阵列中每一行和每一列的寄生电容小，动态功耗较低，并且PUF单元中四个NMOS管不存在堆叠效应，求值阶段即读取数据阶段，求值和读取合二为一，从而使输出响应的时间大大缩短，相对于文献1和文献2中的PUF单元先求值然后再读取数据，求值和读取分开的方式，求值速度快，由此本发明的弱物理不可克隆函数电路在具有复位功能的基础上，面积较小，功耗较低，且时延较小，速度快。

附图说明

图1(a)为现有的SRAM-PUF单元的电路图；

图1(b)为现有的带有复位功能的SRAM-PUF单元的电路图；

图2为本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路的结构原理框图；

图3为本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路的PUF单元的电路图；

图4为本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路的共享头电路的电路图；

图5为本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路的时序控制电路的电路图；

图6为本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路的延时链的电路图；

图7(a)为本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路的输出响应的2D映射图；

图7(b)为本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路的输出响应的平均灰度图；

图8为本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路的片间汉明距离的统计分布图；

图9为本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路的输出响应对应不同温度和电压波动的误码率曲线图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图2、图3和图4所示，一种利用NMOS工艺偏差的弱物理不可克隆函数电路，包括译码电路、时序控制电路、PUF单元阵列和n个结构相同的共享头电路，PUF单元阵列由m×n个结构相同的PUF单元按照m行n列的方式排布形成，×为乘运算符号，译码电路具有w位输入端ADDR、m位输出端WL₁～WL_m、受控时钟信号输入端和字线控制信号输入端，时序控制电路具有使能信号输入端CEN、时钟信号输入端CLK、预充电信号输出端PRC、受控时钟信号输出端AEN和字线控制信号输出端WLC，每个共享头电路分别具有预充电信号输入端、输出端、第一位线连接端、第二位线连接端，每个PUF单元分别具有字线连接端WL、第一位线连接端BL和第二位线连接端BLB；w为大于等于1且小于等于9的整数，m＝2^w，n为大于等于1的整数，时序控制电路的预充电信号输出端PRC分别与n个共享头电路的预充电信号输入端连接，时序控制电路的受控时钟信号输出端AEN和译码电路的受控时钟信号输入端连接，时序控制电路的字线控制信号输出端WLC和译码电路的字线控制信号输入端连接，译码电路的第j位输出端WL_j和PUF单元阵列中位于第j行的PUF单元的字线端连接，j＝1，2，…，m；第k个共享头电路的第一位线连接端BL_k和PUF单元阵列中位于第k列的PUF单元的第一位线连接端连接，第k个共享头电路的第二位线连接端BR_k和PUF单元阵列中位于第k列的PUF单元的第二位线连接端连接，k＝1，2，…，n,n个共享头电路的输出端用于输出n位的输出数据ID1～IDn；PUF单元包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4，第一NMOS管N1的源极和第二NMOS管N2的源极均接地VSS，第一NMOS管N1的栅极、第二NMOS管N2的漏极和第四NMOS管N4的漏极连接，第一NMOS管N1的漏极、第二NMOS管N2的栅极和第三NMOS管N3的漏极连接，第三NMOS管N3的源极为PUF单元的第一位线连接端，第三NMOS管N3的栅极和第四NMOS管N4的栅极连接且其连接端为PUF单元的字线连接端，第四NMOS管N4的源极为PUF单元的第二位线连接端，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4的宽长比均为TSMC65nm工艺下的最小尺寸：120nm/60nm；每个共享头电路分别包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一二输入与非门AN1和第二二输入与非门AN2，第一二输入与非门AN1和第二二输入与非门AN2分别具有第一输出端、第二输入端和输出端，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极和第四PMOS管P4的源极均接入电源VDD，第一PMOS管P1的栅极、第二PMOS管P2的漏极、第四PMOS管P4的漏极和第二二输入与非门AN2的第二输入端连接且其连接端为共享头电路的第二位线连接端，所诉的第一PMOS管P1的漏极、第三PMOS管P3的漏极、第二PMOS管P2的栅极和第一二输入与非门AN1的第一输入端连接且其连接端为共享头电路的第一位线连接端，第三PMOS管P3的栅极和第四PMOS管P4的栅极连接且其连接端为共享头电路的预充电信号输入端，第一二输入与非门AN1的第二输入端和第二二输入与非门AN2的输出端连接，第二二输入与非门AN2的第一输入端和第一二输入与非门AN1的输出端连接且其连接端为共享头电路的输出端ID，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3和第四PMOS管P4的宽长比的取值范围为：2um/60nm～16um/60nm。

本实施例中，译码电路和时序控制电路均采用其技术领域的成熟产品实现。

实施例二：本实施例与实施例一基本相同，区别在于：

如图5所示，本实施例中，时序控制电路包括锁存器LH1、二输入与门A1、延时链、第三二输入与非门AN3、第一缓冲器BF1和第二缓冲器BF2；锁存器LH1具有时钟端、输入端和输出端，二输入与门A1具有第一输入端、第二输入端和输出端，第三二输入与非门AN3具有第一输入端、第二输入端和输出端；锁存器LH1的输入端为时序控制电路的使能信号输入端CEN，锁存器LH1的时钟端和二输入与门A1的第二输入端连接且其连接端为时序控制电路的时钟信号输入端CLH，锁存器LH1的输出端和二输入与门A1的第一输入端连接，二输入与门A1的输出端、延时链的输入端和第三二输入与非门AN3的第二输入端连接且连接端为时序控制电路的受控时钟信号输出端AEN，延时链的输出端和第三二输入与非门AN3的第一输入端连接，第三二输入与非门AN3的输出端和第一缓冲器BF1的输入端连接，第一缓冲器BF1的输出端和第二缓冲器BF2的输入端连接且其连接端为时序控制电路的字线控制信号输出端WLC，第二缓冲器BF2的输出端为时序控制电路的预充电信号输出端PRC。

如图6所示，本实施例中，延时链由2h+1个反相器依次串联形成，h为大于等于0的整数，第1个反相器的输入端为延时链的输入端，第2h+1个反相器的输出端为延时链的输出端。

采用TSMC 65nm CMOS工艺对本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路进行实现，PUF单元阵列大小为2048(16行×128列)，每个共享头电路的PMOS管的宽长比使用2mm/60nm。整个弱物理不可克隆函数电路的面积为20μm×99μm，单个PUF单元的面积为1.35μm×0.75μm。在版图设计过程中，PUF单元和共享头电路采用中心对称原则；相邻金属层采用垂直布线以减小信号串扰。采用Calibre进行版图参数提取，并利用Cadence/Spectre对本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路进行100次Monte Carlo后仿真，其中偏差分析既包含局部失配也包含全局失配。

2D映射(2-dimensional map)和灰度映射(gray-scale map)常被用来衡量弱PUF电路的输出响应的随机特性。随机选取一个利用NMOS工艺偏差的弱物理不可克隆函数电路，该弱物理不可克隆函数电路的输出响应的2D映射图如图7(a)所示，图7(a)中，黑色像素代表逻辑1，白色像素代表逻辑0。统计发现该弱物理不可克隆函数电路产生逻辑1(49.7％)和逻辑0(50.3％)的概率非常接近50％的理想值，且无逻辑偏向性。此外，其余弱物理不可克隆函数电路也获得了类似的输出结果。100个利用NMOS工艺偏差的弱物理不可克隆函数电路输出响应的平均灰度图如图7(b)所示；分析图7(b)可以发现平均灰度值在0.5附近波动，且无明显的空间相关性。由此可知，本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路具有良好的随机性。

唯一性是PUF电路的重要属性之一，唯一性通过不同PUF电路之间的片间汉明距离(Hamming Distance,HD)衡量。对于100利用NMOS工艺偏差的弱物理不可克隆函数电路，共能产生1279200(1600×1599/2)组比较(每组位宽128-bit)比较，用以计算片间HD。本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路的片间汉明距离的统计分布图如图8所示，图8中，Count表示同一汉明距离的数量，HD_inter mean表示平均片间汉明距离，Fettedgaussian表示高斯拟合曲线。分析图8可知：平均片间汉明距离为63.99，对应的唯一性为49.99％，非常接近理想值50％，具有良好的唯一性。

可靠性代表PUF电路工作在不同环境中能够产生相同输出响应的能力。本发明中通过PUF电路在不同温度和电压波动环境中输出误码率(bit-error-ratae BER)来衡量可靠性。具体来说，基准响应来自于工作在正常的环境(1.2V,25℃)的100个利用NMOS工艺偏差的弱物理不可克隆函数电路。对比响应为这100个弱物理不可克隆函数电路在不同工作环境中产生的输出响应。本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路的输出响应对应不同温度和电压波动的误码率曲线图如图9所示，图9中BER表示误码率，Temperature表示温度，commercial range表示商业级温度范围，industrial range表示工业级温度范围。分析图9可知：电压波动10％(标准电压1.2V)，在商用温度范围内(0-85℃)和工业温度范围内(-40-100℃)，平均误码率分别为0.9％和1.1％。且对应的最大误码率分别为2.2％(@1.32V,85℃)和2.6％(@1.32V,100℃)。

功耗和能耗对于资源受限的PUF的电路极其重要。功耗可通过平均电流与直流电压相乘获得；单比特能耗可通过以下公式计算：E_bit＝P_total/(w*f_clk)，其中w代表PUF电路并行输出位宽，f_clk代表时钟频率。表1给出了本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路的平均功耗P_total(@50MHz)和对应的单比特能耗E_bit。

表1不同电压下PUF电路的总功耗(P_total)和单比特能耗(E_bit)

V<sub>DD</sub>(V)	0.96	1.02	1.08	1.14	1.2	1.26	1.32	1.38	1.44
										P<sub>total</sub>(μw)	68.6	77.9	89	99.1	111	123.6	137.6	152.6	168.4
E<sub>bit</sub>(fJ/b)	10.71	12.18	13.91	15.48	17.34	19.31	21.5	23.84	26.32

分析表1可知：本发明的利用NMOS工艺偏差的弱物理不可克隆函数电路在1.2V/50MHz下的吞吐率为6.4Gb/s，对应的能耗仅为17.3fJ/b。

本发明的利用PMOS工艺偏差的弱物理不可克隆函数电路的性能与相关文献对比如表2所示。

表2本发明与现有技术的性能比较表

表2中，*表示仅温度或电压变化，文献3为J.Li,et al.:“Ultra-compact androbust physically unclonable function based on voltage compensatedproportional to absolute-temperature voltage generators,”IEEE J.Solid-StateCirc.51(2016)2192(DOI:10.1109/JSSC.2016.2586498).；文献4为S.Tao,et al.:“Ultra-energy-efficient temperature-stable physical unclonable function in 65nmCMOS,”Electronics Letters 52(2016)805(DOI:10.1049/el.2016.0292).；文献5为L.Jongmin,et al.:“A 445F²leakage-based physically unclonable function withlossless stabilization through remapping for IoT security,”ISSCCDig.Tech.Papers(2018)132(DOI:10.1109/ISSCC.2018.8310219).。

分析表2可知：本发明的PUF电路在面积、能耗和可靠性等方面均具有一定优势。其中，PUF单元仅只占用4个最小尺寸的NMOS管，对应的最小特征尺寸仅为240F²，比目前面积最小的PUF单元(文献5)减小了46％。在1.2V的标准电压下能耗仅为17.3fJ/bit，相比文献3能耗降低了96.8％。误码率相比文献4降低了18.8％。

Claims (3)

1.一种利用NMOS工艺偏差的弱物理不可克隆函数电路，包括译码电路、时序控制电路、PUF单元阵列和n个结构相同的共享头电路，所述的PUF单元阵列由m×n个结构相同的PUF单元按照m行n列的方式排布形成，×为乘运算符号，所述的译码电路具有w位输入端、m位输出端、受控时钟信号输入端和字线控制信号输入端，所述的时序控制电路具有使能信号输入端、时钟信号输入端、预充电信号输出端、受控时钟信号输出端和字线控制信号输出端，每个所述的共享头电路分别具有预充电信号输入端、输出端、第一位线连接端、第二位线连接端，每个所述的PUF单元分别具有字线连接端、第一位线连接端和第二位线连接端；w为大于等于1且小于等于9的整数，m＝2^w，n为大于等于1的整数，所述的时序控制电路的预充电信号输出端分别与n个所述的共享头电路的预充电信号输入端连接，所述的时序控制电路的受控时钟信号输出端和所述的译码电路的受控时钟信号输入端连接，所述的时序控制电路的字线控制信号输出端和所述的译码电路的字线控制信号输入端连接，所述的译码电路的第j位输出端和所述的PUF单元阵列中位于第j行的PUF单元的字线端连接，j＝1，2，…，m；第k个所述的共享头电路的第一位线连接端和所述的PUF单元阵列中位于第k列的PUF单元的第一位线连接端连接，第k个所述的共享头电路的第二位线连接端和所述的PUF单元阵列中位于第k列的PUF单元的第二位线连接端连接，k＝1，2，…，n；其特征在于所述的PUF单元包括第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地，所述的第一NMOS管的栅极、所述的第二NMOS管的漏极和所述的第四NMOS管的漏极连接，所述的第一NMOS管的漏极、所述的第二NMOS管的栅极和所述的第三NMOS管的漏极连接，所述的第三NMOS管的源极为所述的PUF单元的第一位线连接端，所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的PUF单元的字线连接端，所述的第四NMOS管的源极为所述的PUF单元的第二位线连接端，所述的第一NMOS管、所述的第二NMOS管、所述的第三NMOS管和所述的第四NMOS管的宽长比均为TSMC65nm工艺下的最小尺寸：120nm/60nm；

每个所述的共享头电路分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一二输入与非门和第二二输入与非门，所述的第一二输入与非门和所述的第二二输入与非门分别具有第一输出端、第二输入端和输出端，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第一PMOS管的栅极、所述的第二PMOS管的漏极、所述的第四PMOS管的漏极和所述的第二二输入与非门的第二输入端连接且其连接端为所述的共享头电路的第二位线连接端，所诉的第一PMOS管的漏极、所述的第三PMOS管的漏极、所述的第二PMOS管的栅极和所述的第一二输入与非门的第一输入端连接且其连接端为所述的共享头电路的第一位线连接端，所述的第三PMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的共享头电路的预充电信号输入端，所述的第一二输入与非门的第二输入端和所述的第二二输入与非门的输出端连接，所述的第二二输入与非门的第一输入端和所述的第一二输入与非门的输出端连接且其连接端为所述的共享头电路的输出端，所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管和所述的第四PMOS管的宽长比的取值范围为：2um/60nm～16um/60nm。

2.根据权利要求1所述的一种利用NMOS工艺偏差的弱物理不可克隆函数电路，其特征在于所述的时序控制电路包括锁存器、二输入与门、延时链、第三二输入与非门、第一缓冲器和第二缓冲器；所述的锁存器具有时钟端、输入端和输出端，所述的二输入与门具有第一输入端、第二输入端和输出端，所述的第三二输入与非门具有第一输入端、第二输入端和输出端；所述的锁存器的输入端为所述的时序控制电路的使能信号输入端，所述的锁存器的时钟端和所述的二输入与门的第二输入端连接且其连接端为所述的时序控制电路的时钟信号输入端，所述的锁存器的输出端和所述的二输入与门的第一输入端连接，所述的二输入与门的输出端、所述的延时链的输入端和所述的第三二输入与非门的第二输入端连接且连接端为所述的时序控制电路的受控时钟信号输出端，所述的延时链的输出端和所述的第三二输入与非门的第一输入端连接，所述的第三二输入与非门的输出端和所述的第一缓冲器的输入端连接，所述的第一缓冲器的输出端和所述的第二缓冲器的输入端连接且其连接端为所述的时序控制电路的字线控制信号输出端，所述的第二缓冲器的输出端为所述的时序控制电路的预充电信号输出端。

3.根据权利要求2所述的一种利用NMOS工艺偏差的弱物理不可克隆函数电路，其特征在于所述的延时链由2h+1个反相器依次串联形成，h为大于等于0的整数，第1个反相器的输入端为所述的延时链的输入端，第2h+1个反相器的输出端为所述的延时链的输出端。

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