CN105245220A - 一种物理不可克隆芯片电路 - Google Patents

Abstract

本发明公开了一种物理不可克隆芯片电路，包括M行N列工作于亚阈值区域的MOSFET阵列和自动校零比较器，MOSFET阵列包括以PMOS为负载的M行N列NMOS；物理不可克隆芯片电路的输入信号经译码后选中对应的NMOS导通，选中的NMOS和对应行中的负载PMOS组成单极CMOS放大器，MOSFET阵列的输出端依次输出电压值各不相同的电压；自动校零比较器不断地将MOSFET阵列输出的前一个电压与后一个电压进行比较，在陆续比较的过程中，自动校零比较器的输出端输出物理不可克隆芯片电路的应答信号。本发明采用单级放大器作为阵列的单元电路，芯片面积小、功耗低、应用范围广。

Description

一种物理不可克隆芯片电路

[技术领域]

本发明涉及信息安全领域，尤其涉及一种物理不可克隆芯片电路。

[背景技术]

物理不可克隆函数(PhysicalUnclonableFunction，PUF)是一个依据物理实体在实现时所引入的本征微小差异所构造的函数。这个函数因实体的本征物理差异而变，可以实现在不同实体上施加同一输入却给出不同输出的功能。因此，这个函数可以被用来实现电路芯片签名技术。此外，PUF电路还可以被用于公共密钥加密系统的密钥生成、智能卡密钥识别系统、射频识别系统(RadioFrequencyIdentification，RFID)和相关知识产权保护等。同时，按照集成电路实现的方式来分类，它又可以分为纯数字物理不可克隆芯片(数字PUF芯片)以及数模混合物理不可克隆芯片(数模混合PUF芯片)。

数字物理不可克隆芯片的实现方式有很多，申请号为CN201310144334.1的发明提出的核心电路是一组环形振荡器。由于工艺变化，每个振荡器的特征频率稍有不同；用多路选择器选择两个特定的环形振荡器进行比较，根据哪个频率高得出0或1。通过多次选择两个环形振荡器来比较，就可以获得一串二进制信号。

申请号为CN201410488326.3的发明所提出的核心电路是两路可由控制信号配置的阈值偏差延迟电路。由于制造上的误差，在同样的控制信号配置下，两路延时电路的延时不一样，再将延时进行比较得出0或1。通过多次改变控制信号，就可以获得一串二进制信号。

相对数字物理不可克隆芯片而言，数模混合物理不可克隆芯片具有误码率比较低，芯片紧凑，面积小的优点，功耗低等优点。因而，数模混合物理不可克隆芯片在物联网、大数据应用、智能设备及可穿戴设备等领域拥有大规模应用的潜力；并且，在过去的数年中，也得到了大量的研究。

Lofstrom等人最先进行混合信号PUF的研究，他的核心电路是一个可以寻址的MOSFET阵列，依次寻址MOSFET阵列，就可以读出一串与MOSFET的阈值电压的失配有关的模拟信号。然后再通过比较器将这串模拟信号转换为二进制信号(见文献[1])。

Stanzione等人进一步发展混合信号PUF，他将核心电路改为反相器阵列，并允许乱序寻址该阵列，通过寻址反相器阵列，读到的反相器输出也是与MOSFET的阈值电压失配有关的模拟信号。然后再通过信号处理技术将这样的一串模拟信号转换为二进制信号(见文献[2])。

在文献[1]中，作者借助MOSFET阵列负载电阻来实现将阈值电压转换为输出电压。这种做法不但导致了芯片面积较大(芯片上的电阻占据了很大的面积)，而且使得阵列的整体功耗主要取决于电阻的大小。根据文献[1]所提出的阵列电路结构，可以推算出该阵列的功耗为P_array＝Vdd·I_d＝Vdd·[(Vdd-V_o,array)/R_load]。由此可见，阵列的功耗与负载电阻成反比；要想实现低功耗，就需要较大的电阻，这也意味着要增大芯片面积。

为了更好地实现低功耗，文献[2]的做法是降低反相器阵列的工作电压，使其工作于亚阈值区域。这样所付出的代价就是需要额外设计一个从Vdd到Vdd,array的超低功耗DC-DC转换器；然后，与标准数字逻辑对接时，也要做电平位移。所以这种做法能一定程度降低功耗，但其实现还是需要不小的面积开销。

文献[1-3]公开的数模混合PUF芯片普遍存在面积比较大、功耗比较高的缺点(功耗分别为：250μW、38μW、108μW)。并且有些芯片不同模块的电源电压还不一致，需要额外的DC-DC转换器。这些缺点都在一定程度上限制了PUF芯片在物联网的无源标签等场景的应用。

[发明内容]

本发明要解决的技术问题是提供一种面积比较小、功耗比较低、应用范围广的物理不可克隆芯片电路。

为了解决上述技术问题，本发明采用的技术方案是，一种物理不可克隆芯片电路，包括M行N列工作于亚阈值区域的MOSFET阵列和自动校零比较器，MOSFET阵列与所述的自动校零比较器相连,MOSFET阵列包括以PMOS为负载的M行N列NMOS；物理不可克隆芯片电路的输入信号经译码后选中对应的NMOS导通，选中的NMOS和对应行中的负载PMOS组成单极CMOS放大器，MOSFET阵列的输出端依次输出电压值各不相同的电压；自动校零比较器不断地将MOSFET阵列输出的前一个电压与后一个电压进行比较，在陆续比较的过程中，自动校零比较器的输出端输出物理不可克隆芯片电路的应答信号。

以上所述的物理不可克隆芯片电路，MOSFET阵列中M条行电路并接，行电路包括行地址线、N根列地址线、第一PMOS、第二PMOS、N个NMOS和第二NMOS；行地址线中串有行开关，列地址线中串有列开关；NMOS分别串联在列地址线中，列地址线的一端接行地址线，另一端接地；第一PMOS和第二PMOS的源极接电源，第二PMOS的漏极接行地址线的一端，行地址线的另一端接MOSFET阵列的输出端；第一PMOS的漏极接第二NMOS的漏极，第二NMOS的源极接地；全部NMOS的栅极和第二NMOS的栅极相连，并连接第一PMOS的漏极；第一PMOS的栅极和第二PMOS的栅极接同一控制电压，为第一PMOS和第二PMOS提供静态工作点。以上所述的物理不可克隆芯片电路，自动校零比较器包括第一限流反相器、第二限流反相器、电容和电子开关，电容的第一端接MOSFET阵列的输出端，第二端接第一限流反相器；第一限流反相器的输出端接第二限流反相器的输入端，第二限流反相器的输出端为物理不可克隆芯片电路的输出端，电子开关跨接在第一限流反相器的输入端与输出端之间。

以上所述的物理不可克隆芯片电路，MOSFET阵列第i次的输出的信号为V_i时，电子开关闭合，第一限流反相器输入端的电压为V_x；MOSFET阵列第i+1次的输出的信号为V_i+1时，电子开关断开，第一限流反相器输入端的电压为V_i+1-V_i+V_x；如果V_i+1-V_i+V_x高电平，则经过两个限流反相器后，输出为高电平；如果V_i+1-V_i+V_x为低电平，则经过两个限流反相器后，输出为低电平。

以上所述的物理不可克隆芯片电路，限流反相器包括第三NMOS、第四NMOS和第五NMOS，第三PMOS、第四PMOS和第五PMOS，第三PMOS和第五PMOS的源极接电源，第三NMOS和第五NMOS的源极接地；第三PMOS的漏极接第四PMOS的源极，第四NMOS的源极接第三NMOS的漏极；第五PMOS的漏极接第五NMOS的漏极，第五PMOS的栅极接第五PMOS的漏极；第四PMOS的栅极和第四NMOS的栅极连接在一起作为限流反相器的输入端，第四PMOS的漏极接第四NMOS的漏极作为限流反相器的输出端；第五NMOS的栅极作为限流反相器控制电压的输入端。

本发明物理不可克隆芯片电路的优点在于：

首先，本发明PUF结构的阵列单元电路由一个PMOS和N个分别串联在列地址线中的NMOS里某个被选中的NMOS组成的单级放大器构成，减小了芯片所占的面积，并且因为阵列中的NMOS管均工作在亚阈值区，同时实现了低功耗的特性。因为低功耗、面积小的特点使此PUF结构得以拥有更加宽广的应用范围。

[附图说明]

下面结合附图和具体实施方式对本发明作进一步详细的说明。

图1是本发明实施例物理不可克隆芯片电路的原理图。

图2是本发明实施例物理不可克隆芯片电路中MOSFET阵列行电路的原理图。

图3是本发明实施例物理不可克隆芯片电路限流反相器的原理图。

图4是本发明实施例物理不可克隆芯片电路的汉明距离分布图。

图5是本发明实施例物理不可克隆芯片电路的温度稳定性分布图。

[具体实施方式]

本发明实施例物理不可克隆芯片电路的结构和原理如图1至图3所示。

本发明实施例物理不可克隆芯片电路和架构如图1所示，该物理不可克隆芯片电路由M行N列工作于亚阈值区域的MOSFET阵列以及自动校零比较器组成。该阵列是由以PMOS为负载的M×N个最小尺寸NMOS构成。

物理不可克隆芯片电路的输入信号经过译码器译码后会分别选中一个行地址端口WL_j和一个列地址端口BL_i。通过被选中的BL_i和被选中的的WL_j便可使其中一个对应的NMOS导通，此NMOS会和该行中的负载PMOS组成一个单极CMOS放大器，MOSFET阵列从V_array端依次输出电压值各不相同的电压，自动校零比较器不断地将前一个电压V_array,i和后一个电压V_array,i+1进行比较，在陆续比较的过程中，V_out端输出一个规则的信号，此信号即为物理不可克隆芯片电路的应答信号。

本发明实施例所提出的MOSFET阵列的行电路如图2所示，包括行地址线WL_j(j＝1～m)、N根列地址线BL_i(i＝1～n)、第一PMOS管P1、第二PMOS管P2、N个NMOS管(M1、M2……Mn)和第二NMOS管N2；行地址线中串有作为行开关的NMOS，列地址线中串有作为列开关的NMOS。NMOS管(M1、M2……Mn)分别串联在列地址线BL_i中，列地址线BL_i的一端接行地址线WL_j，另一端接地；第一PMOS管P1和第二PMOS管P2的源极接芯片电源Vdd，第二PMOS管P2的漏极接行地址线WL_j的一端，行地址线WL_j的另一端接MOSFET阵列的输出端。第一PMOS管P1的漏极接第二NMOS管N2的漏极，第二NMOS管N2的源极接地。N个分别串联在列地址线中但不作为列开关的NMOS管(M1、M2……Mn)的栅极和第二NMOS管N2的栅极并接，并连接第一PMOS管P1的漏极。不作为列开关的NMOS管(M1、M2……Mn)的漏极通过作为列开关的NMOS接行地址线WL_j，源极接地。第一PMOS管P1栅极和第二PMOS管P2栅极的控制信号V_b1由一个直流独立电压源提供，其主要目的是为两个负载PMOS提供静态工作点，使负载PMOS和与之相连的某个NMOS可以组成一个放大器。此放大器的输出电压就是V_array。

第二NMOS管N2和负载PMOS管P1组成了一个放大器，并且第二NMOS管N2分别与不作为列开关的NMOS管(M1、M2……Mn)组成了多个电流镜。此种结构使该行中除第二NMOS管N2外的其他某一NMOS，例如：M2和负载PMOS管P2组成的放大器的电流值与第二NMOS管N2和负载PMOS管P1组成的放大器的电流值一样，从而保证了该行输出电流的稳定。

MOSFET阵列电路的原理是，利用译码器实现对输入信号译码并利用译码器输出的地址信号address选中对应的BL_i口和对应的WL_j口也就选中了其对应的一个NMOS，该被选中的NMOS配合第二PMOS就可以实现一个单级CMOS放大器。

例如，将一个地址信号如：11001000分为两部分，一部分，如：1100作为行选择信号，经过行译码器处理后，某一行的开关闭合，即该行被选中；另一部分，如：1000作为列选择信号，经过列译码器后，某一列的开关闭合，即该列被选中。因为上述过程是同时进行，当某一列和某一行被选中的情况下，在这一行、这一列的NMOS就被选中了。该NMOS配合负载的PMOS就可以实现一个单级CMOS放大器，也就是说，每行中有N个NMOS一个PMOS，整个阵列中有M行N列，所以只用M个PMOS可以组成M×N个CMOS放大器，即可以输出至多M×N个不同的电压。对整个阵列而言，可以用M个PMOS来实现M×N个放大器，节省了可观的芯片面积，尤其是晶体管阵列要实现放大器数目较多的时侯。

由于工艺误差的存在，使得阵列中NMOS的物理属性(尺寸、栅氧层厚度、掺杂等)并不相同。当给它们加上的是同一个偏置电压，配合负载PMOS形成的放大器结构，就可以将这些工艺误差放大。数学上，可以定义一个从MOSFET尺寸变化到输出变化的增益来表征、比较不同电路拓扑的性能，并命名为几何增益(AGR)。它定义为：NMOS宽长比每变化一个单位，所引起的阵列输出电压变化的比值的倒数。依据定义可以算得工作于亚阈值区域时MOSFET阵列单元电路的几何增益 $A_{GR}=\∂V_{o,array}/\∂(W/L)={\mathrm{\μ}}_n{C}_{ox}(n-1){\left(V_t\right)}^2\exp \[(-V_{TH}/({\mathrm{nV}}_t\left)\right)\].$ $\exp \[V_{GS}/\left({\mathrm{nV}}_t\right)\]\·\[1/({\mathrm{\λ}}_n+{\mathrm{\λ}}_p)I_D\].$ 相比于文献[1](电路的几何增益仅为0.5μ_nC_ox(V_GS-V_TH)²(1+λ_nV_o,array)R_load)，本发明实施例的电路拓扑可以低功耗、小面积地实现比文献[1]高两个数量级的几何增益。尽管MOSFET的尺寸最小，但相比以电阻为负载而言(文献[1])，本实施例的放大器仍然可以获得更高的增益以及占用更小的硅片面积。更大的几何增益意味着阵列输出对微小的工艺误差更敏感，使得阵列输出更易变。也就是响应输出更加不可预测，同时也可以显著提高PUF的唯一性。为了减少芯片面积。

本发明以上实施例使用自动校零比较器来直接提取阵列输出，避免了使用额外的信号处理单元。可以给这个模拟阵列选择最优的偏置电压来使其工作于亚域值区域，同时这也大大减少了系统的功耗。

为了进一步减少功耗，可以采用基于限流反相器的自动校零比较器来同时限制静态漏电流以及动态电流。

自动校零比较器包括第一限流反相器INV1、第二限流反相器INV2、电容C和第一NMOS管N1，电容C的第一端接MOSFET阵列的输出端，第二端接第一限流反相器INV1，第一限流反相器INV1的输出端接第二限流反相器INV2的输入端，第二限流反相器INV2的输出端为物理不可克隆芯片电路的输出端，第一MOS管N1跨接在第一限流反相器INV1的输入端与输出端之间。

当MOSFET阵列的输出端输出信号V_array,i时，第一MOS管N1闭合，由于第一限流反相器INV1的输入端与输出端短接，电容C第二端的电压V_x≈Vdd/2(Vdd为限流反相器的工作电压)，电容C的压降为Vc＝V_array,i-V_x；当V_array,i+1从MOSFET阵列输入到电容的第一端时，第一MOS管N1断开，因为V_c＝V_array,i-V_x，所以此时第一限流反相器INV1输入端的电压为V_array,i+1-V_array,i+V_x。如果V_array,i+1-V_array,i+V_x为高电平，则经过两个限流反相器后，输出为高电平；如果V_array,i+1-V_array,i+V_x为低电平，则经过两个限流反相器后，输出为低电平。比较完成之后，当V_array,i+2从阵列输出之前，闭合MOS管Q，使电容右极板上的压降又变为V_x≈Vdd/2，重复上述过程。如此经过多次比较后V_out端便可输出一个规则的信号。

限流反相器的结构如图3所示，包括三个NMOS管N3、N4和N5，三个PMOS管P3、P4和P5。P3和P5的源极接电源，N3和N5的源极接地，P3的漏极接P4的源极，N4的源极接N3的漏极；P5的漏极接N5的漏极，P5的栅极接P5的漏极；P4的栅极接N4的栅极连接在一起作为限流反相器的输入端，P4的漏极接N4的漏极作为限流反相器的输出端；N5的栅极作为限流反相器控制电压的输入端。

如图3所示，从N5的栅极输入一个固定的电压Vctr1以驱动N5，因为N5与P5、P5与P3、N5与N3分别组成了三个电流镜，即：I_D,P3、I_D,N3、I_D,P5的值都和I_D,N5的值一样，所以限流反相的电流完全由靠V_ctrl驱动的N5的工作状态决定。而P4与N4组成了一个反相器，从P4栅极与N4栅极的连接点A输入的高电平时，N4导通，P4截止，限流反相器的输出端out端输出低电平；从A端输入的低电平时，N4管截止，P4管导通，out端输出高电平。

就这样，限流反相器输入电压V_ctr1产生的电流会因为电流镜而分别镜像到一个与Vdd相连的第三PMOS管P3和一个与GND相连的第三NMOS管N3上，这样就约束了流过反相器的电流。因此，可以将限流反相器所消耗的电流的最大值限制在一个预定值上。

本发明实施例的技术方案可以带来以下有益效果：

本发明实施例采用单级共源放大器作为阵列的单元电路，可以减少芯片面积，也可以方便地降低阵列的功耗。为了进一步降低功耗，比较器部分采用了限流反相器来实现。因而本发明实施例成功地将PUF芯片功耗降低到2.72μW，这有望大大加速PUF芯片应用的进程。

本发明实施例物理不可克隆芯片电路的实施结果如图4和图5所示。随机选择输入(也叫激励矢量，用于寻址MOSFET阵列)加于物理不可克隆芯片电路上得到1000个128位的输出(也叫响应矢量)，它的分布状态由图4给出。因而由响应矢量可以算得，本发明实施例的物理不可克隆芯片电路的输出分布的归一化均值是0.4999以及相应的标准差是0.0172。其中本发明实施例物理不可克隆芯片电路的标准差相比文献[3]而言，减少到它的十分之一。

图5给出了本发明实施例物理不可克隆芯片电路的可靠性随温度变化的曲线(温度变化范围是-20℃到150℃)。可以算出物理不可克隆芯片电路的平均误码率是2.68％，也就是相应的可靠性是97.32％。在室温下(27℃)，还作了电源电压变化±10％来测试该物理不可克隆芯片电路的电压可靠性，但没有出现误码。这证实了本发明实施例的物理不可克隆芯片电路具有良好的电源电压变化鲁棒性。

本说明书引用的文献如下：

文献1：LofstromK.,DaaschW.R.,andTaylor,D.,一种利用器件失配的集成电路识别电路，inDigestofTechnicalPapers.IEEEInt.Solid-StateCircuitsConf.(ISSCC),2000,pp.372-373.{国际固态电路年度会议(ISSCC)论文集,2000,第372-373页)}

文献2：Stanzione,S.，Puntin,D.andIannaccone,G.，一种基于固有工艺误差的硅CMOS物理不可克隆功能，IEEEJOURNALOFSOLID-STATECIRCUITS,VOL.46,NO.6,JUNE2011.{电气和电子工程师协会(IEEE)固态电路杂志，2011年第46卷，第6页}

文献3：KalyanaramanM.andOrshanskyM.，一种基于MOSFET工作在亚阈值区非线性特性的新型的强大物理不可克隆功能,inHardware-OrientedSecurityandTrust(HOST).IEEESym.,2000,pp.372-373.{电气和电子工程师协会(IEEE)关于面向硬件安全和信任的讨论会论文集，2000年，第372-373页}

Claims (5)

1.一种物理不可克隆芯片电路，其特征在于，包括M行N列工作于亚阈值区域的MOSFET阵列和自动校零比较器，MOSFET阵列与所述的自动校零比较器相连,MOSFET阵列包括以PMOS为负载的M行N列NMOS；物理不可克隆芯片电路的输入信号经译码后选中对应的NMOS导通，选中的NMOS和对应行中的负载PMOS组成单极CMOS放大器，MOSFET阵列的输出端依次输出电压值各不相同的电压；自动校零比较器不断地将MOSFET阵列输出的前一个电压与后一个电压进行比较，在陆续比较的过程中，自动校零比较器的输出端输出物理不可克隆芯片电路的应答信号。

2.根据权利要求1所述的物理不可克隆芯片电路，其特征在于，MOSFET阵列中M条行电路并接，行电路包括行地址线、N根列地址线、第一PMOS、第二PMOS、N个NMOS和第二NMOS；行地址线中串有行开关，列地址线中串有列开关；NMOS分别串联在列地址线中，列地址线的一端接行地址线，另一端接地；第一PMOS和第二PMOS的源极接电源，第二PMOS的漏极接行地址线的一端，行地址线的另一端接MOSFET阵列的输出端；第一PMOS的漏极接第二NMOS的漏极，第二NMOS的源极接地；全部NMOS的栅极和第二NMOS的栅极相连，并连接第一PMOS的漏极；第一PMOS的栅极和第二PMOS的栅极接同一控制电压，为第一PMOS和第二PMOS提供静态工作点。

3.根据权利要求1所述的物理不可克隆芯片电路，其特征在于，自动校零比较器包括第一限流反相器、第二限流反相器、电容和电子开关，电容的第一端接MOSFET阵列的输出端，第二端接第一限流反相器；第一限流反相器的输出端接第二限流反相器的输入端，第二限流反相器的输出端为物理不可克隆芯片电路的输出端，电子开关跨接在第一限流反相器的输入端与输出端之间。

4.根据权利要求3所述的物理不可克隆芯片电路，其特征在于，MOSFET阵列第i次的输出的信号为V_i时，电子开关闭合，第一限流反相器输入端的电压为V_x；MOSFET阵列第i+1次的输出的信号为V_i+1时，电子开关断开，第一限流反相器输入端的电压为V_i+1-V_i+V_x；如果V_i+1-V_i+V_x高电平，则经过两个限流反相器后，输出为高电平；如果V_i+1-V_i+V_x为低电平，则经过两个限流反相器后，输出为低电平。

5.根据权利要求3所述的物理不可克隆芯片电路，其特征在于，限流反相器包括第三NMOS、第四NMOS和第五NMOS，第三PMOS、第四PMOS和第五PMOS，第三PMOS和第五PMOS的源极接电源，第三NMOS和第五NMOS的源极接地；第三PMOS的漏极接第四PMOS的源极，第四NMOS的源极接第三NMOS的漏极；第五PMOS的漏极接第五NMOS的漏极，第五PMOS的栅极接第五PMOS的漏极；第四PMOS的栅极和第四NMOS的栅极连接在一起作为限流反相器的输入端，第四PMOS的漏极接第四NMOS的漏极作为限流反相器的输出端；第五NMOS的栅极作为限流反相器控制电压的输入端。