CN116170161B - 基于铁电晶体管阵列的物理不可克隆函数电路及其应用 - Google Patents
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Abstract
本发明提供了一种基于铁电晶体管阵列的物理不可克隆函数电路及其应用，属于新型存储与计算技术领域。本发明的核心在于，晶体管阵列为由一个选择晶体管和一个铁电晶体管组成的基本单元通过电路互相连接构成多行多列阵列结构，其中上下紧邻的两个基本单元存储的数据始终互补，利用铁电晶体管极化翻转的随机涨落特性作为熵源，实现物理不可克隆函数PUF具有挑战‑响应对的可重构能力。本发明有效提高了物理不可克隆函数的挑战‑响应对数量和抗建模攻击能力，实现了低功耗低电路开销、可重构能力好的高稳定性强PUF，尤其适用于低功耗、轻量级边缘端嵌入式设备的信息和数据安全。
Description
技术领域
本发明涉及物理不可克隆函数设计技术领域，具体涉及一种基于新型非易失器件的低功耗、可重构物理不可克隆函数(PUF)电路。
背景技术
随着现代信息技术和集成电路制造技术的高速发展，人们在国防军事、商业保密、民用医用等领域对硬件安全的需求愈发显著。特别是在物联网蓬勃扩张的今天，全球物联网设备接入数量已逾200亿，越来越多的边缘端硬件设备成为了易受外部攻击的关键端点。为了应对潜在安全风险，人们提出了利用物理不可克隆函数(PUF)以实现用户认证、密钥生成等应用。如图1所示，PUF作为一个物理实体，可以对给定的输入信号(挑战信号)进行外部不可探测、数学不可预测的黑箱处理，进而转变为输出信号(响应信号)。以用户认证为例，人们将PUF的输入-输出信号(挑战-响应对)的映射关系进行记录，并作为物理实体的“指纹”保存在云端等位置，在后续比对“指纹”即可确认设备或用户的合法身份。
由于“指纹”仅由PUF内部的物理差异和制造偏差决定，且其具备防篡改、不可建模、抗碰撞和可复现等性质，PUF在提出之际即受到了硬件安全领域研究者的高度关注。人们先后提出了基于延时的仲裁器Arbiter-PUF、基于振荡频率的环形振荡器RO-PUF等传统CMOS器件方案；基于阻变随机存储器RRAM-PUF、基于磁性随机存储器MRAM-PUF、基于铁电晶体管FeFET-PUF等新型非易失NVM器件方案。
然而，现有PUF实现技术均存在一定不足：在一方面，基于CMOS的方案需要较复杂的电路设计，带来的硬件和功耗开销限制了其在边缘端物联网设备的部署，其还存在着基于制造工艺偏差随机性带来的挑战-响应对不可重构问题(因为工艺随机机制是不可重构的)；在另一方面，现有基于NVM的方案在编程和注册时步骤复杂、物理涨落带来较大验证误差，且其材料多数与芯片代工厂的工艺不兼容。这些问题都给PUF的实现，特别是在边缘端的应用提出了新的挑战。结合上述分析，实现具备低功耗低电路开销、可重构能力好、稳定性强的PUF电路结构设计，具有十分显著的意义。
发明内容
针对现有技术中的问题，本发明提出了一种基于铁电场效应晶体管阵列实现物理不可克隆函数(PUF)电路的方法和基于此方法的可重构注册、验证方案。相较于现有的基于各种CMOS或NVM器件设计的PUF结构，本发明不仅利用FeFET-PUF在铁电畴翻转时的物理随机机制作为熵源实现了挑战-响应对的可重构能力，将常见的FeFET晶体管阵列直接整合到PUF结构中，大大简化了电路设计和工作步骤，显著降低了硬件代价和功耗开销。
本发明提供一种基于铁电晶体管阵列的物理不可克隆函数(PUF)电路，该PUF电路包括：晶体管阵列，以及外围的译码电路、驱动电路、读取电路、多路选择器及差分放大器，其特征在于，所述晶体管阵列为一个选择晶体管MOSFET和一个铁电晶体管FeFET组成的基本单元通过电路连接构成多行多列阵列结构，该阵列结构中每一行基本单元的字线WL连接至译码电路，读线RL连接至读取电路；每一列基本单元的位线BL连接至驱动电路，感线SL连接至多路选择器及差分放大器；所述基本单元中的MOSFET的漏极与位线BL连接、栅极与字线WL连接、源极与所述FeFET的栅极连接；所述基本单元中的FeFET的漏极与读线RL连接，源极与感线SL连接，上下相邻的两个基本单元构成一个工作单元，在工作单元中，两个基本单元的FeFET的铁电极化方向相反；同时两个基本单元的选择晶体管的开关状态相反。
所述译码电路用于外部输入的挑战信号Challenge进行预处理，包括将输入信号进行增扩、增扩后译码为所述晶体管阵列对应的字线WL和多路选择器MUX的地址；
所述驱动电路用于提供可重构注册和验证过程中所需的编程电压、读取电压和供电电压，包括为所述晶体管阵列的读线RL提供FeFET的供电电压Vdd、为位线BL提供FeFET的读取电压Vread和编程电压Vprog等；
所述读取电路用于阵列电流的读出和比对；
所述多路选择器MUX及差分放大器SA用于阵列电流的比对选择和响应信号Respond的产生。
所述晶体管阵列中每一列的感线SL全部与一个K选2多路选择器相连，其中K为所述晶体管阵列的列数；所述MUX的输出电流与SA的输入连接，SA比对被所述MUX选出的两列电流的大小。
进一步，提供上述物理不可克隆函数PUF电路的挑战-响应对产生方法，用于PUF的可重构注册和验证过程，其步骤包括：
1)在一个N+M位的挑战信号输入PUF后，译码电路将其进行预处理，包括：N个比特被增扩至2N位，增扩后信号的相邻比特之间两两配对，互为补码；增扩后的2N位信号对应阵列大小为2N×K的2N行WL字线电平，以保证两个互补基本单元对应的字线电平WL始终满足互补关系，剩余M个比特被译为多路选择器MUX的地址；
2)在增扩后信号输入晶体管阵列后，每一个基本单元都会对输入值和存储值进行存算一体化的AND操作；即N位挑战信号与一个N行K列的二值矩阵按列进行逐位的XNOR操作，并对每一列的XNOR结果进行汉明重量求和，反映为SL上的列电流大小，此即PUF内部对输入挑战信号的处理过程。
3)MUX将根据M个比特对应的值，从K列电流中选出两列电流，并将它们输入到差分放大器SA中，以实现响应信号的产生：当第一列电流大于第二列电流时，所述SA产生高电平，作为响应信号“1”输出；当第一列电流小于第二列电流时，所述SA产生低电平，作为响应信号“0”输出。最终，MUX和SA将电流域的模拟信号转化为输出数字信号，与输入信号共同组成CRP。
进一步的，提供上述物理不可克隆函数PUF电路的随机状态产生方法，用于PUF的可重构注册和验证过程，其步骤包括：
1)状态擦除。固定所有读线RL和感线SL为低电平；所有字线WL为高电平；在所有位线BL施加足够高、足够长的负电压，将全部FeFET的极化状态统一擦除到高阈值态。
2)预编程。固定所有读线RL和感线SL为低电平；所有字线WL为高电平；在所有位线BL施加合适的正电压，将至编程到中间阈值态附近；根据铁电晶体管的铁电畴极化翻转的随机涨落特性，基本单元在预编程后的中间阈值状态彼此间存在一定随机差异。
3)比对电流。读取读线RL上基本单元1的电流，记录为第一预编程后开态电流；重复执行步骤1至步骤3，得到读线RL上基本单元1新一次的电流，记录为第二预编程后开态电流；比对两次预编程后的开态电流，若第一次开态电流较大，则基本单元1记为“1”，较小则该单元记为“0”；而基本单元2将被记录为与之互补的状态。
4)编程。首先，固定所有读线RL和感线SL为低电平；所有被记为“1”的基本单元的字线WL固定为高电平(选择管开)，被记为“0”的基本单元的字线WL固定为低电平(选择管关)；在所述某一列的位线BL施加足够高、足够长的正电压，将“1”对应的FeFET编程到低阈值态(此时被记为“0”的基本单元的状态不受影响)。随后，所有被记为“0”的基本单元的字线WL固定为高电平(选择管开)，被记为“1”的基本单元的字线WL固定为低电平(选择管关)；在所述某一列的位线BL施加足够高、足够长的负电压，将“0”对应的FeFET编程到高阈值态(此时被记为“1”的基本单元的状态不受影响)。
本发明利用铁电晶体管在栅极施加编程电压后铁电畴极化翻转的随机涨落特性作为熵源，实现物理不可克隆函数PUF具有挑战-响应对的可重构能力，将常见的FeFET晶体管阵列直接整合到PUF结构中，简化了电路设计和工作步骤，显著降低了硬件代价和功耗开销。与现有技术相比，本发明带来的有益效果如下：
1、与传统CMOS方案相比，本发明利用FeFET无写入直流功耗的优势，实现了边缘端设备的低功耗需求；简化了电路设计，以较小的硬件代价实现了强PUF设计；
2、与新型NVM方案相比，本发明利用FeFET的多端口优势，实现了高效简单的PUF可重构注册流程；利用HfO2材料的铁电特性，实现了与CMOS工艺的高兼容度；
3、本发明利用了FeFET铁电畴翻转的物理随机机制作为PUF的熵源，而非利用传统PUF所需的工艺随机机制作为熵源，实现了对挑战-响应对的擦除和重构，极大程度增加了PUF的使用场景，在确保工艺高一致性的前提下实现高随机性的挑战-响应对；
4、本发明将FeFET存储器阵列直接整合到PUF电路中，利用了存算一体架构的优势，保证了PUF的可靠性要求与面向存储的FeFET保持时间的工艺指标一致；通过按行配对、按列比对的设计方案，将常规PUF设计思路的单元一维级联拓展到二维，大大提高了其抗建模攻击的能力。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为物理不可克隆函数的原理示意图；
图2为本发明所述铁电场效应晶体管(FeFET)的器件结构示意图和电路符号，箭头的方向代表了此处铁电畴的极化方向；在本示意图中FeFET的铁电层极化平均值为零，器件处于中间阈值电压状态；
图3为本发明所述FeFET的器件转移特性曲线(漏源电流-栅源电压)随铁电层极化状态变化的示意图，最左和最右侧的特性曲线分别代表铁电层极化全部向下或者全部向下；中间曲线的随机性较为明显；
图4为根据本发明一个实施例提供的物理不可克隆函数(PUF)电路结构的工作单元示意图，由两个状态互补的基本单元组成，实现同或/异或操作；
图5为根据本发明一个实施例提供的PUF电路结构的工作单元逻辑运算真值表，即给定不同输入和存储数据时，工作单元的输出结果；
图6为根据本发明一个实施例提供的PUF电路结构示意图，包括基本单元构成的晶体管阵列，外围的译码电路、驱动电路、读取电路和多路选择器等功能电路；
图7为根据本发明一个实施例提供的PUF电路在进行验证时，挑战信号的工作示意图和响应信号的产生示意图；
图8为根据本发明一个实施例提供的PUF电路在进行可重构注册时，对工作单元的操作流程图，包括状态擦除、预编程、电流比对和编程。
具体实施方式
下面将参照附图图1至图8详细地描述本发明的具体实施例。虽然附图中显示了本发明的具体实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
图1为物理不可克隆函数的工作示意图，其作为一个物理实体，将输入的挑战信号进行处理，转变为响应信号进行输入。根据PUF的挑战-响应对(Challenge-Respond Pair,CRP)，可以作为其唯一的身份识别码，用于后续的硬件安全需求。在PUF设计时的复杂度保证了难以对CRP关系进行预测和建模，且同一种PUF之间的CRP关系都是有所区别、独一无二的，这保证了CRP关系作为PUF指纹的抗碰撞性。在应用PUF时，往往根据其CRP数量随PUF大小的增长速度将之区分为强PUF(指数型)和弱PUF(多项式型等)，其中弱PUF的应用场景极其有限，因此本实施例将面向强PUF的CRP要求进行设计。
PUF往往作为边缘端设备的安全认证芯片嵌入其中，在设备建立通讯前的合法身份认证期间进行工作。在一些场景中，存在着对边缘端设备重新注册的需求，或者更改设备所有者或设备信息，这就要求PUF的指纹在特定情况下是可以擦除和重构的，否则重新注册前后指纹不变会带来巨大的安全风险。因此本实施例将面向PUF的可重构要求进行设计。
本实施例中，铁电晶体管FeFET的结构示意图和电路符号如图2所示，其中箭头的方向代表了此处铁电畴的极化方向。FeFET是在MOSFET的栅氧化层上额外堆叠一层铁电材料得到的。铁电层中存在着一定数量的铁电畴，电畴的自发极化所对应的极化电荷会在沟道区感应出额外的电荷(或等效为一个额外的栅压)，反映为器件阈值电压的改变。若在栅极施加正的电压脉冲，会使铁电层中原先极化强度向上的部分发生极化翻转而最终变为向下，此时靠近衬底的正极化电荷会使沟道区感应出额外的电子(或等效为铁电极化的电势升高带来的额外栅压)，使得FeFET的阈值电压降低，反之亦然。
在铁电层的极化状态不同时，FeFET的阈值电压不同，导致电学测量得到的转移曲线(Ids-Vgs)出现如图3所示的差异，其中最左和最右侧的特性曲线分别代表铁电层极化全部向下或全部向下。特别的，在图2所示的情况下，FeFET的铁电层极化平均值为零，器件处于中间阈值电压状态。在此状态下，FeFET的转移曲线存在较为明显的随机涨落，即使栅极施加的电脉冲完全相同，同一个器件也难以复现出相同的中间阈值状态。在本实施例中，即利用了这种物理随机性作为PUF的熵源，而非传统CMOS所利用的工艺随机性。这样的好处是明显的：工艺随机性在出厂时即确定，指纹是不可重构的，而器件物理随机性可以在每次注册、重构时通过较大的编程信号体现和利用；在进行验证等不需要随机性的步骤时，则通过非破坏的小信号读取避免对PUF指纹的影响。
根据本发明的一个实施例，图4至图6详细描述了所提供的PUF电路结构和单元工作示意图。
如图4所示，展示了本实施例中提供的PUF电路结构的工作单元。一个工作单元由两个互补的基本单元构成，即基本单元1、基本单元2；这两个基本单元均由一个MOSFET和一个FeFET构成，其中MOSFET的漏极与位线BL连接、栅极与字线WL连接、源极与FeFET的栅极连接；而FeFET的漏极与读线RL连接，源极与感线SL连接。在本实施例中，两个基本单元始终是互补的，表现为：1)两个基本单元的FeFET的铁电极化方向始终彼此相反，即FeFET转移曲线分别处于图3所示的最左和最右位置，对应高、低阈值态；2)两个基本单元对应的字线电平WL始终互补，即两个基本单元的选择晶体管的开关态互补(分别处于开态和关态)。
在密码学和硬件安全领域，对数据的加密、数据流的生成等经常会通过逐位同或/异或操作来进行，因此在本实施例中通过两个基本单元构成的工作单元实现同或/异或操作，用于PUF的验证过程。在数学上，本实施例中的工作单元实现了WL电平和存储数据的同或/异或逻辑操作。在一个基本单元中，只有当WL为高电平、FeFET为低阈值态时，SL上才会输出开态电流，在其它三种情况下只存在可忽略不计的关态电流。因此，单个基本单元实现了WL电平和FeFET存储数据的与操作(AND)；进一步的，通过两个互补的基本单元，即可根据如图5所示的布尔逻辑关系实现WL电平和FeFET存储数据的异或/同或操作(XOR/XNOR)。若将图5中基本单元1的WL电平定义为输入值，将基本单元1的FeFET阈值状态定义为工作单元存储值，最终即可完成对输入-存储的XOR/XNOR操作。
图6为本实施例的基于所述FeFET阵列实现PUF的电路结构，本实施例中晶体管阵列由一个选择晶体管和一个铁电晶体管组成的基本单元通过电路连接的多行多列阵列构成，上下相邻的基本单元两两互补；阵列内每一行基本单元的字线WL连接至译码电路，读线RL连接至驱动和读取电路；每一列基本单元的位线BL连接至驱动电路，感线SL连接至多路选择器及差分放大器；
本发明PUF的电路结构还包括外围的译码电路、驱动电路、读取电路和多路选择器等功能电路。其中，译码电路用于外部输入的挑战信号Challenge进行预处理，包括将输入信号进行增扩、增扩后译码为晶体管阵列对应的字线WL和多路选择器MUX的地址；驱动电路用于提供可重构注册和验证过程中所需的编程电压、读取电压和供电电压，包括为晶体管阵列的读线RL提供FeFET的供电电压Vdd、为位线BL提供FeFET的读取电压Vread和编程电压Vprog等；读取电路用于阵列电流的读出和比对；多路选择器MUX及差分放大器SA用于阵列电流的比对选择和响应信号Respond的产生。
根据本发明的一个实施例，图6至图7详细描述了PUF的挑战-响应对产生方法，用于PUF的验证过程。
如图6中，在一个N+M位的挑战信号输入PUF后，译码电路将其进行预处理，包括：N个比特被增扩至2N位，增扩后信号的相邻比特之间两两配对，互为补码；增扩后的2N位信号对应阵列大小为2N×K的2N行WL字线电平，以保证两个互补基本单元对应的字线电平WL始终满足互补关系；剩余M个比特被译为多路选择器MUX的地址。
在增扩后信号输入阵列后，每一个基本单元都会对输入值和存储值进行存算一体化的AND操作；如若在工作单元层面看待，本质上是N位挑战信号与一个N行K列的二值矩阵按列进行逐位的XNOR操作，并对每一列的XNOR结果进行汉明重量求和，反映为SL上的列电流大小，此即PUF内部对输入挑战信号的处理过程。
随后，MUX将根据M个比特对应的值，从K列电流中选出两列电流，并将它们输入到差分放大器SA中，以实现响应信号的产生：当第一列电流大于第二列电流时，所述SA产生高电平，作为响应信号“1”输出；当第一列电流小于第二列电流时，所述SA产生低电平，作为响应信号“0”输出。最终，MUX和SA将电流域的模拟信号转化为输出数字信号，与输入信号共同组成CRP。
根据所述的实施例，PUF实现了对N+M位挑战信号进行处理，最终产生1位的二值响应信号并输出。根据挑战-响应对的关系，在与注册时登记的CRP关系进行比对后，若一致性高于某百分比，即可认证该PUF的合法性。
本实施例提供的PUF对应的CRP数量是随着PUF电路的规模(2N×K)呈指数增长的。假设所述PUF阵列是由G×G个基本单元组成的阵列结构，因此对应的挑战信号总共约有2G /2*G*logG，而响应信号仅为1位，且PUF的规模大小为G2，因此所述实施例的CRP数量随规模大小的关系为G～2G/2*logG，即强PUF要求的指数型增长关系。
作为一个具体的实施例，在图7中给出了PUF的CRP关系。由于挑战信号中14个比特的0/1值是任意的，因此N个比特对应了214种可能的挑战信号；而其中6个比特决定了MUX选择的两个列，在本质上是对8个列电流进行排序，其时间复杂度为O(82)或O(8*log8)。
根据本发明的一个实施例，图8详细描述了PUF的随机状态产生方法，用于PUF的可重构注册过程。
在边缘端设备交付用户前，云端将为每一个设备分配随机的ID识别码，并对设备的PUF进行初始化注册。云端将会向PUF输入大量随机挑战信号，并记录对应的响应信号，建立该设备ID对应的CRP库。在交付使用后，若边缘端设备需要认证其合法身份，云端将会从该设备的CRP库中任意选择大量挑战信号并收集PUF的响应信号，并与先前结果比对，以完成设备认证。若设备需要更换用户或重置，则云端将会对PUF的CRP进行擦除和随机重构，并赋予新的ID，重新完成前述的库建立、库对比过程。
据此，可重构注册过程需要对PUF的CRP进行擦除和随机重构，通过PUF的熵源将全部CRP关系进行完全随机的重写，在本发明的实施例中，即利用了FeFET编程到中间阈值状态的物理涨落随机性。在极化状态相同的FeFET在经历相同的栅极脉冲预编程至中间阈值态后，铁电层的极化强度是存在一定涨落的；此时对其进行读取操作，即可将极化翻转的涨落具象为电流的差异，并根据电流差异进行编程操作，将电流的随机差异重新固定为存储数据的“0”和“1”。由于极化翻转的不可预测性，PUF内FeFET阵列所存储的数据也是完全随机且无法预测的，输入挑战信号即与这些随机数进行XOR/XNOR运算，并按列比对汉明重量，产生随机响应信号，具体包括以下步骤：
1)状态擦除。固定所有读线RL和感线SL为低电平；所有字线WL为高电平；在所有位线BL施加足够高、足够长的负电压，将全部FeFET的极化状态统一擦除到高阈值态。
2)预编程。固定所有读线RL和感线SL为低电平；所有字线WL为高电平；在所有位线BL施加合适的正电压，将至编程到中间阈值态附近；根据铁电晶体管的铁电畴极化翻转的随机涨落特性，基本单元在预编程后的中间阈值状态彼此间存在一定随机差异。
3)比对电流。读取读线RL上基本单元1的电流，记录为第一预编程后开态电流；重复执行步骤1至步骤3，得到读线RL上基本单元1新一次的电流，记录为第二预编程后开态电流；比对两次预编程后的开态电流，若第一次开态电流较大，则基本单元1记为“1”，较小则该单元记为“0”；而基本单元2将被记录为与之互补的状态。
4)编程。首先，固定所有读线RL和感线SL为低电平；所有被记为“1”的基本单元的字线WL固定为高电平(选择管开)，被记为“0”的基本单元的字线WL固定为低电平(选择管关)；在所述某一列的位线BL施加足够高、足够长的正电压，将“1”对应的FeFET编程到低阈值态(此时被记为“0”的基本单元的状态不受影响)。随后，所有被记为“0”的基本单元的字线WL固定为高电平(选择管开)，被记为“1”的基本单元的字线WL固定为低电平(选择管关)；在所述某一列的位线BL施加足够高、足够长的负电压，将“0”对应的FeFET编程到高阈值态(此时被记为“1”的基本单元的状态不受影响)。
本发明的实施例完整、详细地提供了基于FeFET阵列的PUF电路及其挑战-响应对产生方法，利用FeFET在边缘端嵌入设备低功耗和存算一体架构的优势，将多行多列存储器阵列直接整合到PUF结构中；将FeFET中物理机制的涨落作为熵源，在工艺高一致性的前提下，实现可重构的、随机性高的PUF方案；通过按行配对、按列比对的设计方案，将一维级联拓宽至二维组合，大大提高了单元之间的耦合复杂度，减少漂移的误差；通过编程方案抑制PUF工作时的涨落，且面向存储的FeFET的保持时间与PUF可靠性要求匹配。
最后需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。
Claims (3)
1.一种基于铁电晶体管阵列的物理不可克隆函数PUF电路，该PUF电路包括：晶体管阵列，以及外围的译码电路、驱动电路、读取电路、多路选择器及差分放大器，其特征在于，所述晶体管阵列为一个选择晶体管MOSFET和一个铁电晶体管FeFET组成的基本单元通过电路连接构成多行多列阵列结构，该阵列结构中每一行基本单元的字线WL连接至译码电路，读线RL连接至读取电路；每一列基本单元的位线BL连接至驱动电路，感线SL连接至多路选择器及差分放大器；所述基本单元中的MOSFET的漏极与位线BL连接、栅极与字线WL连接、源极与所述FeFET的栅极连接；而所述基本单元中的FeFET的漏极与读线RL连接，源极与感线SL连接，上下相邻的两个基本单元构成一个工作单元，在工作单元中，两个基本单元的FeFET的铁电极化方向相反；同时两个基本单元的选择晶体管的开关状态相反，所述译码电路将输入信号进行增扩，增扩后的译码分别作为晶体管阵列对应的字线WL信号和多路选择器MUX地址，所述驱动电路用于提供PUF电路所需的编程电压、读取电压和供电电压；所述读取电路用于晶体管阵列电流的读出和比对；所述多路选择器及差分放大器用于晶体管阵列电流的比对选择和响应信号Respond的产生，所述晶体管阵列中每一列的感线SL全部与一个K选2多路选择器相连，其中K为所述晶体管阵列的列数；所述多路选择器的输出电流与差分放大器的输入连接，差分放大器比对被多路选择器选出的两列电流的大小。
2.一种物理不可克隆函数PUF电路的挑战-响应对产生方法，用于如权利要求1所述的PUF电路的可重构注册和验证过程，其步骤包括：
1)在一个N+M位的挑战信号输入PUF电路后，译码电路将N个比特增扩至2N位，增扩后信号的相邻比特之间两两配对，互为补码；增扩后的2N位信号对应阵列大小为2N×K的2N行WL字线电平，以保证两个互补基本单元对应的字线电平WL始终满足互补关系，剩余M个比特被译为多路选择器的地址；
2)在增扩后信号输入晶体管阵列后，每一个基本单元都会对输入值和存储值进行存算一体化的AND操作；即N位挑战信号与一个N行K列的二值矩阵按列进行逐位的XNOR操作，并对每一列的XNOR结果进行汉明重量求和，反映为SL上的列电流大小；
3)多路选择器将根据M个比特对应的值，从K列电流中选出两列电流，并将它们输入到差分放大器中，以实现响应信号的产生：当第一列电流大于第二列电流时，差分放大器产生高电平，作为响应信号“1”输出；当第一列电流小于第二列电流时，差分放大器产生低电平，作为响应信号“0”输出。
3.一种物理不可克隆函数PUF电路的随机状态产生方法，用于如权利要求1所述的PUF电路的可重构注册和验证过程，其步骤包括：
1)状态擦除：固定所有读线RL和感线SL为低电平；所有字线WL为高电平；在所有位线BL施加足够高、足够长的负电压，将全部FeFET的极化状态统一擦除到高阈值态；
2)预编程：固定所有读线RL和感线SL为低电平；所有字线WL为高电平；在所有位线BL施加合适的正电压，将至编程到中间阈值态附近；根据铁电晶体管的铁电畴极化翻转的随机涨落特性，基本单元在预编程后的中间阈值状态彼此间存在一定随机差异；
3)工作单元内比对电流：读取读线RL上基本单元1的电流，记录为第一预编程后开态电流；重复执行步骤1至步骤3，得到读线RL上基本单元1新一次的电流，记录为第二预编程后开态电流；比对两次预编程后的开态电流，若第一次开态电流较大，则基本单元1记为“1”，较小则该单元记为“0”；而基本单元2将被记录为与之互补的状态；
4)编程：首先，固定所有读线RL和感线SL为低电平；所有被记为“1”的基本单元的字线WL固定为高电平，被记为“0”的基本单元的字线WL固定为低电平；在所述某一列的位线BL施加足够高、足够长的正电压，将“1”对应的FeFET编程到低阈值态；随后，所有被记为“0”的基本单元的字线WL固定为高电平，被记为“1”的基本单元的字线WL固定为低电平；在所述某一列的位线BL施加足够高、足够长的负电压，将“0”对应的FeFET编程到高阈值态。
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