CN114186291A - 基于铁电晶体管的物理不可克隆函数结构及注册方法 - Google Patents

基于铁电晶体管的物理不可克隆函数结构及注册方法 Download PDF

Info

Publication number
CN114186291A
CN114186291A CN202111413132.3A CN202111413132A CN114186291A CN 114186291 A CN114186291 A CN 114186291A CN 202111413132 A CN202111413132 A CN 202111413132A CN 114186291 A CN114186291 A CN 114186291A
Authority
CN
China
Prior art keywords
circuit
ferroelectric
circuit structure
ferroelectric transistor
array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111413132.3A
Other languages
English (en)
Inventor
李学清
郭欣瑞
马啸阳
吴珏键
孙博然
李泰昕
王健丰
刘勇攀
杨华中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tsinghua University
Original Assignee
Tsinghua University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tsinghua University filed Critical Tsinghua University
Priority to CN202111413132.3A priority Critical patent/CN114186291A/zh
Publication of CN114186291A publication Critical patent/CN114186291A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/75—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2295—Protection circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请公开了一种基于铁电晶体管的物理不可克隆函数结构及注册方法、装置，其中，结构包括：阵列电路为通过多个铁电晶体管电路结构单元电气连接构成多行多列的阵列结构，每一行电路结构单元的字线相连，且连接至译码电路，每一列电路结构单元的位线和感测线相连，且位线连接至驱动电路，感测线连接至感测电路；驱动电路用于驱动阵列电路的字线和位线；译码电路用于输入挑战信号，并将输入挑战信号译码为相应的地址；感测电路用于通过利用阵列电路中的铁晶体管极化状态随机翻转特性由输入挑战信号生成输出响应信号数据。本申请的实施例利用铁电晶体管的极化状态的随机性和多样性，实现可重构的物理不可克隆函数，具有低功耗优势。

Description

基于铁电晶体管的物理不可克隆函数结构及注册方法
技术领域
本申请涉及低功耗可重构物理不可克隆函数设计技术领域，特别涉及一种基于铁电晶体管的物理不可克隆函数结构及注册方法、装置。
背景技术
当前，随着信息技术的逐步发展，人们对于硬件安全的要求越来越高，为了应对潜在的攻击，人们提出了用物理不可克隆函数(PUF)来实现密钥生成、验证设备身份等安全应用。如图1所示，PUF作为一种物理系统，能够根据给定输入(称之为输入挑战信号)，转换为某种特定的不可预测的输出(称之为输出响应信号)，从而实现后续的诸多硬件安全功能。
PUF已经在基于各种器件的一些电路结构中得以实现，例如以基于振荡频率的环形振荡器PUF、基于延时的判决器PUF、基于上电初始状态的SRAMPUF等为代表的CMOS工艺PUF。这些基于CMOS工艺的PUF具有与其他电路的良好兼容性，但结构相对复杂，输出响应信号可靠性相对较低，并且容易受到侵入式攻击的影响。同时，这些电路的可重构性也相对偏弱。
以上提到的基于CMOS的PUF主要利用了相应电路结构的生产制造工艺偏差带来的随机性，而新兴的非易失存储器(NVM)同样也可以构建PUF。已有的一些基于NVM的PUF相较于基于CMOS的PUF提升了可重构性和密度，却仍然具有编程高功耗等问题，一定程度上限制了其在功耗限制的移动终端上的应用。
发明内容
本申请提供一种基于铁电晶体管的物理不可克隆函数结构及注册方法、装置，利用铁电晶体管的极化状态的随机性和多样性，实现可重构的物理不可克隆函数，具有低功耗优势。
本申请第一方面实施例提供一种基于铁电晶体管的物理不可克隆函数结构，包括：阵列电路、驱动电路、译码电路和感测电路。
所述阵列电路为通过多个铁电晶体管电路结构单元电气连接构成多行多列的阵列结构，每一行电路结构单元的字线相连，且连接至所述译码电路，每一列电路结构单元的位线和感测线相连，且位线连接至所述驱动电路，感测线连接至所述感测电路；
所述驱动电路用于驱动所述阵列电路的字线和位线；
所述译码电路用于输入挑战信号的输入，并将所述输入挑战信号译码为相应的地址；
所述感测电路用于通过利用所述阵列电路中的铁晶体管极化状态随机翻转特性由所述输入挑战信号生成输出响应信号数据。
根据本申请的一个实施例，所述电路结构单元中包括一个铁电晶体管，字线，位线，感测线，所述铁电晶体管的漏极与感测线相连，所述铁电晶体管的栅极与字线相连，所述铁电晶体管的源极与位线相连，所述物理不可克隆函数将所述铁电晶体管的铁电材料极化状态作为熵源。
根据本申请的一个实施例，所述感测电路包括多个感测放大器，所述感测放大器的正输入端与所述阵列电路相应列的感测线相连，负输入端与由外部电路输入的可调整参考电流源相连，所述物理不可克隆函数通过所述感测放大器输出端输出所述输出响应信号数据。
根据本申请的一个实施例，所述电路结构单元中包括第一铁电晶体管，第二铁电晶体管，字线，第一位线，第二位线，第一感测线，第二感测线，所述第一铁电晶体管的漏极与所述第一感测线相连，所述第一铁电晶体管的栅极与字线相连，所述第一铁电晶体管的源极与所述第一位线相连；所述第二铁电晶体管的漏极与所述第二感测线相连，所述第二铁电晶体管的栅极与字线相连，所述第二铁电晶体管的源极与所述第二位线相连，所述物理不可克隆函数将所述铁电晶体管的铁电材料极化状态作为熵源。
根据本申请的一个实施例，所述感测电路包括多个感测放大器，所述感测放大器的正负两个输入端与所述阵列电路相应列的所述第一感测线和所述第二感测线通过预设方式相连，所述物理不可克隆函数通过所述感测放大器输出端输出所述输出响应信号数据。
根据本申请的一个实施例，所述预设方式连接为在进行预设个数单元的注册后，将所述感测放大器正负输入端的连线交换，正负输出端的连线交换。
本申请第二方面实施例提供一种阵列电路的挑战响应对的注册方法，用于上述实施例所述的基于铁电晶体管的物理不可克隆函数结构，所述阵列电路的电路结构单元中包括一个铁电晶体管，所述阵列电路的挑战响应对的注册包括以下步骤：
对所述阵列电路中的所有电路结构单元进行初始化；
对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变；
生成参考状态；
将所有电路结构单元的极化状态与所述参考状态进行对比，并根据对比结果将强正极化或强负极化写回电路结构单元。
根据本申请的一个实施例，所述对所述阵列电路中的所有电路结构单元进行初始化，包括：固定所有位线于低电平，在所有字线上施加第一预设时长、第一预设高电平的负电压，将所有电路结构单元内铁电晶体管均初始化至强负极化状态。
根据本申请的一个实施例，所述对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变，包括：固定所有位线于低电平，在所有字线上施加第二预设电压、第二预设时长的高电平脉冲，使各个电路结构单元中铁电晶体管达到随机的极化状态。
根据本申请的一个实施例，所述生成参考状态，包括：
设置先验的电流参考最大值、电流参考最小值、电流初始参考值与预设精度；
将所述电流初始参考值作为当前电流参考值，逐行对所述阵列电路的所有电路结构单元进行读取操作，并通过其他电路计算所述阵列电路全体电路结构单元的归一化汉明重量；
在所述归一化汉明重量与期望值的差值大于所述预设精度时，按照预设比例调整当前电流参考值，并修改所述电流参考最大值或所述电流参考最小值；
重复计算所述阵列电路全体电路结构单元的归一化汉明重量步直至所述归一化汉明重量与所述期望值差值在预设精度之内，得到参考电流。
根据本申请的一个实施例，所述将所有电路结构单元的极化状态与所述参考状态进行对比，并根据对比结果将强正极化或强负极化写回电路结构单元，包括：
比较各电路结构单元的感测线上电流与所述参考电流，并根据各电路结构单元输出结果的高电平或低电平将所述电路结构单元内铁电晶体管分别写至强正极化或强负极化状态。
根据本申请的一个实施例，还包括：通过并行的写入方式，同步地对全阵列同时施加写电压以进行初始化或写入随机极化状态。
根据本申请的一个实施例，还包括：注册完成后，固定所述阵列电路中各个位线于低电平，在字线上施加第五预设时长、第五预设高电压的负电平脉冲，将所述阵列电路中各个铁电晶体管重新初始化，以重新进行注册过程。
本申请第三方面实施例提供一种阵列电路的挑战响应对的注册方法，用于上述实施例所述的基于铁电晶体管的物理不可克隆函数结构，所述阵列电路的电路结构单元中包括所述第一铁电晶体管和所述第二铁电晶体管，所述阵列电路的挑战响应对的注册包括以下步骤：
对所述阵列电路中的所有电路结构单元进行初始化；
对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变；
比较所述阵列电路中的所述第一铁电晶体管和所述第二铁电晶体管的极化状态，得到比较结果；
根据所述比较结果将强正极化或强负极化写回所述第一铁电晶体管和所述第二铁电晶体管。
根据本申请的一个实施例，所述对所述阵列电路中的所有电路结构单元进行初始化，包括：固定所有第一位线、第二位线于低电平，在所有字线上第三预设时长、第三预设高电平的负电压，将所有电路结构单元内铁电晶体管均初始化至强负极化状态。
根据本申请的一个实施例，所述对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变，包括：固定所有第一位线、第二位线于低电平，在所有字线施加第四预设电压、第四预设时长的高电平脉冲，使每个铁电晶体管达到不同的极化状态。
根据本申请的一个实施例，所述比较所述阵列电路中的所述第一铁电晶体管和所述第二铁电晶体管的极化状态，包括：固定所有第一位线、第二位线于第一感测电压，逐行在字线施加预设读电压，将所述第一感测线上输出的电流与所述第二感测线上输出的电流通过所述感测电路差分放大输出，得到所述比较结果。
根据本申请的一个实施例，所述根据所述比较结果将强正极化或强负极化写回所述第一铁电晶体管和所述第二铁电晶体，包括：根据各电路结构单元输出结果的高电平或低电平将所述电路结构单元内所述第一晶体管分别写至强正极化或强负极化，所述第二晶体管分别写至强负极化或强正极化状态。
根据本申请的一个实施例，还包括：通过并行的写入方式，同步地对全阵列同时施加写电压以进行初始化或写入随机极化状态。
根据本申请的一个实施例，还包括：注册完成后，固定所述阵列电路中各个位线于低电平，在字线上施加第五预设时长、第五预设高电压的负电平脉冲，将所述阵列电路中各个铁电晶体管重新初始化，以重新进行注册过程。
本申请第四方面实施例提供一种阵列电路的挑战响应对的注册装置，用于上述实施例所述的基于铁电晶体管的物理不可克隆函数结构，所述阵列电路的电路结构单元中包括一个铁电晶体管，该装置包括：
第一初始化模块，用于对所述阵列电路中的所有电路结构单元进行初始化；
第一随机写入模块，用于对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变；
参考生成模块，用于生成参考状态；
第一写回模块，用于将所有电路结构单元的极化状态与所述参考状态进行对比，并根据对比结果将强正极化或强负极化写回所述电路结构单元。
本申请第五方面实施例提供一种阵列电路的挑战响应对的注册装置，用于上述实施例所述的基于铁电晶体管的物理不可克隆函数结构，所述阵列电路的电路结构单元中包括所述第一铁电晶体管和所述第二铁电晶体管，该装置包括：
第二初始化模块，用于对所述阵列电路中的所有电路结构单元进行初始化；
第二随机写入模块，用于对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变；
比较模块，用于比较所述阵列电路中的所述第一铁电晶体管和所述第二铁电晶体管的极化状态，得到比较结果；
第二写回模块，用于根据所述比较结果将强正极化或强负极化写回所述第一铁电晶体管和所述第二铁电晶体管。
本申请第六方面实施例提供一种电子设备，包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述程序，以实现如上述实施例所述的阵列电路的挑战响应对的注册方法。
本申请第七方面实施例提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行，以用于实现如上述实施例所述的阵列电路的挑战响应对的注册方法。
本申请实施例的基于铁电晶体管的物理不可克隆函数结构及注册方法、装置，该物理不可克隆函数以铁电晶体管内部极化状态的多样性和极化状态翻转的随机性为熵源，使输入挑战信号通过铁电晶体管的极化状态实现到随机且不可预测的输出响应信号的映射。同时，利用铁电晶体管无写入直流功耗、高开关比和CMOS兼容性等特点，在实现良好的输出响应信号均匀随机性、独特性与可重复性的基础上，具有低功耗、可重构、鲁棒性强等特性。
本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为物理不可克隆函数功能示意图；
图2为根据本申请实施例提供的基于铁电晶体管的物理不可克隆函数结构示意图；
图3的(a)为根据本申请实施例提供的铁电晶体管电路符号、(b)为铁电晶体管的一种结构示意图，(c)为漏源电流-栅极电压特性曲线随极化状态变化的示意图；
图4为根据本申请一个具体实施例提供的基于铁电晶体管的物理不可克隆函数结构示意图；
图5为根据本申请实施例提供的一种基于铁电晶体管的物理不可克隆函数结构中单元电路的结构示意图；
图6为根据本申请实施例提供的另一种基于铁电晶体管的物理不可克隆函数结构中单元电路的结构示意图；
图7为根据本申请实施例提供的铁电晶体管在同一脉冲下仿真和实验测得的极化状态分布图；
图8为根据本申请实施例提供的一种阵列电路的挑战响应对的注册方法的流程图；
图9为根据本申请实施例提供的另一种阵列电路的挑战响应对的注册方法的流程图；
图10为根据本申请实施例提供的在注册操作中进行重新编程操作前后仿真得到的极化状态分布图；
图11为根据本申请实施例提供的注册操作的流程示意图；
图12为根据本申请实施例提供的进行参考电流选取操作的流程示意图；
图13为根据本申请实施例提供的在注册操作后HD和HW相关参数的仿真结果与实验结果分布图；
图14为根据本申请实施例提供的在不同写电压脉冲下极化状态分布图；
图15为根据本申请实施例提供的在不同铁电筹数目下在HD与HW等参数上仿真结果比较表；
图16为根据本申请实施例提供的在不同铁电层厚度下HDinter的仿真结果分布图；
图17为根据本申请实施例提供的各操作最坏延时-平均能量性能与现有技术的比较表；
图18为根据本申请实施例提供的一种阵列电路的挑战响应对的注册装置结构示意图；
图19为根据本申请实施例提供的另一种阵列电路的挑战响应对的注册装置结构示意图；
图20为申请实施例提供的电子设备的结构示意图。
附图标记说明：100-基于铁电晶体管的物理不可克隆函数结构、1-阵列电路、2-驱动电路、3-译码电路、4-感测电路、5-基于铁电晶体管的物理不可克隆函数电路结构单元、5-1-铁电晶体管、5-2-字线、5-3-位线、5-4-感测线、6-基于铁电晶体管的物理不可克隆函数电路结构单元、6-1-第一铁电晶体管、6-2-第二铁电晶体管、6-3-字线、6-4-第一位线、6-5-第二位线、6-6-第一感测线、6-7-第二感测线。
具体实施方式
下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。
图2为根据本申请实施例提供的基于铁电晶体管的物理不可克隆函数结构示意图。
如图2所示，该基于铁电晶体管的物理不可克隆函数结构100包括：阵列电路1、驱动电路2、译码电路3和感测电路4。
其中，阵列电路1为通过多个铁电晶体管电路结构单元电气连接构成多行多列的阵列结构，每一行电路结构单元的字线WL相连，且连接至译码电路3，每一列电路结构单元的位线BL和感测线SL相连，且位线BL连接至驱动电路2，感测线SL连接至感测电路4。
驱动电路2用于驱动阵列电路1的字线WL和位线BL。
译码电路3用于输入挑战信号的输入，并将输入挑战信号译码为相应的地址。
感测电路4用于通过利用阵列电路1中的铁晶体管极化状态随机翻转特性由输入挑战信号生成输出响应信号数据。
在本申请的实施例中，阵列电路的电路结构单元包括铁电晶体管(FeFET，Ferroelectric Field Effect Transistor)，铁电晶体管的结构及特性如图3所示，其利用不同的铁电层极化状态来存储信息，而不同的极化状态则表现为不同大小的阈值电压。铁电晶体管具有极高的开关比，并且铁电晶体管的三端结构使得其写入操作仅通过控制栅-源极电压实现，从而进一步降低写入功耗。同时，晶体管式的访问接口也提供一定的CMOS兼容性。此外，铁电晶体管具有随机的极化状态翻转特性，这为PUF随机性的实现提供了一种有效的途径。
如图4所示，展示了由铁电晶体管构成阵列电路的具体结构。在本申请的实施例中，阵列电路的电路结构单元中铁电晶体管的数量可以为一个也可以为两个或其他数量，图4所示的阵列电路中的电路结构单元包括一个铁电晶体管。
阵列电路的电路结构单元中铁电晶体管的数量为一个时，同一行的电路结构单元的字线相连，同一列的电路结构单元的位线相连、同一列的电路结构单元的感测线相连。驱动电路驱动阵列电路的字线和位线，译码电路将输入的问题译码为相应的地址，感测电路中感测放大器正负输入端分别与阵列电路的感测线和由其他电路输入的参考电流源相连，物理不可克隆函数通过感测放大器输出端输出响应信号数据。
作为一个具体的实施例，如图5所示，阵列电路的电路结构单元中包括一个铁电晶体管5-1，字线5-2，位线5-3，感测线5-4。其中，晶体管5-1的漏极与感测线5-4相连，晶体管5-1的栅极与字线5-2相连，晶体管5-1的源极与位线5-3相连，物理不可克隆函数将铁电晶体管的铁电材料极化状态作为熵源。
在上述实施例的基础上，感测电路包括多个感测放大器，感测放大器的正输入端与阵列电路相应列的感测线相连，负输入端与由外部电路输入的可调整参考电流源相连，物理不可克隆函数通过感测放大器输出端输出响应信号数据。
阵列电路的电路结构单元中铁电晶体管的数量为两个时，同一行的电路结构单元的字线相连，同一列的电路结构单元的第一位线相连、同一列的电路结构单元的第二位线相连、同一列的电路结构单元的第一感测线相连、同一列的电路结构单元的第二感测线相连。驱动电路驱动阵列电路的字线、第一位线和第二位线，译码电路将输入的问题译码为相应的地址，感测电路中感测放大器正负输入端分别与阵列电路1的第一感测线和第二感测线相连，物理不可克隆函数通过感测放大器输出端输出响应信号数据。
作为一个具体的实施例，如图6所示，阵列电路的电路结构单元中包括第一铁电晶体管6-1、第二铁电晶体管6-2、字线6-3、第一位线6-4、第二位线6-5、第一感测线6-6和第二感测线6-7。其中，第一铁电晶体管6-1的漏极与第一感测线6-6相连，第一铁电晶体管6-1的栅极与字线6-3相连，第一铁电晶体管6-1的源极与第一位线6-4相连，第二铁电晶体管6-2的漏极与第二感测线6-7相连，第二铁电晶体管6-2的栅极与字线6-3相连，第二铁电晶体管6-2的源极与第二位线6-5相连，物理不可克隆函数将铁电晶体管的铁电材料极化状态作为熵源。
在上述实施例的基础上，感测电路包括多个感测放大器，感测放大器的正负两个输入端与阵列电路相应列的第一感测线和第二感测线通过预设方式相连，物理不可克隆函数通过感测放大器输出端输出输出响应信号数据。
作为一种具体的实施方式，预设方式连接为在进行预设个数单元的注册后，将感测放大器正负输入端的连线交换，正负输出端的连线交换。
需要说明的是，对于如图5所示的电路结构单元进行操作时，通过对字线5-2和位线5-3的电平进行更改，可以改变或读取铁电晶体管5-1的极化状态。进行写入操作时，若希望对铁电晶体管5-1实现正向极化，则将位线5-3置为低电平，字线5-2置为高电平，并持续较长时间，此时铁电晶体管5-1呈低阻态；若希望对铁电晶体管5-1实现负向极化，则将位线5-3置为低电平，字线5-2置为负高电平，并持续较长时间，此时铁电晶体管5-1呈高阻态。进行读取操作时，将位线5-3置于较低的感测电压，将字线5-2置于较低的读电压，此时有电流从感测线5-4流出，该电流大小可以衡量铁电晶体管5-1的极化状态。
对于如图6所示的电路结构单元进行操作时，通过对字线6-3、第一位线6-4和第二位线6-5的电平进行更改，可以改变或读取第一铁电晶体管6-1和第二铁电晶体管6-2的极化状态。进行写入操作时，若希望对第一铁电晶体管6-1和第二铁电晶体管6-2实现正向极化，则将第一位线6-4和第二位线6-5置为低电平，字线6-3置为高电平，并持续较长时间，此时第一铁电晶体管6-1和第二铁电晶体管6-2呈低阻态；若希望对第一铁电晶体管6-1和第二铁电晶体管6-2实现负向极化，则将第一位线6-4和第二位线6-5置为低电平，字线6-3置为负高电平，并持续较长时间，此时第一铁电晶体管6-1和第二铁电晶体管6-2呈高阻态。进行读取操作时，将第一位线6-4和第二位线6-5置于较低的感测电压，将字线6-3置于较低的读电压，此时有电流分别从第一感测线6-6和第二感测线6-7流出，二者大小可以分别衡量第一铁电晶体管6-1和第二铁电晶体管6-2的极化状态。
不失一般性地，本申请实施例选择如下的状态映射方式：阵列电路的电路结构单元中铁电晶体管的数量为一个时，铁电晶体管5-1的铁电层正向极化而显示低阻导通的状态映射为“1”，反之为“0”；字线5-2、位线5-3对地电压为零的状态映射为“0”，高电平的状态映射为“1”；阵列电路的电路结构单元中铁电晶体管的数量为一个时，第一铁电晶体管6-1、第二铁电晶体管6-2的铁电层正向极化而显示低阻导通的状态映射为“1”，反之为“0”；字线6-3、第一位线6-4、第二位线6-5对地电压为零的状态映射为“0”，高电平的状态映射为“1”。
进一步地，在任一个电路结构单元中，当铁电晶体管的状态为“0”时，固定其对应的位线于状态“0”，在其对应的字线上施加特定时间、特定电压的高电平脉冲，如图7所示，由于铁电材料的特性，晶体管极化状态在较大的范围内随机分布，该分布即作为物理不可克隆函数的熵源。
根据本申请实施例提出的基于铁电晶体管的物理不可克隆函数结构，将铁电晶体管的栅极由一个可控制的字线连接起来，固定其对应的位线于低电平，在其对应的字线上施加特定时间、特定电压的高电平脉冲，对于已经初始化为高阻态的铁电晶体管，由于铁电材料极化状态翻转的随机性，以及不同晶体管间的工艺生产偏差，可以使其极化状态在较大的范围内随机分布。将该极化状态通过某种电路参数进行表征，即可得到具有随机性、不可预测性的输出响应信号，从而实现物理不可克隆函数功能。
其次参照附图描述根据本申请实施例提出的阵列电路的挑战响应对的注册方法。
图8是本申请一个实施例的阵列电路的挑战响应对的注册方法的流程图。
如图8所示，阵列电路的电路结构单元中包括一个铁电晶体管，阵列电路的挑战响应对的注册包括以下步骤：
步骤S101，对阵列电路中的所有电路结构单元进行初始化。
在本申请的一个实施例中，对阵列电路中的所有电路结构单元进行初始化，包括：固定所有位线于低电平，在所有字线上施加第一预设时长、第一预设高电平的负电压，将所有电路结构单元内铁电晶体管均初始化至强负极化状态。
步骤S102，对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变。
在本申请的一个实施例中，对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变，包括：固定所有位线于低电平，在所有字线上施加第二预设电压、第二预设时长的高电平脉冲，使各个电路结构单元中铁电晶体管达到随机的极化状态
步骤S103，生成参考状态。
在本申请的一个实施例中，生成参考状态，包括：
设置先验的电流参考最大值、电流参考最小值、电流初始参考值与预设精度；
将电流初始参考值作为当前电流参考值，逐行对阵列电路的所有电路结构单元进行读取操作，并通过其他电路计算阵列电路全体电路结构单元的归一化汉明重量；
在归一化汉明重量与期望值的差值大于预设精度时，按照预设比例调整当前电流参考值，并修改电流参考最大值或电流参考最小值；
重复计算阵列电路全体电路结构单元的归一化汉明重量步直至归一化汉明重量与期望值差值在预设精度之内，得到参考电流。
步骤S104，将所有电路结构单元的极化状态与参考状态进行对比，并根据对比结果将强正极化或强负极化写回电路结构单元。
在本申请的一个实施例中，将所有电路结构单元的极化状态与参考状态进行对比，并根据对比结果将强正极化或强负极化写回电路结构单元，包括：比较各电路结构单元的感测线上电流与参考电流，并根据各电路结构单元输出结果的高电平或低电平将电路结构单元内铁电晶体管分别写至强正极化或强负极化状态。
作为一种具体的实施例，本申请在注册时，第一步固定所有位线于低电平，在所有字线上施加较长时间、较高电平的负电压，将所有电路结构单元内铁电晶体管均初始化至高阻态；第二步，固定所有位线于低电平，在所有字线施加特定电压、特定时长的高电平脉冲，使各单元中铁电晶体管达到不同的极化状态；第三步，固定所有位线于较低的感测电压，逐行在字线施加较低的读电压，将感测线上输出的电流与参考电流通过感测电路差分放大输出；第四步，根据各单元输出结果的高电平与低电平将电路结构单元内铁电晶体管分别写至低阻态与高阻态。
上述实施例中，在确定参考电流时，首先预设好先验的电流最大值、电流最小值、初始电流、调整步长与精度。在此基础上，第一步将参考电流设为初始电流，以此进行一次读取并计算存储数据的归一化汉明重量(HW)；第二步，当HW与0.5之差超出精度时，若参考电流过大，将此时的参考电流设为电流最大值，新的参考电流设为步长乘电流最小值与1减去步长的差乘电流最大值的和，若参考电流过小，则将此时的参考电流设为电流最小值，新的参考电流设为步长乘电流最大值与1减去步长的差乘电流最小值的和；第三步，重复前述两步直至HW与0.5的差位于精度要求内，此时的参考电流确定为后续操作的参考电流。
图9是本申请另一个实施例的阵列电路的挑战响应对的注册方法的流程图。
如图9所示，阵列电路的电路结构单元中包括第一铁电晶体管和第二铁电晶体管，阵列电路的挑战响应对的注册包括以下步骤：
步骤S201，对阵列电路中的所有电路结构单元进行初始化。
在本申请的一个实施例中，对阵列电路中的所有电路结构单元进行初始化，包括：固定所有第一位线、第二位线于低电平，在所有字线上第三预设时长、第三预设高电平的负电压，将所有电路结构单元内铁电晶体管均初始化至强负极化状态。
步骤S202，对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变。
在本申请的一个实施例中，对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变，包括：固定所有第一位线、第二位线于低电平，在所有字线施加第四预设电压、第四预设时长的高电平脉冲，使每个铁电晶体管达到不同的极化状态。
步骤S203，比较阵列电路中的第一铁电晶体管和第二铁电晶体管的极化状态，得到比较结果。
在本申请的一个实施例中，比较阵列电路中的第一铁电晶体管和第二铁电晶体管的极化状态，包括：固定所有第一位线、第二位线于第一感测电压，逐行在字线施加预设读电压，将第一感测线上输出的电流与第二感测线上输出的电流通过感测电路差分放大输出，得到比较结果。
步骤S204，根据比较结果将强正极化或强负极化写回第一铁电晶体管和第二铁电晶体管。
在本申请的一个实施例中，根据比较结果将强正极化或强负极化写回第一铁电晶体管和第二铁电晶体，包括：
根据各电路结构单元输出结果的高电平或低电平将电路结构单元内第一晶体管分别写至强正极化或强负极化，第二晶体管分别写至强负极化或强正极化状态。
进一步地，为消除感测放大器失调的影响，如图6所示，每数次注册后将感测电路中各感测放大器正负输入端的连线交换，正负输出端的连线交换。通过这种方式，可以在时间意义上对感测电路中感测放大器的失调取平均，从而消除失调及其影响。
作为一种具体的实施例，本申请在注册时，第一步，固定所有第一位线、第二位线于低电平，在所有字线上施加较长时间、较高电平的负电压，将所有电路结构单元内铁电晶体管均初始化至高阻态；第二步，固定所有第一位线、第二位线于低电平，在所有字线施加特定电压、特定时长的高电平脉冲，使各单元中铁电晶体管达到不同的极化状态；第三步，固定所有第一位线、第二位线于较低的感测电压，逐行在字线施加较低的读电压，将第一感测线上输出的电流与第二感测线上输出的电流通过感测电路差分放大输出；第四步，根据各单元输出结果的高电平与低电平将电路结构单元内第一晶体管分别写至低阻态与高阻态，第二晶体管分别写至高阻态与低阻态。
进一步地，在上述实施例中，在差分放大时，为消除感测放大器失调所带来的影响，对每数个单元进行注册后将感测放大器正负输入端的连线交换，正负输出端的连线交换。通过这种方式，可以在时间意义上对感测放大器的失调取平均，从而消除失调。
在本申请的一个实施例中，通过并行的写入方式，同步地对全阵列同时施加写电压以进行初始化或写入随机极化状态。
具体地，在阵列电路的电路结构单元中包括一个铁电晶体管或两个铁电晶体管时，在注册过程的第一、二步中，采取大量并行的写入方式，同步地对阵列电路1中所有字线(WL1,WL2,…,WL2^m,)同时施加写电压脉冲以进行初始化或写入随机极化状态。该并行写入方式的实现依赖于铁电晶体管在写入时呈现为容性负载的特性，相较于已有的类似工作，该方法大大提高了写入过程的并行度。
进一步地，在阵列电路的电路结构单元中包括一个铁电晶体管或两个铁电晶体管时，在注册过程的第四步中，对铁电晶体管施加较长时间、较高电压的写脉冲，从而使晶体管进入强正极化状态或强负极化状态。该操作使晶体管具有较高的开关比，大大增加了读操作与保持操作的噪声容限，提高了电路结构的可靠性与感测效率。
具体地，在注册过程的第四步中，需要根据第三步中感测电路输出的结果对阵列电路中相应电路结构单元内铁电晶体管写入对应状态，从而使晶体管进入强正极化状态或强负极化状态。如图10所示，该操作使得状态“0”、“1”对应的源漏电流有明显的分化，相较于原状态，“1”状态平均源漏电流与“0”状态平均源漏电流之比由1.23增加至1200，增加了976倍。可以看到，第四步对应的操作大大增加了阵列电路1在进行读操作与保持操作的噪声容限，进而提高了电路结构的可靠性与感测效率。
在本申请的一个实施例中，注册完成后，固定阵列电路中各个位线于低电平，在字线上施加第五预设时长、第五预设高电压的负电平脉冲，将阵列电路中各个铁电晶体管重新初始化，以重新进行注册过程。
进一步地，阵列电路的电路结构单元中包括一个铁电晶体管或两个铁电晶体管时，在注册完成后，可以固定阵列电路中各位线于低电平，在字线上施加较长时间、较高电压的负电平脉冲，从而将阵列电路中各铁电晶体管重新初始化并重复前述注册操作流程，由于铁电材料极化状态翻转随机性，铁电晶体管的极化状态将会生成新的随机分布，因而实现物理不可克隆函数的可重构性。
进一步地，结合图5和图11所示，阵列电路的电路结构单元中铁电晶体管的数量为一个时，电路结构单元的注册流程如下：第一步，将阵列电路中所有电路结构单元内的铁电晶体管均初始化为状态“0”；第二步，固定位线5-3于状态“0”，在字线5-2上施加特定时间、特定电压的高电平脉冲，使各单元中铁电晶体管5-1达到不同的极化状态；第三步，逐行对阵列电路中所有电路结构单元进行读取操作，将感测线5-4上输出的电流与参考电流通过感测电路差分放大输出；第四步，根据输出结果的“0”、“1”状态，对应地将铁电晶体管5-1写至状态“0”、“1”。
进一步地，结合图6和图11所示，阵列电路的电路结构单元中铁电晶体管的数量为两个时，电路结构单元的注册流程如下：第一步，将阵列电路中所有电路结构单元内的铁电晶体管均初始化为状态“0”；第二步，固定第一位线6-4、第二位线6-5于状态“0”，在字线6-3上施加特定时间、特定电压的高电平脉冲，使各单元中第一铁电晶体管6-1、第二铁电晶体管6-2达到不同的极化状态；第三步，逐行对阵列电路中所有电路结构单元进行读取操作，将第一感测线6-6上输出的电流与第二感测线6-7上输出的电流通过感测电路差分放大输出；第四步，根据输出结果的“0”、“1”状态，对应地将第一铁电晶体管6-1写至状态“0”、“1”，第二铁电晶体管6-2写至状态“1”、“0”。
进一步地，阵列电路的电路结构单元中铁电晶体管的数量为一个时，为确定参考电流，如图12所示，首先预设好先验的电流最大值(IDS_HIGH)、电流最小值(IDS_LOW)、初始电流(IDS_0)、步长(α)与精度(δ)。第一步，将参考电流(IDS)设为IDS_0，在该条件下逐行对阵列电路所有电路结构单元进行读取操作，并通过其他电路计算计算存储数据的归一化汉明重量(HW)。第二步，当HW-0.5大于δ时，令IDS_HIGH设为IDS，IDS设为αIDS_LOW+(1-α)IDS；当HW-0.5小于-时，令IDS_LOW设为IDS，IDS设为αIDS_HIGH+(1-α)IDS。第三步，重复前述两步直至HW-0.5在-δ与δ之间时，此时的IDS即为确定的参考电流。
根据如上的实施例，当仿真参数：铁电层厚度(TFE)为8nm；铁电畴数量为200；感测放大器失调为源漏电流的1.0％；实验参数：栅极面积为500x500nm2时，对注册操作后电路的归一化汉明重量(HW)、归一化芯片间汉明距离(HDinter)和归一化芯片内汉明距离(HDintra)的仿真和测试结果如图13所示。针对实际制造过程中部分电路参数和器件参数可能的偏差，如图14、15、16所示，对写电压脉冲、铁电畴数量和铁电层厚度的鲁棒性仿真测试结果表明本发明实施例具有较高的鲁棒性。此外，本发明实施例可以将阵列电路1中所有晶体管重新写为状态“0”，重复进行注册操作并获得新的极化状态分布，具有较高的可重构性。本发明实施例提出的物理不可克隆函数与其他相关技术相比，在注册操作和读取操作时，如图17所示，展示出了较好的延时、功耗性能。对比本发明的第一方面实施例和第二方面实施例，前者占用面积小但操作复杂，对其他电路的计算性能有较高要求；后者占用面积大但操作简单。
需要说明的是，前述对于基于铁电晶体管的物理不可克隆函数结构实施例的解释说明也适用于该实施例的阵列电路的挑战响应对的注册方法，此处不再赘述。
根据本申请实施例提出的阵列电路的挑战响应对的注册方法，将铁电晶体管的栅极由一个可控制的字线连接起来，固定其对应的位线于低电平，在其对应的字线上施加特定时间、特定电压的高电平脉冲，对于已经初始化为高阻态的铁电晶体管，由于铁电材料极化状态翻转的随机性，以及不同晶体管间的工艺生产偏差，可以使其极化状态在较大的范围内随机分布。将该极化状态通过某种电路参数进行表征，即可得到具有随机性、不可预测性的输出响应信号，从而实现物理不可克隆函数功能。
图18为根据本申请实施例提供的一种阵列电路的挑战响应对的注册装置结构示意图。
本申请实施例的阵列电路的挑战响应对的注册装置，用于上述实施例的基于铁电晶体管的物理不可克隆函数结构，阵列电路的电路结构单元中包括一个铁电晶体管，该装置10包括：第一初始化模块1801、第一随机写入模块1802、参考生成模块1803和第一写回模块1804。
第一初始化模块1801，用于对阵列电路中的所有电路结构单元进行初始化。
第一随机写入模块1802，用于对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变。
参考生成模块1803，用于生成参考状态。
第一写回模块1804，用于将所有电路结构单元的极化状态与参考状态进行对比，并根据对比结果将强正极化或强负极化写回电路结构单元。
在本申请的一个实施例中，第一初始化模块1801，进一步用于固定所有位线于低电平，在所有字线上施加第一预设时长、第一预设高电平的负电压，将所有电路结构单元内铁电晶体管均初始化至强负极化状态。
在本申请的一个实施例中，第一随机写入模块1802，进一步用于，固定所有位线于低电平，在所有字线上施加第二预设电压、第二预设时长的高电平脉冲，使各个电路结构单元中铁电晶体管达到随机的极化状态。
在本申请的一个实施例中，参考生成模块1803，进一步用于，设置先验的电流参考最大值、电流参考最小值、电流初始参考值与预设精度；将电流初始参考值作为当前电流参考值，逐行对阵列电路的所有电路结构单元进行读取操作，并通过其他电路计算阵列电路全体电路结构单元的归一化汉明重量；在归一化汉明重量与期望值的差值大于预设精度时，按照预设比例调整当前电流参考值，并修改电流参考最大值或电流参考最小值；重复计算阵列电路全体电路结构单元的归一化汉明重量步直至归一化汉明重量与期望值差值在预设精度之内，得到参考电流。
根据本申请的一个实施例，第一写回模块1804，进一步用于，比较各电路结构单元的感测线上电流与参考电流，并根据各电路结构单元输出结果的高电平或低电平将电路结构单元内铁电晶体管分别写至强正极化或强负极化状态。
图19为根据本申请实施例提供的另一种阵列电路的挑战响应对的注册装置结构示意图。
本申请实施例的阵列电路的挑战响应对的注册装置，用于上述实施例的基于铁电晶体管的物理不可克隆函数结构，阵列电路的电路结构单元中包括第一铁电晶体管和第二铁电晶体管，该装置20包括：第二初始化模块1901、第二随机写入模块1902、比较模块1903和第二写回模块1904。
第二初始化模块1901，用于对阵列电路中的所有电路结构单元进行初始化。
第二随机写入模块1902，用于对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变。
比较模块1903，用于比较阵列电路中的第一铁电晶体管和第二铁电晶体管的极化状态，得到比较结果。
第二写回模块1904，用于根据比较结果将强正极化或强负极化写回第一铁电晶体管和第二铁电晶体管。
在本申请的一个实施例中，第二初始化模块1901，进一步用于，固定所有第一位线、第二位线于低电平，在所有字线上第三预设时长、第三预设高电平的负电压，将所有电路结构单元内铁电晶体管均初始化至强负极化状态。
在本申请的一个实施例中，第二随机写入模块1902，进一步用于，固定所有第一位线、第二位线于低电平，在所有字线施加第四预设电压、第四预设时长的高电平脉冲，使每个铁电晶体管达到不同的极化状态。
在本申请的一个实施例中，比较模块1903，进一步用于，固定所有第一位线、第二位线于第一感测电压，逐行在字线施加预设读电压，将第一感测线上输出的电流与第二感测线上输出的电流通过感测电路差分放大输出，得到比较结果。
在本申请的一个实施例中，第二写回模块1904，进一步用于，根据各电路结构单元输出结果的高电平或低电平将电路结构单元内第一晶体管分别写至强正极化或强负极化，第二晶体管分别写至强负极化或强正极化状态。
在本申请的一个实施例中，阵列电路的挑战响应对的注册装置10和20还包括：更新模块，用于注册完成后，固定阵列电路中各个位线于低电平，在字线上施加第五预设时长、第五预设高电压的负电平脉冲，将阵列电路中各个铁电晶体管重新初始化，以重新进行注册过程。
在本申请的一个实施例中，阵列电路的挑战响应对的注册装置10和20还包括：写入模块，用于通过并行的写入方式，同步地对全阵列同时施加写电压以进行初始化或写入随机极化状态。
图20为本申请实施例提供的电子设备的结构示意图。该电子设备可以包括：
存储器2001、处理器2002及存储在存储器2001上并可在处理器2002上运行的计算机程序。
处理器2002执行程序时实现上述实施例中提供的阵列电路的挑战响应对的注册方法。
进一步地，电子设备还包括：
通信接口2003，用于存储器2001和处理器2002之间的通信。
存储器2001，用于存放可在处理器2002上运行的计算机程序。
存储器2001可能包含高速RAM存储器，也可能还包括非易失性存储器(non-volatile memory)，例如至少一个磁盘存储器。
如果存储器2001、处理器2002和通信接口2003独立实现，则通信接口2003、存储器2001和处理器2002可以通过总线相互连接并完成相互间的通信。总线可以是工业标准体系结构(Industry Standard Architecture，简称为ISA)总线、外部设备互连(PeripheralComponent Interconnection，简称为PCI)总线或扩展工业标准体系结构(ExtendedIndustry Standard Architecture，简称为EISA)总线等。总线可以分为地址总线、数据总线、控制总线等。为便于表示，图20中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
可选的，在具体实现上，如果存储器2001、处理器2002及通信接口2003，集成在一块芯片上实现，则存储器2001、处理器2002及通信接口2003可以通过内部接口完成相互间的通信。
处理器2002可能是一个中央处理器(Central Processing Unit，简称为CPU)，或者是特定集成电路(Application Specific Integrated Circuit，简称为ASIC)，或者是被配置成实施本申请实施例的一个或多个集成电路。
本实施例还提供一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如上的阵列电路的挑战响应对的注册方法。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或N个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“N个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更N个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本申请的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本申请的实施例所属技术领域的技术人员所理解。
应当理解，本申请的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，N个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。如，如果用硬件来实现和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

Claims (22)

1.一种基于铁电晶体管的物理不可克隆函数结构，其特征在于，包括：阵列电路、驱动电路、译码电路和感测电路；
所述阵列电路为通过多个铁电晶体管电路结构单元电气连接构成多行多列的阵列结构，每一行电路结构单元的字线相连，且连接至所述译码电路，每一列电路结构单元的位线和感测线相连，且位线连接至所述驱动电路，感测线连接至所述感测电路；
所述驱动电路用于驱动所述阵列电路的字线和位线；
所述译码电路用于输入挑战信号的输入，并将所述输入挑战信号译码为相应的地址；
所述感测电路用于通过利用所述阵列电路中的铁晶体管极化状态随机翻转特性由所述输入挑战信号生成输出响应信号数据。
2.根据权利要求1所述的结构，其特征在于，所述电路结构单元中包括一个铁电晶体管，字线，位线，感测线，所述铁电晶体管的漏极与感测线相连，所述铁电晶体管的栅极与字线相连，所述铁电晶体管的源极与位线相连，所述物理不可克隆函数将所述铁电晶体管的铁电材料极化状态作为熵源。
3.根据权利要求2所述的结构，其特征在于，所述感测电路包括多个感测放大器，所述感测放大器的正输入端与所述阵列电路相应列的感测线相连，负输入端与由外部电路输入的可调整参考电流源相连，所述物理不可克隆函数通过所述感测放大器输出端输出所述输出响应信号数据。
4.根据权利要求1所述的结构，其特征在于，所述电路结构单元中包括第一铁电晶体管，第二铁电晶体管，字线，第一位线，第二位线，第一感测线，第二感测线，所述第一铁电晶体管的漏极与所述第一感测线相连，所述第一铁电晶体管的栅极与字线相连，所述第一铁电晶体管的源极与所述第一位线相连；所述第二铁电晶体管的漏极与所述第二感测线相连，所述第二铁电晶体管的栅极与字线相连，所述第二铁电晶体管的源极与所述第二位线相连，所述物理不可克隆函数将所述铁电晶体管的铁电材料极化状态作为熵源。
5.根据权利要求4所述的结构，其特征在于，所述感测电路包括多个感测放大器，所述感测放大器的正负两个输入端与所述阵列电路相应列的所述第一感测线和所述第二感测线通过预设方式相连，所述物理不可克隆函数通过所述感测放大器输出端输出所述输出响应信号数据。
6.根据权利要求5所述的结构，其特征在于，所述预设方式连接为在进行预设个数单元的注册后，将所述感测放大器正负输入端的连线交换，正负输出端的连线交换。
7.一种阵列电路的挑战响应对的注册方法，用于权利要求1-6所述的基于铁电晶体管的物理不可克隆函数结构，其特征在于，所述阵列电路的电路结构单元中包括一个铁电晶体管，所述阵列电路的挑战响应对的注册包括以下步骤：
对所述阵列电路中的所有电路结构单元进行初始化；
对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变；
生成参考状态；
将所有电路结构单元的极化状态与所述参考状态进行对比，并根据对比结果将强正极化或强负极化写回所述电路结构单元。
8.根据权利要求7所述的方法，其特征在于，所述对所述阵列电路中的所有电路结构单元进行初始化，包括：
固定所有位线于低电平，在所有字线上施加第一预设时长、第一预设高电平的负电压，将所有电路结构单元内铁电晶体管均初始化至强负极化状态。
9.根据权利要求8所述的方法，其特征在于，所述对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变，包括：
固定所有位线于低电平，在所有字线上施加第二预设电压、第二预设时长的高电平脉冲，使各个电路结构单元中铁电晶体管达到随机的极化状态。
10.根据权利要求9所述的方法，其特征在于，所述生成参考状态，包括：
设置先验的电流参考最大值、电流参考最小值、电流初始参考值与预设精度；
将所述电流初始参考值作为当前电流参考值，逐行对所述阵列电路的所有电路结构单元进行读取操作，并通过其他电路计算所述阵列电路全体电路结构单元的归一化汉明重量；
在所述归一化汉明重量与期望值的差值大于所述预设精度时，按照预设比例调整当前电流参考值，并修改所述电流参考最大值或所述电流参考最小值；
重复计算所述阵列电路全体电路结构单元的归一化汉明重量步直至所述归一化汉明重量与所述期望值差值在预设精度之内，得到参考电流。
11.根据权利要求10所述的方法，其特征在于，所述将所有电路结构单元的极化状态与所述参考状态进行对比，并根据对比结果将强正极化或强负极化写回电路结构单元，包括：
比较各电路结构单元的感测线上电流与所述参考电流，并根据各电路结构单元输出结果的高电平或低电平将所述电路结构单元内铁电晶体管分别写至强正极化或强负极化状态。
12.一种阵列电路的挑战响应对的注册方法，用于权利要求1-6所述的基于铁电晶体管的物理不可克隆函数结构，其特征在于，所述阵列电路的电路结构单元中包括所述第一铁电晶体管和所述第二铁电晶体管，所述阵列电路的挑战响应对的注册包括以下步骤：
对所述阵列电路中的所有电路结构单元进行初始化；
对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变；
比较所述阵列电路中的所述第一铁电晶体管和所述第二铁电晶体管的极化状态，得到比较结果；
根据所述比较结果将强正极化或强负极化写回所述第一铁电晶体管和所述第二铁电晶体管。
13.根据权利要求12所述的方法，其特征在于，所述对所述阵列电路中的所有电路结构单元进行初始化，包括：
固定所有第一位线、第二位线于低电平，在所有字线上第三预设时长、第三预设高电平的负电压，将所有电路结构单元内铁电晶体管均初始化至强负极化状态。
14.根据权利要求13所述的方法，其特征在于，所述对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变，包括：
固定所有第一位线、第二位线于低电平，在所有字线施加第四预设电压、第四预设时长的高电平脉冲，使每个铁电晶体管达到不同的极化状态。
15.根据权利要求14所述的方法，其特征在于，所述比较所述阵列电路中的所述第一铁电晶体管和所述第二铁电晶体管的极化状态，包括：
固定所有第一位线、第二位线于第一感测电压，逐行在字线施加预设读电压，将所述第一感测线上输出的电流与所述第二感测线上输出的电流通过所述感测电路差分放大输出，得到所述比较结果。
16.根据权利要求15所述的方法，其特征在于，所述根据所述比较结果将强正极化或强负极化写回所述第一铁电晶体管和所述第二铁电晶体，包括：
根据各电路结构单元输出结果的高电平或低电平将所述电路结构单元内所述第一晶体管分别写至强正极化或强负极化，所述第二晶体管分别写至强负极化或强正极化状态。
17.根据权利要求8或9或13或14所述的方法，其特征在于，还包括：
通过并行的写入方式，同步地对全阵列同时施加写电压以进行初始化或写入随机极化状态。
18.根据权利要求11或16所述的方法，其特征在于，还包括：
注册完成后，固定所述阵列电路中各个位线于低电平，在字线上施加第五预设时长、第五预设高电压的负电平脉冲，将所述阵列电路中各个铁电晶体管重新初始化，以重新进行注册过程。
19.一种阵列电路的挑战响应对的注册装置，用于权利要求1-6所述的基于铁电晶体管的物理不可克隆函数结构，其特征在于，所述阵列电路的电路结构单元中包括一个铁电晶体管，该装置包括：
第一初始化模块，用于对所述阵列电路中的所有电路结构单元进行初始化；
第一随机写入模块，用于对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变；
参考生成模块，用于生成参考状态；
第一写回模块，用于将所有电路结构单元的极化状态与所述参考状态进行对比，并根据对比结果将强正极化或强负极化写回所述电路结构单元。
20.一种阵列电路的挑战响应对的注册装置，用于权利要求1-6所述的基于铁电晶体管的物理不可克隆函数结构，其特征在于，所述阵列电路的电路结构单元中包括所述第一铁电晶体管和所述第二铁电晶体管，该装置包括：
第二初始化模块，用于对所述阵列电路中的所有电路结构单元进行初始化；
第二随机写入模块，用于对所有电路结构单元单元施加预先定义的写脉冲，使所有电路结构单元内铁电晶体管的极化状态发生随机改变；
比较模块，用于比较所述阵列电路中的所述第一铁电晶体管和所述第二铁电晶体管的极化状态，得到比较结果；
第二写回模块，用于根据所述比较结果将强正极化或强负极化写回所述第一铁电晶体管和所述第二铁电晶体管。
21.一种电子设备，其特征在于，包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述程序，以实现如权利要7-18任一项所述的阵列电路的挑战响应对的注册方法。
22.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行，以用于实现如权利要求7-18任一项所述的阵列电路的挑战响应对的注册方法。
CN202111413132.3A 2021-11-25 2021-11-25 基于铁电晶体管的物理不可克隆函数结构及注册方法 Pending CN114186291A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111413132.3A CN114186291A (zh) 2021-11-25 2021-11-25 基于铁电晶体管的物理不可克隆函数结构及注册方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111413132.3A CN114186291A (zh) 2021-11-25 2021-11-25 基于铁电晶体管的物理不可克隆函数结构及注册方法

Publications (1)

Publication Number Publication Date
CN114186291A true CN114186291A (zh) 2022-03-15

Family

ID=80541538

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111413132.3A Pending CN114186291A (zh) 2021-11-25 2021-11-25 基于铁电晶体管的物理不可克隆函数结构及注册方法

Country Status (1)

Country Link
CN (1) CN114186291A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116170161A (zh) * 2023-03-01 2023-05-26 北京大学 基于铁电晶体管阵列的物理不可克隆函数电路及其应用
CN116170160A (zh) * 2023-03-01 2023-05-26 北京大学 一种物理不可克隆函数电路及其应用

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116170161A (zh) * 2023-03-01 2023-05-26 北京大学 基于铁电晶体管阵列的物理不可克隆函数电路及其应用
CN116170160A (zh) * 2023-03-01 2023-05-26 北京大学 一种物理不可克隆函数电路及其应用
CN116170161B (zh) * 2023-03-01 2024-04-16 北京大学 基于铁电晶体管阵列的物理不可克隆函数电路及其应用
CN116170160B (zh) * 2023-03-01 2024-04-19 北京大学 一种物理不可克隆函数电路及其应用

Similar Documents

Publication Publication Date Title
Nili et al. Hardware-intrinsic security primitives enabled by analogue state and nonlinear conductance variations in integrated memristors
CN114186291A (zh) 基于铁电晶体管的物理不可克隆函数结构及注册方法
US11005669B2 (en) PUF generators based on SRAM bit cells
US11695577B2 (en) Security device including physical unclonable function cells, operation method of security device, and operation method of physical unclonable function cell device
CN109817261B (zh) 一种基于阻变式存储器的puf电路及其控制方法
Zhang et al. The application of non-volatile look-up-table operations based on multilevel-cell of resistance switching random access memory
CN111581675A (zh) 一种基于阻变存储器的物理不可克隆函数电路结构
US11984164B2 (en) Non-volatile static random access memory (nvSRAM) with multiple magnetic tunnel junction cells
CN107368755B (zh) 电路及其安全架构设计方法、装置、设备及存储介质
TWI766462B (zh) 在記憶體裝置中基於計數器之讀取
US11955157B2 (en) Physically unclonable function apparatus based on ferroelectric elements and operation method thereof
TW201523609A (zh) 可變電阻元件之方法及裝置
CN115985380A (zh) 一种基于数字电路控制的FeFET阵列数据校验方法
Li et al. A fully configurable PUF using dynamic variations of resistive crossbar arrays
US8305792B2 (en) Computation processing circuit using ferroelectric capacitor
KR20220044640A (ko) 판독 동안 mram 내의 신호 보존
CN113539334A (zh) 用于物理不可克隆函数的测量机制
CN116170161B (zh) 基于铁电晶体管阵列的物理不可克隆函数电路及其应用
Feng et al. A novel encrypted computing-in-memory (eCIM) by implementing random telegraph noise (RTN) as keys based on 55 nm nor flash technology
TWI763317B (zh) 記憶體系統及操作記憶體的方法
Aljafar et al. Survey on the benefits of using memristors for PUFs
CN113535123A (zh) 具有通过位线预充电的物理不可克隆函数
Rajendran et al. Pr-puf: A reconfigurable strong rram puf
JP6894012B2 (ja) 不揮発性メモリ装置およびその書込み方法
CN116170160B (zh) 一种物理不可克隆函数电路及其应用

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination