CN111581675A - 一种基于阻变存储器的物理不可克隆函数电路结构 - Google Patents

一种基于阻变存储器的物理不可克隆函数电路结构 Download PDF

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Abstract

本发明公开了一种基于阻变存储器的物理不可克隆函数电路结构，主要包括PUF控制逻辑模块、m行*n列的RRAM存储单元、m条字线、n条位线、n条源线、n个灵敏放大器、n个异或门和n个D触发器，其中每个RRAM存储单元由N型晶体管和阻变存储单元组成；PUF控制逻辑模块接收外部激励信号，根据外部激励信号生成RRAM存储单元的译码器控制信号、地址和其它读/写控制信号；每个RRAM存储单元分别具有字线端WL、位线端BL和源线端SL；每个异或门包括输入端1、输入端2和输出端；每个D触发器包括时钟端、复位端、输入端和输出端。所提出的电路结构和操作方法可以大幅扩展挑战响应空间，并提高PUF响应的计算效率，具有很高的实用性。

Description

一种基于阻变存储器的物理不可克隆函数电路结构
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种基于阻变存储器的物理不可克隆函数电路结构。
背景技术
随着物联网技术的飞速发展，各种无线便携式设备开始广泛应用，由于这些设备通信是通过无线空中接口实现的，通信内容很容易被第三方窃听、拦截以及篡改，无线设备安全保护成为了当前亟待解决的问题。如DES、RC5等传统加密算法需要将密钥保存于非易失性存储中，容易受到侵入式攻击导致密钥被获取，而物理不可克隆函数(PhysicalUnclonable Function，缩写为PUF)的实现为解决该问题提供了新的思路，PUF利用物理实体在制造过程不可避免的工艺偏差或自身的物理特性而产生自身的唯一性标识，使得对其输入任何激励都会产生一个唯一且不可预测的响应。
基于阻变存储器(Resistive Random Access Memory，缩写为RRAM)器件在擦写时的独特物理特性，两个金属电极间由含氧空位构成的导电丝会进行可逆地断裂和生长，由于含氧空位每次产生和消失具有随机性，所以在不同RRAM单元甚至同一RRAM单元的不同擦写周期内，导电丝的形状和大小都是随机变化的，从而导致阻值的随机变化。而不同RRAM单元器件在每次擦写后形成的随机电阻分布可作为PUF的熵源，与其他类型的PUF相比，RRAM具有单元结构小、可重构等优点。在RRAM电路中，受到存储单元存储机理的影响，RRAM的写入操作分为三种情况：forming、reset、set。forming操作即初始化激活存储单元的过程，一般初始化过程中需要对新制备的RRAM器件施加一个较大的forming电压，使得器件内部形成稳定的导电通路，随后器件阻值可以在高电阻状态与低电阻状态间进行可逆地转换；reset即复位写0操作，具体为对RRAM器件施加reset电压，使得器件电阻由低阻态转变为高阻态；set即置位写1操作，具体为对RRAM器件施加set电压，使得器件电阻由高阻态转变为低阻态。
如图1所示为现有技术中基于RRAM的传统弱PUF主要电路结构示意图，图1中PUF在工作时利用挑战(challenge)输入作为RRAM单元的地址信号，并选中RRAM单元进行读取，具体为将RRAM单元的读出电流IR与参考电流IREF进行比较，最后通过灵敏放大器输出1bit的PUF响应，当需要产生N个PUF响应时则需要重复N次操作，该结构受到RRAM单元数量的限制，只能产生有限的挑战响应对(Challenge Response Pairs，缩写为CRPs)，是一种典型的弱PUF电路。如图2所示为现有技术中基于RRAM的传统强PUF主要电路结构示意图，图2中的PUF在工作时，通过将挑战作为地址选中两个RRAM单元R1和R2，并对它们的读出电流IR1和IR2进行比较，通过灵敏放大器输出1bit的PUF响应，当需要产生N个PUF响应时则需要重复N次该操作，由于实现方式的差别使得该结构可以产生大量的CRPs，是一种典型的强PUF电路。但对于上述现有技术的两种电路结构进行分析，不难发现一方面上述结构产生PUF响应的效率十分低下，另一方面当需要产生多位的PUF响应时，则需要较多的PUF挑战位，导致适用于无线传输领域的通信过程中出现误码的概率将会增加，因此需要一种更高效、挑战响应空间大且实用性更强的PUF电路结构。
发明内容
本发明的目的是提供一种基于阻变存储器的物理不可克隆函数电路结构，基于该电路结构的PUF拥有极大的挑战响应空间和较高的响应计算效率，具有很高的实用性。
本发明的目的是通过以下技术方案实现的：
一种基于阻变存储器的物理不可克隆函数电路结构，所述电路结构包括物理不可克隆函数PUF控制逻辑模块、m行*n列的阻变存储器RRAM存储单元、m条字线、n条位线、n条源线、n个灵敏放大器、n个异或门和n个D触发器，其中：
每个RRAM存储单元由一个N型晶体管和一个阻变存储单元组成，m行*n列的RRAM存储单元的字/位/源线译码器分别有m和n位输出端，m和n位输出端分别接WL0～m-1/BL0～n-1/SL0～n-1；
所述PUF控制逻辑模块接收主系统的外部激励信号，根据外部激励信号生成RRAM存储单元的译码器控制信号、地址和其它读/写控制信号，并完成RRAM存储单元的配置、读/写、PUF响应计算功能；
每个RRAM存储单元分别具有字线端WL、位线端BL和源线端SL；其中位于第i行第j列的RRAM存储单元的字线端连接WLi，位线端连接BLj，源线端连接SLj，i＝0，1，2，...m-1；j＝0，1，2，...n-1；
每个灵敏放大器分别具有输入端1、输入端2、使能端和输出端，其中第j列的灵敏放大器的输入端1接BLj，输入端2接参考电流IREF，使能端连接所述PUF控制逻辑模块产生的EN信号，输出端为Sj；
每个异或门包括输入端1、输入端2和输出端，其中第j个异或门输入端1接Sj，输入端2接Qj，输出端接Dj；
每个D触发器包括时钟端、复位端、输入端和输出端，其中第j个D触发器的时钟端、复位端接统一的时钟和复位信号；输入端接信号Dj；输出端输出信号Qj，生成PUF响应。
由上述本发明提供的技术方案可以看出，相对于传统的实现方式，本发明的技术方案可以大幅扩展PUF的挑战响应空间，并显著减少了读操作的次数，提高了PUF响应的计算效率，具有很高的实用性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为现有技术中基于RRAM的传统弱PUF主要电路结构示意图；
图2为现有技术中基于RRAM的传统强PUF主要电路结构示意图；
图3为本发明实施例所述基于阻变存储器的物理不可克隆函数电路结构示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
下面将结合附图对本发明实施例作进一步地详细描述，如图3所示为本发明实施例所述基于阻变存储器的物理不可克隆函数电路结构示意图，所述电路结构包括物理不可克隆函数PUF控制逻辑模块、m行*n列的阻变存储器RRAM存储单元、m条字线、n条位线、n条源线、n个灵敏放大器、n个异或门和n个D触发器，其中：
每个RRAM存储单元由一个N型晶体管和一个阻变存储单元组成，出于简单性和清晰性的目的，图3中仅示出用于生成PUF响应的电路和I/O，省略了读/写、供电、通信等电路和I/O；m行*n列的RRAM存储单元的字/位/源线译码器分别有m和n位输出端，m和n位输出端分别接WL0～m-1/BL0～n-1/SL0～n-1；
所述PUF控制逻辑模块接收主系统的外部激励信号，根据外部激励信号生成RRAM存储单元的译码器控制信号、地址和其它读/写控制信号，并完成RRAM存储单元的配置、读/写、PUF响应计算功能；其中，所述主系统的外部激励信号包括PUF响应计算请求、m位PUF挑战、读/写请求信号和相应地址；
每个RRAM存储单元分别具有字线端WL、位线端BL和源线端SL；其中位于第i行第j列的RRAM存储单元的字线端连接WLi，位线端连接BLj，源线端连接SLj，i＝0，1，2，...m-1；j＝0，1，2，...n-1；例如可以取m＝n＝32；
每个灵敏放大器SA分别具有输入端1、输入端2、使能端和输出端，其中第j列的灵敏放大器的输入端1接BLj，输入端2接参考电流IREF，使能端连接所述PUF控制逻辑模块产生的EN信号，输出端为Sj；
每个异或门包括输入端1、输入端2和输出端，其中第j个异或门输入端1接Sj，输入端2接Qj，输出端接Dj；
每个D触发器包括时钟端、复位端、输入端和输出端，其中第j个D触发器的时钟端、复位端接统一的时钟和复位信号；输入端接信号Dj；输出端输出信号Qj，生成PUF响应。
在具体实现过程中，所述电路结构以不同RRAM存储单元复位后形成的随机电阻分布作为PUF的熵源，单次的PUF操作中根据PUF的挑战控制相关字线的通断，通过多个灵敏放大器每次读出多位RRAM存储单元的存储数值，并将其与相应触发器的输出进行异或计算，再将计算结果重新保存于触发器中；根据多位挑战中“1”的个数决定PUF操作的次数，最后输出多位PUF响应。由于每次只开启一根位线，在进行RRAM读取操作时提高了输出数据的准确性，使用N位挑战即可产生输出2N个挑战响应对CRPs，极大地提高了计算效率并扩展了挑战响应空间。
例如，若进行32位挑战，则根据32位挑战(challenge)产生字线译码器的地址信号，并对挑战逐位进行判断，若challenge[k]＝1，k＝0，1，2，......，31；则控制字线译码器选中字线WLk；
然后读出第k行中的所有RRAM存储单元中的数值并与相应列的触发器输出进行异或计算，并将计算结果重新保存于触发器中；
若challenge[k]＝0，则不执行读操作，通过重复上述操作32次，即可得到32位的PUF响应。
下面结合附图对本发明实施例所述电路结构的工作原理和工作步骤进行详细介绍，该电路结构包括3种工作阶段：配置阶段、计算阶段和重构阶段，具体来说：
1、在配置阶段，首先对新制备的RRAM存储器逐行执行forming操作，以激活所有RRAM存储单元并使其内部形成导电细丝，此时RRAM单元内部呈现低电阻状态。由于不同RRAM单元的电阻值在高电阻状态下呈现更加离散的分布，因此随后再逐行对所有RRAM存储单元施加一次相同脉冲宽度的reset电压，使得RRAM单元内部导电细丝断裂并转变为高电阻状态。随后设置合适的第一参考电流IREF1，使得读出数据为“1”的RRAM单元占总单元数目的50％左右(读出操作具体为，当所选中RRAM单元读出电流大于参考电流，则读出数据为“1”，读出电流小于参考电流时，读出数据为“0”)。
完成上述步骤后，执行分离电阻操作，具体为对读出数据为“1”的RRAM单元施加set电压，使得选中的单元转变为低电阻状态；对读出数据为“0”的RRAM单元执行reset操作，使得选中的单元转变为高电阻状态，上述分离电阻的步骤可提高数据输出的稳定性。随后执行写-校验操作，具体为设置合适的第二参考电流IREF2(即正常进行读操作时的参考电流)，对前一步骤中读出数据为“1”的存储单元，再次进行读取，若读出数据为“1”则视为成功配置该存储单元。若读出数据为“0”则视为未成功配置该存储单元，并重新对该单元施加set电压，直到成功配置为止；对前一步骤中读出数据为“0”的存储单元，再次进行读取，若读出数据为“0”则视为成功配置该存储单元。若读出数据为“1”则视为未成功配置该存储单元，并重新对该单元施加reset电压，直到成功配置为止。直到所有RRAM单元均成功完成配置并可以正常读出稳定的数据即结束配置。
2、在计算阶段，PUF控制逻辑设计数器k，复位后k＝0，触发器输出Q0～31＝0。当接收PUF计算请求和32位PUF挑战(challenge)后，若challenge[k]＝1，则PUF控制逻辑给定字线译码器地址和灵敏放大器使能信号，使得字线译码器选中第k根字线，即WLk＝1，其它字线为0。随后通过灵敏放大器执行读操作从第k行的32个RRAM单元中读出32位数据S0，S1，......，S31，并将S0，S1，......，S31与触发器输出Q0，Q1，......，Q31进行异或逻辑计算并将结果重新保存于寄存器组R0，R1，......，R31中，完成上述操作后k自增1。若challenge[k]＝0则不执行读操作同时k自增1。
重复执行上述操作32次后，取触发器输出Q0，Q1，......，Q31为多个PUF响应，并对k和触发器R0，R1，......，R31进行复位(即k＝0，Q0～31＝0)。
3、在重构阶段，基于RRAM存储单元在不同擦写周期内单元器件的内部阻值会出现随机变化的特性，可以对RRAM PUF执行重构配置，使得RRAM PUF在配置后生成与原先不同的熵源。重构配置流程如下：首先对逐行对RRAM单元逐行执行set操作，使得RRAM单元重新转变为低电阻状态，随后再逐行对所有RRAM单元施加一次相同脉冲宽度的reset电压，使得RRAM单元转变为高电阻状态。
此处步骤与配置阶段相同，随后设置合适的第一参考电流IREF1，使得读出数据为“1”的RRAM单元占总单元数目的50％左右(读出操作具体为，当所选中RRAM单元读出电流大于参考电流，则读出数据为“1”，读出电流小于参考电流时，读出数据为“0”)。
完成上述步骤后，执行分离电阻操作，具体为对读出数据为“1”的RRAM单元施加set电压，使得选中的单元转变为低电阻状态；对读出数据为“0”的RRAM单元执行reset操作，使得选中的单元转变为高电阻状态，上述分离电阻的步骤可提高数据输出的稳定性。随后执行写-校验操作，具体为设置合适的第二参考电流IREF2(即正常进行读操作时的参考电流)，对前一步骤中读出数据为“1”的存储单元，再次进行读取，若读出数据为“1”则视为成功配置该存储单元。若读出数据为“0”则视为未成功配置该存储单元，并重新对该单元施加set电压，直到成功配置为止；对前一步骤中读出数据为“0”的存储单元，再次进行读取，若读出数据为“0”则视为成功配置该存储单元。若读出数据为“1”则视为未成功配置该存储单元，并重新对该单元施加reset电压，直到成功配置为止，直到所有RRAM单元均成功完成配置并可以正常读出稳定的数据即结束配置。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (4)

1.一种基于阻变存储器的物理不可克隆函数电路结构，其特征在于，所述电路结构包括物理不可克隆函数PUF控制逻辑模块、m行*n列的阻变存储器RRAM存储单元、m条字线、n条位线、n条源线、n个灵敏放大器、n个异或门和n个D触发器，其中：
每个RRAM存储单元由一个N型晶体管和一个阻变存储单元组成，m行*n列的RRAM存储单元的字/位/源线译码器分别有m和n位输出端，m和n位输出端分别接WL0～m-1/BL0～n-1/SL0～n-1；
所述PUF控制逻辑模块接收主系统的外部激励信号，根据外部激励信号生成RRAM存储单元的译码器控制信号、地址和其它读/写控制信号，并完成RRAM存储单元的配置、读/写、PUF响应计算功能；
每个RRAM存储单元分别具有字线端WL、位线端BL和源线端SL；其中位于第i行第j列的RRAM存储单元的字线端连接WLi，位线端连接BLj，源线端连接SLj，i＝0，1，2，...m-1；j＝0，1，2，...n-1；
每个灵敏放大器分别具有输入端1、输入端2、使能端和输出端，其中第j列的灵敏放大器的输入端1接BLj，输入端2接参考电流IREF，使能端连接所述PUF控制逻辑模块产生的EN信号，输出端为Sj；
每个异或门包括输入端1、输入端2和输出端，其中第j个异或门输入端1接Sj，输入端2接Qj，输出端接Dj；
每个D触发器包括时钟端、复位端、输入端和输出端，其中第j个D触发器的时钟端、复位端接统一的时钟和复位信号；输入端接信号Dj；输出端输出信号Qj，生成PUF响应。
2.根据权利要求1所述基于阻变存储器的物理不可克隆函数电路结构，其特征在于，所述电路结构以不同RRAM存储单元复位后形成的随机电阻分布作为PUF的熵源，单次的PUF操作中根据PUF的挑战控制相关字线的通断，通过多个灵敏放大器每次读出多位RRAM存储单元的存储数值，并将其与相应触发器的输出进行异或计算，再将计算结果重新保存于触发器中；
根据多位挑战中“1”的个数决定PUF操作的次数，最后输出多位PUF响应。
3.根据权利要求1或2所述基于阻变存储器的物理不可克隆函数电路结构，其特征在于，若进行32位挑战，则根据32位挑战(challenge)产生字线译码器的地址信号，并对挑战逐位进行判断，若challenge[k]＝1，k＝0，1，2，......，31；则控制字线译码器选中字线WLk；
然后读出第k行中的所有RRAM存储单元中的数值并与相应列的触发器输出进行异或计算，并将计算结果重新保存于触发器中；
若challenge[k]＝0，则不执行读操作，通过重复上述操作32次，即可得到32位的PUF响应。
4.根据权利要求1所述基于阻变存储器的物理不可克隆函数电路结构，其特征在于，所述主系统的外部激励信号包括PUF响应计算请求、m位PUF挑战、读/写请求信号和相应地址。
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