CN111310241A - 一种防御侵入式攻击的芯片指纹提取电路 - Google Patents

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Abstract

本发明公开了一种防御侵入式攻击的芯片指纹提取电路，包括译码器、可配置时序控制器、n个锁存器和由m×n个PUF单元按照m行n列排布形成的PUF单元阵列，每个PUF单元分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管；优点是工艺简单，工艺迁移性优异，在不同工艺下性能变化较小，可靠性较高，且面积开销和直流功耗均较小。

Description

一种防御侵入式攻击的芯片指纹提取电路
技术领域
本发明涉及一种芯片指纹提取电路，尤其是涉及一种防御侵入式攻击的芯片指纹提取电路。
背景技术
近些年来，随着各种物理攻击技术的快速发展，芯片的合法身份标识很容易被窃取并且被复制，导致大量的克隆芯片的出现而扰乱了芯片行业的正常秩序。芯片指纹技术作为一种新型的安全的硬件对象标识技术，正逐步广泛地应用于芯片身份认证和安全防伪等领域。芯片指纹提取电路基于某种物理特性为每一块芯片生成独特的指纹ID，用于标识不同芯片的合法身份，正常工作时，通过读取芯片的指纹，就可以判断芯片的身份。芯片指纹技术作为一种新的对象标识技术，在实现复杂度和抵抗物理攻击方面具备很强的优势，因此对芯片指纹提取技术的研究已经成为当前芯片安全认证和防伪领域的一个研究热点。然而传统芯片指纹技术具有很大的局限性，传统的芯片指纹ID一般被存储于如ROM等非易失介质中，在芯片工作过程中通过读取实现身份识别。这种方式存在两个局限性：一、ID需要在芯片出厂前通过激光熔丝或者E-熔丝等特殊工艺处理方式写入到ROM等非易失介质中，这本身对芯片的制造工艺有特殊要求，同时也需要额外的成本开销；二、ID存储在ROM等非易失介质中，这种方式很不安全，通过版图反向工程和微探测技术等物理攻击方式较容易获取非易失介质中的指纹ID，从而很容易被复制和伪造。因此亟需一种简单的安全的芯片指纹ID生成技术，而物理不可克隆函数(Physical Unclonable Function，PUF)电路正是这样一种新型的芯片指纹提取技术。PUF电路实现简单，无需特殊制造工艺的支持和额外的成本开销，并且具有不可克隆性和防止物理攻击特性，能够有效的避免传统指纹提取方法的缺陷，应用于芯片指纹ID的提取。
采用PUF电路实现的芯片指纹提取，通过捕获芯片制造过程中器件和连线产生的随机工艺偏差，生成无限个指纹ID，用于标识不同的芯片的合法身份。指纹ID要求具有不可克隆性，即使芯片制造商也无法复制，同时产生的指纹ID不可重复，并且每个芯片的指纹ID之间的汉明距离足够大(唯一性)，另外要求指纹ID相对于温度和电源电压变化时保持稳定(可靠性)，否则将无法正确识别芯片，最后强调芯片指纹PUF电路能够有效的抵御芯片反向工程和微探测攻击技术等物理攻击(安全性)，保证芯片指纹ID无法被截取。由于芯片指纹提取电路是利用芯片制造工艺的偏差而生成指纹ID，每块芯片的工艺偏差是随机的，无法预测，所以生成的指纹ID也无法预测，即使一个芯片的ID被截取，芯片指纹提取电路的版图通过反向工程被重构，但是在重新制造过程中工艺偏差情况不一样，故新生成的指纹ID不可能和截取的指纹ID完全一致，即芯片不可能被克隆，同时这种工艺偏差在制造过程中是无法避免的，所以不可克隆性是PUF天生具有的特性。因此，衡量芯片指纹提取电路性能的指标主要包括唯一性、可靠性和安全性三大特性。
文献1(YANG K,DONG Q,BLAAUW D,et al.A 553F2 2-transistor amplifier-based Physically Unclonable Function(PUF)with 1.67％native instability[C].IEEE Solid-State Circuits Conference,2017,146-147.)中公开了两种基于2-T共源放大器设计的轻量型弱PUF单元，如图1中Type-I和Type-II所示。这两种轻量型弱PUF单元都由五级共源放大器构成，其中第一级2-T共源放大器栅-漏短接用于产生最大增益点电压，后四级共源放大器串联作为偏差放大器使用。在不考虑工艺偏差的前提下，第一级和后四级串联放大器具有相同的最大增益点。然而由于集成电路制造过程必然存在的随机工艺偏差使得第一级最大增益点与后四级有所不同，该微小偏差会被后四级放大器逐级放大至轨到轨电压(采用四级放大器将偏差放大到轨电压的比率>99％)。最大增益点电压与供电电压VDD呈线性关系且与工艺角和温度紧密相关，但这些因素都不会影响PUF单元输出ID的稳定性，因为单个PUF单元内温度和电压变化相同，最终输出的ID值仅由PUF单元内部的随机工艺偏差决定。为了保证PMOS的漏-源电压的绝对值大于200mV，需使NMOS管的阈值电压明显低于PMOS管。如此这两种PUF单元中，第一种PUF单元(Type-I)PMOS管采用高阈值，NMOS管采用低阈值；第二种(Type-II)PMOS管采用高阈值，NMOS管采用传统阈值同时增加正向体偏置。CTAT体偏置电压由漏-栅短接的反相器和运放构成。为使工艺偏差最大化，这两种PUF单元中所有的MOS管均使用最小尺寸。由此，上述第一种PUF单元(Type-I)需要高阈值PMOS管和低阈值NMOS管配，增加了工艺复杂性；第二种PUF单元(Type-II)NMOS体偏置需要DNW工艺，工艺复杂性也较高，另外这两种PUF单元的工艺迁移性差，在不同工艺下PUF性能变化较大，可靠性不高。此外，由于单个2-T共源放大器增益系数较小(仅5.7)，为了将最大增益点偏差电压放大到轨到轨电压，需要至少5级2-T共源放大器；由于该2-T共源放大器中NMOS为低阈值MOS管，因此存在较大的漏电流，且多达5个共源放大器使得上述两种PUF单元漏电大小相当可观，直流功耗较高。
文献2(ALVAREZ AB,ZHAO W,ALIOTO M.Static physically unclonablefunctions for secure chip identification with 1.9-5.8％native bit instabilityat 0.6-1V and 15fJ/bit in 65nm[J].IEEE Journal of Solid-State Circuits,2016,51(3):763-775.)公开了利用电流饥饿型反相器设计的两款PUF单元电路，如图2中Type-I和Type-II所示。第一种PUF单元(Type-I)由两级电流饥饿型反相器(均采用高阈值MOS管)外加一个缓冲器实现，第二种PUF单元(Type-II)由两级电流饥饿型反相器外加一个放大器和一个缓冲器实现。上述这两种PUF单元虽然具有良好的随机性和唯一性，但为使前后两级电流饥饿型反相器与后面的缓冲器具有相同的最大增益点，这两种PUF单元必须采用有比逻辑实现(无法使用最小工艺尺寸)，从而使得这两种PUF单元面积开销很大。此外，虽然电流饥饿型反相器工作在亚阈值区时漏电流较小，但是上述第一种PUF单元中的缓冲器，上述第二种PUF单元中的缓冲器和放大器却工作在饱和区，故此上述两种PUF单元均存在较大的直流功耗。
发明内容
本发明所要解决的技术问题是提供一种工艺简单，工艺迁移性优异，在不同工艺下性能变化较小，可靠性较高，且面积开销和直流功耗均较小的防御侵入式攻击的芯片指纹提取电路。
本发明解决上述技术问题所采用的技术方案为：一种防御侵入式攻击的芯片指纹提取电路，包括用于将w位并行输入数据转换为m位并行数据输出的译码器、可配置时序控制器、n个锁存器和由m×n个PUF单元按照m行n列排布形成的PUF单元阵列，m＝2w，w和n分别为大于等于1的整数；所述的译码器具有时钟端、w个输入端和m个输出端，所述的可配置时序控制器具有用于将接入v位并行控制信号的v个输入端、用于接入外部时钟信号的时钟端、用于接入外部使能信号的使能端、用于输出受控时钟信号的第一输出端、用于输出预充电信号的第二输出端和用于输出灵敏放大信号的第三输出端，v为大于等于1的整数，每个所述的PUF单元分别具有电源端、接地端、字线端和位线端，每个所述的锁存器分别具有用于接入预充电信号的第一输入端、用于将接入灵敏放大信号的第二输入端、位线端和输出端；所述的译码器的w个输入端作为所述的芯片指纹提取电路的w个输入端，所述的可配置时序控制器的v个输入端作为所述的芯片指纹提取电路的v个控制端，所述的可配置时序控制器的时钟端作为所述的芯片指纹提取电路的时钟端，所述的可配置时序控制器的使能端作为所述的芯片指纹提取电路的使能端；所述的可配置时序控制器的第一输出端和所述的译码器的时钟端连接，所述的可配置时序控制器的第二输出端分别与n个所述的锁存器的第一输入端连接，所述的可配置时序控制器的第三输出端分别与n个所述的锁存器的第二输入端连接，所述的译码器的第j个输出端分别与所述的PUF单元阵列中位于第j行的n个PUF单元的字线端连接，j＝1,2，…，m；第k个所述的锁存器的位线端分别与所述的PUF单元阵列中位于第k列的m个PUF单元的位线端连接，k＝1,2，…，n；第k个所述的锁存器的输出端为所述的芯片指纹提取电路的第k个输出端，用于输出第k位秘钥数据，所述的PUF单元阵列中m×n个PUF单元的电源端连接且其连接端为所述的芯片指纹提取电路的电源端，用于接入外部电源，所述的PUF单元阵列中m×n个PUF单元的接地端连接且其连接端为所述的芯片指纹提取电路的接地端，用于接地；每个所述的PUF单元分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管；所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管、所述的第五PMOS管、所述的第六PMOS管、所述的第七PMOS管、所述的第八PMOS管、所述的第一NMOS管、所述的第二NMOS管、所述的第三NMOS管、所述的第四NMOS管、所述的第五NMOS管、所述的第六NMOS管、所述的第七NMOS管、所述的第八NMOS管、所述的第九NMOS管和所述的第十NMOS管分别采用高阈值MOS管实现；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极连接且其连接端为所述的PUF单元的电源端，所述的第一PMOS管的栅极、所述的第一PMOS管的漏极、所述的第二PMOS管的栅极、所述的第三PMOS管的栅极、所述的第四PMOS管的栅极和所述的第五PMOS管的源极连接，所述的第二PMOS管的漏极和所述的第六PMOS管的源极连接，所述的第三PMOS管的漏极和所述的第七PMOS管的源极连接，所述的第四PMOS管的漏极和所述的第八PMOS管的源极连接，所述的第五PMOS管的栅极、所述的第五PMOS管的漏极、所述的第六PMOS管的栅极、所述的第五NMOS管的栅极、所述的第五NMOS管的漏极和所述的第六NMOS管的栅极连接，所述的第六PMOS管的漏极、所述的第七PMOS管的栅极、所述的第六NMOS管的漏极和所述的第七NMOS管的栅极连接，所述的第七PMOS管的漏极、所述的第八PMOS管的栅极、所述的第七NMOS管的漏极和所述的第八NMOS管的栅极连接，所述的第八PMOS管的漏极、所述的第八NMOS管的漏极和所述的第九NMOS管的栅极连接，所述的第五NMOS管的源极、所述的第一NMOS管的栅极、所述的第一NMOS管的漏极、所述的第二NMOS管的栅极、所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第六NMOS管的源极和所述的第二NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第一NMOS管的源极、所述的第二NMOS管的源极、所述的第三NMOS管的源极、所述的第四NMOS管的源极和所述的第九NMOS管的源极连接且其连接端为所述的PUF单元的接地端，所述的第九NMOS管的漏极和所述的第十NMOS管的漏极连接，所述的第十NMOS管的栅极为所述的PUF单元的字线端，所述的第十NMOS管的源极为所述的PUF单元的位线端。
每个所述的锁存器分别包括第一反相器、第二反相器、第九PMOS管、第一或非门、第一与非门和第二与非门，所述的第一或非门、所述的第一与非门和所述的第二与非门分别具有第一输入端、第二输入端和输出端，所述的第一反相器的输入端和所述的第一与非门的第一输入端连接且其连接端为所述的锁存器的第一输入端，所述的第一反相器的输出端与所述的第九PMOS管的栅极连接，所述的第九PMOS管的源极接入外部电源，所述的第九PMOS管的漏极和所述的第一或非门的第一输入端连接且其连接端为所述的锁存器的位线端，所述的第二反相器的输入端为所述的锁存器的第二输入端，所述的第二反相器的输出端和所述的第一或非门的第二输入端连接，所述的第一或非门的输出端和所述的第二与非门的第二输入端连接，所述的第二与非门的第一输入端和所述的第一与非门的输出端连接，所述的第一与非门的第二输入端和所述的第二与非门的输出端连接且其连接端为所述的锁存器的输出端。
所述的可配置时序控制器包括D触发器、第一与门、第二与门、第三反相器和可配置延时链，所述的第一与门和所述的第二与门分别具有第一输入端、第二输入端和输出端，所述的可配置延时链具有输入端、输出端和v个配置端，所述的D触发器具有输入端、时钟端和输出端，所述的D触发器的输入端为所述的可配置时序控制器的使能端，所述的D触发器的时钟端和所述的第一与门的第二输入端连接且其连接端为所述的可配置时序控制器的时钟端，所述的D触发器的输出端和所述的第一二输入与门的第一输入端连接，所述的第一与门的输出端、所述的可配置延时链的输入端和所述的第二与门的第二输入端连接且其连接端为所述的可配置时序控制器的第一输出端，所述的可配置延时链的输出端和所述的第三反相器的输入端连接且其连接端为所述的可配置时序控制器的第三输出端，所述的第三反相器的输出端和所述的第二与门的第一输入端连接，所述的第二与门的输出端为所述的可配置时序控制器的第二输出端，所述的可配置延时链的v个配置端为所述的可配置时序控制器的v个输入端。
所述的可配置延时链包括延时电路、v个缓冲器和v个受控传输门，每个所述的缓冲器分别具有输入端和输出端，每个所述的受控传输门分别具有输入端、控制端和输出端，所述的延时电路具有输入端和输出端，所述的延时电路的输入端为所述的可配置延时链的输入端，所述的延时电路的输出端和第1个缓冲器的输入端连接，第u个缓冲器的输出端、第u+1个缓冲器的输入端和第u个受控传输门的输入端连接，u＝1，2，…，v-1，第v个缓冲器的输出端和第v个受控传输门的输入端连接，第f个受控传输门的控制端为所述的可配置延时链的第f个配置端，f＝1，2，…，v，v个受控传输门的输出端连接且其连接端为所述的可配置延时链的输出端；所述的延时电路由20个反相器组成，第1个反相器的输入端为所述的延时电路的输入端，第p个反相器的输出端和第p+1个反相器的输入端连接，第20个反相器的输出端为所述的延时电路的输出端，p＝1，2，…，19；每个所述的缓冲器分别由4个反相器组成，第1个反相器的输入端为所述的缓冲器的输入端，第h个反相器的输出端和第h+1个反相器的输入端连接，第4个反相器的输出端为所述的缓冲器的输出端，h＝1，2，3；每个所述的受控传输门分别包括第四反相器、第十一NMOS管和第十PMOS管，所述的第十一NMOS管的栅极和所述的第四反相器的输入端连接且其连接端为所述的受控传输门的控制端，所述的第十一NMOS管的漏极和所述的第十PMOS管的漏极连接且其连接端为所述的受控传输门的输入端，所述的第十一NMOS管的源极和所述的第十PMOS管的源极连接且其连接端为所述的受控传输门的输出端，所述的第十PMOS管的栅极和所述的第四反相器的输出端连接。
与现有技术相比，本发明的优点在于通过八个PMOS管和十个NMOS管构成PUF单元，实现四级电流饥饿型反相器结构，仅需PUF单元四级电流饥饿型反相器结构就将偏差电压放大到轨到轨电压，且四级电流饥饿型反相器采用最小工艺尺寸，电路结构简单、面积较小，四级电流饥饿型反相器全部工作在亚阈值区，因此直流功耗(漏功耗)极低，每个PUF单元采用标准CMOS工艺且适用于所有阈值电压，因此工艺复杂性较低易于实现，PUF单元空间结构对称，PMOS管的上拉能力和NMOS管的下拉能力随工艺迁移变化小，因此输出ID的工艺跃迁性能好，由此本发明工艺简单，工艺迁移性优异，在不同工艺下性能变化较小，可靠性较高，且面积开销和直流功耗均较小。
附图说明
图1为文献1中公开的两种PUF单元电路；
图2为文献2中公开的两种PUF单元电路；
图3为本发明的防御侵入式攻击的芯片指纹提取电路的结构框图；
图4为本发明的防御侵入式攻击的芯片指纹提取电路的PUF单元的电路图；
图5为本发明的防御侵入式攻击的芯片指纹提取电路的锁存器的电路图；
图6为本发明的防御侵入式攻击的芯片指纹提取电路的可配置时序控制器的电路图；
图7为本发明的防御侵入式攻击的芯片指纹提取电路的可配置延时链的电路图；
图8为本发明的防御侵入式攻击的芯片指纹提取电路的受控传输门的电路图；
图9为本发明的防御侵入式攻击的芯片指纹提取电路的时序图；
图10为本发明的防御侵入式攻击的芯片指纹提取电路的PUF单元与文献1和文献2所提PUF单元的平均直流功耗对比曲线图；
图11(a)为本发明的防御侵入式攻击的芯片指纹提取电路的PUF单元在关键节点Z0处的5000蒙特卡洛仿真的分布图；
图11(b)为本发明的防御侵入式攻击的芯片指纹提取电路的PUF单元在关键节点Z1处的5000蒙特卡洛仿真的分布图；
图11(c)为本发明的防御侵入式攻击的芯片指纹提取电路的PUF单元在关键节点Z2处的5000蒙特卡洛仿真的分布图；
图11(d)为本发明的防御侵入式攻击的芯片指纹提取电路的PUF单元在关键节点Z3处的5000蒙特卡洛仿真的分布图；
图12为本发明的防御侵入式攻击的芯片指纹提取电路实现的芯片的输出响应的2D映射图；
图13为本发明的防御侵入式攻击的芯片指纹提取电路实现的10个芯片共20个防御侵入式攻击的芯片指纹提取电路输出响应的平均灰度图；
图14为本发明的防御侵入式攻击的芯片指纹提取电路实现的10个芯片共20个防御侵入式攻击的芯片指纹提取电路输出ID的相关系数统计图；
图15为本发明的防御侵入式攻击的芯片指纹提取电路在常温和标准工作电压(1.2V)下输出ID的片间汉明距离和片内汉明距离图；
图16为本发明的防御侵入式攻击的芯片指纹提取电路的能耗和吞吐率。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例：如图3所示，一种防御侵入式攻击的芯片指纹提取电路，包括用于将w位并行数据ADDR转换为m位并行数据WL1～WLm输出的译码器、可配置时序控制器、n个锁存器和由m×n个PUF单元按照m行n列排布形成的PUF单元阵列，m＝2w，w和n分别为大于等于1的整数；译码器具有时钟端、w个输入端和m个输出端，可配置时序控制器具有用于将接入v位并行控制信号C1～Cv的v个输入端、用于接入外部时钟信号CLK的时钟端、用于接入外部使能信号CEN的使能端、用于输出受控时钟信号AEN的第一输出端、用于输出预充电信号PCH的第二输出端和用于输出灵敏放大信号SAE的第三输出端，v为大于等于1的整数，每个PUF单元分别具有电源端、接地端、字线端和位线端，每个锁存器分别具有用于接入预充电信号PCH的第一输入端、用于将接入灵敏放大信号SAE的第二输入端、位线端和输出端；译码器的w个输入端作为芯片指纹提取电路的w个输入端，可配置时序控制器的v个输入端作为芯片指纹提取电路的v个控制端，可配置时序控制器的时钟端作为芯片指纹提取电路的时钟端，可配置时序控制器的使能端作为芯片指纹提取电路的使能端；可配置时序控制器的第一输出端和译码器的时钟端连接，可配置时序控制器的第二输出端分别与n个锁存器的第一输入端连接，可配置时序控制器的第三输出端分别与n个锁存器的第二输入端连接，译码器的第j个输出端分别与PUF单元阵列中位于第j行的n个PUF单元的字线端连接，j＝1,2，…，m；第k个锁存器的位线端分别与PUF单元阵列中位于第k列的m个PUF单元的位线端连接，k＝1,2，…，n；第k个锁存器的输出端为芯片指纹提取电路的第k个输出端，用于输出秘钥ID的第k位IDk，PUF单元阵列中m×n个PUF单元的电源端连接且其连接端为芯片指纹提取电路的电源端，用于接入外部电源VDD，PUF单元阵列中m×n个PUF单元的接地端连接且其连接端为芯片指纹提取电路的接地端，用于接地VSS；
如图4所示，每个PUF单元分别包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9和第十NMOS管N10；第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9和第十NMOS管N10分别采用高阈值MOS管实现；第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极和第四PMOS管P4的源极连接且其连接端为PUF单元的电源端，第一PMOS管P1的栅极、第一PMOS管P1的漏极、第二PMOS管P2的栅极、第三PMOS管P3的栅极、第四PMOS管P4的栅极和第五PMOS管P5的源极连接，第二PMOS管P2的漏极和第六PMOS管P6的源极连接，第三PMOS管P3的漏极和第七PMOS管P7的源极连接，第四PMOS管P4的漏极和第八PMOS管P8的源极连接，第五PMOS管P5的栅极、第五PMOS管P5的漏极、第六PMOS管P6的栅极、第五NMOS管N5的栅极、第五NMOS管N5的漏极和第六NMOS管N6的栅极连接，第六PMOS管P6的漏极、第七PMOS管P7的栅极、第六NMOS管N6的漏极和第七NMOS管N7的栅极连接，第七PMOS管P7的漏极、第八PMOS管P8的栅极、第七NMOS管N7的漏极和第八NMOS管N8的栅极连接，第八PMOS管P8的漏极、第八NMOS管N8的漏极和第九NMOS管N9的栅极连接，第五NMOS管N5的源极、第一NMOS管N1的栅极、第一NMOS管N1的漏极、第二NMOS管N2的栅极、第三NMOS管N3的栅极和第四NMOS管N4的栅极连接，第六NMOS管N6的源极和第二NMOS管N2的漏极连接，第七NMOS管N7的源极和第三NMOS管N3的漏极连接，第八NMOS管N8的源极和第四NMOS管N4的漏极连接，第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极、第四NMOS管N4的源极和第九NMOS管N9的源极连接且其连接端为PUF单元的接地端，第九NMOS管N9的漏极和第十NMOS管N10的漏极连接，第十NMOS管N10的栅极为PUF单元的字线端，第十NMOS管N10的源极为PUF单元的位线端。
本实施例中，如图5所示，每个锁存器分别包括第一反相器INV1、第二反相器INV2、第九PMOS管P9、第一或非门NOR1、第一与非门NAND1和第二与非门NAND2，第一或非门NOR1、第一与非门NAND1和第二与非门NAND2分别具有第一输入端、第二输入端和输出端，第一反相器INV1的输入端和第一与非门NAND1的第一输入端连接且其连接端为锁存器的第一输入端，第一反相器INV1的输出端与第九PMOS管P9的栅极连接，第九PMOS管P9的源极接入外部电源，第九PMOS管P9的漏极和第一或非门NOR1的第一输入端连接且其连接端为锁存器的位线端，第二反相器INV2的输入端为锁存器的第二输入端，第二反相器INV2的输出端和第一或非门NOR1的第二输入端连接，第一或非门NOR1的输出端和第二与非门NAND2的第二输入端连接，第二与非门NAND2的第一输入端和第一与非门NAND1的输出端连接，第一与非门NAND1的第二输入端和第二与非门NAND2的输出端连接且其连接端为锁存器的输出端。
本实施例中，如图6所示，可配置时序控制器包括D触发器LH1、第一与门AND1、第二与门AND2、第三反相器INV3和可配置延时链，第一与门AND1和第二与门AND2分别具有第一输入端、第二输入端和输出端，可配置延时链具有输入端、输出端和v个配置端，D触发器LH1具有输入端、时钟端和输出端，D触发器LH1的输入端为可配置时序控制器的使能端，D触发器LH1的时钟端和第一与门AND1的第二输入端连接且其连接端为可配置时序控制器的时钟端，D触发器LH1的输出端和第一二输入与门的第一输入端连接，第一与门AND1的输出端、可配置延时链的输入端和第二与门AND2的第二输入端连接且其连接端为可配置时序控制器的第一输出端，可配置延时链的输出端和第三反相器INV3的输入端连接且其连接端为可配置时序控制器的第三输出端，第三反相器INV3的输出端和第二与门AND2的第一输入端连接，第二与门AND2的输出端为可配置时序控制器的第二输出端，可配置延时链的v个配置端为可配置时序控制器的v个输入端。
本实施例中，如图7和图8所示，可配置延时链包括延时电路、v个缓冲器BUF1～BUFv和v个受控传输门，每个缓冲器分别具有输入端和输出端，每个受控传输门分别具有输入端、控制端和输出端，延时电路具有输入端和输出端，延时电路的输入端为可配置延时链的输入端，延时电路的输出端和第1个缓冲器的输入端连接，第u个缓冲器的输出端、第u+1个缓冲器的输入端和第u个受控传输门的输入端连接，u＝1，2，…，v-1，第v个缓冲器的输出端和第v个受控传输门的输入端连接，第f个受控传输门的控制端为可配置延时链的第f个配置端，f＝1，2，…，v，v个受控传输门的输出端连接且其连接端为可配置延时链的输出端；延时电路由20个反相器组成，第1个反相器的输入端为延时电路的输入端，第p个反相器的输出端和第p+1个反相器的输入端连接，第20个反相器的输出端为延时电路的输出端，p＝1，2，…，19；每个缓冲器分别由4个反相器组成，第1个反相器的输入端为缓冲器的输入端，第h个反相器的输出端和第h+1个反相器的输入端连接，第4个反相器的输出端为缓冲器的输出端，h＝1，2，3；每个受控传输门分别包括第四反相器INV4、第十一NMOS管N11和第十PMOS管P10，第十一NMOS管N11的栅极和第四反相器INV4的输入端连接且其连接端为受控传输门的控制端，第十一NMOS管N11的漏极和第十PMOS管P10的漏极连接且其连接端为受控传输门的输入端，第十一NMOS管N11的源极和第十PMOS管P10的源极连接且其连接端为受控传输门的输出端，第十PMOS管P10的栅极和第四反相器INV4的输出端连接。
本发明防御侵入式攻击的芯片指纹提取电路中PUF单元与文献1所提PUF单元设计原理相同，输出ID由随机工艺偏差决定且不受PVT影响，因此PUF单元的稳定性较高。将本发明防御侵入式攻击的芯片指纹提取电路中PUF单元所有MOS管均采用高阈值电压和最小工艺尺寸实现(W/L＝120nm/60nm)，将本发明防御侵入式攻击的芯片指纹提取电路中PUF单元由于采用电流饥饿型反相器MOS管均处在亚阈值区，因此直流功耗极低。其中第一级反相器输入输出连接产生最大增益点电压，第一PMOS管P1的漏-栅短接产生偏置电压VB1，第一NMOS管N1的漏-栅短接产生偏置电压VB2，该偏置电压VB1和VB2为后级电流饥饿型反相器提供偏置电压。将本发明的防御侵入式攻击的芯片指纹提取电路的PUF单元与文献1和文献2所提PUF单元(均为Type-I，Type-II比Type-I功耗更高)进行功耗仿真，本发明的防御侵入式攻击的芯片指纹提取电路的PUF单元与文献1和文献2所提PUF单元的平均直流功耗对比曲线图如图10所示。分析图10可知：本发明防御侵入式攻击的芯片指纹提取电路中PUF单元在工作电压小于1.3V时具有比其他PUF单元更低的直流功耗。
本发明的防御侵入式攻击的芯片指纹提取电路的PUF单元在关键节点Z0处的5000蒙特卡洛仿真的分布图如图11(a)所示，本发明的防御侵入式攻击的芯片指纹提取电路的PUF单元在关键节点Z1处的5000蒙特卡洛仿真的分布图如图11(b)所示，本发明的防御侵入式攻击的芯片指纹提取电路的PUF单元在关键节点Z2处的5000蒙特卡洛仿真的分布图如图11(c)所示，本发明的防御侵入式攻击的芯片指纹提取电路的PUF单元在关键节点Z3处的5000蒙特卡洛仿真的分布图如图11(d)所示。分析图11(a)～图11(d)可知：本发明的防御侵入式攻击的芯片指纹提取电路的PUF单元在关键节点Z0(即最大增益点)处电压服从高斯分布，电压被逐级放大到轨到轨电压，在1.2V标准电压下关键节点Z0的均值、标准差和变异系数分别为537.79mV、33.98mV和6.32％，对于Z3节点介于0V～0.06V(逻辑0)和1.14V～1.2V(逻辑1)之间的电压分别占总数的49.68％和49.23％。由此可见本发明的防御侵入式攻击的芯片指纹提取电路的PUF单元输出ID具有良好的随机性分布特性。
将本发明的防御侵入式攻击的芯片指纹提取电路采用TSMC-LP 65nm CMOS工艺实现，得到防御侵入式攻击的芯片指纹提取电路的芯片，每个芯片包括两个防御侵入式攻击的芯片指纹提取电路(每个防御侵入式攻击的芯片指纹提取电路中PUF单元阵列的大小为32×64)、一个锁相环(PLL)以及相应的测试电路(TEST)。其中，PLL为芯片高频测试提供高质量时钟信号。整个芯片面积为0.9×0.9mm2。
本发明的防御侵入式攻击的芯片指纹提取电路输出响应的2D映射图如图12所示，本发明的防御侵入式攻击的芯片指纹提取电路输出响应的平均灰度如图13所示。图12中防御侵入式攻击的芯片指纹提取电路实现的芯片中的PUF单元阵列中PUF单元的排布数量为32×64。图13中，选取防御侵入式攻击的芯片指纹提取电路实现的10个芯片包含的20个防御侵入式攻击的芯片指纹提取电路对应输出ID的平均灰度值，分析图13可知该灰度值在0.5附近波动，本发明的防御侵入式攻击的芯片指纹提取电路具有良好的随机性。
本发明的防御侵入式攻击的芯片指纹提取电路输出ID的相关性可通过Matlab自相关函数(Autocorr)获得。本发明的防御侵入式攻击的芯片指纹提取电路实现的10个芯片包含的20个防御侵入式攻击的芯片指纹提取电路输出ID(2048×20)的相关性统计图如图14所示，分析图14可知：本发明的防御侵入式攻击的芯片指纹提取电路的95％的自信区间对应的自相关系数(ACF)为0.0122非常接近于0，因此输出ID之间相关性极低。
芯片指纹提取电路的唯一性和可靠性是PUF电路的重要的属性。唯一性表示芯片指纹提取电路产生能够唯一标识其自身的数字ID的能力，通常采用片间汉明距离来衡量，理想情况下片间汉明距离均值为0.5(归一化)；可靠性用来表示芯片指纹提取电路输出ID的抗干扰能力，通常采用片内汉明距离衡量，理想情况片内汉明距离为0。此外片间汉明距离(均值)与片内汉明距离(均值)之间距离越大，则芯片指纹提取电路的可靠性越高。本发明的防御侵入式攻击的芯片指纹提取电路在常温和标准工作电压(1.2V)测得的输出ID的片间和片内汉明距离图如图15所示，分析图15可知：片间汉明距离(归一化)平均值集中在0.5附近(0.5001)；片内汉明距离(归一化)平均值集中在0附近(0.0017)，片间汉明距离与片内汉明距离之比分别为294。
能耗是芯片指纹提取电路的另一个重要指标，可通过以下公式计算能耗：Ebit＝Ptotal/(w*fclk)，其中w代表PUF并行输出位宽，fclk代表时钟频率。本发明的芯片指纹提取电路的能耗和吞吐率如图16所示。在标准电压(VDD＝1.2V)下的能耗和吞吐率分别为5.8fJ/bit和13.8Gbps。该能耗包括PUF单元的静态功耗、驱动字线和位线的动态功耗以及外围电路功耗。以下对本发明的防御侵入式攻击的芯片指纹提取电路的PUF单元与文献1、文献2中公开的PUF单元性能进行比较，如表1所示：
表1测试性能与相关文献对比数据
Figure BDA0002373154760000131
Figure BDA0002373154760000141
分析表1数据可知：相比文献1，本发明PUF单元虽然特征尺寸有所增加，但在1.2V的标准电压下能耗分别降低了48.7％(Type-I)和57.0％(Type-II)；相比文献2，本发明PUF单元特征尺寸分别减小了82.5％(Type-I)和91.3％(Type-II)，在0.9V下能耗分别降低了82.6％(Type-I)和98.4％(Type-II)。
综上所述，本发明的防御侵入式攻击的芯片指纹提取电路具有极高的随机性、唯一性、可靠性以及低功耗特性。

Claims (4)

1.一种防御侵入式攻击的芯片指纹提取电路，其特征在于包括用于将w位并行数据转换为m位并行数据输出的译码器、可配置时序控制器、n个锁存器和由m×n个PUF单元按照m行n列排布形成的PUF单元阵列，m＝2w，w和n分别为大于等于1的整数；所述的译码器具有时钟端、w个输入端和m个输出端，所述的可配置时序控制器具有用于将接入v位并行控制信号的v个输入端、用于接入外部时钟信号的时钟端、用于接入外部使能信号的使能端、用于输出受控时钟信号的第一输出端、用于输出预充电信号的第二输出端和用于输出灵敏放大信号的第三输出端，v为大于等于1的整数，每个所述的PUF单元分别具有电源端、接地端、字线端和位线端，每个所述的锁存器分别具有用于接入预充电信号的第一输入端、用于将接入灵敏放大信号的第二输入端、位线端和输出端；所述的译码器的w个输入端作为所述的芯片指纹提取电路的w个输入端，所述的可配置时序控制器的v个输入端作为所述的芯片指纹提取电路的v个控制端，所述的可配置时序控制器的时钟端作为所述的芯片指纹提取电路的时钟端，所述的可配置时序控制器的使能端作为所述的芯片指纹提取电路的使能端；所述的可配置时序控制器的第一输出端和所述的译码器的时钟端连接，所述的可配置时序控制器的第二输出端分别与n个所述的锁存器的第一输入端连接，所述的可配置时序控制器的第三输出端分别与n个所述的锁存器的第二输入端连接，所述的译码器的第j个输出端分别与所述的PUF单元阵列中位于第j行的n个PUF单元的字线端连接，j＝1,2，…，m；第k个所述的锁存器的位线端分别与所述的PUF单元阵列中位于第k列的m个PUF单元的位线端连接，k＝1,2，…，n；第k个所述的锁存器的输出端为所述的芯片指纹提取电路的第k个输出端，用于输出第k位秘钥数据，所述的PUF单元阵列中m×n个PUF单元的电源端连接且其连接端为所述的芯片指纹提取电路的电源端，用于接入外部电源，所述的PUF单元阵列中m×n个PUF单元的接地端连接且其连接端为所述的芯片指纹提取电路的接地端，用于接地；
每个所述的PUF单元分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管；所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管、所述的第五PMOS管、所述的第六PMOS管、所述的第七PMOS管、所述的第八PMOS管、所述的第一NMOS管、所述的第二NMOS管、所述的第三NMOS管、所述的第四NMOS管、所述的第五NMOS管、所述的第六NMOS管、所述的第七NMOS管、所述的第八NMOS管、所述的第九NMOS管和所述的第十NMOS管分别采用高阈值MOS管实现；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极连接且其连接端为所述的PUF单元的电源端，所述的第一PMOS管的栅极、所述的第一PMOS管的漏极、所述的第二PMOS管的栅极、所述的第三PMOS管的栅极、所述的第四PMOS管的栅极和所述的第五PMOS管的源极连接，所述的第二PMOS管的漏极和所述的第六PMOS管的源极连接，所述的第三PMOS管的漏极和所述的第七PMOS管的源极连接，所述的第四PMOS管的漏极和所述的第八PMOS管的源极连接，所述的第五PMOS管的栅极、所述的第五PMOS管的漏极、所述的第六PMOS管的栅极、所述的第五NMOS管的栅极、所述的第五NMOS管的漏极和所述的第六NMOS管的栅极连接，所述的第六PMOS管的漏极、所述的第七PMOS管的栅极、所述的第六NMOS管的漏极和所述的第七NMOS管的栅极连接，所述的第七PMOS管的漏极、所述的第八PMOS管的栅极、所述的第七NMOS管的漏极和所述的第八NMOS管的栅极连接，所述的第八PMOS管的漏极、所述的第八NMOS管的漏极和所述的第九NMOS管的栅极连接，所述的第五NMOS管的源极、所述的第一NMOS管的栅极、所述的第一NMOS管的漏极、所述的第二NMOS管的栅极、所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第六NMOS管的源极和所述的第二NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第一NMOS管的源极、所述的第二NMOS管的源极、所述的第三NMOS管的源极、所述的第四NMOS管的源极和所述的第九NMOS管的源极连接且其连接端为所述的PUF单元的接地端，所述的第九NMOS管的漏极和所述的第十NMOS管的漏极连接，所述的第十NMOS管的栅极为所述的PUF单元的字线端，所述的第十NMOS管的源极为所述的PUF单元的位线端。
2.根据权利要求1所述的一种防御侵入式攻击的芯片指纹提取电路，其特征在于每个所述的锁存器分别包括第一反相器、第二反相器、第九PMOS管、第一或非门、第一与非门和第二与非门，所述的第一或非门、所述的第一与非门和所述的第二与非门分别具有第一输入端、第二输入端和输出端，所述的第一反相器的输入端和所述的第一与非门的第一输入端连接且其连接端为所述的锁存器的第一输入端，所述的第一反相器的输出端与所述的第九PMOS管的栅极连接，所述的第九PMOS管的源极接入外部电源，所述的第九PMOS管的漏极和所述的第一或非门的第一输入端连接且其连接端为所述的锁存器的位线端，所述的第二反相器的输入端为所述的锁存器的第二输入端，所述的第二反相器的输出端和所述的第一或非门的第二输入端连接，所述的第一或非门的输出端和所述的第二与非门的第二输入端连接，所述的第二与非门的第一输入端和所述的第一与非门的输出端连接，所述的第一与非门的第二输入端和所述的第二与非门的输出端连接且其连接端为所述的锁存器的输出端。
3.根据权利要求1所述的一种防御侵入式攻击的芯片指纹提取电路，其特征在于所述的可配置时序控制器包括D触发器、第一与门、第二与门、第三反相器和可配置延时链，所述的第一与门和所述的第二与门分别具有第一输入端、第二输入端和输出端，所述的可配置延时链具有输入端、输出端和v个配置端，所述的D触发器具有输入端、时钟端和输出端，所述的D触发器的输入端为所述的可配置时序控制器的使能端，所述的D触发器的时钟端和所述的第一与门的第二输入端连接且其连接端为所述的可配置时序控制器的时钟端，所述的D触发器的输出端和所述的第一二输入与门的第一输入端连接，所述的第一与门的输出端、所述的可配置延时链的输入端和所述的第二与门的第二输入端连接且其连接端为所述的可配置时序控制器的第一输出端，所述的可配置延时链的输出端和所述的第三反相器的输入端连接且其连接端为所述的可配置时序控制器的第三输出端，所述的第三反相器的输出端和所述的第二与门的第一输入端连接，所述的第二与门的输出端为所述的可配置时序控制器的第二输出端，所述的可配置延时链的v个配置端为所述的可配置时序控制器的v个输入端。
4.根据权利要求3所述的一种防御侵入式攻击的芯片指纹提取电路，其特征在于所述的可配置延时链包括延时电路、v个缓冲器和v个受控传输门，每个所述的缓冲器分别具有输入端和输出端，每个所述的受控传输门分别具有输入端、控制端和输出端，所述的延时电路具有输入端和输出端，所述的延时电路的输入端为所述的可配置延时链的输入端，所述的延时电路的输出端和第1个缓冲器的输入端连接，第u个缓冲器的输出端、第u+1个缓冲器的输入端和第u个受控传输门的输入端连接，u＝1，2，…，v-1，第v个缓冲器的输出端和第v个受控传输门的输入端连接，第f个受控传输门的控制端为所述的可配置延时链的第f个配置端，f＝1，2，…，v，v个受控传输门的输出端连接且其连接端为所述的可配置延时链的输出端；
所述的延时电路由20个反相器组成，第1个反相器的输入端为所述的延时电路的输入端，第p个反相器的输出端和第p+1个反相器的输入端连接，第20个反相器的输出端为所述的延时电路的输出端，p＝1，2，…，19；
每个所述的缓冲器分别由4个反相器组成，第1个反相器的输入端为所述的缓冲器的输入端，第h个反相器的输出端和第h+1个反相器的输入端连接，第4个反相器的输出端为所述的缓冲器的输出端，h＝1，2，3；
每个所述的受控传输门分别包括第四反相器、第十一NMOS管和第十PMOS管，所述的第十一NMOS管的栅极和所述的第四反相器的输入端连接且其连接端为所述的受控传输门的控制端，所述的第十一NMOS管的漏极和所述的第十PMOS管的漏极连接且其连接端为所述的受控传输门的输入端，所述的第十一NMOS管的源极和所述的第十PMOS管的源极连接且其连接端为所述的受控传输门的输出端，所述的第十PMOS管的栅极和所述的第四反相器的输出端连接。
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