CN117454448A - 一种静态隐匿的dff-puf复合电路 - Google Patents

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Abstract

本发明涉及一种静态隐匿的DFF‑PUF复合电路，包括输入端口D、第一锁存器Latch1、第二锁存器Latch2、使能开关SW和输出端口Q，本发明涉及的一种静态隐匿的DFF‑PUF复合电路，相较于采用传统PUF伪装和混淆技术在一定程度上隐瞒PUF电路的物理图像细节，DFF‑PUF复合电路可以完全消除伪装电路的物理层特征，使其在电路和版图上完全兼容数字逻辑电路，实现密钥单元的静态隐匿，从而确保了密钥信息的安全，相较于SRAM‑PUF基于非门之间阈值电压失配生成密钥，本发明使用对工艺误差更为敏感的亚阈值电流作为失配传输源，进而可以获得标准差更大的失配分布，同时还避免了其密钥不能随用随取的缺点，高度复用了DFF中本身的电路结构，以较低成本实现了PUF的功能，未引入过大的硬件开销。

Description

一种静态隐匿的DFF-PUF复合电路
技术领域
本发明涉及电路设计和硬件安全技术领域，具体为一种静态隐匿的DFF-PUF复合电路。
背景技术
现代各类保护信息安全的加密与认证机制都以密钥的保密性为基础，因此密钥的安全至关重要，其安全性在物理层面和软件层面都必须得到保障。然而，随着半导体微纳观测设备的不断发展，攻击者可以避开身份认证、算法加密等复杂的软件保护措施，直接通过物理攻击探测芯片底层器件的工作状态，进而获取密钥等关键数据，因此，为了应对日益严重的信息安全威胁，迫切需要提高芯片硬件的防护能力，尤其提高芯片密钥抵抗物理攻击的能力。物理不可克隆函数由于其不可预测、不可复制等优异的安全特性，成为芯片中极具应用前景的硬件密钥解决方案。
然而，在面对具有针对性的物理攻击时，PUF仍然无法保证密钥的安全，由于PUF具有明显的物理特征，攻击者通过PUF电路的结构或者布局特征，可以轻易地对其进行定位并采取针对性的物理攻击，进而获取其关键的密钥信息，且一般的PUF因不具有抗侵入式攻击的能力非常容易导致密钥被窃取，因此为保护密钥安全，需要一种不易被攻击者发现的PUF。
现有的防护手段主要是在芯片中增加防护层以屏蔽旁路信息泄露和防止物理注入攻击，然而，引入防护层会占用大量芯片内部布线资源，或者需要使用额外的复合材料和加工手段，从而导致芯片制造成本急剧增加，同时，由于缺乏高灵敏度的防篡改检测机制，防护层还存在被修改和剥离的风险，无法真正建立起有效的物理攻击防护屏障，进一步地，传统伪装和混淆技术采用冗余电路配合辅助数据或者特征不明显的工艺修调，使不同逻辑电路具有相同的版图结构，虽然可以在一定程度上隐瞒PUF电路的物理图像细节，使其与非敏感电路在版图上看起来相同，但无法完全消除伪装电路的物理层特征。
为了消除PUF电路布局特征，一种有效的方式是将PUF电路分散布局在数字版图中，由于数字版图结构复杂，攻击者难以从数字版图分析出原始电路，因此可以实现PUF电路位置信息隐匿，所以，为了消除PUF密钥单元的工艺特征，在电路层面和制造加工层面，PUF密钥电路必须使用与非敏感电路完全相同的设计参数，同时在电路和版图上完全兼容数字逻辑电路，并且能够独立生成密钥，虽然SRAM-PUF满足上述要求，但是其只能在上电时生成密钥，在芯片工作时需要持续存储密钥，丧失了PUF随用随取的特点，同时也增加了密钥暴露的风险，故本发明提出了一种静态隐匿的DFF-PUF复合电路以解决上述问题。
发明内容
针对现有技术的不足，本发明提供了一种静态隐匿的DFF-PUF复合电路，具备安全性能好等优点，解决了SRAM-PUF只能在上电时生成密钥，在芯片工作时需要持续存储密钥，丧失了PUF随用随取的特点，同时也增加了密钥暴露风险的问题。
为实现上述目的，本发明提供如下技术方案：一种静态隐匿的DFF-PUF复合电路，包括输入端口D、第一锁存器Latch1、第二锁存器Latch2、使能开关SW和输出端口Q，所述第一锁存器Latch1包括第一传送门TG1、第一反相器FXQ1和第一非门INV1，所述输入端口D与第一传送门TG1的输入端电性连接，所述第一传送门TG1的输出端分别与第一反相器FXQ1的输出端和第一非门INV1的输入端电性连接，所述第二锁存器Latch2包括第二传送门TG2、第二反相器FXQ2和第二非门INV2，所述第一反相器FXQ1的输入端和第一非门INV1的输出端均与第二传送门TG2的输入端电性连接，所述第二传送门TG2的输出端分别与第二反相器FXQ2的输出端和第二非门INV2的输入端电性连接，所述第二反相器FXQ2的输入端和第二非门INV2的输出端及使能开关SW的漏极均与输出端口Q电性连接；
所述输入端口D用于输入信号，所述用于第一锁存器Latch1用于对输入的信号进行传输或存储，所述第二锁存器Latch2用于对第一锁存器Latch1输出的信号进行传输或存储，所述第一传送门TG1用于对输入的信号进行传输，所述第二传送门TG2用于对第一锁存器Latch1输出的信号进行传输，所述第一反相器FXQ1和第二反相器FXQ2均用于对输入的信号进行输出翻转或存储，所述第一非门INV1和第二非门INV2均用于对输入的信号进行翻转，所述使能开关SW用于控制第二传送门TG2、第二反相器FXQ2的通断以及第二非门INV2是否短接；
第一控制时钟信号CLK分别连接在第一传送门TG1的第一输入控制信号端、第一反相器FXQ1的第一输入控制信号端、第二反相器FXQ2的第一输入控制信号端和第二反相器FXQ2的第二输入控制信号端，第二控制时钟信号CLKB分别连接在第一传送门TG1的第二输入控制信号端、第一反相器FXQ1的第二输入控制信号端、第二传送门TG2的第一输入控制信号端和第二传送门TG2的第二输入控制信号端，第一控制时钟信号CLK和第二控制时钟信号CLKB为反向信号，使能开关SW产生的使能开关信号EN分别连接在第二传送门TG2的第一输入控制信号端、第二传送门TG2的第二输入控制信号端、第二反相器FXQ2的第一输入控制信号端和第二反相器FXQ2的第二输入控制信号端；
具体包括以下两种运行状态：
DFF状态：当使能开关信号EN为低电平0时，此时复合电路工作处于触发器状态，当第一控制时钟信号CLK为低电平0时，第一传送门TG1导通，此时输入信号通过输入端口D和第一传送门TG1传输进第一反相器FXQ1中，并通过第一非门INV1进行翻转，当第二控制时钟信号CLKB为高电平1时，第二传送门TG2截止，使得第一非门INV1的输出信号存储在第一反相器FXQ1中而不会进入第二传送门TG2中，当第一控制时钟信号CLK为高电平1时，第一传送门TG1截止，此时输入信号不再进入第一传送门TG1中，使得第一非门INV1的输出信号保持之前状态不变，当第二控制时钟信号CLKB为低电平0时，第二传送门TG2导通，将之前锁存在第一非门INV1的输出信号传输进第二传送门TG2中，然后进入第二非门INV2并通过输出端向外输出，实现输出信号等于输入信号；
PUF密钥生成状态：当使能开关信号EN为高电平1时，此时复合电路处于密钥生成的准备状态，第一传送门TG1、第一反相器FXQ1和第一非门INV1仍然根据第一控制时钟信号CLK对输入信号进行传输或存储，而第二非门INV2的输入端和输出端短接，且第二反相器FXQ2截止，此时令第二非门INV2的输入电压为VM，第二非门INV2的输出电压为VOUT，则第二反相器FXQ2的输出端与第二非门INV2的输入端连接处的电压与第二非门INV2输出的电压均维持在VM，当使能开关信号EN和第一控制时钟信号CLK均为低电平0时，由于第二非门INV2的输出翻转阈值Vdecision等于VM，第二传送门TG2、第二反相器FXQ2和第二非门INV2将整体维持在亚稳态，根据第二反相器FXQ2驱动强度不匹配引起电流失衡，使得电压VM与Vdecision产生偏离电压ΔV，偏离电压ΔV进一步被第二非门INV2构成的灵敏放大器放大并锁存，实现数字密钥0或1的转换。
进一步，所述第一传送门TG1包括第一前端开关M1和第二前端开关M2，所述输入端口D与第一前端开关M1的漏极、第二前端开关M2的源极电性连接，所述第一前端开关M1的源极、第二前端开关M2的漏极与第一反相器FXQ1的输出端和第一非门INV1的输入端电性连接。
进一步，所述第一反相器FXQ1包括第一中端开关M3、第二中端开关M4、第三中端开关M5和第四中端开关M6，所述第二中端开关M4的漏极和第三中端开关M5的漏极均与第一前端开关M1的源极和第二前端开关M2的漏极电性连接，所述第二中端开关M4的源极与第一中端开关M3的漏极电性连接，所述第三中端开关M5的源极与第四中端开关M6的漏极电性连接，所述第一中端开关M3的栅极、第四中端开关M6的栅极和第一非门INV1的输出端均与第二传送门TG2的输入端电性连接。
进一步，所述第一非门INV1包括第一后端开关M7和第二后端开关M8，所述第一后端开关M7的栅极和第二后端开关M8的栅极均与第二中端开关M4的漏极和第三中端开关M5的漏极电性连接，所述第一后端开关M7的漏极和第二后端开关M8的漏极、第一中端开关M3的栅极、第四中端开关M6的栅极均与第二传送门TG2的输入端电性连接。
进一步，所述第二传送门TG2包括第三前端开关M9和第四前端开关M10，所述第三前端开关M9的漏极、第四前端开关M10的源极与第一后端开关M7的漏极、第二后端开关M8的漏极电性连接，第三前端开关M9的源极、第四前端开关M10的漏极与第二反相器FXQ2的输出端和第二非门INV2的输入端电性连接。
进一步，所述第二反相器FXQ2包括第五中端开关M11、第六中端开关M12、第七中端开关M13和第八中端开关M14，所述第六中端开关M12的漏极和第七中端开关M13的漏极与第三前端开关M9的源极和第四前端开关M10的漏极电性连接，所述第六中端开关M12的源极与第五中端开关M11的漏极电性连接，所述第七中端开关M13的源极与第八中端开关M14的漏极电性连接，所述第五中端开关M11的栅极和第八中端开关M14的栅极均与第二非门INV2的输出端和输出端口Q电性连接。
进一步，所述第二非门INV2包括第三后端开关M15和第四后端开关M16，所述第三后端开关M15的栅极、第四后端开关M16的栅极和使能开关SW的源极均与第六中端开关M12的漏极和第七中端开关M13的源极电性连接，所述第五中端开关M11的栅极、第八中端开关M14的栅极、第三后端开关M15的漏极、第四后端开关M16的漏极、使能开关SW的漏极均与输出端口Q电性连接。
进一步，所述第一前端开关M1、第一中端开关M3、第二中端开关M4、第一后端开关M7、第三前端开关M9、第五中端开关M11、第六中端开关M12、第七中端开关M13和第三后端开关M15均为PMOS管，所述第二前端开关M2、第三中端开关M5、第四中端开关M6、第二后端开关M8、第四前端开关M10、第八中端开关M14和第四后端开关M16和使能开关SW均为NMOS管。
进一步，所述第一控制时钟信号CLK分别连接在第一前端开关M1的栅极、第三中端开关M5的栅极、第六中端开关M12的栅极和第七中端开关M13的栅极，所述第二控制时钟信号CLKB分别连接在第二前端开关M2的栅极、第二中端开关M4的栅极、第三前端开关M9的栅极和第四前端开关M10的栅极，所述使能开关SW产生的使能开关信号EN分别连接在第三前端开关M9的栅极、第四前端开关M10的栅极、第六中端开关M12的栅极和第七中端开关M13的栅极，所述第一中端开关M3的源极、第一后端开关M7的源极、第五中端开关M11的源极和第三后端开关M15的源极均与电源电性连接，所述第四中端开关M6的源极、第二后端开关M8的源极、第八中端开关M14的源极和第四后端开关M16的源极均接地。
与现有技术相比，本申请的技术方案具备以下有益效果：
1.该静态隐匿的DFF-PUF复合电路，相较于采用传统PUF伪装和混淆技术在一定程度上隐瞒PUF电路的物理图像细节，DFF-PUF复合电路可以完全消除伪装电路的物理层特征，使其在电路和版图上完全兼容数字逻辑电路，实现密钥单元的静态隐匿，从而确保了密钥信息的安全；
2.该静态隐匿的DFF-PUF复合电路，相较于SRAM-PUF基于非门之间阈值电压失配生成密钥，本发明使用对工艺误差更为敏感的亚阈值电流作为失配传输源，进而可以获得标准差更大的失配分布，同时还避免了其密钥不能随用随取的缺点；
3.该静态隐匿的DFF-PUF复合电路，高度复用了DFF中本身的电路结构，以较低成本实现了PUF的功能，未引入过大的硬件开销。
附图说明
图1为本发明的DFF-PUF复合电路图；
图2为本发明的晶体管漏极电流IDS与栅极和源极电势差VGS关系图。
图中：D为输入端口D、Latch1为第一锁存器Latch1、TG1为第一传送门TG1、M1为第一前端开关M1、M2为第二前端开关M2、FXQ1为第一反相器FXQ1、M3为第一中端开关M3、M4为第二中端开关M4、M5为第三中端开关M5、M6为第四中端开关M6、INV1为第一非门INV1、M7为第一后端开关M7、M8为第二后端开关M8、Latch2为第二锁存器Latch2、TG2为第二传送门TG2、M9为第三前端开关M9、M10为第四前端开关M10、FXQ2为第二反相器FXQ2、M11为第五中端开关M11、M12为第六中端开关M12、M13为第七中端开关M13、M14为第八中端开关M14、INV2为第二非门INV2、M15为第三后端开关M15、M16为第四后端开关M16，SW为使能开关SW、Q为输出端口Q、CLK为第一控制时钟信号CLK、CLKB为第二控制时钟信号CLKB、EN为使能开关SW产生的使能开关信号EN。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，本实施例中的一种静态隐匿的DFF-PUF复合电路，包括输入端口D、第一锁存器Latch1、第二锁存器Latch2、使能开关SW和输出端口Q，第一锁存器Latch1包括第一传送门TG1、第一反相器FXQ1和第一非门INV1，输入端口D与第一传送门TG1的输入端电性连接，第一传送门TG1的输出端分别与第一反相器FXQ1的输出端和第一非门INV1的输入端电性连接，第二锁存器Latch2包括第二传送门TG2、第二反相器FXQ2和第二非门INV2，第一反相器FXQ1的输入端和第一非门INV1的输出端均与第二传送门TG2的输入端电性连接，第二传送门TG2的输出端分别与第二反相器FXQ2的输出端和第二非门INV2的输入端电性连接，第二反相器FXQ2的输入端和第二非门INV2的输出端及使能开关SW的漏极均与输出端口Q电性连接；
输入端口D用于输入信号，用于第一锁存器Latch1用于对输入的信号进行传输或存储，第二锁存器Latch2用于对第一锁存器Latch1输出的信号进行传输或存储，第一传送门TG1用于对输入的信号进行传输，第二传送门TG2用于对第一锁存器Latch1输出的信号进行传输，第一反相器FXQ1和第二反相器FXQ2均用于对输入的信号进行输出翻转或存储，第一非门INV1和第二非门INV2均用于对输入的信号进行翻转，使能开关SW用于控制第二传送门TG2、第二反相器FXQ2的通断以及第二非门INV2是否短接；
第一控制时钟信号CLK分别连接在第一传送门TG1的第一输入控制信号端、第一反相器FXQ1的第一输入控制信号端、第二反相器FXQ2的第一输入控制信号端和第二反相器FXQ2的第二输入控制信号端，第二控制时钟信号CLKB分别连接在第一传送门TG1的第二输入控制信号端、第一反相器FXQ1的第二输入控制信号端、第二传送门TG2的第一输入控制信号端和第二传送门TG2的第二输入控制信号端，第一控制时钟信号CLK和第二控制时钟信号CLKB为反向信号，使能开关SW产生的使能开关信号EN分别连接在第二传送门TG2的第一输入控制信号端、第二传送门TG2的第二输入控制信号端、第二反相器FXQ2的第一输入控制信号端和第二反相器FXQ2的第二输入控制信号端。
具体包括以下两种运行状态：
DFF状态：当使能开关信号EN为低电平0时，此时复合电路工作处于触发器状态，当第一控制时钟信号CLK为低电平0时，第一传送门TG1导通，此时输入信号通过输入端口D和第一传送门TG1传输进第一反相器FXQ1中，并通过第一非门INV1进行翻转，当第二控制时钟信号CLKB为高电平1时，第二传送门TG2截止，使得第一非门INV1的输出信号存储在第一反相器FXQ1中而不会进入第二传送门TG2中，当第一控制时钟信号CLK为高电平1时，第一传送门TG1截止，此时输入信号不再进入第一传送门TG1中，使得第一非门INV1的输出信号保持之前状态不变，当第二控制时钟信号CLKB为低电平0时，第二传送门TG2导通，将之前锁存在第一非门INV1的输出信号传输进第二传送门TG2中，然后进入第二非门INV2并通过输出端向外输出，实现输出信号等于输入信号；
PUF密钥生成状态：当使能开关信号EN为高电平1时，此时复合电路处于密钥生成的准备状态，第一传送门TG1、第一反相器FXQ1和第一非门INV1仍然根据第一控制时钟信号CLK对输入信号进行传输或存储，而第二非门INV2的输入端和输出端短接，且第二反相器FXQ2截止，此时令第二非门INV2的输入电压为VM，第二非门INV2的输出电压为VOUT，则第二反相器FXQ2的输出端与第二非门INV2的输入端连接处的电压与第二非门INV2输出的电压均维持在VM，当使能开关信号EN和第一控制时钟信号CLK均为低电平0时，由于第二非门INV2的输出翻转阈值Vdecision等于VM，第二传送门TG2、第二反相器FXQ2和第二非门INV2将整体维持在亚稳态，根据第二反相器FXQ2驱动强度不匹配引起电流失衡，使得电压VM与Vdecision产生偏离电压ΔV，偏离电压ΔV进一步被第二非门INV2构成的灵敏放大器放大并锁存，实现数字密钥0或1的转换。
本实施例中，第一传送门TG1包括第一前端开关M1和第二前端开关M2，输入端口D与第一前端开关M1的漏极、第二前端开关M2的源极电性连接，第一前端开关M1的源极、第二前端开关M2的漏极与第一反相器FXQ1的输出端和第一非门INV1的输入端电性连接。
本实施例中，第一反相器FXQ1包括第一中端开关M3、第二中端开关M4、第三中端开关M5和第四中端开关M6，第二中端开关M4的漏极和第三中端开关M5的漏极均与第一前端开关M1的源极和第二前端开关M2的漏极电性连接，第二中端开关M4的源极与第一中端开关M3的漏极电性连接，第三中端开关M5的源极与第四中端开关M6的漏极电性连接，第一中端开关M3的栅极、第四中端开关M6的栅极和第一非门INV1的输出端均与第二传送门TG2的输入端电性连接。
本实施例中，第一非门INV1包括第一后端开关M7和第二后端开关M8，第一后端开关M7的栅极和第二后端开关M8的栅极均与第二中端开关M4的漏极和第三中端开关M5的漏极电性连接，第一后端开关M7的漏极和第二后端开关M8的漏极、第一中端开关M3的栅极、第四中端开关M6的栅极均与第二传送门TG2的输入端电性连接。
本实施例中，第二传送门TG2包括第三前端开关M9和第四前端开关M10，第三前端开关M9的漏极、第四前端开关M10的源极与第一后端开关M7的漏极、第二后端开关M8的漏极电性连接，第三前端开关M9的源极、第四前端开关M10的漏极与第二反相器FXQ2的输出端和第二非门INV2的输入端电性连接。
本实施例中，第二反相器FXQ2包括第五中端开关M11、第六中端开关M12、第七中端开关M13和第八中端开关M14，第六中端开关M12的漏极和第七中端开关M13的漏极与第三前端开关M9的源极和第四前端开关M10的漏极电性连接，第六中端开关M12的源极与第五中端开关M11的漏极电性连接，第七中端开关M13的源极与第八中端开关M14的漏极电性连接，第五中端开关M11的栅极和第八中端开关M14的栅极均与第二非门INV2的输出端和输出端口Q电性连接。
本实施例中，第二非门INV2包括第三后端开关M15和第四后端开关M16，第三后端开关M15的栅极、第四后端开关M16的栅极和使能开关SW的源极均与第六中端开关M12的漏极和第七中端开关M13的源极电性连接，第五中端开关M11的栅极、第八中端开关M14的栅极、第三后端开关M15的漏极、第四后端开关M16的漏极、使能开关SW的漏极均与输出端口Q电性连接。
本实施例中，第一前端开关M1、第一中端开关M3、第二中端开关M4、第一后端开关M7、第三前端开关M9、第五中端开关M11、第六中端开关M12、第七中端开关M13和第三后端开关M15均为PMOS管，第二前端开关M2、第三中端开关M5、第四中端开关M6、第二后端开关M8、第四前端开关M10、第八中端开关M14和第四后端开关M16和使能开关SW均为NMOS管。
本实施例中，第一控制时钟信号CLK分别连接在第一前端开关M1的栅极、第三中端开关M5的栅极、第六中端开关M12的栅极和第七中端开关M13的栅极，第二控制时钟信号CLKB分别连接在第二前端开关M2的栅极、第二中端开关M4的栅极、第三前端开关M9的栅极和第四前端开关M10的栅极，使能开关SW产生的使能开关信号EN分别连接在第三前端开关M9的栅极、第四前端开关M10的栅极、第六中端开关M12的栅极和第七中端开关M13的栅极，第一中端开关M3的源极、第一后端开关M7的源极、第五中端开关M11的源极和第三后端开关M15的源极均与电源电性连接，第四中端开关M6的源极、第二后端开关M8的源极、第八中端开关M14的源极和第四后端开关M16的源极均接地。
具体包括以下两种运行状态：
DFF状态：当使能开关信号EN为低电平0时，此时复合电路工作处于触发器模式，当第一控制时钟信号CLK为低电平0时，第一前端开关M1和第二前端开关M2导通，此时输入信号通过输入端口D和第一前端开关M1和第二前端开关M2传输进第一后端开关M7和第二后端开关M8的栅极，并通过第一后端开关M7和第二后端开关M8的漏极进行翻转，当第二控制时钟信号CLKB为高电平1时，第三前端开关M9和第四前端开关M10截止，使得第一后端开关M7和前端开关M8漏极的输出信号存储在第一中端开关M3、第二中端开关M4、第三中端开关M5和第四中端开关M6中而不会进入第三前端开关M9和第四前端开关M10中，当第一控制时钟信号CLK为高电平1时，第一前端开关M1和第二前端开关M2截止，此时输入信号不再进入第一前端开关M1和第二前端开关M2中，使得第一后端开关M7和前端开关M8的输出信号保持之前状态不变，当第二控制时钟信号CLKB为低电平0时，第三前端开关M9和第四前端开关M10导通，将之前锁存在第一后端开关M7和第二后端开关M8漏极的输出信号传输进第三前端开关M9和第四前端开关M10中，然后进入第三后端开关M15和第四后端开关M16并通过其输出端向外输出，实现输出信号等于输入信号；
PUF密钥生成状态：当使能开关信号EN为高电平1时，此时复合电路处于密钥生成的准备状态，第一前端开关M1、第二前端开关M2、第一中端开关M3、第三中端开关M5、第三中端开关M5、第四中端开关M6、第一后端开关M7和前端开关M8仍然根据第一控制时钟信号CLK对输入信号传输或存储，而第三后端开关M15的栅极和第四后端开关M16的漏极短接，且第六中端开关M12和第七中端开关M13截止，此时第三后端开关M15和第四后端开关M16均处于饱和区的状态，令第三后端开关M15的栅极电压为VM，第四后端开关M16的漏极电压为VOUT，则第六中端开关M12漏极的电压和第七中端开关M13源极的电压与第三后端开关M15栅极的电压、第四后端开关M16栅极的电压、第四后端开关M16漏极的电压均维持在VM，当使能开关信号EN和第一控制时钟信号CLK均为低电平0时，由于第三后端开关M15漏极和第四后端开关M16漏极翻转阈值Vdecision等于VM，第五中端开关M11、第六中端开关M12、第七中端开关M13、第八中端开关M14、第三后端开关M15和第一前端开关M16将整体维持在亚稳态，由于在实际的芯片制造过程中，工艺误差会导致第五中端开关M11、第六中端开关M12、第七中端开关M13和第八中端开关M14之间的驱动强度不匹配，引起第六中端开关M12漏极的电流和第七中端开关M13漏极的电流失衡，使得电压VM与Vdecision产生偏离电压ΔV，偏离电压ΔV进一步被第三后端开关M15和第四后端开关M16构成的灵敏放大器放大到电源端或接地端并锁存，实现数字密钥0或1的转换。
请参阅图2，相较于SRAM-PUF基于第二非门INV2之间阈值电压失配生成密钥，本发明采用的DFF-PUF复合电路基于互补型上、下电流的失配来生成密钥，通过将第二反相器FXQ2的第六中端开关M12和第七中端开关M13逼近至亚阈值区，使用对工艺误差更为敏感的亚阈值电流作为失配采样源，进而可以获得标准差更大的失配分布，从而提高PUF电路生成密钥的原始稳定性，通过固定NMOS管漏极电压Vd，扫描NMOS管栅极Vg，结合公式（1）和公式（2）：
公式1
公式2
式中，IDS_sub为亚阈值电流，Im为饱和区电流，μ为电子迁移率，Cox为单位面积栅氧化层电容，W/L为宽长比，VGS为栅极和源极电势差，VDS为漏极和源极电势差，Vth为阈值电压，λ为沟道长度调制系数，m为非理性因子，VT为热压降电压；
可以获得如图2所示的晶体管漏极电流IDS与栅极和源极电势差VGS曲线，可知处于饱和区阈值时晶体管漏极电流IDS随阈值电压Vth变化具有1.18×的波动，而处于亚阈值时晶体管漏极电流IDS具有65×的波动，且亚阈值电流IDS_sub与阈值电压Vth呈指数关系，而饱和电流Im与阈值电压Vth呈平方关系，因此亚阈值晶体管采样的工艺失配将具有更大的标准差。
上述实施例的有益效果为：
1、该静态隐匿的DFF-PUF复合电路，相较于采用传统PUF伪装和混淆技术在一定程度上隐瞒PUF电路的物理图像细节，DFF-PUF复合电路可以完全消除伪装电路的物理层特征，使其在电路和版图上完全兼容数字逻辑电路，实现密钥单元的静态隐匿，从而确保了密钥信息的安全；
2、该静态隐匿的DFF-PUF复合电路，相较于SRAM-PUF基于非门之间阈值电压失配生成密钥，本发明使用对工艺误差更为敏感的亚阈值电流作为失配传输源，进而可以获得标准差更大的失配分布，同时还避免了其密钥不能随用随取的缺点；
3、该静态隐匿的DFF-PUF复合电路，高度复用了DFF中本身的电路结构，以较低成本实现了PUF的功能，未引入过大的硬件开销。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (9)

1.一种静态隐匿的DFF-PUF复合电路，其特征在于，包括输入端口D、第一锁存器Latch1、第二锁存器Latch2、使能开关SW和输出端口Q，所述第一锁存器Latch1包括第一传送门TG1、第一反相器FXQ1和第一非门INV1，所述输入端口D与第一传送门TG1的输入端电性连接，所述第一传送门TG1的输出端分别与第一反相器FXQ1的输出端和第一非门INV1的输入端电性连接，所述第二锁存器Latch2包括第二传送门TG2、第二反相器FXQ2和第二非门INV2，所述第一反相器FXQ1的输入端和第一非门INV1的输出端均与第二传送门TG2的输入端电性连接，所述第二传送门TG2的输出端分别与第二反相器FXQ2的输出端和第二非门INV2的输入端电性连接，所述第二反相器FXQ2的输入端和第二非门INV2的输出端及使能开关SW的漏极均与输出端口Q电性连接；
所述输入端口D用于输入信号，所述用于第一锁存器Latch1用于对输入的信号进行传输或存储，所述第二锁存器Latch2用于对第一锁存器Latch1输出的信号进行传输或存储，所述第一传送门TG1用于对输入的信号进行传输，所述第二传送门TG2用于对第一锁存器Latch1输出的信号进行传输，所述第一反相器FXQ1和第二反相器FXQ2均用于对输入的信号进行输出翻转或存储，所述第一非门INV1和第二非门INV2均用于对输入的信号进行翻转，所述使能开关SW用于控制第二传送门TG2、第二反相器FXQ2的通断以及第二非门INV2是否短接；
第一控制时钟信号CLK分别连接在第一传送门TG1的第一输入控制信号端、第一反相器FXQ1的第一输入控制信号端、第二反相器FXQ2的第一输入控制信号端和第二反相器FXQ2的第二输入控制信号端，第二控制时钟信号CLKB分别连接在第一传送门TG1的第二输入控制信号端、第一反相器FXQ1的第二输入控制信号端、第二传送门TG2的第一输入控制信号端和第二传送门TG2的第二输入控制信号端，第一控制时钟信号CLK和第二控制时钟信号CLKB为反向信号，使能开关SW产生的使能开关信号EN分别连接在第二传送门TG2的第一输入控制信号端、第二传送门TG2的第二输入控制信号端、第二反相器FXQ2的第一输入控制信号端和第二反相器FXQ2的第二输入控制信号端；
具体包括以下两种运行状态：
DFF状态：当使能开关信号EN为低电平0时，此时复合电路工作处于触发器状态，当第一控制时钟信号CLK为低电平0时，第一传送门TG1导通，此时输入信号通过输入端口D和第一传送门TG1传输进第一反相器FXQ1中，并通过第一非门INV1进行翻转，当第二控制时钟信号CLKB为高电平1时，第二传送门TG2截止，使得第一非门INV1的输出信号存储在第一反相器FXQ1中而不会进入第二传送门TG2中，当第一控制时钟信号CLK为高电平1时，第一传送门TG1截止，此时输入信号不再进入第一传送门TG1中，使得第一非门INV1的输出信号保持之前状态不变，当第二控制时钟信号CLKB为低电平0时，第二传送门TG2导通，将之前锁存在第一非门INV1的输出信号传输进第二传送门TG2中，然后进入第二非门INV2并通过输出端向外输出，实现输出信号等于输入信号；
PUF密钥生成状态：当使能开关信号EN为高电平1时，此时复合电路处于密钥生成的准备状态，第一传送门TG1、第一反相器FXQ1和第一非门INV1仍然根据第一控制时钟信号CLK对输入信号进行传输或存储，而第二非门INV2的输入端和输出端短接，且第二反相器FXQ2截止，此时令第二非门INV2的输入电压为VM，第二非门INV2的输出电压为VOUT，则第二反相器FXQ2的输出端与第二非门INV2的输入端连接处的电压与第二非门INV2输出的电压均维持在VM，当使能开关信号EN和第一控制时钟信号CLK均为低电平0时，由于第二非门INV2的输出翻转阈值Vdecision等于VM，第二传送门TG2、第二反相器FXQ2和第二非门INV2将整体维持在亚稳态，根据第二反相器FXQ2驱动强度不匹配引起电流失衡，使得电压VM与Vdecision产生偏离电压ΔV，偏离电压ΔV进一步被第二非门INV2构成的灵敏放大器放大并锁存，实现数字密钥0或1的转换。
2.如权利要求1所述的一种静态隐匿的DFF-PUF复合电路，其特征在于，所述第一传送门TG1包括第一前端开关M1和第二前端开关M2，所述输入端口D与第一前端开关M1的漏极、第二前端开关M2的源极电性连接，所述第一前端开关M1的源极、第二前端开关M2的漏极与第一反相器FXQ1的输出端和第一非门INV1的输入端电性连接。
3.如权利要求2所述的一种静态隐匿的DFF-PUF复合电路，其特征在于，所述第一反相器FXQ1包括第一中端开关M3、第二中端开关M4、第三中端开关M5和第四中端开关M6，所述第二中端开关M4的漏极和第三中端开关M5的漏极均与第一前端开关M1的源极和第二前端开关M2的漏极电性连接，所述第二中端开关M4的源极与第一中端开关M3的漏极电性连接，所述第三中端开关M5的源极与第四中端开关M6的漏极电性连接，所述第一中端开关M3的栅极、第四中端开关M6的栅极和第一非门INV1的输出端均与第二传送门TG2的输入端电性连接。
4.如权利要求3所述的一种静态隐匿的DFF-PUF复合电路，其特征在于，所述第一非门INV1包括第一后端开关M7和第二后端开关M8，所述第一后端开关M7的栅极和第二后端开关M8的栅极均与第二中端开关M4的漏极和第三中端开关M5的漏极电性连接，所述第一后端开关M7的漏极和第二后端开关M8的漏极、第一中端开关M3的栅极、第四中端开关M6的栅极均与第二传送门TG2的输入端电性连接。
5.如权利要求4所述的一种静态隐匿的DFF-PUF复合电路，其特征在于，所述第二传送门TG2包括第三前端开关M9和第四前端开关M10，所述第三前端开关M9的漏极、第四前端开关M10的源极与第一后端开关M7的漏极、第二后端开关M8的漏极电性连接，第三前端开关M9的源极、第四前端开关M10的漏极与第二反相器FXQ2的输出端和第二非门INV2的输入端电性连接。
6.如权利要求5所述的一种静态隐匿的DFF-PUF复合电路，其特征在于，所述第二反相器FXQ2包括第五中端开关M11、第六中端开关M12、第七中端开关M13和第八中端开关M14，所述第六中端开关M12的漏极和第七中端开关M13的漏极与第三前端开关M9的源极和第四前端开关M10的漏极电性连接，所述第六中端开关M12的源极与第五中端开关M11的漏极电性连接，所述第七中端开关M13的源极与第八中端开关M14的漏极电性连接，所述第五中端开关M11的栅极和第八中端开关M14的栅极均与第二非门INV2的输出端和输出端口Q电性连接。
7.如权利要求6所述的一种静态隐匿的DFF-PUF复合电路，其特征在于，所述第二非门INV2包括第三后端开关M15和第四后端开关M16，所述第三后端开关M15的栅极、第四后端开关M16的栅极和使能开关SW的源极均与第六中端开关M12的漏极和第七中端开关M13的源极电性连接，所述第五中端开关M11的栅极、第八中端开关M14的栅极、第三后端开关M15的漏极、第四后端开关M16的漏极、使能开关SW的漏极均与输出端口Q电性连接。
8.如权利要求7所述的一种静态隐匿的DFF-PUF复合电路，其特征在于，所述第一前端开关M1、第一中端开关M3、第二中端开关M4、第一后端开关M7、第三前端开关M9、第五中端开关M11、第六中端开关M12、第七中端开关M13和第三后端开关M15均为PMOS管，所述第二前端开关M2、第三中端开关M5、第四中端开关M6、第二后端开关M8、第四前端开关M10、第八中端开关M14和第四后端开关M16和使能开关SW均为NMOS管。
9.如权利要求8所述的一种静态隐匿的DFF-PUF复合电路，其特征在于，所述第一控制时钟信号CLK分别连接在第一前端开关M1的栅极、第三中端开关M5的栅极、第六中端开关M12的栅极和第七中端开关M13的栅极，所述第二控制时钟信号CLKB分别连接在第二前端开关M2的栅极、第二中端开关M4的栅极、第三前端开关M9的栅极和第四前端开关M10的栅极，所述使能开关SW产生的使能开关信号EN分别连接在第三前端开关M9的栅极、第四前端开关M10的栅极、第六中端开关M12的栅极和第七中端开关M13的栅极，所述第一中端开关M3的源极、第一后端开关M7的源极、第五中端开关M11的源极和第三后端开关M15的源极均与电源电性连接，所述第四中端开关M6的源极、第二后端开关M8的源极、第八中端开关M14的源极和第四后端开关M16的源极均接地。
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