CN109754834A - 字线译码电路、sram以及形成方法 - Google Patents

Abstract

本发明公开了一种字线译码电路、SRAM以及形成方法，涉及半导体技术领域。该字线译码电路包括：与非门单元、第一反相器和电容器；所述电容器包括：第一端和第二端，其中，所述电容器的第一端与所述与非门单元的输出端相连，所述电容器的第二端与所述第一反相器的输出端相连。本发明中，通过在与非门单元的输出端和第一反相器的输出端之间设置电容器，利用电容耦合而起到促进作用，使得第一反相器输出的时钟控制信号的反相信号在由高电平下降到低电平过程中，能够促进与非门单元的与非输出结果信号迅速下降，从而提高SRAM的存取速率。

Description

字线译码电路、SRAM以及形成方法

技术领域

本发明涉及半导体技术领域，特别涉及一种字线译码电路、SRAM(Static RandomAccess Memory，静态随机存取存储器)以及形成方法。

背景技术

目前，SRAM已经广泛地应用于便携式设备和高性能处理器中。高速低功耗的SRAM是当前研究的热点，提高SRAM的存取速度，对整个系统具有重要的意义。在SRAM存取时间中，从时钟信号CLK上升到字线选择信号WL开启(即字线选择信号WL由低电平上升到高电平)的时间占有很大的比重，减小此段时间对于提高整个SRAM的速度具有非常重要的意义。

通常，SRAM中包括字线译码电路(也可以称为行地址译码电路)。图1是示意性地示出现有技术中的字线译码电路的电路连接图。在图1中，该字线译码电路包括：与非门单元11、第一反相器12和第二反相器13。其中，该与非门单元11具有三个输入端，分别接收前一级的预译码器的输出结果信号PXA信号和PXB信号，这些结果信号对应了需要选择的字线，以及接收时钟控制信号FCK，并向第二反相器13输出与非结果信号WLX，然后该第二反相器13输出字线选择信号WL，从而选中对应的字线。

目前，现有技术可以中采用分享节点(share node)的方法来减小上述从时钟信号CLK上升到字线选择信号WL开启的时间。例如，通过分享节点的方法可以减小与非门单元11中的晶体管(例如用于接收时钟控制信号FCK的一个NMOS晶体管)的尺寸(即宽长比W/L)从而减小对前级的负载，进而可以减小从时钟信号上升到字线选择信号开启的时间。但是，采用这样的方式，这段时间的减小有限，SRAM的存取速率还是比较慢。

发明内容

本发明的发明人发现，虽然将字线译码电路中的与非门单元中的晶体管的尺寸减小，可以减小对前级的负载，从而减小从时钟信号上升到字线选择信号开启的时间，但是，该与非门单元的晶体管的尺寸减小，也导致对后一级的驱动能力减小，从而导致SRAM的存取速率也比较慢。

本发明需要解决的一个技术问题是：提供一种字线译码电路，以减小从时钟信号上升到字线选择信号开启的时间。

根据本发明的第一方面，提供了一种字线译码电路，包括：与非门单元、第一反相器和电容器；所述电容器包括：第一端和第二端，其中，所述电容器的第一端与所述与非门单元的输出端相连，所述电容器的第二端与所述第一反相器的输出端相连。

在一个实施例中，所述与非门单元包括：第一输入端、第二输入端、第三输入端、输出端、电源连接端和接地端；其中，所述第一输入端和所述第二输入端分别用于接收对应于所需要选择的字线的第一译码信号和第二译码信号，所述第三输入端用于接收时钟控制信号，所述输出端用于输出与非结果信号，所述电源连接端用于连接电源电压，所述接地端用于接地；所述第一反相器的输入端用于接收所述时钟控制信号，所述第一反相器的输出端用于输出所述时钟控制信号的反相信号。

在一个实施例中，在所述第一译码信号和所述第二译码信号为第一电平且所述时钟控制信号由第二电平上升到第一电平的情况下，所述时钟控制信号的反相信号由第一电平下降到第二电平，并通过所述电容器的耦合作用促进所述与非结果信号由第一电平下降到第二电平；其中，所述第一电平高于所述第二电平。

在一个实施例中，所述字线译码电路还包括：第二反相器，所述第二反相器的输入端与所述与非门单元的输出端相连；所述第二反相器用于接收所述与非结果信号并输出字线选择信号；其中，在所述与非结果信号由第一电平下降到第二电平的情况下，所述第二反相器输出的所述字线选择信号由第二电平上升到第一电平，以选中对应的字线。

在一个实施例中，所述与非门单元包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管；其中，所述第一PMOS晶体管的源极、所述第二PMOS晶体管的源极和所述第三PMOS晶体管的源极相连；所述第一PMOS晶体管的漏极、所述第二PMOS晶体管的漏极和所述第三PMOS晶体管的漏极均与所述第一NMOS晶体管的漏极相连；所述第一NMOS晶体管的源极与所述第二NMOS晶体管的漏极相连；所述第二NMOS晶体管的源极与所述第三NMOS晶体管的漏极相连；所述第一PMOS晶体管的栅极与所述第三NMOS晶体管的栅极相连；所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极相连；所述第三PMOS晶体管的栅极与所述第一NMOS晶体管的栅极相连。

在一个实施例中，所述第三PMOS晶体管的栅极和所述第一NMOS晶体管的栅极一起作为所述第一输入端；所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极一起作为所述第二输入端；所述第一PMOS晶体管的栅极与所述第三NMOS晶体管的栅极一起作为所述第三输入端；所述第一PMOS晶体管的漏极、所述第二PMOS晶体管的漏极、所述第三PMOS晶体管的漏极和所述第一NMOS晶体管的漏极一起作为所述与非门单元的输出端；所述第一PMOS晶体管的源极、所述第二PMOS晶体管的源极和所述第三PMOS晶体管的源极一起作为所述电源连接端；所述第三NMOS晶体管的源极作为所述接地端。

在一个实施例中，所述电容器包括MOS电容器。

在上述实施例中，提供了一种字线译码电路。在该字线译码电路中，通过在与非门单元的输出端和第一反相器的输出端之间设置电容器，利用电容耦合作用，使得第一反相器输出的时钟控制信号的反相信号FCKB在由高电平下降到低电平过程中，能够促进与非门单元的与非输出结果信号WLX迅速下降，可以减小从时钟信号上升到字线选择信号开启的时间，从而提高SRAM的存取速率。

根据本发明的第二方面，提供了一种静态随机存取存储器SRAM，包括：如前所述的字线译码电路。

在一个实施例中，所述SRAM还包括：预译码器，与所述字线译码电路连接；以及地址输入电路，与所述预译码器连接；其中，所述地址输入电路向所述预译码器输出字线地址信号，所述预译码器在接收到所述字线地址信号后进行预译码处理，获得对应于所需要选择的字线的第一译码信号和第二译码信号，并向所述字线译码电路输出所述第一译码信号和所述第二译码信号。

上述实施例提供了一种SRAM，该SRAM包括如前所述的字线译码电路，可以减小从时钟信号上升到字线选择信号开启的时间，提高SRAM的存取速率。

根据本发明的第三方面，提供了一种字线译码电路的形成方法，包括：提供与非门单元和第一反相器；以及在所述与非门单元的输出端和所述第一反相器的输出端之间设置电容器；其中，所述电容器包括：第一端和第二端；将所述电容器的第一端与所述与非门单元的输出端相连，并将所述电容器的第二端与所述第一反相器的输出端相连。

通过上述实施例的方法，可以形成一种字线译码电路。通过在与非门单元的输出端和第一反相器的输出端之间设置电容器，可以减小从时钟信号上升到字线选择信号开启的时间，从而提高SRAM的存取速率。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：

图1是示意性地示出现有技术中的字线译码电路的电路连接图。

图2是示意性地示出根据本发明一个实施例的字线译码电路的电路连接图。

图3是示意性地示出根据本发明另一个实施例的字线译码电路的电路连接图。

图4是示意性地示出根据本发明一个实施例的SRAM的部分结构连接示意图。

图5是示出分别利用现有的字线译码电路和本发明实施例的字线译码电路进行仿真的结果示意图。

图6是示出根据本发明一个实施例的字线译码电路的形成方法的流程图。

具体实施方式

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

本发明的发明人发现，虽然现有技术可以中通过分享节点的方法将字线译码电路中的与非门单元中的晶体管(例如用于接收时钟控制信号FCK的一个NMOS晶体管)的尺寸减小，可以减小对前级的负载，从而减小从时钟信号上升到字线选择信号开启的时间，但是，该与非门单元的晶体管的尺寸减小，也导致对后一级的驱动能力减小，从而使得字线的选择速率比较慢，进而导致SRAM的存取速率也比较慢。

图2是示意性地示出根据本发明一个实施例的字线译码电路的电路连接图。如图2所示，该字线译码电路100可以包括：与非门单元20(该与非门单元20可以称为第一与非门单元)、第一反相器41和电容器50。该电容器50可以包括：第一端501和第二端502。其中，该电容器50的第一端501与与非门单元20的输出端204相连，该电容器50的第二端502与第一反相器41的输出端412相连。例如，该电容器可以包括MOS(Metal Oxide Semiconductor，金属氧化物半导体)电容器或者其他类型的电容器。

在上述实施例中，通过在与非门单元的输出端和第一反相器的输出端之间设置电容器，利用电容耦合作用，使得第一反相器输出的时钟控制信号的反相信号FCKB在由高电平下降到低电平过程中，能够促进与非门单元的与非输出结果信号WLX迅速下降(即起到促进(boost)下降的作用)，可以减小从时钟信号上升到字线选择信号开启的时间，提高字线的选择速率，进而提高SRAM的存取速率。

在本发明的一个实施例中，该与非门单元20可以是三输入与非门单元。例如，如图2所示，该与非门单元20可以包括：第一输入端201、第二输入端202、第三输入端203、输出端204、电源连接端205和接地端206。该第一输入端201和该第二输入端202可以分别用于接收对应于所需要选择的字线的第一译码信号PXA和第二译码信号PXB。该第一译码信号PXA和该第二译码信号PXB可以是前一级的预译码器的输出结果信号。该第三输入端203可以用于接收时钟控制信号FCK。该与非门单元20的输出端204可以用于输出与非结果信号WLX。该电源连接端205用于连接电源电压VDD，该接地端206用于接地。在一个实施例中，如图2所示，该与非门单元20还可以包括：预置位端207。第一反相器41的输出端412还可以与该预置位端207连接。

在本发明的一个实施例中，如图2所示，该第一反相器41可以包括输入端411和输出端412。该第一反相器41的输入端411用于接收时钟控制信号FCK，该第一反相器41的输出端412用于输出该时钟控制信号的反相信号FCKB。此外，如图2所示，该第一反相器41也可以包括用于连接电源电压VDD的电源连接端和用于接地的接地端。该第一反相器可以起到反向和提供驱动能力的作用。

在本发明的实施例中，在第一译码信号PXA和第二译码信号PXB为第一电平(即高电平)且时钟控制信号FCK由第二电平(低电平)上升到第一电平的情况下，该时钟控制信号的反相信号FCKB由第一电平下降到第二电平，并通过电容器50的耦合作用促进与非结果信号WLX由第一电平下降到第二电平；其中，第一电平高于第二电平。例如第一电平为高电平，第二电平为低电平。

在上述实施例中，在第一译码信号PXA和第二译码信号PXB为高电平(即“1”)的情况下，当时钟控制信号FCK由低电平上升到高电平(即由“0”变为“1”)时，WLX将由高电平下降到低电平，如果没有电容器50(即，如图1所示的现有技术中的电路结构)，WLX由高电平下降到低电平的时间比较长，而在本发明实施例的字线译码电路中，由于FCKB的下拉驱动能力大于(例如远大于)WLX(这是因为相同宽长比(W/L)的三输入与非门的驱动能力弱于反相器，而且该第一反相器的宽长比大于三输入与非门单元，因此该第一反相器的驱动能力更加大于三输入与非门单元，即FCKB的下拉驱动能力大于WLX)，FCKB的下降速度快于WLX，该FCKB在由高电平下降到低电平(即由“1”变为“0”)的过程中，将通过电容器的耦合作用，有助于促进与非结果信号WLX由高电平迅速下降到低电平(即促进由“1”变为“0”)。通过在字线译码电路引入这样的促进机制，能够减少由FCK上升到WLX下降的时间，从而减少从CLK上升到WL开启的时间，提高了SRAM的存取速度。

在一个实施例中，如图2所示，该字线译码电路100还可以包括第二反相器42。该第二反相器42可以包括输入端421和输出端422。该第二反相器42的输入端421与该与非门单元20的输出端204相连。该第二反相器42用于接收与非结果信号WLX并输出字线选择信号WL。其中，在与非结果信号WLX由第一电平(即高电平)下降到第二电平(即低电平)的情况下，该第二反相器42输出的字线选择信号WL由第二电平上升到第一电平，以选中对应的字线。例如，该第二反相器可以向SRAM的存储阵列(图中未示出)的字线输出该字线选择信号，以选中对应的字线。此外，如图2所示，该第二反相器42也可以包括用于连接电源电压VDD的电源连接端和用于接地的接地端。该第二反相器可以起到反向和提供驱动能力的作用。

图3是示意性地示出根据本发明另一个实施例的字线译码电路的电路连接图。图3中除了示出了字线译码电路100的第一反相器41、第二反相器42和电容器50之外，还示出了一个实施例的与非门单元20的具体电路连接图。

在一个实施例中，如图3所示，该与非门单元20可以包括：第一PMOS(P-channelMetal Oxide Semiconductor，P型沟道金属氧化物半导体)晶体管31、第二PMOS晶体管32、第三PMOS晶体管33、第一NMOS(N-channel Metal Oxide Semiconductor，N型沟道金属氧化物半导体)晶体管21、第二NMOS晶体管22和第三NMOS晶体管23。该第一PMOS晶体管31的源极311、该第二PMOS晶体管32的源极321和该第三PMOS晶体管33的源极331相连。该第一PMOS晶体管31的漏极313、该第二PMOS晶体管32的漏极323和该第三PMOS晶体管33的漏极333均与该第一NMOS晶体管21的漏极211相连。该第一NMOS晶体管21的源极213与该第二NMOS晶体管22的漏极221相连。该第二NMOS晶体管22的源极223与该第三NMOS晶体管23的漏极231相连。该第一PMOS晶体管31的栅极312与该第三NMOS晶体管23的栅极232相连。该第二PMOS晶体管32的栅极322与该第二NMOS晶体管22的栅极222相连。该第三PMOS晶体管33的栅极332与该第一NMOS晶体管21的栅极212相连。

如图3所示，该第三PMOS晶体管33的栅极332和该第一NMOS晶体管21的栅极212可以一起作为该与非门单元20的第一输入端201。该第二PMOS晶体管32的栅极322和该第二NMOS晶体管22的栅极222可以一起作为该与非门单元20的第二输入端202。该第一PMOS晶体管31的栅极312与该第三NMOS晶体管23的栅极232可以一起作为该与非门单元20的第三输入端203。该第一PMOS晶体管31的漏极313、该第二PMOS晶体管32的漏极323、该第三PMOS晶体管33的漏极333和该第一NMOS晶体管21的漏极211可以一起作为该与非门单元20的输出端204。该第一PMOS晶体管31的源极311、该第二PMOS晶体管32的源极321和该第三PMOS晶体管33的源极331可以一起作为该与非门单元20的电源连接端205。该第三NMOS晶体管23的源极233可以作为该与非门单元20的接地端206。此外，该第三NMOS晶体管23的漏极231可以作为该与非门单元20的预置位端207。即第一反相器41的输出信号FCKB为第三NMOS晶体管23的漏端231进行预置位。例如，当FCK信号由低电平上升到高电平(即由0变到1)时，FCKB信号由高电平下降到低电平(即由1变到0)，将第三NMOS管23的漏端预置为低电平(即0)。

在一个实施例中，如图3所示，第一PMOS晶体管31、第二PMOS晶体管32和第三PMOS晶体管33的衬底可以均连接到电源电压VDD，第一NMOS晶体管21、第二NMOS晶体管22和第三NMOS晶体管23的衬底可以均接地。

在上述实施例中，在第一译码信号PXA和第二译码信号PXB均为第一电平(即高电平)且时钟控制信号FCK由第二电平(低电平)上升到第一电平的情况下，第一PMOS晶体管31、第二PMOS晶体管32和第三PMOS晶体管33均关闭，第一NMOS晶体管21、第二NMOS晶体管22和第三NMOS晶体管23均导通，与非门单元输出低电平(即输出“0”)，即在该与非门单元中，在三个输入端201、202和203均被输入高电平“1”的情况下，与非门单元输出低电平“0”。

本发明的发明人发现，虽然现有技术可以中通过分享节点的方法将字线译码电路中的与非门单元中的晶体管(这里是指用于接收时钟控制信号FCK的第三NMOS晶体管23)的尺寸减小，可以减小对前级的负载译码，从而减小从时钟信号上升到字线选择信号开启的时间，但是，该与非门单元的第三NMOS晶体管23的尺寸减小，也导致对后一级的驱动能力减小，从而导致SRAM的存取速率也比较慢。

在本发明的实施例中，通过在与非门单元的输出端和第一反相器的输出端之间设置电容器，在第一译码信号PXA和第二译码信号PXB为高电平的情况下，当时钟控制信号FCK由低电平上升到高电平时，由于FCKB的下拉驱动能力大于(例如远大于)WLX，FCKB的下降速度快于WLX，该FCKB在由高电平下降到低电平的过程中，将通过电容器的耦合作用，有助于促进与非结果信号WLX由高电平迅速下降到低电平，从而能够减少由FCK上升到WLX下降的时间，进而减少从CLK上升到WL开启的时间，提高了SRAM的存取速率。

在本发明的实施例中，还提供了一种SRAM。图4是示意性地示出根据本发明一个实施例的SRAM的部分结构连接示意图。如图4所示，该SRAM可以包括字线译码电路100。例如，该字线译码电路可是图2或图3中所示的字线译码电路。

在本发明的实施例中，如图4所示，该SRAM还可以包括：预译码器200和地址输入电路300。该预译码器200与字线译码电路100连接，该地址输入电路300与预译码器200连接。即，该地址输入电路300的输出端与预译码器200的输入端连接，该预译码器200的输出端与字线译码电路100的输入端连接。例如，该预译码器200可以包括两个输出端，分别与字线译码电路100中的与非门单元20的第一输入端201和第二输入端202相连。该地址输入电路300向预译码器200输出字线地址信号。例如，该地址输入电路300在接收到一些字线地址数据之后，向预译码器200输出与该字线地址数据对应的字线地址信号(或者称为行地址信号)。该预译码器200在接收到该字线地址信号后进行预译码处理，获得对应于所需要选择的字线的第一译码信号PXA和第二译码信号PXB，并向字线译码电路100输出该第一译码信号PXA和该第二译码信号PXB。

在一个实施例中，该SRAM还可以包括：用于时钟控制信号的与非门单元400(该与非门单元400可以称为第二与非门单元，例如可以为二输入与非门单元)和反相器(可以称为第三反相器)500。与非门单元400的一个输入端接收时钟信号CLK，另一个输入端接收一些字线地址数据(该字线地址数据与输入到地址输入电路的字线地址数据不同)，时钟信号CLK和该字线地址数据经过与非门单元400和反相器500之后，形成时钟控制信号FCK，该时钟控制信号FCK输入到字线译码电路100中的与非门单元20的第三输入端203和第一反相器41的输入端411。

在第一译码信号PXA和第二译码信号PXB均为第一电平(即高电平)且时钟控制信号FCK由第二电平(低电平)上升到第一电平的情况下，字线译码电路100迅速输出高电平的字线选择信号WL，从而选中对应的字线。

需要说明的是，为了避免遮蔽本发明的构思，图4中没有示出本领域所公知的一些细节，例如没有示出SRAM的存储阵列等。但是，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

图5是示出分别利用现有的字线译码电路和本发明实施例的字线译码电路进行仿真的结果示意图。由图5可以看出，相比现有技术的字线译码电路的与非结果信号(WLX)82，本发明实施例的字线译码电路的与非结果信号(WLX)81由高电平下降到低电平的时间更加提前，因此可以减少从CLK上升到WL开启的时间。如图5所示，Δ1＝P2-P1，其中，P1表示在本发明实施例的字线译码电路的WLX信号81的下降沿中获取的中间时刻和对应的电平，P2表示在现有技术的字线译码电路的WLX信号82的下降沿中获取的中间时刻和对应的电平，Δ1为P2与P1的差值。可以看出，本发明实施例的WLX信号81比现有技术的WLX信号82提前50.4ps。

再者，图5中还示出了参数P0、P3和P4，其中，P0表示在时钟信号CLK的上升沿中获取的中间时刻和对应的电平，P3表示在现有电路的字线选择信号WL的上升沿中获取的中间时刻和对应的电平，P4表示在本发明电路的字线选择信号WL的上升沿中获取的中间时刻和对应的电平。Δ2＝P3-P0，其中Δ2的时间部分表示在现有电路的情况下从CLK上升到WL开启的时间。Δ3＝P4-P0，其中Δ3的时间部分表示在本发明电路的情况下从CLK上升到WL开启的时间。例如，从图5中可以看出，利用本发明实施例的字线译码电路可以使得从CLK上升到WL开启的时间由现有电路的321ps(Δ2)减少到266ps(Δ3)，减小了17％。

需要说明的是，在图5中示出的各个点(例如P0至P4)的时刻仅是示出了小数点之后一位的数字(例如20.3ns)，本领域技术人员能够明白，实际的时刻具有在小数点之后更多的位数，只是图中没有示出。

图6是示出根据本发明一个实施例的字线译码电路的形成方法的流程图。

在步骤S601，提供与非门单元和第一反相器。在一个实施例中，在该步骤中，还可以提高第二反相器，该第二反相器的输入端与该与非门单元的输出端相连。

在步骤S602，在与非门单元的输出端和第一反相器的输出端之间设置电容器；其中，该电容器包括：第一端和第二端；将该电容器的第一端与该与非门单元的输出端相连，并将该电容器的第二端与该第一反相器的输出端相连。

通过上述实施例的方法，可以形成根据本发明一个实施例的字线译码电路。通过在与非门单元的输出端和第一反相器的输出端之间设置电容器，利用电容耦合作用，使得第一反相器输出的时钟控制信号的反相信号FCKB在由高电平下降到低电平过程中，能够促进与非门单元的与非输出结果信号WLX迅速下降到低电平(即起到促进(boost)下降的作用)，可以减少从CLK上升到WL开启的时间，从而提高字线的选择速率，进而提高SRAM的存取速率。

至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (10)

1.一种字线译码电路，其特征在于，包括：

与非门单元、第一反相器和电容器；

所述电容器包括：第一端和第二端，其中，所述电容器的第一端与所述与非门单元的输出端相连，所述电容器的第二端与所述第一反相器的输出端相连。

2.根据权利要求1所述的字线译码电路，其特征在于，

所述与非门单元包括：第一输入端、第二输入端、第三输入端、输出端、电源连接端和接地端；其中，所述第一输入端和所述第二输入端分别用于接收对应于所需要选择的字线的第一译码信号和第二译码信号，所述第三输入端用于接收时钟控制信号，所述输出端用于输出与非结果信号，所述电源连接端用于连接电源电压，所述接地端用于接地；

所述第一反相器的输入端用于接收所述时钟控制信号，所述第一反相器的输出端用于输出所述时钟控制信号的反相信号。

3.根据权利要求2所述的字线译码电路，其特征在于，

在所述第一译码信号和所述第二译码信号为第一电平且所述时钟控制信号由第二电平上升到第一电平的情况下，所述时钟控制信号的反相信号由第一电平下降到第二电平，并通过所述电容器的耦合作用促进所述与非结果信号由第一电平下降到第二电平；其中，所述第一电平高于所述第二电平。

4.根据权利要求3所述的字线译码电路，其特征在于，还包括：

第二反相器，所述第二反相器的输入端与所述与非门单元的输出端相连；所述第二反相器用于接收所述与非结果信号并输出字线选择信号；

其中，在所述与非结果信号由第一电平下降到第二电平的情况下，所述第二反相器输出的所述字线选择信号由第二电平上升到第一电平，以选中对应的字线。

5.根据权利要求2所述的字线译码电路，其特征在于，

所述与非门单元包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管；

其中，所述第一PMOS晶体管的源极、所述第二PMOS晶体管的源极和所述第三PMOS晶体管的源极相连；所述第一PMOS晶体管的漏极、所述第二PMOS晶体管的漏极和所述第三PMOS晶体管的漏极均与所述第一NMOS晶体管的漏极相连；所述第一NMOS晶体管的源极与所述第二NMOS晶体管的漏极相连；所述第二NMOS晶体管的源极与所述第三NMOS晶体管的漏极相连；

所述第一PMOS晶体管的栅极与所述第三NMOS晶体管的栅极相连；所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极相连；所述第三PMOS晶体管的栅极与所述第一NMOS晶体管的栅极相连。

6.根据权利要求5所述的字线译码电路，其特征在于，

所述第三PMOS晶体管的栅极和所述第一NMOS晶体管的栅极一起作为所述第一输入端；

所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极一起作为所述第二输入端；

所述第一PMOS晶体管的栅极与所述第三NMOS晶体管的栅极一起作为所述第三输入端；

所述第一PMOS晶体管的漏极、所述第二PMOS晶体管的漏极、所述第三PMOS晶体管的漏极和所述第一NMOS晶体管的漏极一起作为所述与非门单元的输出端；所述第一PMOS晶体管的源极、所述第二PMOS晶体管的源极和所述第三PMOS晶体管的源极一起作为所述电源连接端；

所述第三NMOS晶体管的源极作为所述接地端。

7.根据权利要求1所述的字线译码电路，其特征在于，

所述电容器包括金属氧化物半导体MOS电容器。

8.一种静态随机存取存储器SRAM，其特征在于，包括：如权利要求1至7任意一项所述的字线译码电路。

9.根据权利要求8所述的SRAM，其特征在于，还包括：

预译码器，与所述字线译码电路连接；以及

地址输入电路，与所述预译码器连接；

其中，所述地址输入电路向所述预译码器输出字线地址信号，所述预译码器在接收到所述字线地址信号后进行预译码处理，获得对应于所需要选择的字线的第一译码信号和第二译码信号，并向所述字线译码电路输出所述第一译码信号和所述第二译码信号。

10.一种字线译码电路的形成方法，其特征在于，包括：

提供与非门单元和第一反相器；以及

在所述与非门单元的输出端和所述第一反相器的输出端之间设置电容器；其中，所述电容器包括：第一端和第二端；将所述电容器的第一端与所述与非门单元的输出端相连，并将所述电容器的第二端与所述第一反相器的输出端相连。