CN109841245A - 存储设备、包括其的片上系统及操作其的方法 - Google Patents

存储设备、包括其的片上系统及操作其的方法 Download PDF

Info

Publication number
CN109841245A
CN109841245A CN201811432274.2A CN201811432274A CN109841245A CN 109841245 A CN109841245 A CN 109841245A CN 201811432274 A CN201811432274 A CN 201811432274A CN 109841245 A CN109841245 A CN 109841245A
Authority
CN
China
Prior art keywords
voltage
supply voltage
wordline
word line
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811432274.2A
Other languages
English (en)
Other versions
CN109841245B (zh
Inventor
李仁学
白尚叶
崔在承
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109841245A publication Critical patent/CN109841245A/zh
Application granted granted Critical
Publication of CN109841245B publication Critical patent/CN109841245B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

一种存储设备，包括存储单元阵列和外围电路。所述存储单元阵列接收第一电源电压并包括基于所述第一电源电压存储数据的多个位单元。所述外围电路接收第二电源电压，并基于第二电源电压控制存储单元阵列。所述外围电路包括电压生成电路，其接收第一电源电压和第二电源电压。所述电压生成电路在对多个位单元的存储器操作期间，直接或间接地基于第一电源电压和第二电源电压之间的差，自适应地调节字线驱动电压，以及将调节的字线驱动电压施加到与从所述多个位单元中选择的第一位单元耦接的第一字线。

Description

存储设备、包括其的片上系统及操作其的方法
相关申请的交叉引用
该申请要求于2017年11月29日向韩国知识产权局(KIPO)提交的韩国专利申请No.10-2017-0161231，其公开内容通过引用整体并入本文。
技术领域
本发明构思的各种示例实施例涉及一种半导体设备，更具体地，涉及一种存储设备、包括该存储设备的片上系统和/或操作该存储设备的方法。
背景技术
通常，静态随机存取存储器(SRAM)设备在写入操作期间通过位线和互补位线将数据存储在存储单元的锁存电路中，并且在读取操作期间通过读出位线和互补位线之间的电压差来读取存储在存储单元的锁存电路中的数据，该电压差是基于存储在存储单元的锁存电路中的数据确定的。
在SRAM设备中，可以执行写入辅助操作以增强SRAM设备的写入性能。
发明内容
根据本发明构思的至少一个示例实施例，一种存储设备包括存储单元阵列和外围电路。所述存储单元阵列接收第一电源电压并包括基于所述第一电源电压存储数据的多个位单元。所述外围电路接收第二电源电压，并基于第二电源电压控制存储单元阵列。所述外围电路包括电压生成电路，其接收第一电源电压和第二电源电压。所述电压生成电路在对多个位单元的存储器操作期间，直接或间接地基于第一电源电压和第二电源电压之间的差，自适应地调节字线驱动电压，以及将调节的字线驱动电压施加到与从所述多个位单元中选择的第一位单元耦接的第一字线。
根据本发明构思的至少一个示例实施例，一种片上系统设备包括存储设备、处理电路和电源管理集成电路(PMIC)。所述存储设备包括被配置为存储数据的存储单元阵列和控制存储单元阵列的外围电路，所述存储设备包括包括多个位单元。所述处理电路在数据被存储在存储单元阵列中之前将数据提供给存储设备，并从存储设备接收存储在存储单元阵列中的数据。PMIC向存储单元阵列提供第一电源电压，并向外围电路提供第二电源电压。所述外围电路包括电压生成电路，其被提供第一电源电压和第二电源电压。所述电压生成电路在对所述多个位单元的存储器操作期间，直接或间接地基于第一电源电压和第二电源电压之间的差，自适应地调节字线驱动电压，以及将字线驱动电压施加到耦接到从所述多个位单元中选择的第一位单元的第一字线。
根据本发明构思的至少一个示例实施例，一种操作存储设备的方法，所述存储设备包括存储单元阵列和外围电路，所述存储单元阵列包括用于存储数据的多个位单元，所述外围电路用于控制所述存储单元阵列，所述方法包括：基于提供给存储单元阵列的第一电源电压和提供给外围电路的第二电源电压生成结果；当结果指示第一电源电压小于或等于第二电源电压时，在对所述多个位单元的存储器操作期间，维持施加到与从所述多个位单元中选择的第一位单元耦接的第一字线的字线驱动电压的电平；以及当结果指示第一电源电压大于第二电源电压时，在对所述多个位单元的存储器操作期间，基于第一电源电压和第二电源电压之间的差，降低施加到耦接到第一位单元的第一字线的字线驱动电压的电平。
因此，在包括存储单元阵列和外围电路的存储设备中，外围电路中的电压生成电路在存储器操作期间基于提供给存储单元阵列的第一电源电压和提供给外围电路的第二电源电压之间的差自适应地调节字线驱动电压。因此，存储设备可确保操作稳定性，同时在存储器操作期间维持和/或增强操作性能。
附图说明
通过参考附图详细描述本发明构思的示例实施例，将更清楚地理解本发明构思的上述和其他特征。
图1是示出根据至少一个示例实施例的存储设备的框图。
图2是用于描述根据至少一个示例实施例的存储设备的操作的图。
图3是示出根据至少一个示例实施例的图1的存储设备的示例的框图。
图4是示出根据至少一个示例实施例的包括在图3的存储设备中的位单元中的一个的电路图。
图5是示出根据至少一个示例实施例的图4的数据存储电路的第一反相器和第二反相器的电路图。
图6是示出根据至少一个示例实施例的图3的存储设备中的电压生成电路的示例的框图。
图7是示出根据至少一个示例实施例的图6的电压生成电路中的跟踪电压生成器的示例的电路图。
图8是示出根据至少一个示例实施例的图6的电压生成电路中的至少一个字线电源电压生成器的示例的电路图。
图9是示出根据至少一个示例实施例的图8中所示的图3的存储设备的一部分的操作的时序图。
图10是示出根据至少一个示例实施例的图6的电压生成电路中的至少一个字线电源电压生成器的另一示例的电路图。
图11是示出根据至少一个示例实施例的图3的存储设备中的电压生成电路的另一示例的框图。
图12是示出根据至少一个示例实施例的图11的电压生成电路中的至少一个字线电源电压生成器的示例的电路图。
图13是示出根据至少一个示例实施例的图12中示出的图3的存储设备的一部分的操作的时序图。
图14是示出根据至少一个示例实施例的图12中示出的图3的存储设备的一部分的操作的时序图。
图15是示出根据至少一个示例实施例的图11的电压生成电路中的至少一个字线电源电压生成器的另一示例的电路图。
图16是示出根据至少一个示例实施例的图3的存储设备中的行译码器的示例的框图。
图17示出了根据至少一个示例实施例的双电轨存储设备。
图18是示出根据至少一个示例实施例的操作图1的存储设备的方法的流程图。
图19是示出根据至少一个示例实施例的包括存储设备的片上系统(SoC)的框图。
图20是示出根据至少一个示例实施例的包括存储设备的移动设备的框图。
具体实施方式
在下文中将参考附图更充分地描述本发明构思的各种示例实施例。贯穿本申请，相同的附图标记可以指代相同的元件。
图1是示出根据至少一个示例实施例的存储设备的框图，并且图2是用于描述根据至少一个示例实施例的存储设备的操作的图。
参考图1，存储设备(或静态存储设备)100包括存储数据的存储单元阵列110、以及控制存储单元阵列110的外围电路200，但是示例实施例不限于此。
可以向存储单元阵列110和外围电路200提供不同的电源电压VDDCE和VDDPE。例如，可以通过第一电源线65从电源管理集成电路(PMIC)50向存储单元阵列110提供第一电源电压VDDCE，并且可以通过第二电源线75从PMIC 50向外围电路200提供第二电源电压VDDPE。
存储单元阵列110可以基于提供给存储单元阵列110的第一电源电压VDDCE来存储、维持和/或改变数据，并且外围电路200可以基于提供给外围电路200的第二电源电压VDDPE执行存储设备100的操作(例如，对存储单元阵列110的写入操作、读取操作、擦除操作等)。
指示由于期望降低存储设备100的功耗和/或包括存储设备100的电子设备的功耗，因此提供给存储设备100的电源电压的电压电平已经降低。然而，由于随着半导体制造工艺的不断发展，存储单元的特性分布已经扩大，因此在当前使用的降低的电源电压电平下可能无法确保存储单元的操作稳定性(例如，操作稳定性和/或性能等)。
在至少一个示例实施例中，在可以通过向外围电路200提供相对低的电源电压VDDPE来降低功耗的同时，可以通过向存储单元阵列110提供相对高的电源电压VDDCE来实现存储单元阵列110的操作稳定性。将不同的电源电压VDDCE和VDDPE提供给存储单元阵列110和外围电路130的这种技术可以称为“双电轨(dual power rail)”技术。
然而，即使在具有双电轨结构的存储设备中，由于电源电压VDDCE和VDDPE的动态变化，也可能无法确保存储设备的操作稳定性。例如，在操作期间动态改变电源电压的动态电压和频率缩放(DVFS)技术被应用于包括存储设备100的片上系统(SoC)、处理器、计算设备等的情况下(和/或其他节电技术)，PMIC 50可能确定向存储单元阵列110和外围电路200提供具有相同电压电平的电源电压VDDCE和VDDPE。
然而，在这种情况下，由于第一电源线65和第二电源线75可能具有不同的电阻，并且存储单元阵列110和外围电路200可能具有不同的电流消耗、漏电流、寄生电容等，因此电源电压VDDCE和VDDPE可能下降(例如，IR压降)不同的量。因此，提供给存储单元阵列110和/或外围电路200的电源电压VDDCE和VDDPE可能具有不同的电压电平。
具体地，当提供给存储单元阵列110的第一电源电压VDDCE低于提供给外围电路200的第二电源电压VDDPE时，外围电路200的操作速度可能快于存储单元阵列110的操作速度，因此可能无法充分获得存储单元阵列110的写入余量和/或读取余量。换句话说，外围电路200可能比存储单元阵列110更快地操作，并且存储器操作(例如，读取、写入等)可能不会及时完成，从而导致错误。因此，可能无法确保存储设备100的操作稳定性(例如，写入稳定性、读取稳定性等)。
具体地，当耦接到位单元的字线的电压高于提供给位线对的第二电源电压VDDPE时，位单元被半选择并且存储在位单元中的数据可以被翻转。因此，在存储设备的读取操作中可能发生读取干扰。
为了消除该问题，在根据至少一个示例实施例的存储设备100中，外围电路200包括电压生成电路300。在至少一个示例实施例中，电压生成电路300被提供第一电源电压VDDCE和第二电源电压VDDPE，并且在对存储单元阵列110的多个位单元的存储器操作期间，直接或间接地根据第一电源电压VDDCE和第二电源电压VDDPE之间的差自适应地调节字线驱动电压。字线驱动电压被施加到耦接到从多个位单元中选择的第一位单元的第一字线。因此，与传统的存储设备电路相比，可以提高和/或确保存储设备100的操作稳定性(例如，写入稳定性、读取稳定性等)。
也就是说，电压生成电路300可以在第一电源电压VDDCE小于或等于第二电源电压VDDPE的非辅助间隔期间，将字线驱动电压维持在常规电平(例如，期望电压电平、默认电压电平、阈值电压电平等)。在非辅助间隔期间，不需要降低字线驱动电压的电平(例如，电压电平)(和/或期望维持和/或增加字线驱动电压)。因此，存储设备100可以增加存储设备100和/或外围电路200的操作速度和/或防止由于字线驱动电压的降低电平而可能发生的存储设备100和/或外围电路200的操作速度的降低，并且因此可以增强写入操作的写入余量。
另外，电压生成电路300可以在需要降低字线驱动电压的电平的辅助间隔期间(和/或在期望字线驱动电压降低的间隔期间)，与第一电源电压VDDCE和第二电源电压VDDPE之间的差成比例地(和/或基于其)，降低字线驱动电压的电平。因此，存储设备100可以减少和/或防止读取干扰，并且可以提高和/或确保读取操作中的操作稳定性。
在至少一个示例实施例中，电压生成电路300可以与第一电源电压VDDCE和第二电源电压VDDPE之间的差成比例地(和/或基于其)，降低施加到字线驱动器的字线驱动电压的电平。字线驱动器将字线驱动电压施加到第一字线。在至少一个示例实施例中，电压生成电路300可以降低字线驱动电压的电平。也就是说，当第一电源电压VDDCE和第二电源电压VDDPE之间的差增加时，存储设备100可以通过激活辅助操作来降低字线驱动电压的电平。另外，当第一电源电压VDDCE和第二电源电压VDDPE之间的差减小时，存储设备100可以通过去激活辅助操作来维持字线驱动电压的电平。
在至少一个示例实施例中，当第一电源电压VDDCE和第二电源电压VDDPE之间的差大于参考值(或参考电压、期望参考电压值、阈值参考电压值等)时，存储设备100可以通过激活辅助操作来降低字线驱动电压的电平。另外，当第一电源电压VDDCE和第二电源电压VDDPE之间的差不大于参考值时，存储设备100可以通过去激活辅助操作来维持字线驱动电压的电平。
图3是示出根据至少一个示例实施例的图1的存储设备的示例的框图。
参考图3，存储设备100可以包括存储数据的存储单元阵列110和控制存储单元阵列110的外围电路200，但是示例实施例不限于此。可以向存储单元阵列110和外围电路200提供不同的第一电源电压VDDCE和第二电源电压VDDPE。
存储单元阵列110可以包括以具有多个行和多个列的矩阵布置的多个位单元120。在至少一个示例实施例中，存储设备100可以是静态随机存取存储器(SRAM)设备，并且位单元120可以是SRAM单元，但是示例实施例不限于此。
外围电路200可以包括控制电路210、行译码器230、数据写入/读取电路270和/或电压生成电路300，但不限于此。
行译码器230可以通过多条字线WL1～WLn连接到存储单元阵列110，其中n是大于2的整数。行译码器230可以由控制电路210控制，以将字线驱动电压施加到选择的字线WLj。数据写入/读取电路270可以通过多条位线BL1～BLm和多条互补位线BLB1～BLBm连接到存储单元阵列，其中m是大于2的整数。数据写入/读取电路270可以由控制电路210控制，以将从外部电路、块和/或设备等提供的数据DIN写入到耦接到所选择的字线WLj和至少一个选择的位线对BLk和BLBk的位单元120中，或从位单元120读取数据DOUT以将数据提供给外部电路、块和/或设备等。这里，j是1到n之间的整数，并且k是1到m之间的整数。
例如，数据写入/读取电路270可以包括列选择器271、写入驱动器273、读出放大器275、数据锁存器277和/或数据驱动器279等，但不限于此。
数据锁存器277从外部电路、块、设备等接收数据DIN。写入驱动器273将数据锁存器277接收的数据DIN写入位单元120。列选择器271基于接收的地址信号ADDR选择至少一个位线对BLk和BLBk。读出放大器275读出存储在位单元120中的数据DOUT。数据驱动器279将由读出放大器275读出的数据DOUT输出到外部电路、块、设备等。
控制电路210可以通过从外部电路、块、设备等接收地址(信号)ADDR、命令CMD和时钟信号CLK来控制存储设备100的操作。控制电路210可以从外部电路、块、设备等接收芯片选择信号CSN。
控制电路210可以向行译码器230提供行地址RA，并且可以向地址ADDR的列选择器271提供列地址CA。
可以向电压生成电路300提供第一电源电压VDDCE和第二电源电压VDDPE，并且电压生成电路300可以响应于内部时钟信号ICLK、芯片选择信号CSN和/或辅助信号ASS，根据第一电源电压VDDCE和第二电源电压VDDPE之间的差，通过自适应地调节施加到字线驱动器的字线电源电压VDDWL，和/或通过调节施加到耦接到第一字线的电压调节晶体管的辅助脉冲信号ASSEN的电平，来调节第一字线的电压电平，所述字线驱动器将字线驱动电压施加到耦接到第一位单元的第一字线。
当第一电源电压VDDCE大于第二电源电压VDDPE、并且第一电源电压VDDCE和第二电源电压VDDPE之间的差增加时，电压生成电路300可以通过与第一电源电压VDDCE和第二电源电压VDDPE之间的差成比例地(和/或基于其)降低字线电源电压VDDWL的电平和/或辅助脉冲信号ASSEN的电平，来降低第一字线的电压电平。因此，存储设备100可以维持操作性能并提高操作稳定性。
图4是示出根据至少一个示例实施例的包括在图3的存储设备中的位单元中的一个的电路图。
参考图4，位单元(或存储单元)120可以包括第一存取晶体管121、第二存取晶体管123和/或数据存储电路125等，但是示例实施例不限于此。
数据存储电路125可以存储单个位数据。数据存储电路125可以包括第一反相器126和第二反相器128。第一反相器126的输出端子耦接到第二反相器128的输入端子，并且第二反相器128的输出端子耦接到第一反相器126的输入端子。因此，第一反相器126和第二反相器128构成锁存电路。
第一存取晶体管121可以连接在第k位线BLk和耦接到第一反相器126的输入端子的第一节点Q之间。第一存取晶体管121包括耦接到字线WLj的栅极。第二存取晶体管123可以连接在第k互补位线BLBk和耦接到第二反相器128的输入端子的第二节点QN之间。第二存取晶体管123包括耦接到字线WLj的栅极。
在对位单元120执行存储器操作之前，位线BLk和互补位线BLBk被预充电到第二电源电压VDDPE。因此，第二电源电压VDDPE可以表示在存储在数据存储电路125中的数据位被转移到位线BLk和互补位线BLBk之前、位线BLk和互补位线BLBk的电压。也就是说，第二电源电压VDDPE可以表示位线BLk和互补位线BLBk的电压。
图5是示出根据至少一个示例实施例的图4中的数据存储电路的第一反相器和第二反相器的电路图。
参考图5，第一反相器126包括第一上拉晶体管PU1和第一下拉晶体管PD1，但不限于此。第二反相器128包括第二上拉晶体管PU2和第二下拉晶体管PD2，但不限于此。
第一上拉晶体管PU1可以是PMOS晶体管，包括耦接到第一电源电压VDDCE的源极、耦接到第二节点QN的漏极、以及耦接到第一节点Q的栅极，但是示例实施例不限于此。第一下拉晶体管PD1可以是n沟道金属氧化物半导体(NMOS)晶体管，包括耦接到第二节点QN的漏极、耦接到地电压VSS的源极、以及耦接到第一节点Q的栅极，但是示例实施例不限于此。
第二上拉晶体管PU2可以是PMOS晶体管，其包括耦接到第一电源电压VDDCE的源极、耦接到第一节点Q的漏极、以及耦接到第二节点QN的栅极，但是示例实施例不限于此。第二下拉晶体管PD2可以是NMOS晶体管，包括耦接到第一节点Q的漏极、耦接到地电压VSS的源极、以及耦接到第二节点QN的栅极，但是示例实施例不限于此。第一节点Q可以耦接到图4中的第一存取晶体管121，并且第二节点QN可以耦接到图4中的第二存取晶体管123，但是示例实施例不限于此。
图6是示出根据至少一个示例实施例的图3的存储设备中的电压生成电路的示例的框图。
在图6中，为了便于说明，连同字线驱动器23j一起示出电压生成电路300a，并且字线驱动器23j将字线驱动电压VWL施加到字线WLj，然而示例实施例不限于此。
参考图6，电压生成电路300a可以包括辅助脉冲生成器310、跟踪电压生成器330和至少一个字线电源电压生成器350，但不限于此。
辅助脉冲生成器310可以响应于辅助信号ASS和/或内部时钟信号ICLK生成辅助脉冲信号ASSEN1。因此，在辅助信号ASS具有第一逻辑电平(例如，逻辑高电平等)的间隔期间，辅助脉冲信号ASSEN1可以具有由内部时钟信号ICLK确定的激活间隔。在激活间隔期间，辅助脉冲信号ASSEN1可以被维持在第一逻辑电平。因此，辅助脉冲生成器310可以将辅助脉冲信号ASSEN1提供给字线电源电压生成器350。
跟踪电压生成器330可以接收第一电源电压VDDCE和第二电源电压VDDPE，以生成反映第一电源电压VDDCE和第二电源电压VDDPE之间的差的跟踪电压VTR。跟踪电压生成器330可以将跟踪电压VTR提供给字线电源电压生成器350。当第一电源电压VDDCE大于第二电源电压VDDPE时，跟踪电压生成器330可以生成其电平与第一电源电压VDDCE和第二电源电压VDDP之间的差成比例地(和/或基于其)减小的跟踪电压VTR。
字线电源电压生成器350可以连接在第一电源电压VDDCE和地电压VSS之间。另外，字线电源电压生成器350可以接收芯片选择信号CSN、跟踪电压VTR和辅助脉冲信号ASSEN1，并且可以通过内部电源电压线PL向字线驱动器23j提供具有根据(和/或基于)跟踪电压VTR的电平而变化的电平的字线电源电压VDDWL。字线驱动器23j可以被包括在诸如图2中的行译码器230的行译码器中，并且字线驱动器23j可以基于字线电源电压VDDWL，生成驱动字线WLj的字线驱动电压VWL。
字线电源电压生成器350可以生成其电平与第一电源电压VDDCE和第二电源电压VDDPE之间的差成比例地(和/或基于其)减小的字线电源电压VDDWL。
图7是示出根据至少一个示例实施例的图6的电压生成电路中的跟踪电压生成器的示例的电路图。
参考图7，跟踪电压生成器330可包括运算放大器(和/或比较器等)331、开关控制器333、分压器335和/或开关电路337等，但不限于此。
运算放大器331可以比较第一电源电压VDDCE和第二电源电压VDDPE，以输出对应于(和/或基于)第一电源电压VDDCE和第二电源电压VDDPE之间的差的比较信号CS。开关控制器333可以接收比较信号CS以向开关电路337输出反映第一电源电压VDDCE和第二电源电压VDDPE之间的差的开关控制信号SCS，但是不限于此。
分压器335可以包括在第二电源电压VDDPE和地电压VSS之间串联连接的多个电阻器R1～Rp(其中p是大于2的自然数)。开关电路337可以包括多个开关SW0和SW1～SWp。多个开关SW0和SW1～SWp可以并联连接在多个电阻器R1～Rp的两端和输出节点OND之间。可以响应于开关控制信号SCS的位来选择性地导通多个开关SW0和SW1～SWp，以在输出节点OND处提供跟踪电压VTR。因此，跟踪电压VTR可以具有在第二电源电压VDDPE和地电压VSS之间摆动的电平。
例如，当第一电源电压VDDCE比第二电源电压VDDPE显著更高(例如，高于期望的“高”阈值，或者是期望的更高倍数等)时，开关电路337可以响应于开关控制信号SCS输出其电平接近地电压VSS的跟踪电压VTR。例如，当第一电源电压VDDCE与第二电源电压VDDPE基本相同(例如，等于和/或在期望值范围内等)时，开关电路337可以响应于开关控制信号SCS输出其电平接近第二电源电压VDDPE的跟踪电压VTR。
图8是示出根据至少一个示例实施例的图6的电压生成电路中的至少一个字线电源电压生成器的示例的电路图。
在图8中，为了便于说明，连同至少一个字线电源电压生成器350a一起示出耦接到字线WLj、位单元120和预充电电路280的字线驱动器23j。然而，示例实施例不限于此，并且可以包括例如多个字线电源电压生成器等。
参考图8，字线电源电压生成器350可以包括第一字线电源电压生成器351。第一字线电源电压生成器351可以将字线电源电压VDDWL1施加到内部电源电压线PL的第一端。根据至少一个示例实施例，第一字线电源电压生成器351可以包括串联连接在第一电源电压VDDCE和地电压VSS之间的第一PMOS晶体管352、第二PMOS晶体管354和NMOS晶体管356，但示例实施例不限于此。
第一PMOS晶体管352包括耦接到第一电源电压VDDCE的源极、接收芯片选择信号CSN的栅极、以及耦接到第一节点N11的漏极。第二PMOS晶体管354包括耦接到第一节点N11的源极、接收跟踪电压VTR的栅极、以及耦接到第二节点N12的漏极。NMOS晶体管356包括耦接到第二节点N12的漏极、接收辅助脉冲信号ASSEN1的栅极、以及耦接到地电压VSS的源极。
第一字线电源电压生成器351在第一节点N11处提供字线电源电压VDDWL1，并且芯片选择信号CSN在存储设备100的写入操作和/或读取操作期间具有第二逻辑电平。因此，字线电源电压VDDWL1的电平可以响应于在辅助脉冲信号ASSEN1被用第一逻辑电平启用的辅助间隔期间施加到第二PMOS晶体管354的栅极的跟踪电压VTR的电平而变化。
字线驱动器23j可以通过基于字线电源电压VDDWL1反相译码的行地址DRAj的逻辑电平来输出字线驱动电压VWL。
预充电电路280耦接在第k位线BLk和第k互补位线BLBk之间，并且预充电电路280包括多个PMOS晶体管，诸如PMOS晶体管281、283和285，但是示例实施例不限于此。
PMOS晶体管281包括耦接到第二电源电压VDDPE的源极、接收预充电信号PCH的栅极、以及耦接到第k位线BLk的漏极。PMOS晶体管283包括耦接到第二电源电压VDDPE的源极、接收预充电信号PCH的栅极、以及耦接到第k互补位线BLBk的漏极。PMOS晶体管285包括耦接到第k位线BLk的源极、耦接到第k互补位线BLBk的漏极、以及接收预充电信号PCH的栅极。预充电电路280响应于预充电信号PCH，以第二电源电压VDDPE的电平对第k位线BLk和第k互补位线BLBk进行预充电。控制电路210可以将预充电信号PCH提供给预充电电路280。
图9是示出根据至少一个示例实施例的图8中示出的图3的存储设备的一部分的操作的时序图。
在图9中，假设芯片选择信号CSN在存储设备100的写入操作和读取操作期间具有第二逻辑电平。因此，第一PMOS晶体管352在图9中的操作期间导通。然而，示例实施例不限于此。
参考图3至图9，辅助脉冲信号ASSEN1在定时点t0开始转变，在定时点t11转变到第一逻辑电平(VDDCE)，维持第一逻辑电平VDDCE直到定时点t14，并在定时点t15转变到第二逻辑电平VSS。因此，在辅助脉冲信号ASSEN1维持在第一逻辑电平VDDCE的定时点t11和定时点t16之间，NMOS晶体管355导通，字线电源电压VDDWL1的电平响应于施加到PMOS晶体管353的栅极的跟踪电压VTR变化(如附图标记411所示)而变化(如附图标记412所示)。
字线驱动器23j通过反转译码的行地址DRAj的逻辑电平来输出字线驱动电压VWL，并且字线驱动电压VWL的电平响应于字线电源电压VDDWL1的变化，在定时点t12和定时点t16之间(如附图标记413所示)，在第一电源电压VDDCE的电平和高于地电压VSS的电平之间变化。
预充电信号PCH在定时点t12转变为第一逻辑电平(VDDPE)，并在定时点t17转变为第二逻辑电平。第k位线响应于转变到第一逻辑电平的预充电信号PCH，在定时点t13转变到第二逻辑电平。第k位线响应于转变到第二逻辑电平的预充电信号PCH，在定时点t17预充电到第一逻辑电平(VDDPE)。
图10是示出根据至少一个示例实施例的图6的电压生成电路中的至少一个字线电源电压生成器的另一示例的电路图。
参考图10，至少一个字线电源电压生成器350b可以包括第一字线电源电压生成器351和第二字线电源电压生成器361，但是示例实施例不限于此。第一字线电源电压生成器351连接到内部电源电压线PL的第一端，并且第二字线电源电压生成器361连接到内部电源电压线PL的第二端。
第一字线电源电压生成器351可以在第一节点N11处将第一字线电源电压VDDWL11输出到内部电源电压线PL的第一端，并且第二字线电源电压生成器361可以在第一节点N21处将第二字线电源电压VDDWL12输出到内部电源电压线PL的第二端。第一字线电源电压VDDWL11的电平可以与第二字线电源电压VDDWL12的电平基本相同(例如，等于和/或在期望值范围内等)。
第二字线电源电压生成器361可以包括串联连接在第一电源电压VDDCE和地电压VSS之间的第一PMOS晶体管362、第二PMOS晶体管364和NMOS晶体管366，但是示例实施例不限于此。
第一PMOS晶体管362包括耦接到第一电源电压VDDCE的源极、接收芯片选择信号CSN的栅极、以及耦接到第一节点N21的漏极。第二PMOS晶体管364包括耦接到第一节点N21的源极、接收跟踪电压VTR的栅极、以及耦接到第二节点N22的漏极。NMOS晶体管366包括耦接到第二节点N22的漏极、接收辅助脉冲信号ASSEN1的栅极、以及耦接到地电压VSS的源极。
当图6中的字线电源电压生成器350采用图10中的字线电源电压生成器350b时，存储设备100的操作基本上类似于图8中所示的时序图。另外，当图6中的字线电源电压生成器350采用图10中的字线电源电压生成器350b时，可以减小和/或最小化由于存储单元阵列110中的位单元120的位置而生成的字线电源电压VDDWL的电平的变化。
图11是示出根据至少一个示例实施例的图3的存储设备中的电压生成电路的另一示例的框图。
在图11中，为了便于说明，连同字线驱动器23j和电压调节晶体管25j一起示出电压生成电路300b，并且字线驱动器23j将字线驱动电压VWL施加到字线WLj，但是示例实施例不限于此。
参考图11，电压生成电路300b可以包括跟踪电压生成器330、至少一个字线电源电压生成器370和选择电路390等，但是示例实施例不限于此。
跟踪电压生成器330可以接收第一电源电压VDDCE和第二电源电压VDDPE，以生成反映第一电源电压VDDCE和第二电源电压VDDPE之间的差的跟踪电压VTR。跟踪电压生成器330可以将跟踪电压VTR提供给选择电路390。
至少一个字线电源电压生成器370可以被连接在第一电源电压VDDCE和地电压VSS之间，可以接收芯片选择信号CSN，并且可以向字线驱动器23j提供字线电源电压VDDWL2。
选择电路390可以接收跟踪电压VTR和第一电源电压VDDCE，可以响应于辅助信号ASS选择跟踪电压VTR和第一电源电压VDDCE中的一个作为辅助脉冲信号ASSEN2，并且可以将辅助脉冲信号ASSEN2施加到耦接到字线WLj的电压调节晶体管25j的栅极。
当辅助信号ASS具有第一逻辑电平时，选择电路390输出跟踪电压VTR作为辅助脉冲信号ASSEN2。当辅助信号ASS具有第二逻辑电平时，选择电路390输出第一电源电压VDDCE作为辅助脉冲信号ASSEN2。
如参考图7所述，跟踪电压生成器330生成跟踪电压VTR，其电平与第一电源电压VDDCE和第二电源电压VDDPE之间的差成比例地(和/或基于其)减小。因此，电压生成电路300b在辅助信号ASS具有第一逻辑电平的辅助间隔期间将跟踪电压VTR施加到电压调节晶体管25j的栅极。因此，字线WLj上的字线驱动电压VWL与第一电源电压VDDCE和第二电源电压VDDPE之间的差成比例地(和/或基于其)减小，因为电压调节晶体管25j响应于跟踪电压VTR而使电流下沉到地电压VSS。
图12是示出根据至少一个示例实施例的图11的电压生成电路中的至少一个字线电源电压生成器的示例的电路图。
在图12中，为了便于解释，连同至少一个电源电压生成器370a一起示出了耦接到字线WLj的字线驱动器23j、位单元120和电压调节晶体管25j，但是示例实施例不限于此。
参考图12，至少一个电源电压生成器370a可以包括第一字线电源电压生成器371，但不限于此。第一字线电源电压生成器371可以将字线电源电压VDDWL2提供给内部电源电压线PL的第一端。
第一字线电源电压生成器371可以包括PMOS晶体管372等。PMOS晶体管372包括耦接到第一电源电压VDDCE的源极、接收芯片选择信号CSN的栅极、和耦接到内部电源电压线PL的第一端的漏极。由于芯片选择信号CSN在存储设备100的写入操作和读取操作期间具有第二逻辑电平，因此字线电源电压VDDWL2在存储设备100的写入操作和读取操作期间具有常规电平。
字线驱动器23j可以基于字线电源电压VDDWL2通过反相译码的行地址DRAj的逻辑电平来输出字线驱动电压VWL。
电压调节晶体管25j可以采用至少一个PMOS晶体管，其包括耦接到字线WLj的源极、接收辅助脉冲信号ASSEN2的栅极、以及耦接到地电压VSS的漏极。因此，电压生成电路300b在辅助信号ASS具有第一逻辑电平的辅助间隔期间将跟踪电压VTR施加到电压调节晶体管25j的栅极。因此，字线WLj上的字线驱动电压VWL与第一电源电压VDDCE和第二电源电压VDDPE之间的差成比例地(和/或基于其)减小，因为电压调节晶体管25j响应于跟踪电压VTR使电流下沉到地电压VSS。
图13是示出根据至少一个示例实施例的图12中示出的图3的存储设备的一部分的操作的时序图。
在图13中，假设芯片选择信号CSN在存储设备100的写入操作和读取操作期间具有第二逻辑电平。因此，PMOS晶体管372在图13中的操作期间导通。
参考图3至图5、图7和图11至图13，选择电路390在辅助信号ASS具有第一逻辑电平的辅助间隔期间将跟踪电压VTR作为辅助脉冲信号ASSEN2提供给电压调节晶体管25j的栅极。因此，在辅助间隔期间，字线WLj上的字线驱动电压VWL与第一电源电压VDDCE和第二电源电压VDDPE之间的差成比例地(和/或基于其)减小。参考图13，辅助脉冲信号ASSEN2的电平在定时点t0～t25之间从地电压VSS变化到第二电源电压VDDPE，如附图标记421所示。
译码的行地址DRAj在定时点t0开始转变，在定时点t22转变到第二逻辑电平VSS，维持第二逻辑电平VSS直到定时点t23，并且在定时点t24转变到第一逻辑电平VDDCE。字线WLj的电压电平在定时点t21开始从第二逻辑电平VSS转变，在定时点t22转变为第一逻辑电平VDDCE，维持第一逻辑电平VDDCE直到定时点t24，并且响应于译码的行地址DRAj的转变，在定时点t25转变到第二逻辑电平VSS。字线WLj的电压电平响应于辅助脉冲信号ASSEN2的变化而变化，如附图标记423所指示。
图14是根据至少一个示例实施例的图12中示出的图3的存储设备的一部分的操作的时序图。
在图14中，假设芯片选择信号CSN在存储设备100的写入操作和读取操作期间具有第二逻辑电平。因此，PMOS晶体管372在图13的操作期间导通。
参考图3至图5、图7、图11、图12和图14，选择电路390在辅助信号ASS具有第二逻辑电平的非辅助间隔期间将第一电源电压VDDCE作为辅助脉冲信号ASSEN2提供给电压调节晶体管25j的栅极。因此，在非辅助间隔期间，电压调节晶体管25j截止，并且字线WLj上的字线驱动电压VWL被维持在第一电源电压VDDCE，而与第一电源电压VDDCE和第二电源电压VDDPE之间的差无关。
参考图14，译码的行地址DRAj在定时点t0开始从第一逻辑电平VDDCE转变，在定时点t32转变到第二逻辑电平VSS，维持第二逻辑电平VSS直到定时点t33，并在定时点t34转变到第一逻辑电平VDDCE。字线WLj的电压电平在定时点t31开始从第二逻辑电平VSS转变，在定时点t32转变为第一逻辑电平VDDCE，维持第一逻辑电平VDDCE直到定时点t34，并且响应于译码的行地址DRAj的转变，在定时点t35转变到第二逻辑电平VSS。
图15是示出根据至少一个示例实施例的图11的电压生成电路中的至少一个字线电源电压生成器的另一示例的电路图。
参考图15，至少一个字线电源电压生成器370b可以包括第一字线电源电压生成器371和第二字线电源电压生成器381，但不限于此。第一字线电源电压生成器371连接到内部电源电压线PL的第一端，并且第二字线电源电压生成器381连接到内部电源电压线PL的第二端。
第一字线电源电压生成器371可以将第一字线电源电压VDDWL21输出到内部电源电压线PL的第一端，并且第二字线电源电压生成器381可以将第二字线电源电压VDDWL22输出到内部电源电压线PL的第二端。第一字线电源电压VDDWL21的电平可以与第二字线电源电压VDDWL22的电平基本相同(例如，等于和/或在期望值范围内等)。
第二字线电源电压生成器368可以包括PMOS晶体管382，但不限于此。PMOS晶体管382包括耦接到第一电源电压VDDCE的源极、接收芯片选择信号CSN的栅极、以及耦接到内部电源电压线PL的第二端的漏极。
当图11中的字线电源电压生成器370采用图15中的字线电源电压生成器370b时，存储设备100的操作基本上类似于图13和图14中所示的时序图。另外，当图11中的字线电源电压生成器370采用图15中的字线电源电压生成器370b时，可以减小和/或最小化由于存储单元阵列110中的位单元120的位置而生成的字线电源电压VDDWL的电平的变化。
图16是示出根据至少一个示例实施例的图3的存储设备中的行译码器的示例的框图。
参考图16，行译码器230可以包括至少一个预译码器260和多个字线驱动器231～23n，但不限于此。
多个字线驱动器231～23n中的每一个连接到字线WL1～WLn中的对应一个，并且多个字线驱动器231～23n可以将字线驱动电压VWL施加到多个字线驱动器231～23n的至少一个选择的字线。可以通过内部电源电压线PL从字线电源电压生成器中的一个、诸如图8的字线电源电压生成器350a、图10的字线电源电压生成器350b、图12的字线电源电压生成器370a、图15的字线电源电压生成器370b等向多个字线驱动器231～23n中的每一个提供字线电源电压VDDWL。
在至少一个示例实施例中，行译码器230还可包括分别耦接到多个字线WL1～WLn的多个电压调节晶体管251～25n。
预译码器260可以对行地址RA进行译码，以将译码的行地址DRA提供给多个字线驱动器231～23n。接收具有译码的行地址DRA的第二逻辑电平的位的位的多个字线驱动器231～23n中的至少一个可以基于字线电源电压VDDWL来驱动具有字线驱动电压的相应的字线。
如上所述，由于字线电源电压VDDWL的电平根据第一电源电压VDDCE和第二电源电压VDDPE之间的差而变化，和/或辅助脉冲信号ASSEN2的电平根据第一电源电压VDDCE与第二电源电压VDDPE之间的差而变化，因此存储设备100可以在辅助信号ASS具有第一逻辑电平的辅助间隔期间，通过与第一电源电压VDDCE和第二电源电压VDDPE之间的差成比例地(和/或基于其)降低字线驱动电压VWL的电平来确保读取操作的操作稳定性。
图17示出了根据至少一个示例实施例的双电轨存储设备。
参考图17，存储设备100包括位单元140、字线150和/或外围电路200等，并且外围电路200可以包括电压生成电路300。然而，示例实施例不限于此。
通过第一电源线65向位单元120提供第一电源电压VDDCE以存储数据，并且通过第二电源线75向外围电路200提供第二电源电压VDDPE以控制位单元120。电压生成电路300被提供第一电源电压VDDCE和第二电源电压VDDPE，并直接或间接地根据(和/或基于)第一电源电压VDDCE和第二电源电压VDDPE之间的差，自适应地调节施加到字线150的字线驱动电压VWL。因此，电压生成电路300可以确保存储设备100的操作稳定性。
图18是示出根据至少一个示例实施例的操作图1的存储设备的方法的流程图。
参考图1至图18，在操作存储设备100以存储数据的方法和/或操作外围电路200以控制存储单元阵列110的方法中，存储设备100包括存储单元阵列110且存储单元阵列110包括多个位单元120，电压生成电路300比较提供给存储单元阵列110的第一电源电压VDDCE和提供给外围电路200的第二电源电压VDDPE(S510)。
电压生成电路300基于比较的结果，直接或间接地根据第一电源电压VDDCE和第二电源电压VDDPE之间的差，自适应地调节施加到第一字线的字线驱动电压VWL，该第一字线耦接到从位单元120中选择的第一位单元。(S520、S530、S540)。
为了直接或间接地自适应地调节施加到第一字线的字线驱动电压VWL，电压生成电路300确定第一电源电压VDDCE是否大于第二电源电压VDDPE(S520)。替代地，电压生成电路300可以确定第一电源电压VDDCE和第二电源电压VDDPE之间的差是否大于参考电压。
当第一电源电压VDDCE小于或等于第二电源电压VDDPE时(S520中的否)，或者替代地当第一电源电压VDDCE和第二电源电压VDDPE之间的差不大于参考电压时，对第一位单元执行存储器操作(例如，写入操作、读取操作等)，同时维持字线驱动电压VWL(即，通过去激活辅助功能)而不考虑第一电源电压VDDCE和第二电源电压VDDPE之间的差(S540)。
当第一电源电压VDDCE大于第二电源电压VDDPE时(S520中的是)，或者替代地当第一电源电压VDDCE和第二电源电压VDDPE之间的差大于参考电压时，对第一位单元执行存储器操作(例如，写入操作、读取操作等)，其中根据第一电源电压VDDCE和第二电源电压VDDPE之间的差来改变字线驱动电压VWL(即，通过激活辅助功能)(S530)。存储设备100通过与第一电源电压VDDCE和第二电源电压VDDPE之间的差成比例地(和/或基于其)降低字线驱动电压VWL的电平来执行存储器操作，并且可以增加和/或确保写入操作中的写入余量和读取操作中的操作稳定性。
存储器操作可以对应于读取操作。然后，存储设备100输出数据。
图19是示出根据至少一个示例实施例的包括存储设备的片上系统(SoC)的框图。
参考图19，片上系统700可包括存储设备710、处理电路740和/或PMIC760等，但不限于此。在至少一个示例实施例中，片上系统700可以是应用处理器(AP)，但不限于此。
存储设备710包括存储数据的存储单元阵列720、以及控制存储单元阵列720的外围电路(PC)730。在至少一个示例实施例中，存储设备710可以是静态随机存取存储器(SRAM)设备。处理电路740可以向存储设备710提供数据DIN以将数据DIN存储在存储单元阵列720中，并且可以从存储设备710接收存储在存储单元阵列720中的数据DOUT。
PMIC 750可以通过第一电源线755向存储设备710的存储单元阵列720提供第一电源电压VDDCE。PMIC 750可以通过第二电源线765向处理电路740和存储设备710的外围电路730提供第二电源电压VDDPE。
在至少一个示例实施例中，PMIC 750可以包括第一电压调节器和第二电压调节器，第一电压调节器生成第一电源电压VDDCE，并且第二电压调节器生成第二电源电压VDDPE。
外围电路730可以包括电压生成电路(VGC)735。电压生成电路735被提供有第一电源电压VDDCE和第二电源电压VDDPE，并且在对第一位单元的存储器操作期间直接或间接地根据第一电源电压VDDCE和第二电源电压VDDPE之间的差，自适应地调节施加到第一字线的字线驱动电压VWL，该第一字线耦接到从位单元中选择的第一位单元。因此，存储设备710可以确保操作稳定性，同时维持和/或增强操作性能。
图20是示出根据至少一个示例实施例的包括存储设备的移动设备的框图。
参考图20，移动设备900包括应用处理器910和/或图像传感器940等，但不限于此。移动设备900还可以包括连接电路920、存储设备930、用户接口950和/或PMIC 960，但不限于此。
应用处理器910可以是一个或多个微处理器并控制移动设备900的整体操作。应用处理器910可以包括静态存储设备911。作为示例，静态存储设备911可以采用图3的存储设备100。
图像传感器940由应用处理器910控制，并且通过拾取对象来生成图像信号，将图像信号存储在存储设备930中，或者将图像信号提供给应用处理器910。
连接电路920可以与外部设备执行有线和/或无线通信。存储设备930可以存储与移动设备900的操作相关联的数据。
用户接口950可以包括至少一个输入设备(例如键盘、按钮、触摸屏等)、和/或至少一个输出设备，例如显示设备等。
PMIC 960可以提供与移动设备900的操作相关联的驱动电压。PMIC 960生成第一电源电压VDDCE和第二电源电压VDDPE，将第一电源电压VDDCE提供给静态存储设备911的存储单元阵列，并将第二电源电压VDDPE提供给静态存储设备911的外围电路。
外围电路可以包括电压生成电路。电压生成电路可以直接或间接地根据第一电源电压VDDCE和第二电源电压VDDP之间的差，改变施加到字线的字线驱动电压的电平，该字线耦接到存储单元阵列中的位单元。因此，静态存储设备911可以确保操作稳定性。
在本发明构思的至少一个示例实施例中，移动设备900和/或移动设备900的组件可以以各种形式封装。
因此，本发明构思的示例实施例可以应用于各种存储设备和各种应用，其确保了操作稳定性，同时维持和/或增强操作性能。
前述内容是对示例实施例的说明，而不应被解释为对其进行限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在示例实施例中可以进行许多修改而不实质上脱离本公开的新颖教导和优点。因此，所有这些修改旨在被包括在权利要求中限定的本公开的范围内。

Claims (20)

1.一种存储设备，包括：
存储单元阵列，被配置为接收第一电源电压，所述存储单元阵列包括被配置为基于所述第一电源电压存储数据的多个位单元；
外围电路，被配置为接收第二电源电压，并基于第二电源电压控制存储单元阵列，
所述外围电路包括电压生成电路；并且
所述电压生成电路配置为，
接收第一电源电压和第二电源电压，
在对多个位单元的存储器操作期间，直接或间接地基于第一电源电压和第二电源电压之间的差，自适应地调节字线驱动电压，以及
将调节的字线驱动电压施加到与从所述多个位单元中选择的第一位单元耦接的第一字线。
2.如权利要求1所述的存储设备，其中，所述电压生成电路还包括：
跟踪电压生成器，被配置为接收第一电源电压和第二电源电压，并生成反映第一电源电压和第二电源电压之间的差的跟踪电压；
辅助脉冲生成器，被配置为基于辅助信号和内部时钟信号生成辅助脉冲信号；以及
至少一个字线电源电压生成器，连接在第一电源电压和地电压之间，
所述至少一个字线电源电压生成器被配置为基于所述跟踪电压、所述辅助脉冲信号和芯片选择信号生成字线电源电压，并将生成的字线电源电压施加到字线驱动器，
其中，字线驱动器被配置为将字线驱动电压施加到第一字线。
3.如权利要求2所述的存储设备，其中，所述至少一个字线电源电压生成器包括：
第一p沟道金属氧化物半导体(PMOS)晶体管，包括耦接到第一电源电压的源极、接收芯片选择信号的栅极和耦接到第一节点的漏极；
第二PMOS晶体管，包括耦接第一节点的源极、接收跟踪电压的栅极和耦接到第二节点的漏极；以及
n沟道金属氧化物半导体(NMOS)晶体管，包括耦接到第二节点的漏极、接收辅助脉冲信号的栅极和耦接到地电压的源极，
其中，所述至少一个字线电源电压生成器被配置为在第一节点处提供字线电源电压。
4.如权利要求3所述的存储设备，其中，所述至少一个字线电源电压生成器被配置为基于所述第一电源电压与所述第二电源电压之间的差来降低所述字线电源电压的电压电平。
5.如权利要求2所述的存储设备，其中，所述跟踪电压生成器包括：
运算放大器，被配置为输出基于第一电源电压和第二电源电压的比较信号；
开关控制器，被配置为基于比较信号生成开关控制信号；
分压器，包括在第二电源电压和地电压之间串联连接的多个电阻器；以及
开关电路，包括多个开关，所述多个开关中的每一个并联连接在所述多个电阻器中的至少一个的两端和输出节点之间，
其中，所述多个开关基于开关控制信号的位被选择性地导通，以在输出节点处提供跟踪电压。
6.如权利要求2所述的存储设备，其中，所述至少一个字线电源电压生成器包括：
第一字线电源电压生成器，连接到与字线驱动器连接的内部电源电压线的第一端，所述第一字线电源电压生成器被配置为向字线驱动器提供第一字线电源电压；以及
第二字线电源电压生成器，连接到内部电源电压线的第二端，所述第二字线电源电压生成器被配置为向字线驱动器提供第二字线电源电压。
7.如权利要求1所述的存储设备，其中，所述电压生成电路包括：
跟踪电压生成器，被配置为接收第一电源电压和第二电源电压，并生成反映第一电源电压和第二电源电压之间的差的跟踪电压；
至少一个字线电源电压生成器，连接在第一电源电压和地电压之间，所述至少一个字线电源电压生成器被配置为基于芯片选择信号生成字线电源电压，并将生成的字线电源电压施加到字线驱动器；
字线驱动器，被配置为将字线驱动电压施加到第一字线；以及
选择电路，被配置为基于辅助信号选择跟踪电压和第一电源电压中的一个作为辅助脉冲信号，并将辅助脉冲信号施加到第一电压调节晶体管的栅极，
其中，第一电压调节晶体管连接在第一字线和地电压之间。
8.如权利要求7所述的存储设备，其中，
所述至少一个字线电源电压生成器包括第一p沟道金属氧化物半导体(PMOS)晶体管，包括耦接到所述第一电源电压的源极、接收所述芯片选择信号的栅极和耦接到连接到字线驱动器的内部电源电压线的漏极，以及
第一电压调节晶体管包括第二PMOS晶体管，包括耦接到第一字线的源极、接收辅助脉冲信号的栅极和耦接到地电压的漏极。
9.如权利要求7所述的存储设备，其中，所述选择电路被配置为：
当第一电源电压小于或等于第二电源电压时，选择第一电源电压作为辅助脉冲信号；以及
当第一电源电压大于第二电源电压时，选择跟踪电压作为辅助脉冲信号。
10.如权利要求9所述的存储设备，其中，所述第一电压调节晶体管被配置为基于辅助脉冲信号，当第一电源电压大于第二电源电压时，基于所述第一电源电压与所述第二电源电压之间的差来降低所述字线驱动电压的电压电平。
11.如权利要求7所述的存储设备，其中，所述至少一个字线电源电压生成器包括：
第一字线电源电压生成器，连接到与字线驱动器连接的内部电源电压线的第一端，所述第一字线电源电压生成器被配置为向字线驱动器提供第一字线电源电压；以及
第二字线电源电压生成器，连接到内部电源电压线的第二端，所述第二字线电源电压生成器被配置为向字线驱动器提供第二字线电源电压。
12.如权利要求1所述的存储设备，其中，所述外围电路还包括：
行译码器，通过多个字线连接到存储单元阵列，所述行译码器被配置为基于行地址信号选择所述多个字线中的一个作为第一字线；
写入/读取电路，通过多个位线和多个互补位线连接到存储单元阵列，所述写入/读取电路被配置为基于列地址、写入使能信号或读取使能信号，对存储单元阵列执行写入操作或读取操作；以及
控制电路，被配置为基于从外部源接收的命令、地址和时钟信号来控制电压生成电路、行译码器和写入/读取电路。
13.如权利要求12所述的存储设备，其中，所述行译码器包括字线驱动器，被配置为向所述第一字线提供从所述电压生成电路提供的字线电源电压。
14.如权利要求12所述的存储设备，其中，所述行译码器包括：
字线驱动器，被配置为向第一字线提供从电压生成电路提供的字线电源电压；以及
第一电压调节晶体管，连接到第一字线，所述第一电压调节晶体管被配置为接收从电压生成电路提供的辅助脉冲信号。
15.如权利要求12所述的存储设备，其中，所述第一电压调节晶体管包括p沟道金属氧化物半导体(PMOS)晶体管，包括耦接到所述第一字线的源极、接收辅助脉冲信号的栅极和耦接到地电压的漏极。
16.如权利要求12所述的存储设备，其中，所述多个位单元中的每一个包括：
第一存取晶体管，耦接到所述多个字线的对应字线和所述多个位线的对应位线；
第二存取晶体管，耦接到所述对应的字线和所述多个互补位线的对应互补位线；以及
数据存储电路，连接到第一存取晶体管和第二存取晶体管，所述数据存储电路被配置为接收第一电源电压并存储相应的数据。
17.一种片上系统设备，包括：
存储设备，被配置为存储数据，所述存储设备包括包含多个位单元的存储单元阵列；
外围电路，被配置为控制存储单元阵列；
处理电路，被配置为在数据被存储在存储单元阵列中之前将数据提供给存储设备，并从存储设备接收存储在存储单元阵列中的数据；以及
电源管理集成电路(PMIC)，被配置为向存储单元阵列提供第一电源电压，并向外围电路提供第二电源电压，
所述外围电路包括电压生成电路；
所述电压生成电路被配置为，
接收第一电源电压和第二电源电压，
在对所述多个位单元的存储器操作期间，直接或间接地基于第一电源电压和第二电源电压之间的差，自适应地调节字线驱动电压，以及
将字线驱动电压施加到耦接到从所述多个位单元中选择的第一位单元的第一字线。
18.如权利要求17所述的片上系统设备，其中，所述电压生成电路包括：
跟踪电压生成器，被配置为接收第一电源电压和第二电源电压，并生成反映第一电源电压和第二电源电压之间的差的跟踪电压；
辅助脉冲生成器，被配置为基于辅助时钟信号和内部时钟信号生成辅助脉冲信号；以及
至少一个字线电源电压生成器，连接在第一电源电压和地电压之间，所述至少一个字线电源电压生成器被配置为基于跟踪电压、辅助脉冲信号和芯片选择信号生成字线电源电压，并将生成的字线电源电压施加到字线驱动器，
其中，字线驱动器被配置为将字线驱动电压施加到第一字线。
19.如权利要求17所述的片上系统设备，其中，所述电压生成电路包括：
跟踪电压生成器，被配置为接收第一电源电压和第二电源电压，并生成反映第一电源电压和第二电源电压之间的差的跟踪电压；
至少一个字线电源电压生成器，连接在第一电源电压和地电压之间，所述至少一个字线电源电压生成器被配置为基于芯片选择信号生成字线电源电压，并向字线驱动器施加生成的字线电源电压；
所述字线驱动器被配置为将字线驱动电压施加到第一字线；以及
选择电路，被配置为基于辅助信号选择跟踪电压和第一电源电压中的一个作为辅助脉冲信号，并将辅助脉冲信号施加到第一电压调节晶体管的栅极，
其中，第一电压调节晶体管连接在第一字线和地电压之间。
20.一种操作存储设备的方法，所述存储设备包括存储单元阵列和外围电路，所述存储单元阵列包括用于存储数据的多个位单元，所述外围电路被配置为控制所述存储单元阵列，所述方法包括：
生成基于第一电源电压和第二电源电压的结果，所述第一电源电压被提供给存储单元阵列，并且所述第二电源电压被提供给外围电路；
当结果指示第一电源电压小于或等于第二电源电压时，在对所述多个位单元的存储器操作期间，维持施加到与从所述多个位单元中选择的第一位单元耦接的第一字线的字线驱动电压的电平；以及
当结果指示第一电源电压大于第二电源电压时，在对所述多个位单元的存储器操作期间，基于第一电源电压和第二电源电压之间的差，降低施加到与第一位单元耦接的第一字线的字线驱动电压的电平。
CN201811432274.2A 2017-11-29 2018-11-28 存储设备、包括其的片上系统及操作其的方法 Active CN109841245B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0161231 2017-11-29
KR1020170161231A KR102392665B1 (ko) 2017-11-29 2017-11-29 메모리 장치, 이를 포함하는 시스템 온 칩 및 메모리 장치의 동작 방법

Publications (2)

Publication Number Publication Date
CN109841245A true CN109841245A (zh) 2019-06-04
CN109841245B CN109841245B (zh) 2024-03-22

Family

ID=66632647

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811432274.2A Active CN109841245B (zh) 2017-11-29 2018-11-28 存储设备、包括其的片上系统及操作其的方法

Country Status (5)

Country Link
US (1) US10847208B2 (zh)
JP (1) JP7174596B2 (zh)
KR (1) KR102392665B1 (zh)
CN (1) CN109841245B (zh)
TW (1) TWI779098B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117727349A (zh) * 2024-02-08 2024-03-19 浙江力积存储科技有限公司 存储阵列

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200006830A (ko) * 2018-07-11 2020-01-21 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
CN109635436B (zh) * 2018-12-12 2023-08-18 上海华力集成电路制造有限公司 一种电路结构
KR20210108628A (ko) * 2020-02-26 2021-09-03 삼성전자주식회사 신뢰성 있는 기입 동작을 위한 메모리 장치 및 그것의 동작 방법
CN113470710B (zh) * 2020-03-31 2024-03-26 长鑫存储技术有限公司 半导体存储器
US11410720B2 (en) 2020-10-01 2022-08-09 Samsung Electronics Co., Ltd. Bitline precharge system for a semiconductor memory device
US11315628B1 (en) * 2020-10-21 2022-04-26 Arm Limited Techniques for powering memory

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1961379A (zh) * 2004-04-01 2007-05-09 爱特梅尔公司 用于嵌入式非易失性存储器的双电源供电的方法和设备
US20100302880A1 (en) * 2009-06-02 2010-12-02 Mediatek Inc. Dual power rail word line driver and dual power rail word line driver array
US8228713B2 (en) * 2010-09-28 2012-07-24 International Business Machines Corporation SRAM having wordline up-level voltage adjustable to assist bitcell stability and design structure for same
TW201239887A (en) * 2011-02-28 2012-10-01 Samsung Electronics Co Ltd Nonvolatile memory device, memory system including the same, and method of operating nonvolatile memory device
CN102867534A (zh) * 2011-07-06 2013-01-09 联发科技股份有限公司 存储电路与字线控制电路
US20150340073A1 (en) * 2014-05-22 2015-11-26 Dong-Wook Seo Volatile memory device and system-on-chip including the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5224040B2 (ja) 2008-04-01 2013-07-03 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8488396B2 (en) 2010-02-04 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual rail static random access memory
US8284626B2 (en) 2010-03-08 2012-10-09 Texas Instruments Incorporated Voltage compensated tracking circuit in SRAM
KR102088808B1 (ko) 2013-04-19 2020-03-13 삼성전자주식회사 듀얼 파워 레일을 포함하는 시스템 온 칩 및 그것의 전압 공급 방법
US9508405B2 (en) 2013-10-03 2016-11-29 Stmicroelectronics International N.V. Method and circuit to enable wide supply voltage difference in multi-supply memory
US20150302918A1 (en) 2014-04-22 2015-10-22 Lsi Corporation Word line decoders for dual rail static random access memories
US9286952B2 (en) 2014-06-30 2016-03-15 Lattice Semiconductor Corporation SRAM with two-level voltage regulator
US9666253B2 (en) 2015-09-18 2017-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Dual rail memory, memory macro and associated hybrid power supply method
US9865334B2 (en) 2016-02-19 2018-01-09 Synopsys, Inc. Efficient bitline driven one-sided power collapse write-assist design for SRAMs
US9865333B2 (en) 2016-04-19 2018-01-09 Stmicroelectronics International N.V. Temperature compensated read assist circuit for a static random access memory (SRAM)

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1961379A (zh) * 2004-04-01 2007-05-09 爱特梅尔公司 用于嵌入式非易失性存储器的双电源供电的方法和设备
US20100302880A1 (en) * 2009-06-02 2010-12-02 Mediatek Inc. Dual power rail word line driver and dual power rail word line driver array
US8228713B2 (en) * 2010-09-28 2012-07-24 International Business Machines Corporation SRAM having wordline up-level voltage adjustable to assist bitcell stability and design structure for same
TW201239887A (en) * 2011-02-28 2012-10-01 Samsung Electronics Co Ltd Nonvolatile memory device, memory system including the same, and method of operating nonvolatile memory device
CN102867534A (zh) * 2011-07-06 2013-01-09 联发科技股份有限公司 存储电路与字线控制电路
US20150340073A1 (en) * 2014-05-22 2015-11-26 Dong-Wook Seo Volatile memory device and system-on-chip including the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117727349A (zh) * 2024-02-08 2024-03-19 浙江力积存储科技有限公司 存储阵列
CN117727349B (zh) * 2024-02-08 2024-05-07 浙江力积存储科技有限公司 存储阵列

Also Published As

Publication number Publication date
KR102392665B1 (ko) 2022-04-29
US10847208B2 (en) 2020-11-24
TW201931367A (zh) 2019-08-01
KR20190062733A (ko) 2019-06-07
JP2019102118A (ja) 2019-06-24
CN109841245B (zh) 2024-03-22
US20190164596A1 (en) 2019-05-30
JP7174596B2 (ja) 2022-11-17
TWI779098B (zh) 2022-10-01

Similar Documents

Publication Publication Date Title
CN109841245A (zh) 存储设备、包括其的片上系统及操作其的方法
CN100485808C (zh) 静态随机存取存储器装置及其控制电路及控制方法
US20070171745A1 (en) BLEQ driving circuit in semiconductor memory device
CN104051003A (zh) 用于存储器写数据操作的电路
US10854281B2 (en) Trigger and access circuitry for RAM to overcome instability of storage status and reduce power consumption
US9112488B2 (en) Semiconductor memory device with a clock circuit for reducing power consumption in a standby state
KR20140146484A (ko) 워드라인 드라이버 및 이를 이용하는 반도체 메모리 장치
US7821851B2 (en) Semiconductor memory device capable of operating in a plurality of operating modes and method for controlling thereof
TWI300226B (en) A dram refresh scheme with flexible frequency for active and standby mode
JPH07141868A (ja) 半導体装置
US20060256628A1 (en) Device and method for performing a partial array refresh operation
JP2001344979A (ja) 半導体記憶装置、半導体集積回路装置、および携帯機器
US7701798B2 (en) Power supply circuit for sense amplifier of semiconductor memory device
JP2003233989A (ja) 半導体記憶装置及びプリチャージ方法
CN112967740A (zh) 非易失存储器超高速读出电路及读出方法
US6307803B1 (en) Dynamic random access memory suitable for use as a compatible transistor of a static random access memory and the method for operating the same
Kumar et al. Design and power analysis of 16× 16 SRAM Array Employing 7T I-LSVL
CN109801661B (zh) 一种闪存编程电流产生电路及其方法
TWI226638B (en) Output device for static random access memory
CN109754834A (zh) 字线译码电路、sram以及形成方法
JP2005032404A (ja) 半導体記憶装置、半導体集積回路装置、および携帯機器
JP2005190565A (ja) 強誘電体メモリ装置、電子機器、及び駆動方法
JP2001344970A (ja) 半導体記憶装置
CN108604457B (zh) 用于bti效应的存储器单元筛选
JP2006054017A (ja) メモリディジット線のキャパシタ支持によるプレチャージ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant